WO2013011653A1 - 過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置 - Google Patents

過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置 Download PDF

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WO2013011653A1
WO2013011653A1 PCT/JP2012/004420 JP2012004420W WO2013011653A1 WO 2013011653 A1 WO2013011653 A1 WO 2013011653A1 JP 2012004420 W JP2012004420 W JP 2012004420W WO 2013011653 A1 WO2013011653 A1 WO 2013011653A1
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WO
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data
unit
transmitted
driven processor
packet
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PCT/JP2012/004420
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西川　博昭
秀次 三宮
岩田　誠
石井　啓之
圭祐 宇津
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国立大学法人 筑波大学
公立大学法人 高知工科大学
学校法人 東海大学
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    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present invention relates to an ultra-low power consumption data-driven networking processing apparatus that avoids overload using a data-driven processor.
  • a data driven processor capable of executing parallel processing without overhead has been developed.
  • the data-driven processor is designed based on a data-driven principle that enables execution of all instructions in a program when all necessary input data is available.
  • techniques using such a data driving principle techniques described in Patent Documents 1 and 2 below are conventionally known.
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-13602 describes a configuration in which a data driven processor has a plurality of processing elements (PE), and a packet in which data is divided is input to each processing element (PE).
  • the processing element (PE) includes a firing control unit (FC), a function processing unit (FP), a program storage unit (PS), and the like, and firing control is performed based on an input packet. It is determined whether or not all packets necessary for instruction execution are prepared in the unit (FC: Firing Control).
  • the packet is transmitted from the firing control unit (FC) to the function processing unit (FP: Functional Processor), the calculation is performed, and the packet having the result is stored in the program memory.
  • PS Program Storage
  • the program storage unit (PS) generates a packet according to the new command in accordance with the transmitted packet and a new command specified in the command memory (IM), and sends another packet as the specified destination.
  • the packet is transmitted to the processing element (PE).
  • Patent Document 1 describes that each processing element (PE) has a super pipeline structure using a self-synchronous elastic pipeline. That is, each functional block such as an ignition control unit (FC), a function processing unit (FP), and a program storage unit (PS) in the processing element (PE) is configured by a plurality of pipeline stages. Each pipeline stage has a data latch (DL: Data Latch) that holds the packet, a logic circuit (LC: Logic Circuit) that processes the held packet, and a synchronization signal (clock signal, trigger) to the data latch.
  • DL Data Latch
  • LC Logic Circuit
  • STCM Self-timed Transfer Control Mechanism
  • Patent Document 2 Japanese Patent Laid-Open No. 2005-108086 describes a technique related to a data driven processor.
  • PE processing element
  • SW1 first switch
  • an instruction is issued based on a data dependency relationship and processed in parallel, and based on a program counter
  • a configuration is described in which control drive packets that are sequentially issued and sequentially processed can be processed on the same pipeline.
  • Each processing element (PE) described in Patent Document 2 decodes an instruction fetch unit (IF: Instruction Fetch) that fetches an instruction based on an input packet and an instruction fetched and issued by the instruction fetch unit (IF).
  • the firing condition is determined based on the instruction decode unit (ID: Instruction Decode), the second switch (SW2) for branching the instruction output from the instruction decode unit (ID), and the packet transmitted from the second switch (SW2).
  • execution unit (EX: Execution) to be executed and the instruction processed by the execution unit (EX) are control drive instructions such as branch calculation And a write back unit (WB: Write Back) for executing writing to the register (REG).
  • Patent Document 3 Japanese Patent Laid-Open No. 2010-20598
  • an autonomous distributed communication network (ad hoc network) is used, and a data driven processor is used.
  • a data driven processor In the pipeline stage, if processing is not performed in the downstream pipeline stage and data latch (data retention) is not performed, power supply is stopped and processing is performed in the downstream pipeline stage.
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2011-30210 discloses a transmission function for realizing a flooding function in which each node constituting a network grasps the load state of the node and efficiently executes data retransmission. Count the number of packets waiting for transmission corresponding to the queue, compare the number of packets waiting for transmission with a threshold, set the probability of resending the message, and set the waiting time to wait for retransmission based on the comparison result. A technique for setting and performing retransmission processing based on the set probability and standby time is described.
  • JP 2004-13602 ("0019” to “0035") Japanese Patent Laying-Open No. 2005-108086 (“0025” to “0057”) JP 2010-20598 A (“0025” to “0034”) JP 2011-30210 A (“0002" to "0011", abstract)
  • Patent Documents 1 and 2 and other conventional inventions research and development have been conducted with a focus on speeding up information processing, but research based on the viewpoint of low power consumption. Development was inadequate.
  • a processor mounted on a terminal is provided with a low power consumption standby state. When a packet is not transmitted or received, the standby state is set. Further, power supply to a circuit block that is not used is stopped. It was the extent which aimed at reduction of. However, since the return from the standby state to the operation state is performed by an interrupt process, overhead for recovery occurs, and the effect of reducing power consumption is limited when switching between the standby state and the operation state occurs frequently.
  • an ad hoc network capable of transmitting and receiving data between terminals driven by a simple battery and to function as a communication network by transmitting / receiving, relaying, and transferring (retransmitting) necessary information.
  • information such as earthquake early warnings and tsunami information can be received by as many terminals as possible even when the communication infrastructure is not functioning.
  • the power consumption is large, the battery of the terminal increases, and if the battery runs out, the number of nodes that make up the ad hoc network decreases and the number of terminals to which information is transmitted is limited. Less is desirable.
  • the present invention has a technical problem of reducing power consumption in a networking system.
  • an ultra-low power consumption data driven networking processing apparatus for avoiding overload of the invention of claim 1 is provided.
  • An ignition control unit that determines whether or not an ignition condition is satisfied by determining whether or not all packets necessary for instruction execution have been received for a packet into which data to be processed is divided, and the ignition condition is
  • a data-driven processor having at least a data processing unit that executes processing according to the packet transmitted from the firing control unit when established,
  • Load avoidance means It is provided with.
  • an ultra-low power consumption data driven networking processing apparatus for avoiding an overload according to the first aspect.
  • Output control means for stopping the output of the retransmission packet when it is determined that the data processing load in the data driven processor is higher than a preset high load state based on the current consumption in the data driven processor When, It is provided with.
  • an ultra-low power consumption data driven networking processing apparatus for avoiding an overload according to the first or second aspect.
  • Voltage setting means for setting a voltage to be applied to the data driven processor based on a current consumption in the data driven processor to a voltage corresponding to a data processing load in the data driven processor;
  • Power control means for controlling the power supply circuit to control the voltage applied to the data driven processor to a voltage set by the voltage setting means; It is provided with.
  • an ultra-low power consumption data driven networking processing apparatus for avoiding an overload according to any one of the first to third aspects.
  • a first merging unit in which a packet input to the data driven processor and data processed by the data processing unit merge;
  • the firing control unit for receiving a packet or data transmitted from the first joining unit;
  • a second merging unit where data transmitted from the ignition control unit and data processed by the data processing unit merge;
  • An instruction fetch unit that fetches an instruction based on data transmitted from the second merging unit;
  • An instruction decode unit for analyzing an instruction transmitted from the instruction fetch unit;
  • the data processing unit for processing the instruction analyzed by the instruction decoding unit;
  • a memory access unit for writing data to the memory processed by the data processing unit and reading from the memory; Based on the data written by the memory access unit, when the data is a unary operation and needs to be processed again by the data processing unit, the data is transmitted to the second merging unit, and the data is A second diversion unit that transmits to the first diversion unit on the downstream side when it is
  • An ultra-low power consumption data driven networking processing apparatus for avoiding overload of the invention according to claim 5 is provided.
  • An ignition control unit that determines whether or not an ignition condition is satisfied by determining whether or not all packets necessary for instruction execution have been received for a packet into which data to be processed is divided, and the ignition condition is
  • a data-driven processor having at least a data processing unit that executes processing according to the packet transmitted from the firing control unit when established,
  • a power supply circuit for supplying power to the data driven processor;
  • Voltage setting means for setting a voltage to be applied to the data driven processor based on a current consumption in the data driven processor to a voltage corresponding to a data processing load in the data driven processor;
  • Power control means for controlling the power supply circuit to control the voltage applied to the data driven processor to a voltage set by the voltage setting means; It is provided with.
  • an ultra-low power consumption data driven networking processing apparatus for avoiding overload of the invention according to claim 6 is provided:
  • An ignition control unit that determines whether or not an ignition condition is satisfied by determining whether or not all packets into which data to be processed are divided are received; and from the ignition control unit when the ignition condition is satisfied
  • a data processing processor having at least a data processing unit that executes processing according to the transmitted data;
  • a first merging unit where a packet input to the data-driven processor and data processed by the data processing unit merge; and a firing control unit that receives a packet or data transmitted from the first merging unit
  • a second merging unit where the data transmitted from the firing control unit and the data processed by the data processing unit merge, and an instruction to fetch an instruction based on the data transmitted from the second merging unit
  • a fetch unit an instruction decode unit for analyzing an instruction transmitted from the instruction fetch unit; the data processing unit for processing an instruction analyzed by the instruction decode unit; and data processed by the data processing unit
  • a memory access unit for writing to and reading from the memory
  • the data is transmitted to the second merging unit, and when the data is a polynomial operation and the data needs to be processed by the data processing unit.
  • the data processing unit needs to process the data again by the data processing unit based on the second branching unit transmitted to the first branching unit on the downstream side and the data transmitted from the second branching unit.
  • the data is data
  • the first data is transmitted to the first merge unit, and the data driven processor outputs the data when the data is not required to be processed by the data processing unit.
  • a pipeline stage having a diversion section; It is provided with.
  • overload can be avoided and power consumption in the networking system can be reduced compared to a configuration in which a packet is accepted even in the case of overload.
  • the second aspect of the present invention it is possible to suppress the traffic of the entire network even when the load is high, as compared with the case where the packet is retransmitted, and to reduce the power consumption by efficient processing.
  • the processing time can be shortened in the case of a single term operation as compared with the configuration without the second merging portion and the second branching portion, and the processing time can be reduced conventionally.
  • the applied voltage can be reduced while maintaining or improving the power consumption of the networking system to reduce power consumption in the networking system.
  • FIG. 1 is an overall explanatory diagram of Embodiment 1 of a networking system according to the present invention.
  • FIG. 2 is a functional explanatory diagram of the terminal of the first embodiment, so-called functional block diagram.
  • FIG. 3 is a functional block diagram of the chip multiprocessor according to the first embodiment.
  • FIG. 4 is an explanatory diagram of the architecture of the data driven processor according to the first embodiment, and is a functional block diagram.
  • FIG. 5 is an explanatory diagram of the implementation of the data driven processor of the first embodiment in a circuit, and is an explanatory diagram of a self-synchronous elastic pipeline.
  • FIG. 6 is an explanatory diagram of an example of a voltage setting table according to the first embodiment.
  • FIG. 1 is an overall explanatory diagram of Embodiment 1 of a networking system according to the present invention.
  • the ultra-low power consumption networking system S according to the first embodiment of the present invention includes a plurality of terminals T1 to T4.
  • an autonomous decentralized communication network formed by wireless communication of terminals T1 to T4 so-called an ad hoc network N, is adopted, and as an example of data Audio data and video data (for example, live broadcast video of a disaster site) can be streamed.
  • Each of the terminals T1 to T4 of the first embodiment includes an information processing apparatus (so-called PC: personal computer, notebook PC or desktop PC) having an ad hoc network communication function, or a portable information terminal (so-called PDA: Personal Digital Assistant). ), A portable music player, a cellular phone, or a portable game machine having a communication function.
  • PC personal computer, notebook PC or desktop PC
  • PDA Personal Digital Assistant
  • FIG. 2 is a functional explanatory diagram of the terminal of the first embodiment, so-called functional block diagram.
  • the mobile phone 11 as an example of the ultra-low power consumption data-driven networking processing device that is an example of the terminals T1 to T4 of the first embodiment and that avoids overloading is connected to other terminals T1 to T4
  • a communication unit 12 for transmitting / receiving data between them, an offloading interface 13 for transmitting / receiving a packet in which data is divided by being connected to the communication unit 12, and a mobile phone electrically connected to the offloading interface 13 11 is connected to the application processor 14 for controlling the camera built in 11 and the display screen 11a, processing for input from the input key 11b, etc., and the offloading interface 13, and performs data processing such as communication processing.
  • control signals are input to the communication unit 12 from an acceptance control unit 18 as an example of an overload avoidance unit and a retransmission control unit 19 as an example of an output control unit.
  • the chip multiprocessor 16 is composed of an ultra-low power consumption data driven chip multiprocessor, ULP-DDCMP (Ultra Low Power-Data Drive Chip Multiprocessor).
  • UDP / IP User Datagram Protocol / Internet Protocol
  • processing as an example of a communication protocol is performed.
  • the present invention is not limited to this, and a conventionally known communication protocol (for example, TCP / IP: Transmission Control Protocol / Internet Protocol) or the like can also be used.
  • FIG. 3 is a functional block diagram of the chip multiprocessor according to the first embodiment.
  • the chip multiprocessor 16 according to the first embodiment is an example of a unit that connects a processor core 21 configured by a data driven processor and a core that connects the processor cores 21 and transmits and receives information.
  • the inter-core connection network 22 (Interconnection Network).
  • the inter-core connection network 22 according to the first embodiment includes a token router that transfers a packet transmitted to and received from each processor core 21 to a packet transmission destination.
  • FIG. 4 is an explanatory diagram of the architecture of the data driven processor according to the first embodiment, and is a functional block diagram.
  • the processor core 21 of the first embodiment has a so-called cyclic pipeline structure.
  • a packet output from the inter-core connection network 22 is input to a first merge unit (M: Merge) 31.
  • M: Merge first merge unit
  • the packet input to the first merging unit 31 is transmitted to the firing control unit (FC) 32, and the firing control unit 32 determines whether or not all the packets necessary for command execution have been received. To determine whether or not the ignition condition is satisfied.
  • a second merge unit (MB: Merge for Bypass) 33.
  • the packet input to the second merging unit 33 is input to an instruction fetch unit (IF: Instruction Fetch) 34, and the instruction of the input packet is fetched, that is, the instruction is read.
  • the packet processed by the instruction fetch unit 34 is input to an instruction decode unit (ID: Instruction Decode) 36, where an instruction is analyzed and a control signal is generated.
  • the packet processed by the instruction decoding unit 36 is processed by a data processing unit (arithmetic unit, EX: EXecution) 37. Packets processed by the data processing unit 37 are written to and read from a memory (register) in a memory access unit (MA: Memory Access / WB: Write Back) 38.
  • the data processed by the memory access unit 38 is determined in a second diversion unit (BB: Branch for Bypass) 39 as to whether the data is a target of a unary operation or a target of a multinomial operation. If the data processing unit 37 needs to process the data again (for example, if the data processing is not completed after n times of data processing), the data is transmitted to the second merging unit 33.
  • identification information for determining whether data is a target of unary operation or multinomial operation is added to the header of the packet. For example, identification information “0” is a unary operation and “1” is When the multinomial operation is set, it can be determined whether or not it is a single operation based on 1-bit identification information.
  • an input variable such as increment (a process for adding +1 to a variable n), decrement (a process for subtracting -1 from a variable n), power or power, etc. has one operation process.
  • increment a process for adding +1 to a variable n
  • decrement a process for subtracting -1 from a variable n
  • power or power etc.
  • polynomial operation for two input values n and m, there is an operation process in which two or more input variables such as n + m and nm are input.
  • the packet that has not been transmitted to the second merging unit 33 in the second diversion unit 39 is data of a polynomial operation that requires data processing again in the first diversion unit (B: Branch) 41. Is transmitted to the inter-core connection network 22 from the processor core 21 when the data processing in the processor core 21 is completed, and is transmitted to the first merge unit 31 when the data processing is necessary. Is done. That is, in the processor core 21 of the first embodiment, the second merging unit 33 and the second diverting unit 39 which are not provided in the conventional data driven type processor are provided, and regarding the unary operation, the firing control unit The processing in the instruction fetch unit 34 is executed without going through 32.
  • FIG. 5 is an explanatory diagram of the implementation of the data driven processor of the first embodiment in a circuit, and is an explanatory diagram of a self-synchronous elastic pipeline.
  • each processor core 21 of the first embodiment has a pipeline structure with a self-synchronous elastic pipeline.
  • the processor core 21 of the first embodiment has a plurality of pipeline stages 51 corresponding to the pipeline stages 31 to 41 on the functional blocks (architecture) of the firing control unit 32 and the like.
  • each pipeline stage 51 is a logic circuit (LC: Logic) Circuit) that executes processing of each pipeline stage 51 based on the packet transmitted from the upstream pipeline stage 51 along the packet flow.
  • LC Logic
  • DL data latch
  • STCM Self-timed Transfer Control Mechanism
  • the self-synchronous transfer control mechanism 54 according to the first embodiment is configured in the same manner as that of Patent Document 3 (Japanese Patent Application Laid-Open No. 2010-20598), and data transfer control provided corresponding to each data latch 53.
  • the circuit includes a C element (Coincidence Element) 54 a as an example of a circuit and a delay element (Delay Element) 54 b that guarantees a packet processing time in each logic circuit 52.
  • the operation and control of the self-synchronous transfer control mechanism 54 according to the first embodiment are known as described in Patent Document 3 (Japanese Patent Laid-Open No. 2010-20598), and thus detailed description thereof is omitted. To do.
  • a power supply line 56 for supplying a driving voltage for driving is connected to the logic circuit 52 and the data latch 53.
  • the power supply line 56 is a drive voltage line 56a that supplies a drive voltage (positive voltage, drain voltage, drive power) Vdd required when the logic circuit 52 executes processing, and the logic circuit 52 does not execute processing.
  • a power switch (PS) 56d is provided. That is, by controlling the power switch 56d, the drive voltage Vdd and the minimum voltage Vmin can be supplied to each logic circuit 52 and the data latch 53, or the voltage supply can be turned off.
  • a power supply circuit 57 is connected to the power supply line 56 and supplies the voltages Vdd, Vmin, and Vss.
  • the power supply control unit 17 is connected to the power supply circuit 57, and the drive voltage Vdd is controlled to a variable voltage value by the power supply control unit 17.
  • a galvanometer 58 is connected to the power supply line 56, and a consumption current Iss in the power supply line 56 is detected by a consumption current detection means 17a of the power supply control means 17 through an ADC (analog / digital converter) (not shown). Is done.
  • the current consumption Iss of each processor core 21 is detected by the power supply control means 17.
  • the power supply control means 17 of the first embodiment has a QoS setting storage means 17b, and the QoS setting storage means 17b stores the setting of QoS: Quality of Service.
  • the processing in the processor core 21 is “power saving priority” that gives priority to power saving even if the processing speed is reduced, or “speed that gives priority to processing speed over power saving” It is memorized whether it is "priority”.
  • the QoS setting can be set and changed from the application processor 14 or the processor core 21 of the terminal 11.
  • FIG. 6 is an explanatory diagram of an example of a voltage setting table according to the first embodiment.
  • the voltage setting table storage unit 17c of the power control unit 17 stores a voltage setting table to be referred to when setting the drive voltage Vdd applied to the processor core 21 based on the current consumption Iss.
  • the optimum drive voltage Vdd is derived and selected for the current consumption Iss and Qos by experiments or the like in advance, and the relationship between the current consumption Iss and the drive voltage Vdd is stored as a table. .
  • FIG. 1 In FIG.
  • V1 is set as the drive voltage Vdd and “speed priority” is set.
  • V1 ′ (> V1) is set.
  • V2 (> V1 ′ is set in the case of “power saving priority”
  • V2 ′ (> V2) in the case of “speed priority”. Is set.
  • the voltage setting means 17d of the power supply control means 17 sets the drive voltage Vdd to a voltage corresponding to the data processing load (processing capability, throughput) in the processor core 21 based on the consumption current Iss. .
  • the voltage setting unit 17 according to the first embodiment uses the voltage setting table storage unit 17c based on the consumption current Iss acquired by the consumption current detection unit 17a and the QoS setting stored in the QoS storage unit 17b.
  • the drive voltage Vdd is set with reference to the voltage setting table stored in (1).
  • the power supply control unit 17 according to the first embodiment has a PID as an example of feedback control from the current drive voltage toward the target drive voltage Vdd set when the drive voltage Vdd is set by the voltage setting unit 17d.
  • the power supply circuit 57 is controlled by the control (Proportional Integral Differential) so as to converge to the target drive voltage value Vdd.
  • the acceptance control means 18 of the first embodiment includes a consumption current detection means 18a, an acceptance threshold value storage means 18b, and an overload determination means 18c configured in the same manner as the consumption current detection means 17a.
  • the acceptance threshold storage unit 18b stores a threshold I1 for determining whether to accept or reject the input of a packet from the offloading interface 13.
  • the current consumption Iss when the load on each processor core 21 is an overload is measured and set in advance through experiments or the like.
  • the overload determination unit 18c of the first embodiment a function for specifying the relationship between the current consumption Iss and the data processing load is derived in advance through experiments or the like, and when a packet is input based on the current consumption Iss, It is determined whether or not the data processing state can be overloaded.
  • the overload determination unit 18c determines whether or not an overload state occurs when a packet is received based on the consumption current Iss acquired by the consumption current detection unit 18a. Specifically, it is determined whether or not the current consumption Iss is greater than or equal to the acceptance threshold value I1, that is, whether or not Iss ⁇ I1, and if it is greater than or equal to the acceptance threshold value I1, it is determined that an overload state occurs. If the overload determination unit 18c determines that the overload state is detected, the acceptance control unit 18 of the first embodiment stops receiving packets in the communication unit 12, and the packets transferred to the terminals T1 to T4 are ignored.
  • the retransmission control unit 19 includes a consumption current detection unit 19a configured similarly to the consumption current detection unit 17a, a retransmission threshold storage unit 19b, a retransmission information determination unit 19c, and a retransmission determination unit 19d. And, when it is determined that the state is a high load state, control is performed to stop packet retransmission.
  • the retransmission threshold storage unit 19b stores a threshold I2 for determining whether or not to retransmit a packet based on current consumption.
  • the threshold value I2 of the first embodiment the consumption current Iss when the load in the chip multiprocessor 16 is high is measured and set in advance by experiments or the like. That is, the threshold I2 for determining whether or not the load on the mobile phone 11 as a node is a high load is stored.
  • the retransmission information determination unit 19c determines whether the packet is information to be retransmitted. Whether or not the packet is retransmitted is determined by referring to, for example, an ID that identifies data included in the header of the packet or, as described in Patent Document 4, a start node ID and a message ID. It is also possible to discriminate from the above, and various conventionally known configurations can be adopted, and thus detailed description thereof is omitted.
  • the retransmission determination unit 19d determines whether to perform retransmission based on the current consumption Iss.
  • the retransmission determination unit 19d includes the consumption current Iss acquired by the consumption current detection unit 19a, the threshold I2 stored in the retransmission threshold storage unit 19b, the determination result by the retransmission information determination unit 19c, If the output packet is retransmission information and the total current consumption Iss is larger than the threshold value I2, it is determined that the own node is in a high load state, and packet retransmission is stopped. , Suppress.
  • the ultra-low power consumption networking system S of the first embodiment having the above configuration, an ad hoc network N is adopted, and an infrastructure that consumes power constantly at a large scale, such as a server or an access point, increases power consumption. Compared to a network that requires a structure, a server or the like is not required for wireless communication between the terminals T1 to T4. Therefore, power consumption can be reduced.
  • the ultra-low power consumption networking system S of the first embodiment has a data driven processor core 21 and receives packets compared to a processor that always waits for reception of packets and consumes power. In this case, processing is performed according to the received packet, so that power consumption is reduced.
  • the acceptance control means 18 or the like rejects the acceptance of the packet. Therefore, the processing in the processor core 21 is avoided from being overloaded, the processing is prevented from being delayed, and the packet is stored as compared with the conventional configuration in which the packet waiting for processing is received and stored. It is possible to reduce the power required for storage, and to save power. Further, in the networking system S of the first embodiment, since the acceptance of the packet is rejected before the overload state occurs, the load margin in the processor core 21 can be reduced to the limit, the overhead can be minimized, and the efficiency can be improved. can do. Therefore, as in the technique described in Patent Document 4, it is possible to increase the amount of information processing at the same power consumption as compared with a technique that requires a margin to prevent overload. Power consumption can be reduced.
  • the networking system S of the first embodiment when the same information is output, if the own node is in a high load state based on the current consumption by the retransmission control unit 19 or the like, the output is It is suppressed. Therefore, inefficient processing of retransmitting overlapping information to other nodes many times can be suppressed, and traffic on the network N can be reduced. Therefore, with simple flooding, it was difficult to get information to all nodes while using high power due to information collisions, etc., but unnecessary redundant retransmissions were reduced and traffic was reduced. In the first embodiment, information can be delivered to as many nodes as possible.
  • suppression of retransmission is controlled based on the current consumption Iss. That is, as described in Patent Document 3, in a data driven processor realized by a self-synchronous elastic pipeline, throughput (processing speed, processing amount per unit time, load) and consumption in the processor core 21 There is a strong correlation with current, and specifically, it is in a proportional relationship. This is because in a data driven processor implemented with a self-synchronous elastic pipeline, only the pipeline stage in which valid data exists is driven. Therefore, if the current consumption is measured outside the data driven processor, the load inside the data driven processor can be observed. That is, it has observability.
  • the drive voltage Vdd is changed based on the current consumption, that is, the load, and the power is consumed according to the load, so that useless power consumption can be reduced.
  • a special circuit such as PLL (Phase-Locked Loop) is not required to realize a self-synchronous elastic pipeline, and a self-synchronous elastic pipeline can be realized only with standard logic gates.
  • the delay in the circuit can be changed at the same ratio with respect to the change of the drive voltage Vdd. Therefore, the operation speed of the circuit changes only by changing the drive voltage Vdd, and as a result, the throughput can be controlled.
  • the networking system S of the first embodiment in the case of a unary operation in the pipeline structure, data is transmitted from the second branching unit 39 to the second merging unit 33, and so-called bypass is formed. ing. Therefore, compared with the conventional pipeline structure via the ignition control unit 32, the number of pipeline stages can be reduced by the amount of the ignition control unit 32. That is, in the unary operation, since there is one input variable, it is not necessary to wait in the firing control unit 32 until the second input variable is input unlike the multinomial operation, and can be transmitted to the instruction fetch unit 34. The stage of the ignition control unit 32 can be omitted.
  • the power switch is provided for each pipeline stage 51.
  • the present invention is not limited to this configuration, and a plurality of pipeline stages may be provided as a lump, and a power switch may be provided for each lump. It is also possible to control by providing a power switch for each processor cluster (a cluster of processors).
  • the autonomous distributed communication network by wireless communication is exemplified as the network.
  • the present invention is not limited to this configuration, and an autonomous distributed communication network between terminals connected by wire can be used. is there.
  • an autonomous distributed communication network is desirable from the viewpoint of low power consumption, but a communication network other than the autonomous distributed communication network is also possible.
  • the drive voltage Vdd is changed.
  • the present invention is not limited to this configuration.
  • the drive voltage Vdd is constant, the effect of lowering the power consumption compared to the prior art is obtained by rejecting the acceptance of packets during overload and bypassing during unary operations, so the drive voltage Vdd is fixed. It is also possible.
  • H05 In the above-described embodiment, it is desirable to execute the rejection of packet acceptance and the suppression of retransmission. However, because of the effect of reducing the power consumption by controlling the drive voltage Vdd and bypassing the unary operation, the acceptance rejection is performed. It is also possible to adopt a configuration that does not execute the above.
  • the above-described invention of the present application can be expected to realize a communication infrastructure of an M2M (machine-to-machine) network when it is necessary to guarantee data communication regardless of human intervention. Therefore, ad hoc on mobile phones and smartphones in emergency situations where the communication infrastructure cannot function, such as natural disasters such as earthquakes, volcanic eruptions, tornadoes, large-scale incidents and accidents such as aircraft accidents and power plant accidents, etc. It can be used as an emergency communication means by building a network, and it can be expected to improve the lifesaving rate and reduce disasters.
  • M2M machine-to-machine
  • the M2M network that guarantees data communication can demonstrate its true value in places where it is difficult for people to enter. For example, replace batteries in high-rise building outer walls, cold places such as underwater, seabed, and polar areas, hot places such as furnaces of power plants and steelworks, and places with high humidity that are difficult to enter. For devices that are difficult to feed by wire or power and have large power consumption, long-term use is restricted.
  • operation can be expected even in places where it is difficult for people to enter, for example, relatively small capacity self-sufficiency such as solar power generation or small capacity power supply by space power transmission.
  • highly reliable data communication can be realized by avoiding an overload condition that causes congestion.
  • environmental information temperature and humidity, user audio-visual information, position information
  • a sensor network capable of communication and broadcasting can be constructed while avoiding an overload state and with low power consumption.
  • the global energy crisis is expected to come due to the economic development of emerging countries in the future, but the realization of the ultra-low power consumption technology of the present invention is expected to help overcome the energy crisis. Is done. Also, in countries and regions where emergency contact means (disaster prevention radio equipment) such as depopulated areas and emerging countries are not sufficiently developed, mobile phones and routers with ad hoc modes can be deployed, so that emergency communication It can also be expected to construct a network capable of preferentially communicating safety information.
  • emergency contact means diisaster prevention radio equipment
  • 17d Voltage setting means
  • 19 Output control means, 21 ... Data driven processor, 31 ... the first junction, 31-41, 51 ... pipeline stage, 32 ... ignition control unit, 33 ... second merging section, 34.

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Abstract

処理されるデータが分割されたパケットが入力されたときに、命令実行に必要な全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部（３２）と、発火条件が成立した場合に発火制御部（３２）から送信されたパケットに応じた処理を実行するデータ処理部（３７）と、を少なくとも有するデータ駆動型プロセッサ（２１）と、データ駆動型プロセッサ（２１）に電力を供給する電源回路（５７）と、データ駆動型プロセッサ（２１）における消費電流（Ｉｓｓ）に基づいて、データ駆動型プロセッサ（２１）におけるデータ処理の負荷が、データ処理が滞る過負荷状態になり得ると判別される場合に、データ駆動型プロセッサ（２１）に対するパケットの入力を拒否する過負荷回避手段（２３）と、を備えることによりネットワーキングシステム（Ｓ）における消費電力を削減する。

Description

過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置
　本発明は、データ駆動型プロセッサを使用した過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置に関する。
　従来の計算機において、並列処理をオーバーヘッドなく実行可能なデータ駆動型プロセッサの開発が行われている。前記データ駆動型プロセッサ（Data-Driven Processor）は、プログラム中のすべての命令について、必要な入力データがすべて揃った時点で実行可能とするデータ駆動原理に基づいて、設計されている。
　このようなデータ駆動原理を使用した技術として、下記の特許文献１，２記載の技術が従来公知である。
　特許文献１（特開２００４－１３６０２号公報）には、データ駆動プロセッサが複数のプロセッシングエレメント（ＰＥ）を有し、各プロセッシングエレメント（ＰＥ）にデータが分割されたパケットが入力される構成が記載されている。特許文献１記載の構成では、プロセッシングエレメント（ＰＥ）が、発火制御部（ＦＣ）、関数処理部（ＦＰ）、プログラム記憶部（ＰＳ）等を有し、入力されてくるパケットに基づいて発火制御部（ＦＣ：Firing Control）において命令実行に必要な全てのパケットが揃ったか否か判別される。そして、全てのパケットが揃うと発火条件が成立したとして、発火制御部（ＦＣ）から関数処理部（ＦＰ：Functional Processor）にパケットが送信されて演算が行われ、その結果を持つパケットがプログラム記憶部（ＰＳ：Program Storage）に送信される。プログラム記憶部（ＰＳ）は、送信されたパケットと、命令メモリ（ＩＭ）に指定された新たな命令とに応じて、新たな命令に応じたパケットを生成し、指定された宛先である別のプロセッシングエレメント（ＰＥ）に、パケットを送信する。
　また、特許文献１には、各プロセッシングエレメント（ＰＥ）が、自己同期式エラスティックパイプラインによるスーパーパイプライン構造を有することが記載されている。すなわち、プロセッシングエレメント（ＰＥ）内の発火制御部（ＦＣ）、関数処理部（ＦＰ）、プログラム記憶部（ＰＳ）等の各機能ブロックが、複数のパイプラインステージで構成されている。そして、各パイプラインステージが、パケットを保持するデータラッチ（ＤＬ：Data Latch）、保持されたパケットを処理する論理回路（ＬＣ：Logic Circuit）、及び、データラッチへの同期信号（クロック信号、トリガー信号）を供給する自己同期式転送制御機構（ＳＴＣＭ：Self-timed Transfer Control Mechanism）とを備えている。そして、各パイプラインステージにおいて、パケットの流れの上流側および下流側のパイプラインステージの状態（データが空、または、データ処理中）に応じて、自律的にパケットの転送タイミングが決定されている。
　特許文献２（特開２００５－１０８０８６号公報）には、データ駆動型プロセッサに関する技術が記載されている。特許文献２記載の発明では、第１スイッチ（ＳＷ１）で接続された各プロセッシングエレメント（ＰＥ）において、データ依存関係に基づいて命令が発行されて並列処理されるデータ駆動パケットと、プログラムカウンタに基づいて逐次的に命令発行されて逐次処理される制御駆動パケットとが同一のパイプライン上で処理可能な構成が記載されている。
　特許文献２記載の各プロセッシングエレメント（ＰＥ）は、入力パケットに基づいて命令をフェッチする命令フェッチ部（ＩＦ：Instruction Fetch）と、命令フェッチ部（ＩＦ）でフェッチされて発行された命令をデコードする命令デコード部（ＩＤ：Instruction Decode）と、命令デコード部（ＩＤ）から出力された命令を分岐させる第２スイッチ（ＳＷ２）と、第２スイッチ（ＳＷ２）から送信されたパケットに基づいて発火条件を判別する発火制御部（ＦＣ）と、発火条件が成立した場合に発火制御部（ＦＣ）から送信されたパケットに基づいて命令を実行（数値の計算や、メモリの読み書き、アドレス・分岐先の計算等）する実行ユニット（ＥＸ：Execution）と、実行ユニット（ＥＸ）で処理された命令が分岐の計算等の制御駆動命令である場合にレジスター（ＲＥＧ）への書き込みを実行するライトバック部（ＷＢ：Write Back）と、を有している。
　特許文献３（特開２０１０－２０５９８号公報）には、ネットワーキングシステムにおける消費電力を低減するために、自律分散型通信網（アドホックネットワーク）を利用し、且つ、データ駆動型プロセッサを利用すると共に、パイプラインステージにおいて、下流側のパイプラインステージで処理が行われておらず且つデータラッチ（データの保持）も行われていない場合には、電力供給を停止し、下流側のパイプラインステージで処理が行われておらず且つデータラッチのみが行われている場合には、最小電圧のみが印加されるように電源供給を制御する技術が記載されている。
　特許文献４（特開２０１１－３０２１０号公報）には、ネットワークを構成する各ノードにおいて、ノードの負荷状態を把握して、データの再送信を効率よく実行するフラッディング機能を実現するために、送信キューに対応する送信待ちパケット数を計数して、送信待ちパケット数と閾値とを比較して、メッセージを再送信する確率を設定すると共に、比較結果に基づいて再送信を待機する待機時間とを設定し、設定された確率と待機時間とに基づいて、再送信の処理を行う技術が記載されている。
特開２００４－　１３６０２号公報（「００１９」～「００３５」） 特開２００５－１０８０８６号公報（「００２５」～「００５７」） 特開２０１０－　２０５９８号公報（「００２５」～「００３４」） 特開２０１１－　３０２１０号公報（「０００２」～「００１１」、要約書）
　前記特許文献１，２記載の発明や、従来の他の発明では、情報処理を高速化することに注視して研究、開発が行われているが、低消費電力化の観点に基づいての研究、開発は不十分であった。すなわち、従来は、端末に搭載されたプロセッサに低消費電力の待機状態を設け、パケットの送受信を行なわないときは待機状態とし、さらに、使用されない回路ブロックへの電源供給を停止することで消費電力の低減を図っている程度であった。しかし、待機状態から動作状態への復帰は割り込み処理で行なうため、復帰のためのオーバーヘッドが発生し、待機状態と動作状態の切替が頻発する場合、消費電力低減の効果が限られていた。
　また、特許文献３記載の技術では、各パイプラインステージにおける処理やデータラッチの状態、すなわち、処理の負荷の状態に応じて電源供給を制御して、低消費電力化を図っているが、例えば、全てまたはほとんどのパイプラインステージで処理が行われている間に次々とパケットを受信するような過負荷な状態では、処理が実行されるまでに不必要な待ち時間が発生して処理時間が伸長し、消費電力の低減効果も限られる問題があった。
　さらに、特許文献４記載の技術では、自ノード内の処理の負荷の状況に応じて、メッセージの再送信を制御することで、ネットワーク全体において流れる情報量（トラフィック）を抑制し、ネットワークが過負荷の状態を抑制している。しかしながら、特許文献４記載の技術では、負荷を把握するために送信待ちパケット数を基準として用いており、パケットの種類や長さに応じて負荷が変動する場合に、一定の安全率（マージン）を考慮して再送信を待機させる必要があるため、再送信が過剰に抑えられた場合に、単位情報量当たりの消費電力に換算すると、消費電力の低減効果が限られる問題があった。
　また、特許文献１～４に記載の従来の技術では、プロセッサに対して送信されたパケットを受信、格納しておき、処理待ちの状態とするキューイングを行っており、キューイングに要する電力も必要になる。
　特に、震災時のように、電話回線等が切断されたり、大規模な停電状態となって電波の中継局、基地局のような通信インフラが機能しなくなったりした状態では、携帯電話のような電池で駆動する端末どうしでデータを送受信可能なアドホックネットワークを構築して、必要な情報の送受信、中継、転送（再送信）をすることで通信ネットワークとして機能することが望まれる。例えば、緊急地震速報や津波情報のような情報は、通信インフラが機能しない状態でも、できるだけ多くの端末が受信できることが望ましい。このとき、消費電力が多いと、端末の電池の消耗が大きくなり、電池が無くなってしまうと、アドホックネットワークを構成するノードが減って、情報が送信される端末が限られるため、消費電力はできるだけ少ないことが望ましい。
　本発明は、ネットワーキングシステムにおける消費電力を削減することを技術的課題とする。
　前記技術的課題を解決するために、請求項１記載の発明の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置は、
　処理されるデータが分割されたパケットに対して命令実行に必要なパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたパケットに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
　前記データ駆動型プロセッサに電力を供給する電源回路と、
　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサにおけるデータ処理の負荷が、データ処理が滞る過負荷状態になり得ると判別される場合に、端末に対するパケットの入力を拒否する過負荷回避手段と、
　を備えたことを特徴とする。
　請求項２に記載の発明は、請求項１に記載の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置において、
　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサにおけるデータ処理の負荷が予め設定された高負荷状態よりも高いと判別される場合に、再送パケットの出力を停止する出力制御手段と、
　を備えたことを特徴とする。
　請求項３に記載の発明は、請求項１または２に記載の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置において、
　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサに印加する電圧を、前記データ駆動型プロセッサにおけるデータ処理の負荷に応じた電圧に、設定する電圧設定手段と、
　前記電源回路を制御して、前記データ駆動型プロセッサに印加する電圧を、前記電圧設定手段で設定された電圧に制御する電源制御手段と、
　を備えたことを特徴とする。
　請求項４に記載の発明は、請求項１ないし３のいずれかに記載の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置において、
　前記データ駆動型プロセッサに入力されるパケットと前記データ処理部で処理されたデータが合流する第１の合流部と、
　前記第１の合流部から送信されたパケットまたはデータを受信する前記発火制御部と、
　前記発火制御部から送信されたデータと前記データ処理部で処理されたデータが合流する第２の合流部と、
　前記第２の合流部から送信されたデータに基づいて命令をフェッチする命令フェッチ部と、
　前記命令フェッチ部から送信された命令の解析を行う命令デコード部と、
　前記命令デコード部で解析された命令の処理を行う前記データ処理部と、
　前記データ処理部で処理されたデータのメモリへの書き込みとメモリからの読み出しを行うメモリアクセス部と、
　前記メモリアクセス部で書き込まれたデータに基づいて、前記データが単項演算であり且つ再度前記データ処理部で処理が必要な場合に、前記第２の合流部にデータを送信すると共に、前記データが多項演算である場合および前記データがデータ処理部での処理が必要ない場合に下流側の第１の分流部に送信する第２の分流部と、
　前記第２の分流部から送信されたデータに基づいて、前記データが前記データ処理部で再度データ処理が必要なデータである場合に、前記第１の合流部にデータを送信すると共に、前記データが前記データ処理部でデータ処理が必要ない場合に、前記データ駆動型プロセッサから前記データを出力させる前記第１の分流部と、
　を有するパイプラインステージ、
　を備えたことを特徴とする。
　前記技術的課題を解決するために、請求項５に記載の発明の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置は、
　処理されるデータが分割されたパケットに対して命令実行に必要なパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたパケットに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
　前記データ駆動型プロセッサに電力を供給する電源回路と、
　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサに印加する電圧を、前記データ駆動型プロセッサにおけるデータ処理の負荷に応じた電圧に、設定する電圧設定手段と、
　前記電源回路を制御して、前記データ駆動型プロセッサに印加する電圧を、前記電圧設定手段で設定された電圧に制御する電源制御手段と、
　を備えたことを特徴とする。
　前記技術的課題を解決するために、請求項６に記載の発明の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置は、
　処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
　前記データ駆動型プロセッサに入力されるパケットと前記データ処理部で処理されたデータが合流する第１の合流部と、前記第１の合流部から送信されたパケットまたはデータを受信する前記発火制御部と、前記発火制御部から送信されたデータと前記データ処理部で処理されたデータが合流する第２の合流部と、前記第２の合流部から送信されたデータに基づいて命令をフェッチする命令フェッチ部と、前記命令フェッチ部から送信された命令の解析を行う命令デコード部と、前記命令デコード部で解析された命令の処理を行う前記データ処理部と、前記データ処理部で処理されたデータのメモリへの書き込みとメモリからの読み出しを行うメモリアクセス部と、前記メモリアクセス部で書き込まれたデータに基づいて、前記データが単項演算であり且つ再度前記データ処理部で処理が必要な場合に、前記第２の合流部にデータを送信すると共に、前記データが多項演算である場合および前記データがデータ処理部での処理が必要ない場合に下流側の第１の分流部に送信する第２の分流部と、前記第２の分流部から送信されたデータに基づいて、前記データが前記データ処理部で再度データ処理が必要なデータである場合に、前記第１の合流部にデータを送信すると共に、前記データが前記データ処理部でデータ処理が必要ない場合に、前記データ駆動型プロセッサから前記データを出力させる前記第１の分流部と、を有するパイプラインステージと、
　を備えたことを特徴とする。
　請求項１に記載の発明によれば、過負荷の場合でもパケットを受け入れる構成に比べて、過負荷を回避することができ、ネットワーキングシステムにおける消費電力を削減することができる。
　請求項２に記載の発明によれば、高負荷の場合にもパケットを再送する場合に比べて、ネットワーク全体のトラフィックを抑制でき、効率的な処理で消費電力を削減することができる。
　請求項３、５に記載の発明によれば、消費電流に基づいてデータ駆動型プロセッサの電圧を設定しない場合に比べて、データ駆動型プロセッサの負荷に応じた電圧を印加することができ、無駄な電力消費を削減でき、ネットワーキングシステムにおける消費電力を削減することができる。
　請求項４、６に記載の発明によれば、第２の合流部および第２の分流部を有しない構成に比べて、単項演算の場合に処理時間を短縮することができ、処理時間を従来と同等に維持または向上しつつ印加電圧を低減して、ネットワーキングシステムにおける消費電力を削減することもできる。
図１は本発明のネットワーキングシステムの実施例１の全体説明図である。 図２は実施例１の端末の機能説明図、いわゆる機能ブロック図である。 図３は実施例１のチップマルチプロセッサの機能ブロック図である。 図４は実施例１のデータ駆動型プロセッサのアーキテクチャの説明図であり、機能ブロック図である。 図５は実施例１のデータ駆動型プロセッサの回路への実装の説明図であり、自己同期式エラスティックパイプラインの説明図である。 図６は実施例１の電圧設定テーブルの一例の説明図である。
　次に図面を参照しながら、本発明の実施の形態の具体例（以下、実施例と記載する）を説明するが、本発明は以下の実施例に限定されるものではない。
　なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
　図１は本発明のネットワーキングシステムの実施例１の全体説明図である。
　図１において、本発明の実施例１の超低消費電力化ネットワーキングシステムＳは、複数の端末Ｔ１～Ｔ４を有する。実施例１の超低消費電力ネットワーキングシステムＳでは、端末Ｔ１～Ｔ４の無線通信により形成される自律分散型通信網、いわゆる、アドホックネットワーク（Ad hoc Network）Ｎが採用されており、データの一例としての音声データや動画データ（例えば、災害現場のライブ中継映像等）がストリーミング配信可能である。また、実施例１の各端末Ｔ１～Ｔ４は、アドホックネットワーク通信機能を有する情報処理装置（いわゆるＰＣ：パーソナルコンピュータ、ノート型ＰＣまたはデスクトップ型ＰＣ）や、携帯型情報端末（いわゆるＰＤＡ：Personal Digital Assistant）、携帯型音楽再生装置、携帯電話、あるいは、通信機能を有する携帯型ゲーム機等により構成することが可能である。
　図２は実施例１の端末の機能説明図、いわゆる機能ブロック図である。
　図２において、実施例１の端末Ｔ１～Ｔ４の一例であって、過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置の一例としての携帯電話１１は、他の端末Ｔ１～Ｔ４との間でデータの送受信を行う通信手段１２と、前記通信手段１２と接続されてデータが分割されたパケットの送受信を行うオフローディングインターフェース１３と、前記オフローディングインターフェース１３と電気的に接続されて携帯電話１１に内蔵されたカメラや表示画面１１ａの制御や、入力キー１１ｂからの入力の処理等を行うアプリケーションプロセッサ１４と、前記オフローディングインターフェース１３と電気的に接続されて通信処理等のデータ処理を行うチップマルチプロセッサ１６と、前記チップマルチプロセッサ１６に対する電源供給を制御する電源制御手段１７と、を有する。そして、実施例１の携帯電話１１では、前記通信手段１２に対して、過負荷回避手段の一例としての受入制御手段１８と、出力制御手段の一例としての再送信制御手段１９から制御信号が入力される。
　なお、実施例１では、前記チップマルチプロセッサ１６は、超低消費電力化データ駆動型チップマルチプロセッサ、ＵＬＰ－ＤＤＣＭＰ：Ultra Low Power - Data Drive Chip Multi Processorにより構成されている。また、実施例１のチップマルチプロセッサ１６では、通信規約の一例としてのＵＤＰ／ＩＰ（User Datagram Protocol / Internet Protocol）の処理を行っているが、これに限定されず、従来公知の通信規約（例えば、ＴＣＰ／ＩＰ:Transmission Control Protocol / Internet Protocol）等を使用することも可能である。
　図３は実施例１のチップマルチプロセッサの機能ブロック図である。
　図３において、実施例１のチップマルチプロセッサ１６は、データ駆動型プロセッサにより構成されたプロセッサコア２１と、各プロセッサコア２１どうしを接続して情報の送受信を行うコア間を接続する手段の一例としてのコア間接続ネットワーク２２（Interconnection Network）とを有する。実施例１のコア間接続ネットワーク２２は、各プロセッサコア２１に対して送受信されるパケットを、パケットの送信先に転送するトークンルータにより構成されている。
　図４は実施例１のデータ駆動型プロセッサのアーキテクチャの説明図であり、機能ブロック図である。
　図４に示す実施例１のプロセッサコア２１のアーキテクチャの説明図において、実施例１のプロセッサコア２１は、いわゆる循環型のパイプライン構造を有している。
　実施例１の循環型のパイプライン構造では、コア間接続ネットワーク２２から出力されたパケットは、第１の合流部（Ｍ：Merge）３１に入力される。
　第１の合流部３１に入力されたパケットは、発火制御部（ＦＣ：Firing Control）３２に送信され、発火制御部３２は、命令実行に必要なパケットが全て受信されたか否かを判別することにより、発火条件が成立したか否かを判別する。
　発火制御部３２で発火条件が成立した場合には、第２の合流部（ＭＢ:Merge for Bypass）３３にデータが送信される。
　第２の合流部３３に入力されたパケットは、命令フェッチ部（ＩＦ：Instruction Fetch）３４に入力され、入力されたパケットの命令をフェッチ、すなわち、命令を読み出す。
　命令フェッチ部３４で処理されたパケットは、命令デコード部（ＩＤ:Instruction Decode）３６に入力されて、命令の解析、制御信号の生成が行われる。
　命令デコード部３６で処理されたパケットは、データ処理部（演算部、ＥＸ:EXecution）３７において命令が処理される。
　データ処理部３７で処理されたパケットは、メモリアクセス部（ＭＡ:Memory Access／ＷＢ:Write Back）３８において、メモリ（レジスタ）への書き込みと読み出しが行われる。
　メモリアクセス部３８で処理されたデータは、第２の分流部（ＢＢ:Branch for Bypass）３９において、データが単項演算の対象であるか多項演算の対象であるかが判別され、単項演算の対象であり且つ再度データ処理部３７でデータ処理が必要な場合（例えば、ｎ回繰り返しのデータ処理で、データ処理が全て終了していない場合）には、第２の合流部３３にデータが送信される。なお、実施例１では、パケットのヘッダーに、データが単項演算の対象か多項演算の対象かを判別する識別情報が付加されており、例えば、識別情報「０」が単項演算、「１」が多項演算と設定されている場合には、１bitの識別情報に基づいて、単項演算か否かが判別可能である。なお、単項演算は、代表的な例としては、インクリメント（変数ｎに＋１を加算する処理）やデクリメント（変数ｎに－１を減算する処理）、べき乗や累乗等の入力変数が１つの演算処理があり、多項演算の代表的な例としては、２つの入力値ｎ、ｍについて、ｎ＋ｍやｎ－ｍといった入力変数が２つ以上の演算処理が挙げられる。
　前記第２の分流部３９において、第２の合流部３３に送信されなかったパケットは、第１の分流部（Ｂ：Branch）４１において、再度データ処理が必要な多項演算のデータであるか否かが判別され、プロセッサコア２１内でのデータ処理が終了している場合は、プロセッサコア２１からコア間接続ネットワーク２２に送信され、データ処理が必要な場合は、第１の合流部３１に送信される。
　すなわち、実施例１のプロセッサコア２１では、従来のデータ駆動型のプロセッサに設けられていない第２の合流部３３および第２の分流部３９が設けられており、単項演算に関しては、発火制御部３２を介さずに、命令フェッチ部３４における処理が実行される。
　図５は実施例１のデータ駆動型プロセッサの回路への実装の説明図であり、自己同期式エラスティックパイプラインの説明図である。
　図５において、実施例１の各プロセッサコア２１は、自己同期式エラスティックパイプラインによるパイプライン構造を有している。実施例１のプロセッサコア２１は、前記発火制御部３２等の機能ブロック上（アーキテクチャ上）のパイプラインステージ３１～４１に対応する複数のパイプラインステージ５１を有する。
　図５において、各パイプラインステージ５１は、パケットの流れに沿って上流側のパイプラインステージ５１から送信されたパケットに基づいて各パイプラインステージ５１の処理を実行する論理回路（ＬＣ：Logic Circuit）５２と、論理回路５２に接続され且つ論理回路５２で処理されたパケットを保持するデータラッチ（ＤＬ:Data Latch）５３と、データラッチ５３へ同期信号（クロック信号、トリガー信号）を供給する自己同期式転送制御機構（ＳＴＣＭ：Self-timed Transfer Control Mechanism）５４とを有する。
　なお、実施例１の自己同期式転送制御機構５４は、前記特許文献３（特開２０１０－２０５９８号公報）と同様に構成されており、各データラッチ５３に対応して設けられたデータ転送制御回路の一例としてのＣ素子（Coincidence Element）５４ａと、各論理回路５２におけるパケット処理時間を保証する遅延素子（Delay Element）５４ｂとを有する。なお、実施例１の自己同期式転送制御機構５４の動作、制御に関しては、前記特許文献３（特開２０１０－２０５９８号公報）に記載されているように公知であるため、詳細な説明は省略する。なお、コア間接続ネットワーク２２にも自己同期式転送制御機構５４を採用する構成も、特許文献３と同様であるため、詳細な説明は省略する。
　前記論理回路５２およびデータラッチ５３には、駆動用の駆動電圧を供給する電源供給線５６が接続されている。前記電源供給線５６は、論理回路５２で処理を実行する際に必要な駆動電圧（正電圧、ドレイン電圧、駆動電力）Ｖddを供給する駆動電圧線５６ａと、論理回路５２で処理を実行せず且つデータラッチ５３でパケットデータを保持するのに十分で駆動電圧Ｖddよりも低い電圧である最低電圧（最低電力、データ保持用電力）Ｖminを供給する最低電圧線５６ｂと、負電圧（ソース電圧、基準電圧、例えば接地：アース）Ｖssを供給する負電圧線５６ｃとを有し、各電圧線５６ａ～５６ｃには、各パイプラインステージ１１毎に、電圧供給の接続、切り離しを切り替える切り替え素子の一例としてのパワースイッチ（ＰＳ）５６ｄが設けられている。すなわち、前記パワースイッチ５６ｄを制御することで、各論理回路５２およびデータラッチ５３に駆動電圧Ｖddや最低電圧Ｖminを供給したり、電圧供給をオフにすることができる。
　前記電源供給線５６には、電源回路５７が接続されており、前記各電圧Ｖdd，Ｖmin，Ｖssを供給する。なお、前記電源回路５７には、前記電源制御手段１７が接続されており、駆動電圧Ｖddは、電源制御手段１７により可変の電圧値に制御される。
　電源供給線５６には、検流計５８が接続されており、図示しないＡＤＣ（アナログデジタルコンバータ）を介して、電源供給線５６における消費電流Ｉssが電源制御手段１７の消費電流検出手段１７ａにより検出される。なお、実施例１では、各プロセッサコア２１のそれぞれの消費電流Ｉｓｓが、電源制御手段１７で検出される。
　実施例１の電源制御手段１７は、ＱｏＳ設定記憶手段１７ｂを有し、ＱｏＳ設定記憶手段１７ｂは、ＱｏＳ：Quality of Serviceの設定を記憶する。実施例１のＱｏＳ設定記憶手段１７ｂは、プロセッサコア２１における処理が、処理速度を低下させても省電力を優先する「省電力優先」であるか、省電力よりも処理速度を優先する「速度優先」であるかを記憶する。なお、実施例１では、ＱｏＳの設定は、端末１１のアプリケーションプロセッサ１４あるいはプロセッサコア２１から設定、変更可能に構成されている。
　図６は実施例１の電圧設定テーブルの一例の説明図である。
　電源制御手段１７の電圧設定テーブル記憶手段１７ｃは、消費電流Ｉssに基づいて、プロセッサコア２１に印加される駆動電圧Ｖddの設定を行う際に参照する電圧設定テーブルが記憶されている。前記電圧設定テーブルは、予め実験等により、消費電流IssおよびＱｏｓに対して、最適な駆動電圧Vddが導出、選択されており、消費電流Issと駆動電圧Vddとの関係がテーブルとして記憶されている。図６において、消費電流Ｉｓｓが０より大きく、予め設定された閾値α１以下である場合には、「省電力優先」の場合には、駆動電圧Ｖｄｄとして、Ｖ１が設定され、「速度優先」の場合には、Ｖ１′（＞Ｖ１）が設定されている。同様にして、消費電流Ｉｓｓがα１～α２である場合には、「省電力優先」の場合に、Ｖ２（＞Ｖ１′が設定され、「速度優先」の場合には、Ｖ２′（＞Ｖ２）が設定されている。
　図５において、電源制御手段１７の電圧設定手段１７ｄは、前記消費電流Ｉｓｓに基づいて、前記プロセッサコア２１におけるデータ処理の負荷（処理能力、スループット）に応じた電圧に、駆動電圧Ｖｄｄを設定する。具体的には、実施例１の電圧設定手段１７は、消費電流検出手段１７ａで取得した消費電流Ｉｓｓと、ＱｏＳ記憶手段１７ｂに記憶されたＱｏＳの設定とに基づいて、電圧設定テーブル記憶手段１７ｃに記憶された電圧設定テーブルを参照して、駆動電圧Ｖｄｄが設定される。
　なお、実施例１の電源制御手段１７は、電圧設定手段１７ｄで駆動電圧Ｖｄｄが設定された場合、現在の駆動電圧から設定された目標の駆動電圧Ｖｄｄに向けて、フィードバック制御の一例としてのＰＩＤ制御（Proportional Integral Differential）により、目標の駆動電圧値Ｖｄｄに集束するように電源回路５７を制御する。
（受入制御手段の説明）
　図２において、実施例１の受入制御手段１８は、前記消費電流検出手段１７ａと同様に構成された消費電流検出手段１８ａと、受入閾値記憶手段１８ｂと、過負荷判別手段１８ｃとを有する。
　受入閾値記憶手段１８ｂは、オフローディングインターフェース１３からパケットの入力を受け入れるか、拒否するかを判別するための閾値Ｉ１を記憶する。実施例１の閾値Ｉ１は、各プロセッサコア２１における負荷が過負荷である場合の消費電流Ｉｓｓが、実験等により予め測定され、設定されている。
　実施例１の過負荷判別手段１８ｃは、実験などで、消費電流Ｉｓｓとデータ処理の負荷の関係を特定する関数が予め導出されており、消費電流Ｉｓｓに基づいて、パケットを入力した場合に、データ処理の状態が過負荷の状態になり得るか否かを判別する。実施例１の過負荷判別手段１８ｃは、消費電流検出手段１８ａで取得した消費電流Ｉｓｓに基づいて、パケットを受け入れると過負荷の状態となるか否かを判別する。具体的には、消費電流Ｉｓｓが受入閾値Ｉ１以上になるか否か、すなわち、Ｉｓｓ≧Ｉ１であるか否かを判別し、受入閾値Ｉ１以上になると過負荷の状態になると判別する。実施例１の受入制御手段１８は、過負荷判別手段１８ｃで過負荷状態と判別されると、通信手段１２におけるパケットの受信を停止し、端末Ｔ１～Ｔ４に転送されたパケットは無視される。
（再送信制御手段の説明）
　前記再送信制御手段１９は、前記消費電流検出手段１７ａと同様に構成された消費電流検出手段１９ａと、再送信閾値記憶手段１９ｂと、再送信情報判別手段１９ｃと、再送信判別手段１９ｄとを有し、高負荷状態と判別される場合に、パケットの再送信を停止する制御を行う。
　再送信閾値記憶手段１９ｂは、消費電流に基づきパケットを再送信するかしないかを判別するための閾値Ｉ２を記憶する。実施例１の閾値Ｉ２は、チップマルチプロセッサ１６における負荷が高負荷である場合の消費電流Ｉｓｓが、実験等により予め測定され、設定されている。すなわち、ノードとしての携帯電話１１における負荷が高負荷であるか否かを判別するための閾値Ｉ２が記憶されている。
　再送信情報判別手段１９ｃは、パケットが、再送信される情報であるか否かを判別する。なお、パケットが再送信されるものか否かは、例えば、パケットのヘッダに含まれるデータを特定するＩＤを参照したり、特許文献４に記載されているように、開始ノードＩＤとメッセージＩＤとから判別することも可能であり、従来公知の種々の構成を採用可能であるため、詳細な説明は省略する。
　再送信判別手段１９ｄは、消費電流Ｉｓｓに基づいて、再送信を行うか否かを判別する。実施例１の再送信判別手段１９ｄは、消費電流検出手段１９ａで取得した消費電流Ｉｓｓと、再送信閾値記憶手段１９ｂに記憶された閾値Ｉ２と、再送信情報判別手段１９ｃでの判別結果と、に基づいて、出力されるパケットが、再送信情報であり且つ消費電流Ｉｓｓの合計が閾値Ｉ２よりも大きい場合には、自ノードが高負荷状態であると判別して、パケットの再送信を停止、抑制する。なお、再送信を停止、抑制する方法としては、特許文献４記載のパケット数に基づくＬＤＰＦ（Load-aware Dynamic Probabilistic Flooding）方式およびＬＤＣＦ（Load-aware Dynamic Counter-based Flooding）方式において、パケット数ではなく消費電流Ｉｓｓを使用することで実現が可能である。なお、ＬＤＰＦ方式およびＬＤＣＦ方式については、特許文献４に記載されており公知であるため、詳細な説明は省略する。
（実施例１の作用）
　前記構成を備えた実施例１の超低消費電力化ネットワーキングシステムＳでは、アドホックネットワークＮが採用されており、サーバーやアクセスポイント等の大規模で常時電力を消費して、消費電力が多くなるインフラストラクチャーが必要なネットワークに比べて、端末Ｔ１～Ｔ４間の無線通信でサーバー等が必要ない。したがって、低消費電力化することができる。また、実施例１の超低消費電力化ネットワーキングシステムＳでは、データ駆動型のプロセッサコア２１を有しており、常時パケットの受信を待機して電力を消費するプロセッサに比べて、パケットを受信した場合に受信したパケットに応じて処理を行うため、電力消費が低減されている。
　さらに、実施例１のネットワーキングシステムＳでは、データ駆動型プロセッサであるプロセッサコア２１における処理が過負荷になる前に、受入制御手段１８等により、パケットの受入が拒否される。したがって、プロセッサコア２１における処理が過負荷になることが回避され、処理が滞ることが回避されると共に、処理待ちのパケットを受け入れて記憶しておく従来の構成に比べて、パケットを記憶しておくのに必要な電力を削減することができ、省電力化することが可能である。また、実施例１のネットワーキングシステムＳでは、過負荷状態になる前にパケットの受入が拒否されるため、プロセッサコア２１における負荷のマージンを限界まで減らすことができ、オーバーヘッドを最小化でき、効率化することができる。したがって、特許文献４記載の技術のように、過負荷を防止するために、マージンを確保する必要がある技術に比べて、同じ消費電力における情報処理量を大きくすることができ、単位情報量当たりの消費電力を低減することができる。
　また、実施例１のネットワーキングシステムＳでは、同一の情報の出力が行われる場合には、再送信制御手段１９等により、消費電流に基づいて、自ノードが高負荷の状態であれば、出力が抑制される。したがって、重複する情報を何度も他のノードに再送信するという非効率な処理を抑制することができ、ネットワークＮのトラフィックを低減することができる。よって、単純フラッディングでは、情報どうしの衝突等の原因で高い電力を使用しながらも全てのノードに情報を到達させることが困難であったが、無駄な重複再送信が低減され、トラフィックが低減された実施例１では、可能な限り多くのノードに情報を届けることが可能となる。
　特に、実施例１では、消費電流Ｉｓｓに基づいて、再送信の抑制の制御を行っている。すなわち、特許文献３に記載されているように、自己同期式エラスティックパイプラインで実現されるデータ駆動型プロセッサでは、プロセッサコア２１におけるスループット（処理速度、単位時間当たりの処理量、負荷）と消費電流とは、強い相関があり、具体的には比例関係にある。これは、自己同期式エラスティックパイプラインで実現されたデータ駆動プロセッサでは、有効なデータが存在するパイプライン段のみが駆動されるためである。したがって、データ駆動型プロセッサ外部で消費電流を計測すれば、データ駆動型プロセッサ内部の負荷を観測できる。すなわち、可観測性を備える。これに対して、特許文献４記載の技術のように、パケット数に基づいて負荷を判定する場合、パケットに分割されたデータの大きさによって、処理にかかる時間が異なってくるため、処理負荷とは、消費電力ほど相関は強くない。したがって、パケット数に基づいて負荷を判断する特許文献４記載の技術では、負荷の判別の精度に限界があるが、実施例１のネットワーキングシステムＳでは、消費電流に基づいて負荷の判別を行っており、精度が向上しており、より効率的な処理を行うことができる。したがって、特許文献４に比べて、効率的な処理で電力消費を低減しつつ、より多くのノードに情報を届けることが可能である。
　また、実施例１のネットワーキングシステムＳでは、消費電流すなわち負荷に基づいて、駆動電圧Ｖｄｄを変更しており、負荷に応じた電力消費となっており、無駄な電力消費を低減することができる。これは、データ駆動プロセッサを実現する自己同期式エラスティックパイプラインの可制御性によるものである。すなわち、自己同期式エラスティックパイプラインの実現にはPLL（Phase-Locked Loop）などの特殊な回路は不要であり、自己同期式エラスティックパイプラインは、標準的な論理ゲートのみで実現することで、駆動電圧Vddの変化に対して回路内の遅延を同比率で変化させることができる。よって、駆動電圧Vddを変化させるのみで、回路の動作速度が変化し、結果、スループットを制御できる。
　特に、スループット（単位時間当たりの処理データ量）は駆動電圧Ｖｄｄに比例するが、消費電力は、印加電圧である駆動電圧Ｖｄｄの２乗に比例する。したがって、自己同期式エラスティックパイプラインで実現するデータ駆動プロセッサでは、単位時間当たりの処理データ量が少ない場合に、例えば、駆動電圧Ｖｄｄを１／２に減らすと、消費電力はＶｄｄの（１／２）２＝１／４となり、効率的に省電力化が可能になっている。つまり、有効なデータが存在するパイプライン段のみが駆動される自己同期式エラスティックパイプラインで実現されたデータ駆動プロセッサに、目的の処理が要求するスループットを実現できる最低のVddを印加すれば、目的の処理に本質的に必要な電力のみを消費する超低消費電力化を実現できる。そのことに加えて、実施例１では、過負荷にならないようにパケットの受入が制御されており、電力消費が過剰になることが低減されており、過負荷になる場合に比べて、省電力化が図られている。
　さらに、実施例１のネットワーキングシステムＳでは、パイプライン構造において、単項演算の場合には、第２の分流部３９から第２の合流部３３にデータが送信されており、いわゆる、バイパスが形成されている。よって、発火制御部３２を介する従来のパイプライン構造に比べて、発火制御部３２の分だけ、パイプラインステージを減らすことができる。すなわち、単項演算では、入力変数が１つであるため、多項演算のように２つ目の入力変数が入力されるまで発火制御部３２で待つ必要が無く、命令フェッチ部３４に送信可能であり、発火制御部３２のステージを省略することが可能である。特に、ＵＤＰ／ＩＰ処理のプログラム例では、約８８％が単項演算であり、残りの約１２％の多項演算において、第２の合流部３３と第２の分流部３９の２ステージが増加しても、８８％の処理において発火制御部３２のパイプラインステージを迂回することになるので、全体として、処理を高速化することができる。
　したがって、従来の構成に対して、同一の駆動電圧Ｖｄｄにおいて、処理時間を短縮することができるため、処理時間を従来と同様にすれば、駆動電圧Ｖｄｄを低減することができる。したがって、実施例１のネットワーキングシステムでは、処理速度を従来と同等の速度に維持しつつ駆動電圧Ｖｄｄを低減することもでき、電力消費を低減することができる。
（変更例）
　以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）～（Ｈ07）を下記に例示する。
（Ｈ01）前記実施例において例示したように、プロセッサコア２１やコア間接続ネットワーク２２において、パワースイッチを有する自己同期式エラスティックパイプラインを採用することを例示したが、これに限定されず、アプリケーションプロセッサ１４やオフローディングインターフェース１３も、プロセッサコア２１等と同様に、自己同期式エラスティックパイプラインを採用することが望ましい。なお、アプリケーションプロセッサ１４として、プロセッサコア２１と同様のデータ駆動型プロセッサを使用した場合には、コア間接続ネットワーク２２で接続可能となり、オフローディングインターフェース１３を省略することも可能である。
（Ｈ02）前記実施例において、パイプラインステージ５１毎にそれぞれパワースイッチを設けたが、この構成に限定されず、複数個のパイプラインステージを一塊として、塊毎にパワースイッチを設けたり、プロセッサ単位、プロセッサクラスタ（プロセッサの固まり）単位でパワースイッチを設けて制御することも可能である。
（Ｈ03）前記実施例において、ネットワークとして、無線通信による自律分散型通信網を例示したが、この構成に限定されず、有線で接続された端末間の自律分散型通信網とすることも可能である。さらに、低消費電力化の観点から自律分散型通信網であることが望ましいが、自律分散型通信網以外の通信網とすることも可能である。
（Ｈ04）前記実施例において、駆動電圧Ｖddを変化させる実施例を例示したが、この構成に限定されず、例えば、各パイプラインステージを構成するＣＭＯＳトランジスタの基板バイアス電圧を制御することで、各パイプラインステージの論理回路の処理速度と消費電力を制御することも可能である。また、駆動電圧Ｖddが一定の場合でも、過負荷時のパケットの受入拒否や単項演算時のバイパスにより、従来技術に比べて低消費電力化の効果があるため、駆動電圧Ｖddを固定値とすることも可能である。
（Ｈ05）前記実施例において、パケットの受入拒否や再送信の抑制を実行することが望ましいが、駆動電圧Ｖｄｄの制御や単項演算時のバイパスにより、低消費電力化の効果があるため、受入拒否等を実行しない構成とすることも可能である。
（Ｈ06）前記実施例において、単項演算時のバイパスは採用することが望ましいが、処理対象のデータに多項演算の方が多い場合や、バイパスしない方が処理時間が短いデータの取り扱いが多い場合には、パケットの受入拒否や再送信の抑制、駆動電圧Ｖｄｄの制御でも低消費電力化の効果があるため、バイパスを採用しない構成とすることも可能である。
（Ｈ07）前記実施例において、プロセッサコア２１を複数有するチップマルチプロセッサの構成を例示したが、これに限定されず、プロセッサコア２１の単体のみを有するプロセッサの構成とすることも可能である。
　前述の本願発明は、人の介入の有無によらず、データ通信を保証する必要がある場合に、Ｍ２Ｍ（machine-to-machine）ネットワークの通信基盤を実現することが期待できる。
　したがって、地震や火山噴火、竜巻等の自然災害や航空機事故や発電所の事故等の大規模な事件・事故等が発生した場合等の、通信インフラストラクチャーが機能できない緊急時に携帯電話やスマートフォンのアドホックネットワークを構築して、緊急時の通信手段として、利用可能であり、これによる救命率の向上や減災が期待できる。
　また、産業、防災・災害対策、防犯等に必要なデータ通信をマシン間で自動的に迅速に実現することが可能である。例えば、案内看板や消火設備等に本願発明の構成を組み込むことで、ユーザの携帯電話で災害のモニタリングがされた場合に、案内看板や消火設備等とネットワークを構築して、案内看板に避難経路などのアナウンス（デジタルサイネージ）を行わせたり、消火設備等を自動的に作動させることも期待できる。
　さらに、データ通信が保証されるＭ２Ｍネットワークは、人の立ち入りが困難な場所において、真価を発揮することが可能である。例えば、高層ビルの外壁や、水中や海底、極地等の低温な場所や、発電所や製鋼所の炉等の高温な場所や多湿の場所のような人の立ち入りが困難な場所では、電池交換や有線での給電が困難であり、消費電力が大きな機器は、長時間の使用が制限される。これに対して、本願発明では、人の立ち入りが困難な場所でも、例えば、太陽光発電のような比較的小容量の電力自給や空間送電による小容量の電力供給であっても動作が期待でき、且つ、輻輳の原因となる過負荷状態を回避することで高信頼性のデータの通信が実現可能である。また、例えば、環境情報（温度や湿度、ユーザの視聴覚情報、位置情報）を収集して、通信、放送可能なセンサネットワークを過負荷状態を回避し且つ低消費電力で構築も可能である。
　さらに、今後、新興国の経済的な発展により、世界的なエネルギ危機が訪れることが予想されるが、本発明の超低消費電力化技術の実現により、エネルギ危機を乗り切る一助となることが期待される。
　また、過疎地や新興国のような緊急時の連絡手段（防災無線設備）等の整備が十分でない国や地域において、携帯電話やアドホックモード付きのルータを展開することで、緊急時に救助連絡や安否情報を優先的に疎通させることが可能なネットワークを構築することも期待できる。
１７ｄ…電圧設定手段、
１７…電源制御手段、
１８…過負荷制御手段、
１９…出力制御手段、
２１…データ駆動型プロセッサ、
３１…第１の合流部、
３１～４１，５１…パイプラインステージ、
３２…発火制御部、
３３…第２の合流部、
３４…命令フェッチ部、
３６…命令デコード部、
３７…データ処理部、
３８…メモリアクセス部、
３９…第２の分流部、
４１…第１の分流部、
５７…電源回路、
Ｉｓｓ…消費電流、
Ｓ…ネットワーキングシステム、
Ｖｄｄ…電圧。

Claims (6)

  1. 　処理されるデータが分割されたパケットに対して命令実行に必要なパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたパケットに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
    　前記データ駆動型プロセッサに電力を供給する電源回路と、
    　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサにおけるデータ処理の負荷が、データ処理が滞る過負荷状態になり得ると判別される場合に、端末に対するパケットの入力を拒否する過負荷回避手段と、
    　を備えたことを特徴とする過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置。
  2. 　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサにおけるデータ処理の負荷が予め設定された高負荷状態よりも高いと判別される場合に、再送パケットの出力を停止する出力制御手段と、
    　を備えたことを特徴とする請求項１に記載の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置。
  3. 　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサに印加する電圧を、前記データ駆動型プロセッサにおけるデータ処理の負荷に応じた電圧に、設定する電圧設定手段と、
    　前記電源回路を制御して、前記データ駆動型プロセッサに印加する電圧を、前記電圧設定手段で設定された電圧に制御する電源制御手段と、
    　を備えたことを特徴とする請求項１または２に記載の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置。
  4. 　前記データ駆動型プロセッサに入力されるパケットと前記データ処理部で処理されたデータが合流する第１の合流部と、
    　前記第１の合流部から送信されたパケットまたはデータを受信する前記発火制御部と、
    　前記発火制御部から送信されたデータと前記データ処理部で処理されたデータが合流する第２の合流部と、
    　前記第２の合流部から送信されたデータに基づいて命令をフェッチする命令フェッチ部と、
    　前記命令フェッチ部から送信された命令の解析を行う命令デコード部と、
    　前記命令デコード部で解析された命令の処理を行う前記データ処理部と、
    　前記データ処理部で処理されたデータのメモリへの書き込みとメモリからの読み出しを行うメモリアクセス部と、
    　前記メモリアクセス部で書き込まれたデータに基づいて、前記データが単項演算であり且つ再度前記データ処理部で処理が必要な場合に、前記第２の合流部にデータを送信すると共に、前記データが多項演算である場合および前記データがデータ処理部での処理が必要ない場合に下流側の第１の分流部に送信する第２の分流部と、
    　前記第２の分流部から送信されたデータに基づいて、前記データが前記データ処理部で再度データ処理が必要なデータである場合に、前記第１の合流部にデータを送信すると共に、前記データが前記データ処理部でデータ処理が必要ない場合に、前記データ駆動型プロセッサから前記データを出力させる前記第１の分流部と、
    　を有するパイプラインステージ、
    　を備えたことを特徴とする請求項１ないし３のいずれかに記載の過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置。
  5. 　処理されるデータが分割されたパケットに対して命令実行に必要なパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたパケットに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
    　前記データ駆動型プロセッサに電力を供給する電源回路と、
    　前記データ駆動型プロセッサにおける消費電流に基づいて、前記データ駆動型プロセッサに印加する電圧を、前記データ駆動型プロセッサにおけるデータ処理の負荷に応じた電圧に、設定する電圧設定手段と、
    　前記電源回路を制御して、前記データ駆動型プロセッサに印加する電圧を、前記電圧設定手段で設定された電圧に制御する電源制御手段と、
    　を備えたことを特徴とする過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置。
  6. 　処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
    　前記データ駆動型プロセッサに入力されるパケットと前記データ処理部で処理されたデータが合流する第１の合流部と、前記第１の合流部から送信されたパケットまたはデータを受信する前記発火制御部と、前記発火制御部から送信されたデータと前記データ処理部で処理されたデータが合流する第２の合流部と、前記第２の合流部から送信されたデータに基づいて命令をフェッチする命令フェッチ部と、前記命令フェッチ部から送信された命令の解析を行う命令デコード部と、前記命令デコード部で解析された命令の処理を行う前記データ処理部と、前記データ処理部で処理されたデータのメモリへの書き込みとメモリからの読み出しを行うメモリアクセス部と、前記メモリアクセス部で書き込まれたデータに基づいて、前記データが単項演算であり且つ再度前記データ処理部で処理が必要な場合に、前記第２の合流部にデータを送信すると共に、前記データが多項演算である場合および前記データがデータ処理部での処理が必要ない場合に下流側の第１の分流部に送信する第２の分流部と、前記第２の分流部から送信されたデータに基づいて、前記データが前記データ処理部で再度データ処理が必要なデータである場合に、前記第１の合流部にデータを送信すると共に、前記データが前記データ処理部でデータ処理が必要ない場合に、前記データ駆動型プロセッサから前記データを出力させる前記第１の分流部と、を有するパイプラインステージと、
    　を備えたことを特徴とする過負荷を回避する超低消費電力化データ駆動ネットワーキング処理装置。
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