WO2012172682A1 - 演算処理装置及び演算処理装置の制御方法 - Google Patents

演算処理装置及び演算処理装置の制御方法 Download PDF

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WO2012172682A1
WO2012172682A1 PCT/JP2011/063925 JP2011063925W WO2012172682A1 WO 2012172682 A1 WO2012172682 A1 WO 2012172682A1 JP 2011063925 W JP2011063925 W JP 2011063925W WO 2012172682 A1 WO2012172682 A1 WO 2012172682A1
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unit
command
instruction
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control unit
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正典 土居
充治 原
山崎　巌
砂山　竜一
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富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers

Definitions

  • the present invention relates to an arithmetic processing unit and a control method for the arithmetic processing unit.
  • FIG. 10 is a diagram showing a hardware information reading operation inside the CPU according to the prior art.
  • the CPU 900 includes a core unit 901, a core unit 902, a common unit 903, a memory control unit 904, and a test control circuit 905.
  • the CPU 900 is connected to a service processor 910 via a bus 920.
  • the core unit 901 includes FFs (Flip Flops) 901a, 901b, 901c, and 901d that are storage circuits.
  • the core unit 902 includes FFs 902a, 902b, 902c, and 902d.
  • the common unit 903 includes FFs 903a, 903b, 903c, and 903d inside.
  • the memory control unit 904 includes FFs 904a, 904b, 904c, and 904d. These FFs are serially connected to form a scan chain.
  • a failure flag indicating a failure location is stored in the FF. Then, when accessed from the service processor 910, the test control circuit 905 reads the failure flag stored in the FF using the scan chain, and outputs the read failure flag to the service processor 910. Then, the service processor 910 performs failure location analysis using the read failure flag.
  • JP 2005-44361 A JP 2009-236879 A JP-A-6-139112 JP 2010-218367 A
  • the hardware information inside the CPU is acquired via the service processor.
  • the CPU user is not authorized to access the service processor.
  • software such as an OS cannot access hardware information in the CPU.
  • An object of one aspect of the present invention is to provide an arithmetic processing device that can access hardware information in a CPU from a program without using a service processor, and a control method for the arithmetic processing device.
  • the first proposal is an arithmetic processing unit having a circuit unit.
  • the arithmetic processing unit holds state information indicating the state of the circuit unit.
  • the arithmetic processing unit decodes a control instruction generation instruction for generating a control instruction included in the program. Further, the arithmetic processing unit generates a state information read instruction when the decoded control instruction generation instruction is a control instruction generation instruction for generating a state information read instruction for reading state information. Then, the arithmetic processing unit reads the state information based on the generated state information read command and stores it in the register unit that can be read from the program.
  • Hardware information in the CPU can be accessed from a program without using a service processor.
  • FIG. 1 is a block diagram illustrating the configuration of the CPU according to the first embodiment.
  • FIG. 2 is a block diagram showing the configuration of the I2C command execution unit.
  • FIG. 3 is a block diagram showing the configuration of the failure flag latch.
  • FIG. 4A is a diagram showing a data pattern of the ASI command “ASI_CMD_ACCESS_REG”.
  • FIG. 4B is a diagram showing a data pattern of the ASI command “ASI_CMD_RECEIVE_REG”.
  • FIG. 5 is a diagram showing a failure flag read operation in the CPU.
  • FIG. 6 is a diagram for explaining the operation in the failure flag latch.
  • FIG. 7 is a diagram for explaining the operation of the shift register.
  • FIG. 1 is a block diagram illustrating the configuration of the CPU according to the first embodiment.
  • FIG. 2 is a block diagram showing the configuration of the I2C command execution unit.
  • FIG. 3 is a block diagram showing the configuration of the failure flag latch.
  • FIG. 8 is a flowchart showing a processing procedure of ASI command issue processing by the instruction control unit.
  • FIG. 9 is a flowchart illustrating a processing procedure of a failure flag read process by the I2C command execution unit.
  • FIG. 10 is a diagram illustrating a hardware information reading operation inside the CPU according to the related art.
  • FIG. 1 is a block diagram illustrating the configuration of the CPU according to the first embodiment.
  • the CPU 100 is connected to the service processor 10 via an I2C (Inter-Integrated Circuit, registered trademark, hereinafter the same) 101.
  • I2C Inter-Integrated Circuit
  • the connection between the CPU 100 and the service processor 10 is not limited to I2C, and is a JTAG (Joint Test Architecture Group) defined by SPI (Serial Peripheral Interface, registered trademark), MicroWire (registered trademark), IEEE 1149.1. Other buses may be used.
  • the service processor 10 is a system control device that operates independently of the CPU 100 and controls the CPU 100. For example, the service processor 10 monitors the operation status in the CPU 100 or acquires an operation history in the CPU 100 to diagnose whether the operation of the CPU 100 is normal.
  • the CPU 100 includes a common unit 110, a core unit 120, an L2 cache control unit 130, an input / output control unit 140, and a memory control unit 150.
  • a common unit 110 when the core unit 120, the L2 cache control unit 130, the input / output control unit 140, and the memory control unit 150 are generalized and referred to as functional blocks, they are appropriately described.
  • the common unit 110, the core unit 120, the L2 cache control unit 130, the input / output control unit 140, and the memory control unit 150 are generally referred to, they are appropriately described as circuits.
  • the number of core parts which CPU100 has is not limited to this, It can change arbitrarily.
  • the common unit 110 is connected to the service processor 10 by I2C101.
  • the common unit 110 is connected to the core unit 120, the L2 cache control unit 130, the input / output control unit 140, and the memory control unit 150 through the I2C102. That is, the common unit 110 connects the service processor 10 and each functional block by I2C101 and I2C102.
  • the common unit 110 interprets an ASI (Address Space Identifier) command, which is a memory access instruction for accessing an ASI (Address Space Identifier) space that is an alternative memory space received from the core unit 120, and generates a control command. And the common part 110 accesses the hardware information which the common part 110 and each functional block have using the produced
  • the ASI command will be described later.
  • the common unit 110 includes an I2C command interpretation unit 111, an I2C command control unit 112, an I2C command execution unit 113, a failure flag latch 114, an I2C receive register 115, and a flag freeze register 116.
  • the I2C command interpretation unit 111 interprets an ASI command received from the instruction control unit 121 described later, generates data such as a function block to be accessed and a register to be accessed, and transmits the data to the I2C command control unit 112.
  • the I2C command interpretation unit 111 receives from the instruction control unit 121 an ASI command that rewrites status information held in a failure flag latch 114, which will be described later, to specified information, the following processing is executed. That is, the I2C command interpretation unit 111 generates data for rewriting the state information held by the failure flag latch 114 with the specified information. Then, the I2C command interpretation unit 111 transmits the generated data to the I2C command control unit 112.
  • the I2C command interpretation unit 111 when the ISI command interpretation unit 111 receives an ASI command for reading the state information held by the failure flag latch 114 from the instruction control unit 121, the I2C command interpretation unit 111 generates data for reading the state information from the failure flag latch 114. Then, the I2C command interpretation unit 111 transmits the generated data to the I2C command control unit 112.
  • the I2C command control unit 112 receives data from the I2C command interpretation unit 111 and generates a control command based on the received data. Then, the I2C command control unit 112 transmits the generated control command to the I2C command execution unit 113 described later and the designated I2C command execution unit among the I2C command execution units of each functional block. In the following description, a control command generated by the I2C command control unit 112 is appropriately described as an I2C command. Note that the I2C command is an example of a control command transmitted to a circuit connected via the data bus.
  • the I2C command control unit 112 issues an I2C command, transmits it to the I2C command execution unit of each functional block, and rewrites and reads the value of each setting register.
  • the I2C command control unit 112 issues an I2C command and sets a shift number in a shift length register 113b described later.
  • the I2C command control unit 112 generates an I2C command for collecting the failure flag when the ASI command for collecting the failure flag is issued by the instruction control unit 121, and generates the I2C command for the designated I2C command execution unit. Send an I2C command.
  • the I2C command execution unit 113 receives the I2C command from the I2C command control unit 112 and executes an operation based on the received I2C command. For example, the I2C command execution unit 113 reads a register instructed by the I2C command control unit 112 and transfers the read result to the I2C command control unit 112. For example, the I2C command execution unit 113 receives an I2C command from the I2C command control unit 112 and reads a failure flag from the failure flag latch 114. Then, the I2C command execution unit 113 transfers the read failure flag to the I2C receive register 115 described later.
  • the I2C command execution unit 113 receives the I2C command from the I2C command control unit 112, and rewrites the information held in the failure flag latch 114 to the specified information.
  • FIG. 2 is a block diagram showing the configuration of the I2C command execution unit.
  • the I2C command execution unit 113 includes a shift-enb 113a, a shift length register 113b, and a shift register 113c.
  • the shift-enb 113a receives from the I2C command control unit 112 an I2C command “READ-SHIFT-REG” that allows the data held in the shift register 113c to be shifted. Then, the shift-enb 113a converts the received I2C command “READ-SHIFT-REG” into a shift-enb signal and outputs it to the shift register 113c. As a result, the shift register 113c shifts the held data.
  • the shift length register 113b holds the number of scan shifts by the shift register 113c.
  • the number of shifts held by the shift length register 113b is set by the I2C command transmitted by the I2C command control unit 112.
  • the value set in the shift length register 113b is set to the same number of bits as the failure flag latch 114 that reads the failure flag.
  • the value of the shift length register 113b is set to 64 bits.
  • the value set in the shift length register 113b is decremented by one each time one bit of the failure flag is read into the shift register 113c by scan shift.
  • the shift register 113c is a shift register dedicated to a 64-bit failure flag of bit 0 to bit 63, and is connected to the shift-enb 113a and the shift length register 113b. Bit 0 of the shift register 113c is connected to the output terminal of the failure flag latch 114, and bit 63 of the shift register 113c is connected to the input terminal of the failure flag latch 114.
  • the shift register 113c reads the failure flag from the failure flag latch 114 and holds the read failure flag when receiving the shift-enb signal that is a signal for allowing the data to be shifted from the shift-enb 113a.
  • the data stored in the shift register 113c is transferred to the I2C receive register 115.
  • the shift register 113c may hold a value designated by the service processor 10.
  • the failure flag latch 114 holds state information indicating the state of the circuit.
  • the failure flag latch 114 holds a failure flag indicating a failure state of the common unit 110.
  • the configuration of the failure flag latch will be described with reference to FIG. FIG. 3 is a block diagram showing the configuration of the failure flag latch.
  • the failure flag latch 114 has a loop, ERR_LV1_loop1, ERR_LV2_loop1, and ERR_LV2_loop2 formed from a plurality of FFs (Flip Flops).
  • each loop included in the failure flag latch 114 is selectively used according to the degree of failure.
  • ERR_LV1 is used for a failure indicating a serious failure that affects the operation of the system
  • ERR_LV2 is used for a minor error that does not affect the operation of the system.
  • Each FF is used in association with the type of failure. Note that the number of loops is determined according to the number of FFs that store a failure.
  • ERR_LV2 is described as having two loops, ERR_LV2_loop1 and ERR_LV2_loop2.
  • ERR_LV1_loop1 has FF114a-1, FF114a-2, FF114a-3, ..., FF114a-n.
  • ERR_LV2_loop1 includes FF114b-1, FF114b-2, FF114b-3,..., FF114b-n, and ERR_LV2_loop2 includes FF114c-1, FF114c-2, FF114c-3,.
  • n is an arbitrary natural number.
  • the I2C receive register 115 is a register that holds 64-bit data read by the scan shift control of the I2C command execution unit 113.
  • the data held in the I2C receive register 115 can be read out to a program such as an OS by issuing an ASI command by an instruction control unit 121 described later. That is, the I2C receive register 115 is a register accessible from software.
  • the flag freeze register 116 holds information indicating whether or not the change of the value held in the failure flag latch 114 or the failure flag latch included in each functional block is permitted.
  • the flag freeze register 116 indicates “1” indicating that the update of the value of the failure flag held in the failure flag latch 114 is suppressed, and “0” indicates that the update of the value of the failure flag held in the failure flag latch is permitted. Is stored. In other words, the failure flag latch 114 and the failure flag latch included in each functional block continue to hold the state information to be held without updating while “1” is stored in the flag freeze register 116.
  • the core unit 120 includes an instruction control unit 121, an I2C command execution unit 122, and a failure flag latch 123.
  • the core unit 120 reads and executes an instruction from an L1 cache (not shown).
  • the instruction control unit 121 decodes the instruction of the program being executed read from the L1 cache (not shown) included in the core unit 120, and executes the decoded instruction.
  • the instruction control unit 121 issues an ASI command when the read instruction is an instruction to issue an I2C command.
  • ASI command will be described.
  • the details of the ASI command are described in detail in Japanese Patent Application Laid-Open No. 2010-218367, and therefore, the ASI command will be briefly described here.
  • the ASI command is a command for designating an identifier called an 8-bit ASI space number for identifying the ASI space.
  • the ASI space number can specify an operation for converting a virtual address into a physical address, or can specify reading / writing of a register included in the CPU 100.
  • one new ASI space number is defined, and two virtual addresses are assigned to the newly defined ASI space number.
  • the ASI command designates the newly assigned ASI space number and virtual address, so that the common unit 110 executes the I2C command as access to the designated virtual address.
  • the ASI command has two virtual addresses of “ASI_CMD_ACCESS_REG” and “ASI_CMD_RECEIVE_REG”.
  • ASI_CMD_ACCESS_REG is an instruction for issuing an I2C command
  • ASI_CMD_RECEIVE_REG is an instruction for reading a result of the issued I2C command.
  • FIG. 4A is a diagram showing a data pattern of the ASI command “ASI_CMD_ACCESS_REG”. As shown in FIG. 4A, “ASI_CMD_ACCESS_REG” has a data pattern of 64-bit data and issues an I2C command.
  • Bit 63 is a LOCK bit and indicates that an I2C command is being executed. That is, bit 63 indicates the designation of exclusive control for avoiding I2C command contention.
  • Bits 62 to 56 indicate LOCK_ID.
  • LOCK_ID is information indicating a functional block executing the I2C command, and a value designated in advance is stored in each functional block.
  • Bits 55 to 49 indicate the code of the I2C command.
  • Bit 48 is Read / Write, and stores information for designating reading or writing to the register.
  • Bits 47 to 32 are not used in this embodiment.
  • Bit 31 to bit 0 indicate an argument to the I2C command.
  • FIG. 4B is a diagram showing a data pattern of the ASI command “ASI_CMD_RECEIVE_REG”.
  • ASI_CMD_RECEIVE_REG is a command for reading the result of the I2C command, and the data pattern of 64-bit data accompanying the reading is defined as follows.
  • Bit 63 indicates a LOCK bit.
  • the LOCK bit information indicating whether or not the execution right of the I2C command has been acquired as a result of the exclusive control is stored.
  • Bits 62 to 56 indicate LOCK_ID.
  • This LOCK_ID field stores information indicating which functional block is being accessed.
  • Bits 55 to 54 indicate BUSY / NACK.
  • BUSY indicates that the I2C command is being executed.
  • NACK Negative ACKnowledgement
  • ASI_CMD an error code indicating that an error has occurred in the execution of ASI_CMD is set in bits 31 to 28.
  • Bit 53 to bit 32 are unused in this embodiment.
  • Bit 31 to bit 0 are a return value of the I2C command and are read data.
  • the instruction control unit 121 executes the following process. That is, the instruction control unit 121 issues an ASI command to cause the common unit 110 to generate an I2C command and cause the I2C command execution unit to execute the generated I2C command. In this case, the instruction control unit 121 transfers the ASI data [63: 0] to the I2C command interpretation unit 111.
  • the instruction control unit 121 can read and write the registers in the CPU 100 by designating a specific ASI space number in advance.
  • the I2C command execution unit 122 receives the I2C command from the I2C command control unit 112 and reads the failure flag from the failure flag latch 123. Then, the I2C command execution unit 122 transfers the read failure flag to the I2C receive register 115.
  • the configuration of the I2C command execution unit 122 is the same as the configuration of the I2C command execution unit 113, and a description thereof will be omitted.
  • the configuration of the failure flag latch 123 is the same as the configuration of the failure flag latch 114, and thus the description thereof is omitted.
  • the L2 cache control unit 130 has an L2 cache (not shown), and determines whether data or an instruction requested from the core unit 120 exists in the L2 cache. If the L2 cache control unit 130 determines that the requested data or instruction exists in the L2 cache, the L2 cache control unit 130 reads the requested data or instruction from the L2 cache and transfers it to the L1 cache.
  • the L2 cache control unit 130 includes an I2C command execution unit 131 and a failure flag latch 132.
  • the I2C command execution unit 131 receives the I2C command from the I2C command control unit 112 and reads the failure flag from the failure flag latch 132. Then, the I2C command execution unit 131 transfers the read failure flag to the I2C receive register 115.
  • the configuration of the I2C command execution unit 131 is the same as the configuration of the I2C command execution unit 113, and a description thereof will be omitted.
  • the configuration of the failure flag latch 132 is the same as the configuration of the failure flag latch 114, and thus the description thereof is omitted.
  • the input / output control unit 140 has an interface for connecting a CPU and an input / output device (not shown), and controls data exchange between the CPU and the input / output device.
  • the input / output control unit 140 includes an I2C command execution unit 141 and a failure flag latch 142.
  • the I2C command execution unit 141 receives the I2C command from the I2C command control unit 112 and reads the failure flag from the failure flag latch 142. Then, the I2C command execution unit 141 transfers the read failure flag to the I2C receive register 115.
  • the configuration of the I2C command execution unit 141 is the same as the configuration of the I2C command execution unit 113, and a description thereof will be omitted.
  • the configuration of the failure flag latch 142 is the same as the configuration of the failure flag latch 114, and thus the description thereof is omitted.
  • the memory control unit 150 controls data exchange with a main storage device (not shown). Further, the memory control unit 150 includes an I2C command execution unit 151 and a failure flag latch 152. For example, the I2C command execution unit 151 receives the I2C command from the I2C command control unit 112 and reads the failure flag from the failure flag latch 152. Then, the I2C command execution unit 151 transfers the read failure flag to the I2C receive register 115. Note that the configuration of the I2C command execution unit 151 is the same as the configuration of the I2C command execution unit 113, and a description thereof will be omitted. Further, the configuration of the failure flag latch 152 is the same as the configuration of the failure flag latch 114, and thus description thereof is omitted.
  • FIG. 5 is a diagram showing a failure flag read operation in the CPU.
  • the failure flag read operation of the core unit 120 will be described. This operation is the same as the failure flag read operation of the common unit 110, the L2 cache control unit 130, the input / output control unit 140, and the memory control unit 150. It is.
  • the instruction control unit 121 of the CPU 100 issues “ASI_CMD_ACCESS_REG” instructing reading of a failure flag, and transmits ASI data [63: 0] to the I2C command interpretation unit 111 (S1). Then, the I2C command interpretation unit 111 decodes the received ASI data, generates data such as a function block to be accessed and a register to be accessed, and transmits the data to the I2C command control unit 112 (S2).
  • the I2C command control unit 112 converts the received data into an I2C command and transmits it to the I2C command execution unit 122 (S3). Subsequently, the I2C command execution unit 122 starts reading the failure flag instructed from the failure flag latch 123 (S4), and acquires the failure flag (S5). Then, the I2C command execution unit 122 transmits the read result to the I2C receive register 115 (S6).
  • the I2C receive register 115 holds the failure flag received from the I2C command execution unit 122 in data [63: 0].
  • the instruction control unit 121 issues the “ASI_CMD_RECEIVE_REG” instruction to read out data [31: 0] of the I2C receive register 115 and stores it in the lower 32 bits of the I2C receive register 115. Subsequently, the instruction control unit 121 issues “ASI_CMD_ACCESS_REG” by designating CODE “02”, thereby reading data [63:32] of the I2C receive register 115, and 32 on the upper side of the I2C receive register 115. Store in bits. That is, the instruction control unit 121 stores the failure flag in the I2C receive register 115 accessible from the program by executing the ASI command. In this way, the instruction control unit 121 holds the failure flag acquired by executing the ASI command in the I2C receive register 115 that can be used from the program.
  • FIG. 6 is a diagram for explaining the operation in the failure flag latch.
  • the ERR_LV1_loop1 of the failure flag latch 114 included in the common unit 110 will be described as an example, but the processing operation is the same in the failure flag latch included in each functional block.
  • ERR_LV1_loop1 of the failure flag latch 114 includes FF 114a-1,... FF 114a-n.
  • the FF 114 a-1 includes an AND circuit (logical product circuit) 201-1, an AND circuit 202-1, an AND circuit 203-1, an OR circuit (logical sum circuit) 204-1, and an FF 205-1.
  • the AND circuit 201-1 receives the inverted flag freeze signal, the inverted loop_0_shift-enb signal, and the error signal, and outputs a logical product of the received values to the OR circuit 204-1.
  • the AND circuit 202-1 accepts the loop_0_shift-enb signal and the data from the shift register 113c, and outputs a logical product of the accepted values to the OR circuit 204-1.
  • the AND circuit 203-1 receives the inverted loop_0_shift-enb signal, the inverted clear error flag signal, and the output from the FF 205-1, and outputs the logical product of the received values to the OR circuit 204-1. .
  • the OR circuit 204-1 accepts outputs from any two of the AND circuit 201-1, the AND circuit 202-1 and the AND circuit 203-1, and outputs a logical sum of the accepted values. Then, the OR circuit 204-1 accepts the output logical sum and the output from the remaining AND circuit, and outputs the logical sum of the accepted values to the FF 205-1.
  • the FF 205-1 outputs the received value to the AND circuit 203-1 and the adjacent AND circuit 202 of the FF.
  • the configuration of the FF 114a-n is the same as the configuration of the FF 114a-1, and a description thereof will be omitted.
  • failure flag latch 114 does not receive a signal permitting data shift.
  • the AND circuit 201-1 receives the inverted flag freeze signal “1”, the inverted loop_0_shift-enb signal “1”, and the error signal “1”, and sets “1” to the OR circuit 204-1. Output.
  • the AND circuit 202-1 does not accept any signal and outputs “0” to the OR circuit 204-1.
  • the AND circuit 203-1 receives the inverted loop_0_shift-enb “1”, the inverted clear error flag signal “1”, and the output “1” of the FF 205-1, and the OR circuit 204-1 receives “1”. Is output.
  • the OR circuit 204-1 receives “1” from the AND circuit 201-1, “0” from the AND circuit 202-1, “1” from the AND circuit 203-1, and outputs “1” to the FF 205-1. To do. Note that “1” received by the FF 205-1 is maintained when the FF 205-1 outputs “1” to the AND circuit 203-1.
  • the AND circuit 201-1 receives the inverted flag freeze signal “0”, the inverted loop_0_shift-enb signal “0”, and the error signal “0”, and sets “0” to the OR circuit 204-1. Output.
  • the AND circuit 202-1 receives the loop_0_shift-enb signal “1” and “0” stored in the shift register 113c, and outputs “0” to the OR circuit 204-1.
  • the AND circuit 203-1 receives the inverted loop_0_shift-enb signal “0”, the inverted clear error flag signal “1”, and the output “1” of the FF 205-1, and the OR circuit 204-1 receives “0”. Is output.
  • the OR circuit 204-1 receives “0” from all of the AND circuit 201-1, the AND circuit 202-1 and the AND circuit 203-1 and outputs “0” to the FF 205-1. Further, “1” stored in the FF 205-1 is output to the AND circuit 202-2 included in the adjacent FF 114a-2, and is shifted to the FF 205-2.
  • the failure flag latch 114 when the failure flag latch 114 receives a signal permitting shifting of data from the shift register 113c, the failure flag latch 114 shifts the data by the number held in the shift length register 113b. As a result, the data held in the failure flag latch 114 is shifted to the shift register 113c.
  • FIG. 7 is a diagram for explaining the operation of the shift register.
  • the shift register 113c included in the common unit 110 is described as an example, but the processing operation is the same in the shift register included in each functional block.
  • the shift register 113c includes an AND circuit 401-1, an AND circuit 402-1, an AND circuit 403-1, an OR circuit 404-1, and an FF 405-1.
  • the shift register 113c includes an AND circuit 401-n, an AND circuit 402-n, an AND circuit 403-n, an OR circuit 404-n, and an FF 405-n.
  • the AND circuit 401-1 receives the I2C_WRITE_VAL signal, the I2C_WRITE_DATA [0] signal, and the inverted shift-enb signal, and outputs a logical product of the received values to the OR circuit 404-1.
  • the AND circuit 402-1 accepts the shift-enb signal and the data from the selected loop, and outputs a logical product of the accepted values to the OR circuit 404-1.
  • the AND circuit 403-1 receives the inverted shift-enb signal, the inverted I2C_WRITE_VAL signal, and the output from the FF 405-1, and outputs the logical product of the received values to the OR circuit 404-1.
  • the OR circuit 404-1 accepts outputs from any two of the AND circuit 401-1, the AND circuit 402-1, and the AND circuit 403-1 and outputs a logical sum of the accepted values. Then, the OR circuit 404-1 receives the output logical sum and the output from the remaining AND circuit, and outputs the logical sum of the received values to the FF 405-1. The FF 405-1 outputs the received value to the AND circuit 402-2 adjacent to the AND circuit 403-1.
  • the AND circuit 401-1 receives the inverted shift-enb signal “1” and outputs “0” to the OR circuit 404-1.
  • the AND circuit 402-1 does not accept any signal and outputs “0” to the OR circuit 404-1.
  • the AND circuit 403-1 receives the inverted shift-enb signal “1”, the inverted I2C_WRITE_VAL signal “1”, and the output “0” of the FF 405-1, and sets “0” to the OR circuit 404-1. Output.
  • the OR circuit 404-1 receives “0” from all of the AND circuit 401-1, the AND circuit 402-1, and the AND circuit 403-1 and outputs “0” to the FF 405-1. Note that “0” received by the FF 405-1 is maintained when the FF 405-1 outputs “0” to the AND circuit 403-1.
  • the AND circuit 401-1 receives the inverted shift-enb signal “0” and outputs “0” to the OR circuit 404-1.
  • the AND circuit 402-1 receives the shift-enb signal “1” and “1” stored in the FF 114a-n, and outputs “1” to the OR circuit 404-1.
  • the AND circuit 403-1 receives the inverted shift-enb signal “0”, the inverted I2C_WRITE_VAL signal “1”, and the output “0” of the FF 405-1, and sets “0” to the OR circuit 404-1. Output.
  • the OR circuit 404-1 receives “0” from the AND circuit 401-1, “1” from the AND circuit 402-1, and “0” from the AND circuit 403-1, and outputs “1” to the FF 405-1. To do. Further, “0” stored in the FF 405-1 is output to the adjacent AND circuit 402-2 and shifted to the FF 405-2.
  • the shift register 113c when the shift register 113c receives a signal permitting shifting of data from the shift-enb 113a, the shift register 113c shifts the data by the number held in the shift length register 113b. As a result, the data held in the failure flag latch 114 is shifted to the shift register 113c.
  • FIG. 8 illustrates the processing procedure of the ASI command issuance processing by the instruction control unit
  • FIG. 9 illustrates the processing procedure of the failure flag read processing by the I2C command execution unit.
  • FIG. 8 is a flowchart showing a processing procedure of ASI command issue processing by the instruction control unit.
  • the instruction control unit 121 issues an “ASI_CMD_RECEIVE_REG” instruction (step S101). Then, the instruction control unit 121 uses asi_cmd_receive_reg. The LOCK bit is read and it is determined whether or not the read value is “0” (step S102).
  • step S102 when the instruction control unit 121 determines that the read value is not “0” (step S102, No), the instruction control unit 121 proceeds to step S101. That is, in the instruction control unit 121, another processor unit or the service processor 100 is executing an I2C command. Therefore, when the read value is not “0”, the instruction control unit 121 waits for completion of the I2C command by another processor unit or the service processor 100. Then, the instruction control unit 121 issues the I2C command after completion of the I2C command by the other processor unit or the service processor 100. Therefore, the instruction control unit 121 repeats issuing the “ASI_CMD_RECEIVE_REG” instruction at a predetermined interval until the read value becomes “0”.
  • the instruction control unit 121 issues an “ASI_CMD_RECEIVE_REG” instruction (step S104). Then, the instruction control unit 121 uses asi_cmd_receive_reg. The LOCK bit and LOCK_ID are read, and it is determined whether or not the read value is “1” and the specified LOCK_ID (step S105).
  • Step S101 when the instruction control unit 121 determines that the read value is “1” and one of the two conditions of the specified LOCK_ID is not satisfied (No in Step S105), the instruction control unit 121 proceeds to Step S101. In this case, it means that acquisition of the execution right of “ASI_CMD_ACCESS_REG” issued in step S103 has failed and the instruction has not been executed.
  • step S105 when it is determined that the two conditions are satisfied (step S105, Yes), the instruction control unit 121 issues an “ASI_CMD_RECEIVE_REG” instruction (step S106).
  • step S108 determines whether the command issued in step S103 is a Read command for reading the state of the functional block.
  • step S109 if the command control unit 121 determines that the command is a Read command (Yes in step S109), it reads data [31: 0] (step S110), and proceeds to step S111. On the other hand, if the command control unit 121 determines that the command is not a Read command (No in step S109), the command control unit 121 proceeds to step S111.
  • the command control unit 121 proceeds to step S114.
  • step S113 determines that a soft error has occurred (step S115), and ends the process. In this case, the instruction control unit 121 notifies the service processor 10 that a soft error has occurred.
  • FIG. 9 is a flowchart illustrating a processing procedure of a failure flag read process by the I2C command execution unit.
  • the I2C command execution unit executes processing upon receiving access from the I2C command control unit 112.
  • the I2C command execution unit of the functional block that reads the failure flag sets the flag freeze register 116 to “1” (step S201). Then, the I2C command execution unit determines the number of shifts in the shift length register (step S202), and sets the SHIFT_enb signal to “1” (step S203).
  • the failure flag connected to LOOP0 is selected and read as 64-bit data into the shift register. Further, when 64-bit data is read out to the shift register, the SHIFT_enb signal becomes “0”.
  • the I2C command execution unit transfers the read data to the I2C receive register accessible by the program included in the I2C command control unit (step S204). Further, the I2C command execution unit determines whether or not an access for reading a failure flag from another loop has been received (step S205). If the I2C command execution unit determines that access to read a failure flag from another loop has been received (step S205, Yes), the process proceeds to step S202, and a failure flag read process is executed.
  • step S205 when the I2C command execution unit determines that access for reading the failure flag from another loop is not accepted (No in step S205), the flag freeze register 116 is set to “0” (step S206), and the process is performed. finish.
  • the common unit 110 and each functional block have the I2C command execution unit.
  • the I2C command control unit 112 generates an I2C command for recovering the failure flag when the instruction control unit 121 issues an ASI command for recovering the failure flag, and the generated I2C command is used for the common unit 110 and each functional block. Send to.
  • the I2C command execution unit can read the failure flag held in the failure flag latch. That is, in the CPU 100 according to the first embodiment, the failure flag of the CPU 100 can be read without scanning out the failure flag from the service processor 10 using the scan chain.
  • each function block determines asi_cmd_access_reg. Control can be performed by writing a value designated in advance to each functional block in LOCK_ID.
  • the hardware information can be read out by accessing the I2C command execution unit from the software via the I2C control unit even without a service processor. Therefore, the CPU 100 can be set by the CPU 100 alone without using the service processor. Further, since the CPU setting can be changed, the CPU configuration can be changed to match the software. As a result, the processing performance of the CPU can be improved.
  • the software can read the hardware information of the CPU, it becomes possible to avoid a fatal failure from the obtained failure information.
  • the function for controlling the CPU hardware settings can be reduced, so that the cost can be reduced by simplifying the service processor.
  • the present invention may be implemented in various different forms other than the above-described embodiments. Accordingly, in the second embodiment, another embodiment included in the present invention will be described.
  • the present invention can also be used for debugging the error control logic to guarantee the quality of the circuit.
  • a value with a service processor for example, “0 ⁇ 123456789abcdef” is written in data [63: 0] of the shift register included in the functional block.
  • the number of failure flag latches connected to the I2C command execution unit is also written to the shift length register.
  • the I2C command control unit 112 sets “1” in the flag freeze register so that the failure flag is not updated. Subsequently, the I2C command control unit 112 issues a command for reading the failure flag latch until the value of the shift length register becomes “0”.
  • the service processor writes “1” in any bit of the shift register. Then, the I2C command control unit 112 sets the freeze signal to “1” so that the failure flag register is not updated. Subsequently, the numbers individually assigned to the FFs to be subjected to the pseudo failure of the failure flag latch are written to the shift length register and a read command is issued. As a result, the value written in the shift register is shifted to the FF that is the target of causing the pseudo failure of the failure flag register, and the value of the FF that is the target of causing the pseudo failure is changed to “1”. By this method, it is possible to simulate the operation when the CPU is faulty.
  • the information stored in the illustrated storage unit is only an example, and it is not always necessary to store the information as illustrated.
  • each illustrated component is functionally conceptual and does not necessarily need to be physically configured as illustrated.
  • the I2C command interpretation unit 111 and the I2C command control unit 112 may be integrated.
  • Service processor 100 CPU 110 Common part 111 I2C command interpretation part 112 I2C command control part 113, 122, 131, 141, 151 I2C command execution part 113a shift-enb 113b Shift length register 113c Shift register 114, 123, 132, 142, 152 Fault flag latch 115 I2C receive register 116 Flag freeze register 120 Core unit 121 Instruction control unit 130 L2 cache control unit 140 I / O control unit 150 Memory control unit

Landscapes

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Abstract

　本願の開示するＣＰＵ（１００）は、命令制御部（１２１）とＩ２Ｃコマンド制御部（１１２）とＩ２Ｃコマンド実行部（１２２）とを有する。命令制御部（１２１）は、プログラムに含まれる、制御命令を生成するための制御命令生成命令をデコードする。Ｉ２Ｃコマンド制御部（１１２）は、命令制御部（１２１）がデコードした制御命令生成命令が、故障フラグラッチ（１２３）からの状態情報を読み出す状態情報読出命令を生成する制御命令生成命令である場合に、状態情報読出命令を生成する。Ｉ２Ｃコマンド実行部（１２２）は、Ｉ２Ｃコマンド制御部（１１２）が生成した状態情報読出命令に基づき、故障フラグラッチ（１２３）から状態情報を読出して、プログラムから読出し可能なＩ２Ｃレシーブレジスタ（１１５）に格納する。

Description

演算処理装置及び演算処理装置の制御方法
　本発明は、演算処理装置及び演算処理装置の制御方法に関する。
　従来、演算処理装置であるＣＰＵ（Central　Processing　Unit）内部のハードウェア情報は、サービスプロセッサがＣＰＵにアクセスすることによって読み出される。図１０を用いて、従来技術に係るＣＰＵ内部のハードウェア情報の読み出し動作を説明する。
　図１０は、従来技術に係るＣＰＵ内部のハードウェア情報の読み出し動作を示す図である。図１０に示すように、ＣＰＵ９００は、コア部９０１、コア部９０２、共通部９０３、メモリ制御部９０４、テスト制御回路９０５を有する。また、ＣＰＵ９００は、サービスプロセッサ（Service　Processor）９１０とバス９２０を介して接続されている。
　コア部９０１は、内部に記憶回路であるＦＦ（Flip　Flop）９０１ａ、９０１ｂ、９０１ｃ、９０１ｄを有する。コア部９０２は、内部にＦＦ９０２ａ、９０２ｂ、９０２ｃ、９０２ｄを有する。共通部９０３は、内部にＦＦ９０３ａ、９０３ｂ、９０３ｃ、９０３ｄを有する。また、メモリ制御部９０４は、内部にＦＦ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄを有する。これらのＦＦは、シリアルに接続されてスキャンチェーンを形成する。
　また、ＣＰＵ９００の内部に故障が発生した場合、ＦＦには故障箇所を示す故障フラグが格納される。そして、テスト制御回路９０５は、サービスプロセッサ９１０からアクセスされた場合、スキャンチェーンを使用して、ＦＦに格納される故障フラグを読み出し、読み出した故障フラグをサービスプロセッサ９１０に出力する。そして、サービスプロセッサ９１０は、読み出した故障フラグを用いて故障箇所の解析を実行する。
特開２００５－４４３６１号公報 特開２００９－２３６８７９号公報 特開平６－１３９１１２号公報 特開２０１０－２１８３６７号公報
　しかしながら、上述した従来の技術では、ＯＳ（Operating　System）などのプログラムからＣＰＵ内部のハードウェア情報にアクセスすることができないという課題があった。
　具体的には、ＣＰＵ内部のハードウェア情報は、サービスプロセッサを介して取得される。しかし、ＣＰＵのユーザは、サービスプロセッサへのアクセスを許可されていない。このため、ＯＳなどのソフトウェアは、ＣＰＵ内部のハードウェア情報にアクセスすることができない。
　１つの側面では、サービスプロセッサを用いずに、プログラムからＣＰＵ内部のハードウェア情報にアクセスすることができる演算処理装置及び演算処理装置の制御方法を提供することを目的とする。
　第１の案では回路部を有する演算処理装置である。演算処理装置は、回路部の状態を示す状態情報を保持する。また、演算処理装置は、プログラムに含まれる、制御命令を生成するための制御命令生成命令をデコードする。また、演算処理装置は、デコードした制御命令生成命令が、状態情報を読み出す状態情報読出命令を生成する制御命令生成命令である場合に、状態情報読出命令を生成する。そして、演算処理装置は、生成した状態情報読出命令に基づき、状態情報を読出して、プログラムから読出し可能なレジスタ部に格納する。
　サービスプロセッサを用いずに、プログラムからＣＰＵ内部のハードウェア情報にアクセスすることができる。
図１は、実施例１に係るＣＰＵの構成を示すブロック図である。 図２は、Ｉ２Ｃコマンド実行部の構成を示すブロック図である。 図３は、故障フラグラッチの構成を示すブロック図である。 図４Ａは、ＡＳＩコマンド『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』のデータパターンを示す図である。 図４Ｂは、ＡＳＩコマンド『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』のデータパターンを示す図である。 図５は、ＣＰＵにおける故障フラグの読み出し動作を示す図である。 図６は、故障フラグラッチにおける動作を説明する図である。 図７は、シフトレジスタの動作を説明する図である。 図８は、命令制御部によるＡＳＩコマンド発行処理の処理手順を示すフローチャートである。 図９は、Ｉ２Ｃコマンド実行部による故障フラグ読み出し処理の処理手順を示すフローチャートである。 図１０は、従来技術に係るＣＰＵ内部のハードウェア情報の読み出し動作を示す図である。
　以下に、本願の開示する演算処理装置及び演算処理装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。そして、各実施例は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
　実施例１では、図１から図９を用いて、ＣＰＵの構成、処理動作、処理手順、効果などについて説明する。
［ＣＰＵの構成］
　図１を用いて、実施例１に係るＣＰＵの構成を説明する。図１は、実施例１に係るＣＰＵの構成を示すブロック図である。図１に示すように、ＣＰＵ１００は、サービスプロセッサ１０とＩ２Ｃ（Inter-Integrated　Circuit、登録商標、以下同様）１０１を介して接続されている。なお、ＣＰＵ１００とサービスプロセッサ１０との接続はＩ２Ｃに限定されるものではなく、ＳＰＩ（Serial　Peripheral　Interface、登録商標）、ＭｉｃｒｏＷｉｒｅ（登録商標）、ＩＥＥＥ１１４９．１で規定されるＪＴＡＧ（Joint　Test　Architecture　Group）などの他のバスであってもよい。
　サービスプロセッサ１０は、ＣＰＵ１００とは独立に動作し、ＣＰＵ１００の制御を行うシステム制御装置である。例えば、サービスプロセッサ１０は、ＣＰＵ１００内の動作状況を監視したり、ＣＰＵ１００内の動作履歴を取得したりして、ＣＰＵ１００の動作が正常であるか否かを診断する。
　ＣＰＵ１００は、共通部１１０と、コア部１２０と、Ｌ２キャッシュ制御部１３０と、入出力制御部１４０と、メモリ制御部１５０とを有する。また、以下の説明では、コア部１２０、Ｌ２キャッシュ制御部１３０、入出力制御部１４０、メモリ制御部１５０のそれぞれを一般化して称する場合には、機能ブロックと適宜記載する。また、共通部１１０、コア部１２０、Ｌ２キャッシュ制御部１３０、入出力制御部１４０、メモリ制御部１５０のそれぞれを一般化して称する場合には、回路と適宜記載する。なお、ＣＰＵ１００が有するコア部の数はこれに限定されるものではなく、任意に変更可能である。
　共通部１１０は、Ｉ２Ｃ１０１によって、サービスプロセッサ１０と接続されている。また、共通部１１０は、Ｉ２Ｃ１０２によって、コア部１２０、Ｌ２キャッシュ制御部１３０、入出力制御部１４０、メモリ制御部１５０と接続されている。すなわち、共通部１１０は、Ｉ２Ｃ１０１及びＩ２Ｃ１０２によってサービスプロセッサ１０と各機能ブロックとを接続する。
　そして、共通部１１０は、コア部１２０から受信した代替メモリ空間であるＡＳＩ（Address　Space　Identifier）空間をアクセスするメモリアクセス命令であるＡＳＩ（Address　Space　Identifier）コマンドを解釈し、制御コマンドを生成する。そして、共通部１１０は、生成した制御コマンドを用いて、共通部１１０や各機能ブロックが有するハードウェア情報にアクセスする。また、共通部１１０は、サービスプロセッサ１０からもアクセスを受付け、共通部１１０や各機能ブロックが有するハードウェア情報にアクセスする。なお、ＡＳＩコマンドについては後述する。
　次に、共通部１１０の構成について説明する。図１に示すように、共通部１１０は、Ｉ２Ｃコマンド解釈部１１１とＩ２Ｃコマンド制御部１１２とＩ２Ｃコマンド実行部１１３と故障フラグラッチ１１４とＩ２Ｃレシーブレジスタ１１５とフラグフリーズレジスタ１１６とを有する。
　Ｉ２Ｃコマンド解釈部１１１は、後述する命令制御部１２１から受信したＡＳＩコマンドを解釈し、アクセスする機能ブロックやアクセスするレジスタなどのデータを生成して、Ｉ２Ｃコマンド制御部１１２に送信する。
　例えば、Ｉ２Ｃコマンド解釈部１１１は、後述する故障フラグラッチ１１４が保持する状態情報を指定された情報に書き換えるＡＳＩコマンドを命令制御部１２１から受信した場合、以下の処理を実行する。すなわち、Ｉ２Ｃコマンド解釈部１１１は、故障フラグラッチ１１４が保持する状態情報を指定された情報に書き換えるデータを生成する。そして、Ｉ２Ｃコマンド解釈部１１１は、生成したデータをＩ２Ｃコマンド制御部１１２に送信する。
　また、Ｉ２Ｃコマンド解釈部１１１は、故障フラグラッチ１１４が保持する状態情報を読み出すＡＳＩコマンドを命令制御部１２１から受信した場合、故障フラグラッチ１１４から状態情報を読み出すデータを生成する。そして、Ｉ２Ｃコマンド解釈部１１１は、生成したデータをＩ２Ｃコマンド制御部１１２に送信する。
　Ｉ２Ｃコマンド制御部１１２は、Ｉ２Ｃコマンド解釈部１１１からデータを受信し、受信したデータに基づいて制御コマンドを生成する。そして、Ｉ２Ｃコマンド制御部１１２は、後述するＩ２Ｃコマンド実行部１１３や各機能ブロックのＩ２Ｃコマンド実行部のうち指定されたＩ２Ｃコマンド実行部に生成した制御コマンドを送信する。なお、以降の説明では、Ｉ２Ｃコマンド制御部１１２が生成する制御コマンドをＩ２Ｃコマンドと適宜記載する。なお、Ｉ２Ｃコマンドは、データバスを介して接続される回路に対して送信される制御命令の一例である。
　例えば、Ｉ２Ｃコマンド制御部１１２は、Ｉ２Ｃコマンドを発行し、各機能ブロックのＩ２Ｃコマンド実行部に送信して、それぞれの設定レジスタの値の書き換え及び読み出しを行う。一例を挙げると、Ｉ２Ｃコマンド制御部１１２は、Ｉ２Ｃコマンドを発行して、後述するシフトレングスレジスタ１１３ｂにシフト数を設定する。
　また、Ｉ２Ｃコマンド制御部１１２は、命令制御部１２１によって故障フラグを回収するＡＳＩコマンドが発行された場合、故障フラグを回収するＩ２Ｃコマンドを生成し、指定されたＩ２Ｃコマンド実行部に対して生成したＩ２Ｃコマンドを送信する。
　Ｉ２Ｃコマンド実行部１１３は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、受信したＩ２Ｃコマンドに基づいて動作を実行する。例えば、Ｉ２Ｃコマンド実行部１１３は、Ｉ２Ｃコマンド制御部１１２によって指示されたレジスタを読み出し、読み出した結果をＩ２Ｃコマンド制御部１１２に転送する。一例を挙げると、Ｉ２Ｃコマンド実行部１１３は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、故障フラグラッチ１１４から故障フラグを読み出す。そして、Ｉ２Ｃコマンド実行部１１３は、読み出した故障フラグを後述するＩ２Ｃレシーブレジスタ１１５に転送する。
　また、Ｉ２Ｃコマンド実行部１１３は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、故障フラグラッチ１１４が保持する情報を指定された情報に書き換える。
　図２を用いて、Ｉ２Ｃコマンド実行部１１３の構成を説明する。図２は、Ｉ２Ｃコマンド実行部の構成を示すブロック図である。図２に示すように、Ｉ２Ｃコマンド実行部１１３は、ｓｈｉｆｔ－ｅｎｂ１１３ａ、シフトレングスレジスタ１１３ｂ、シフトレジスタ１１３ｃを有する。
　ｓｈｉｆｔ－ｅｎｂ１１３ａは、シフトレジスタ１１３ｃに保持されるデータをシフトさせることを許可するＩ２Ｃコマンド「ＲＥＡＤ-ＳＨＩＦＴ－ＲＥＧ」をＩ２Ｃコマンド制御部１１２から受信する。そして、ｓｈｉｆｔ－ｅｎｂ１１３ａは、受信したＩ２Ｃコマンド「ＲＥＡＤ－ＳＨＩＦＴ－ＲＥＧ」をｓｈｉｆｔ－ｅｎｂ信号に変換してシフトレジスタ１１３ｃに出力する。この結果、シフトレジスタ１１３ｃは、保持するデータをシフトさせる。
　シフトレングスレジスタ１１３ｂは、シフトレジスタ１１３ｃによるスキャンシフトのシフト数を保持する。ここで、シフトレングスレジスタ１１３ｂが保持するシフト数は、Ｉ２Ｃコマンド制御部１１２により送信されるＩ２Ｃコマンドによって設定される。例えば、故障フラグラッチ１１４から故障フラグを読み出す場合、シフトレングスレジスタ１１３ｂに設定された値は、故障フラグを読み出す故障フラグラッチ１１４が有するビット数と同数に設定される。言い換えると、故障フラグラッチ１１４に６４ビットのデータが保持されている場合、シフトレングスレジスタ１１３ｂの値は６４ビットに設定される。そして、シフトレングスレジスタ１１３ｂに設定された値は、シフトレジスタ１１３ｃに故障フラグをスキャンシフトにより１ビット読み出すごとに１つずつ減算される。
　シフトレジスタ１１３ｃは、ビット０～ビット６３の６４ビットの故障フラグ専用のシフトレジスタであり、ｓｈｉｆｔ－ｅｎｂ１１３ａ、シフトレングスレジスタ１１３ｂと接続されている。また、シフトレジスタ１１３ｃのビット０は、故障フラグラッチ１１４の出力端と接続され、シフトレジスタ１１３ｃのビット６３は、故障フラグラッチ１１４の入力端と接続されている。
　シフトレジスタ１１３ｃは、ｓｈｉｆｔ－ｅｎｂ１１３ａからデータをシフトさせることを許可する信号であるｓｈｉｆｔ－ｅｎｂ信号を受信した場合に、故障フラグラッチ１１４から故障フラグを読み出し、読み出した故障フラグを保持する。そして、シフトレジスタ１１３ｃに格納されたデータは、Ｉ２Ｃレシーブレジスタ１１５に転送される。
　また、シフトレジスタ１１３ｃには、サービスプロセッサ１０から指定された値を保持するようにしてもよい。
　図１に戻り、故障フラグラッチ１１４は、回路の状態を示す状態情報を保持する。例えば、故障フラグラッチ１１４は、共通部１１０の故障状態を示す故障フラグを保持する。図３を用いて故障フラグラッチの構成を説明する。図３は、故障フラグラッチの構成を示すブロック図である。
　例えば、図３に示すように、故障フラグラッチ１１４は、複数のＦＦ（Flip　Flop）から形成されるｌｏｏｐ、ＥＲＲ＿ＬＶ１＿ｌｏｏｐ１、ＥＲＲ＿ＬＶ２＿ｌｏｏｐ１、ＥＲＲ＿ＬＶ２＿ｌｏｏｐ２を有する。
　ここで、故障フラグラッチ１１４が有する各ｌｏｏｐは、障害の程度に応じて使い分けられる。例えば、ＥＲＲ＿ＬＶ１は、システムの動作に影響をきたす重大な障害を示す障害に用いられ、ＥＲＲ＿ＬＶ２は、システムの動作に影響をきたさないマイナーエラーに用いられる。また、各ＦＦは、障害の種類に対応付けて用いられる。なお、障害を記憶するＦＦの数に応じてｌｏｏｐの数は決定され、ここでは、ＥＲＲ＿ＬＶ２は、ＥＲＲ＿ＬＶ２＿ｌｏｏｐ１及びＥＲＲ＿ＬＶ２＿ｌｏｏｐ２の２つのｌｏｏｐを有するものとして説明する。
　例えば、ＥＲＲ＿ＬＶ１＿ｌｏｏｐ１は、ＦＦ１１４ａ‐１、ＦＦ１１４ａ‐２、ＦＦ１１４ａ‐３、・・・、ＦＦ１１４ａ‐ｎを有する。また、ＥＲＲ＿ＬＶ２＿ｌｏｏｐ１は、ＦＦ１１４ｂ‐１、ＦＦ１１４ｂ‐２、ＦＦ１１４ｂ‐３、・・・、ＦＦ１１４ｂ‐ｎを有し、ＥＲＲ＿ＬＶ２＿ｌｏｏｐ２は、ＦＦ１１４ｃ‐１、ＦＦ１１４ｃ‐２、ＦＦ１１４ｃ‐３、・・・、ＦＦ１１４ｃ‐ｎを有する。なお、ここで、ｎは、任意の自然数である。
　Ｉ２Ｃレシーブレジスタ１１５は、Ｉ２Ｃコマンド実行部１１３のスキャンシフト制御によって読み出された６４ビットのデータを保持するレジスタである。Ｉ２Ｃレシーブレジスタ１１５に保持されるデータは、後述する命令制御部１２１がＡＳＩコマンドを発行することによってＯＳ等のプログラムに読み出すことができる。すなわち、Ｉ２Ｃレシーブレジスタ１１５は、ソフトウェアからアクセス可能なレジスタである。
　フラグフリーズレジスタ１１６は、故障フラグラッチ１１４や各機能ブロックが有する故障フラグラッチに保持される値の変更を許可するか否かを示す情報を保持する。フラグフリーズレジスタ１１６には、故障フラグラッチ１１４に保持される故障フラグの値の更新を抑制することを示す「１」、故障フラグラッチに保持される故障フラグの値の更新を許可することを示す「０」が格納される。すなわち、故障フラグラッチ１１４や各機能ブロックが有する故障フラグラッチは、フラグフリーズレジスタ１１６に「１」が格納されている間は、保持する状態情報を更新せずに保持し続ける。
　図１に戻り、コア部１２０は、命令制御部１２１と、Ｉ２Ｃコマンド実行部１２２と、故障フラグラッチ１２３とを有し、例えば、図示しないＬ１キャッシュから命令を読み出して実行する。
　命令制御部１２１は、コア部１２０が有する図示しないＬ１キャッシュから読み出した実行中のプログラムの命令をデコードし、デコードした命令を実行する。ここで、命令制御部１２１は、読み出した命令がＩ２Ｃコマンドの発行を指示するものであった場合、ＡＳＩコマンドを発行する。
　ここでは、ＡＳＩコマンドについて説明する。なお、ＡＳＩコマンドの詳細は、特開２０１０－２１８３６７号公報に詳細に記載されているので、ここでは、ＡＳＩコマンドについて簡潔に説明する。
　ＡＳＩコマンドは、ＡＳＩ空間を識別する８ビットのＡＳＩ空間番号とよばれる識別子を指定するコマンドである。また、このＡＳＩ空間番号は、仮想アドレスを物理アドレスに変換する動作を指定したり、ＣＰＵ１００が有するレジスタの読み書きを指定したりすることができる。
　本実施例において、ＡＳＩ空間番号を一つ新たに定義し、この新たに定義したＡＳＩ空間番号に対して２つの仮想アドレスを割り当てる。ＡＳＩコマンドは、この新たに割り当てたＡＳＩ空間番号と仮想アドレスとを指定することで、共通部１１０がＩ２Ｃコマンドを、指定された仮想アドレスへのアクセスをとして実行する。
　本実施例において、ＡＳＩコマンドは、『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』の２つの仮想アドレスを有する。『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』は、Ｉ２Ｃコマンドを発行する命令であり、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』は、発行したＩ２Ｃコマンドによる結果を読み出す命令である。以下では、ＡＳＩコマンドのデータパターンについて説明する。
（ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ）
　図４Ａを用いて、ＡＳＩコマンド『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』のデータパターンについて説明する。図４Ａは、ＡＳＩコマンド『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』のデータパターンを示す図である。図４Ａに示すように、『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』は、６４ビットデータのデータパターンを有しており、Ｉ２Ｃコマンドを発行する。
　ビット６３は、ＬＯＣＫビットであり、Ｉ２Ｃコマンドが実行中であることを示す。すなわち、ビット６３は、Ｉ２Ｃコマンドの競合を回避するための排他制御の指定を示す。
　ビット６２からビット５６は、ＬＯＣＫ＿ＩＤを示す。ＬＯＣＫ＿ＩＤは、Ｉ２Ｃコマンドを実行している機能ブロックを示す情報であり、各機能ブロックにあらかじめ指定されている値が格納される。
　ビット５５からビット４９は、Ｉ２Ｃコマンドのコードを示す。ビット４８は、Ｒｅａｄ／Ｗｒｉｔｅであり、レジスタの読みまたはレジスタへの書き込みを指定する情報が格納される。ビット４７からビット３２は、本実施例では未使用であるものとする。ビット３１からビット０は、Ｉ２Ｃコマンドへの引数を示す。
　なお、以下の説明で、例えば、ビット６２からビット５６のデータを示す場合、ｄａｔａ[６２：５６]として適宜記載する。
　また、以下の説明では、『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』コマンドのデータパターンの一部をａｓｉ＿ｃｍｄ＿ａｃｃｅｓｓ＿ｒｅｇ．ＬＯＣＫ、ａｓｉ＿ｃｍｄ＿ａｃｃｅｓｓ＿ｒｅｇ．ＬＯＣＫ＿ＩＤのように適宜記載する。
（ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ）
　次に、図４Ｂを用いて、ＡＳＩコマンド『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』のデータパターンについて説明する。図４Ｂは、ＡＳＩコマンド『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』のデータパターンを示す図である。図４Ｂに示すように、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』は、Ｉ２Ｃコマンドによる結果を読み出すコマンドであり、読み出しに伴う６４ビットデータのデータパターンは次のように定義される。
　ビット６３は、ＬＯＣＫビットを示す。このＬＯＣＫビットには、排他制御の結果、Ｉ２Ｃコマンドの実行権を取得できたか否かを示す情報が格納される。
　ビット６２からビット５６は、ＬＯＣＫ＿ＩＤを示す。このＬＯＣＫ＿ＩＤフィールドには、どの機能ブロックにアクセス中であるかを示す情報が格納される。
　ビット５５からビット５４は、ＢＵＳＹ／ＮＡＣＫを示す。ＢＵＳＹは、Ｉ２Ｃコマンドが実行中であることを示す。また、ＮＡＣＫ（Negative　ACKnowledgement）は、Ｉ２Ｃコマンドが実行できなかったことを示す。また、ｄａｔａ［５５:５４］の値が「０１」の場合、ビット３１からビット２８には、ＡＳＩ＿ＣＭＤの実行でエラーが生じたことを示すエラーコードが設定される。
　ビット５３からビット３２は、本実施例では未使用であるものとする。ビット３１からビット０は、Ｉ２Ｃコマンドの返り値であり、読み出されたデータになる。
　なお、以下の説明では、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』コマンドのデータパターンの一部をａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＬＯＣＫ、ａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＬＯＣＫ＿ＩＤのように適宜記載する。
　このようなＡＳＩコマンドを発行することによって、命令制御部１２１は、以下に示す処理を実行する。すなわち、命令制御部１２１は、ＡＳＩコマンドを発行することによって、共通部１１０にＩ２Ｃコマンドを生成させ、生成されたＩ２ＣコマンドをＩ２Ｃコマンド実行部に実行させる。また、この場合、命令制御部１２１は、ＡＳＩデータ［６３：０］をＩ２Ｃコマンド解釈部１１１に転送する。
　また、命令制御部１２１は、予め特定のＡＳＩ空間番号を指定することによって、ＣＰＵ１００内のレジスタの読み書きを実行することができる。
　図１に戻り、例えば、Ｉ２Ｃコマンド実行部１２２は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、故障フラグラッチ１２３から故障フラグを読み出す。そして、Ｉ２Ｃコマンド実行部１２２は、読み出した故障フラグをＩ２Ｃレシーブレジスタ１１５に転送する。なお、Ｉ２Ｃコマンド実行部１２２の構成は、Ｉ２Ｃコマンド実行部１１３の構成と同様であるので、説明を省略する。また、故障フラグラッチ１２３の構成は、故障フラグラッチ１１４の構成と同様であるので、説明を省略する。
　Ｌ２キャッシュ制御部１３０は、図示しないＬ２キャッシュを有し、コア部１２０から要求されたデータや命令がＬ２キャッシュに存在するか否かを判定する。ここで、Ｌ２キャッシュ制御部１３０は、要求されたデータや命令がＬ２キャッシュに存在していると判定した場合、要求されたデータや命令をＬ２キャッシュから読み出して、Ｌ１キャッシュへ転送する。
　また、Ｌ２キャッシュ制御部１３０は、Ｉ２Ｃコマンド実行部１３１、故障フラグラッチ１３２を有する。例えば、Ｉ２Ｃコマンド実行部１３１は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、故障フラグラッチ１３２から故障フラグを読み出す。そして、Ｉ２Ｃコマンド実行部１３１は、読み出した故障フラグをＩ２Ｃレシーブレジスタ１１５に転送する。なお、Ｉ２Ｃコマンド実行部１３１の構成は、Ｉ２Ｃコマンド実行部１１３の構成と同様であるので、説明を省略する。また、故障フラグラッチ１３２の構成は、故障フラグラッチ１１４の構成と同様であるので、説明を省略する。
　入出力制御部１４０は、ＣＰＵと図示しない入出力装置とを接続するインターフェースを有し、ＣＰＵと入出力装置との間のデータのやり取りを制御する。また、入出力制御部１４０は、Ｉ２Ｃコマンド実行部１４１、故障フラグラッチ１４２を有する。例えば、Ｉ２Ｃコマンド実行部１４１は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、故障フラグラッチ１４２から故障フラグを読み出す。そして、Ｉ２Ｃコマンド実行部１４１は、読み出した故障フラグをＩ２Ｃレシーブレジスタ１１５に転送する。なお、Ｉ２Ｃコマンド実行部１４１の構成は、Ｉ２Ｃコマンド実行部１１３の構成と同様であるので、説明を省略する。また、故障フラグラッチ１４２の構成は、故障フラグラッチ１１４の構成と同様であるので、説明を省略する。
　メモリ制御部１５０は、図示しない主記憶装置との間のデータのやり取りを制御する。また、メモリ制御部１５０は、Ｉ２Ｃコマンド実行部１５１、故障フラグラッチ１５２を有する。例えば、Ｉ２Ｃコマンド実行部１５１は、Ｉ２Ｃコマンド制御部１１２からＩ２Ｃコマンドを受信し、故障フラグラッチ１５２から故障フラグを読み出す。そして、Ｉ２Ｃコマンド実行部１５１は、読み出した故障フラグをＩ２Ｃレシーブレジスタ１１５に転送する。なお、Ｉ２Ｃコマンド実行部１５１の構成は、Ｉ２Ｃコマンド実行部１１３の構成と同様であるので、説明を省略する。また、故障フラグラッチ１５２の構成は、故障フラグラッチ１１４の構成と同様であるので、説明を省略する。
［処理動作］
　次に、図５から図７を用いて、ＣＰＵにおける処理動作を説明する。
（Ｉ２Ｃコマンドによる故障フラグの読み出し動作）
　次に、図５を用いて、ＣＰＵ１００における故障フラグの読み出し動作を説明する。図５は、ＣＰＵにおける故障フラグの読み出し動作を示す図である。なお、図５では、コア部１２０の故障フラグの読み出し動作について説明するが、この動作は共通部１１０、Ｌ２キャッシュ制御部１３０、入出力制御部１４０、メモリ制御部１５０の故障フラグ読み出し動作でも同様である。
　図５に示すように、ＣＰＵ１００が有する命令制御部１２１は、故障フラグの読み出しを指示する『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』を発行し、ＡＳＩデータ［６３：０］をＩ２Ｃコマンド解釈部１１１に送信する（Ｓ１）。そして、Ｉ２Ｃコマンド解釈部１１１は、受け取ったＡＳＩデータをデコードし、アクセスをする機能ブロックやアクセスを行うレジスタなどのデータを生成し、Ｉ２Ｃコマンド制御部１１２に送信する（Ｓ２）。
　Ｉ２Ｃコマンド制御部１１２は、受信したデータをＩ２Ｃコマンドに変換して、Ｉ２Ｃコマンド実行部１２２に送信する（Ｓ３）。続いて、Ｉ２Ｃコマンド実行部１２２は、故障フラグラッチ１２３から指示された故障フラグの読み出しを開始し（Ｓ４）、故障フラグを取得する（Ｓ５）。そして、Ｉ２Ｃコマンド実行部１２２は、読み出した結果をＩ２Ｃレシーブレジスタ１１５に送信する（Ｓ６）。Ｉ２Ｃレシーブレジスタ１１５は、ｄａｔａ［６３：０］にＩ２Ｃコマンド実行部１２２から受信した故障フラグを保持する。
　その後、命令制御部１２１は、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』命令を発行することによって、Ｉ２Ｃレシーブレジスタ１１５のｄａｔａ［３１:０］を読み出して、Ｉ２Ｃレシーブレジスタ１１５の下位側の３２ビットに格納する。続いて、命令制御部１２１は、ＣＯＤＥ「０２」を指定して『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』を発行することで、Ｉ２Ｃレシーブレジスタ１１５のｄａｔａ［６３:３２］を読み出して、Ｉ２Ｃレシーブレジスタ１１５の上位側の３２ビットに格納する。すなわち、命令制御部１２１は、ＡＳＩコマンドを実行することにより、プログラムからアクセス可能なＩ２Ｃレシーブレジスタ１１５に故障フラグを格納する。このようにして、命令制御部１２１は、ＡＳＩコマンドの実行により取得した故障フラグをプログラムから利用可能なＩ２Ｃレシーブレジスタ１１５に保持する。
（故障フラグラッチにおける処理動作）
　次に、図６を用いて故障フラグラッチ１１４における動作を説明する。図６は、故障フラグラッチにおける動作を説明する図である。なお、ここでは、共通部１１０が有する故障フラグラッチ１１４のＥＲＲ＿ＬＶ１＿ｌｏｏｐ１を例にして説明するが、各機能ブロックが有する故障フラグラッチにおいても処理動作は同様である。
　図６に示すように、故障フラグラッチ１１４のＥＲＲ＿ＬＶ１＿ｌｏｏｐ１は、ＦＦ１１４ａ‐１、・・・ＦＦ１１４ａ‐ｎを有する。ＦＦ１１４ａ‐１は、ＡＮＤ回路（論理積回路）２０１‐１、ＡＮＤ回路２０２‐１、ＡＮＤ回路２０３‐１、ＯＲ回路（論理和回路）２０４‐１、ＦＦ２０５‐１を有する。
　ＡＮＤ回路２０１‐１は、反転させたフラグフリーズ信号と反転させたｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号とエラー信号とを受付けて、受付けた値の論理積をＯＲ回路２０４‐１に出力する。また、ＡＮＤ回路２０２‐１は、ｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号とシフトレジスタ１１３ｃからのデータとを受付け、受付けた値の論理積をＯＲ回路２０４‐１に出力する。また、ＡＮＤ回路２０３‐１は、反転させたｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号と反転させたクリアエラーフラグ信号とＦＦ２０５‐１からの出力とを受付け、受付けた値の論理積をＯＲ回路２０４‐１に出力する。
　ＯＲ回路２０４‐１は、ＡＮＤ回路２０１‐１、ＡＮＤ回路２０２‐１、ＡＮＤ回路２０３‐１のいずれか２つからの出力を受付け、受付けた値の論理和を出力する。そして、ＯＲ回路２０４‐１は、出力した論理和と、残るＡＮＤ回路からの出力とを受付け、受付けた値の論理和をＦＦ２０５‐１に出力する。ＦＦ２０５‐１は、受付けた値をＡＮＤ回路２０３‐１と隣接するＦＦのＡＮＤ回路２０２とに出力する。
　なお、ＦＦ１１４ａ‐ｎの構成は、ＦＦ１１４ａ‐１の構成と同様であるので、説明は省略する。
　このような、故障フラグラッチ１１４において、データをシフトさせることを許可する信号を受信していない場合の動作について説明する。なお、ここでは、ＦＦ２０５‐１には「１」、ＦＦ２０５‐ｎには「０」が格納されており、フラグフリーズ信号及びクリアエラーフラグ信号が故障フラグラッチ１１４には入力されていないとする。
　この場合、ＡＮＤ回路２０１‐１は、反転させたフラグフリーズ信号「１」、反転させたｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号「１」、エラー信号「１」を受付けて、ＯＲ回路２０４‐１に「１」を出力する。ＡＮＤ回路２０２‐１は、いずれの信号も受付けず、ＯＲ回路２０４‐１に「０」を出力する。また、ＡＮＤ回路２０３‐１は、反転させたｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ「１」、反転させたクリアエラーフラグ信号「１」、ＦＦ２０５‐１の出力「１」を受付け、ＯＲ回路２０４‐１に「１」を出力する。
　そして、ＯＲ回路２０４‐１は、ＡＮＤ回路２０１‐１から「１」、ＡＮＤ回路２０２‐１から「０」、ＡＮＤ回路２０３‐１から「１」を受付け、ＦＦ２０５‐１に「１」を出力する。なお、ＦＦ２０５‐１が受付けた「１」は、ＦＦ２０５‐１がＡＮＤ回路２０３‐１に「１」を出力することで維持される。
　このような状況の故障フラグラッチ１１４において、シフトレジスタ１１３ｃからデータをシフトさせることを許可する信号を受信した場合の動作について説明する。なお、ここでは、シフトレジスタ１１３ｃには「０」が格納されていると仮定する。
　この場合、ＡＮＤ回路２０１‐１は、反転させたフラグフリーズ信号「０」、反転させたｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号「０」、エラー信号「０」を受付けて、ＯＲ回路２０４‐１に「０」を出力する。ＡＮＤ回路２０２‐１は、ｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号「１」とシフトレジスタ１１３ｃに格納されていた「０」とを受付けて、ＯＲ回路２０４‐１に「０」を出力する。また、ＡＮＤ回路２０３‐１は、反転させたｌｏｏｐ＿０＿ｓｈｉｆｔ－ｅｎｂ信号「０」、反転させたクリアエラーフラグ信号「１」、ＦＦ２０５‐１の出力「１」を受付け、ＯＲ回路２０４‐１に「０」を出力する。
　そして、ＯＲ回路２０４‐１は、ＡＮＤ回路２０１‐１、ＡＮＤ回路２０２‐１、ＡＮＤ回路２０３‐１のすべてから「０」を受付け、ＦＦ２０５‐１に「０」を出力する。また、ＦＦ２０５‐１に格納されていた「１」は、隣接するＦＦ１１４ａ‐２が有するＡＮＤ回路２０２‐２に出力され、ＦＦ２０５‐２にシフトする。
　このように、故障フラグラッチ１１４は、シフトレジスタ１１３ｃからデータをシフトさせることを許可する信号を受信した場合、シフトレングスレジスタ１１３ｂに保持される数だけデータをシフトさせる。この結果、シフトレジスタ１１３ｃには、故障フラグラッチ１１４に保持されていたデータがシフトする。
（シフトレジスタにおける処理動作）
　次に、図７を用いてシフトレジスタ１１３ｃの動作を説明する。図７は、シフトレジスタの動作を説明する図である。なお、ここでは、共通部１１０が有するシフトレジスタ１１３ｃを例にして説明するが、各機能ブロックが有するシフトレジスタにおいても処理動作は同様である。
　図７に示すように、シフトレジスタ１１３ｃは、ＡＮＤ回路４０１‐１、ＡＮＤ回路４０２‐１、ＡＮＤ回路４０３‐１、ＯＲ回路４０４‐１、ＦＦ４０５‐１を有する。また、シフトレジスタ１１３ｃは、同様に、ＡＮＤ回路４０１‐ｎ、ＡＮＤ回路４０２‐ｎ、ＡＮＤ回路４０３‐ｎ、ＯＲ回路４０４‐ｎ、ＦＦ４０５‐ｎを有する。
　ＡＮＤ回路４０１‐１は、Ｉ２Ｃ＿ＷＲＩＴＥ＿ＶＡＬ信号とＩ２Ｃ＿ＷＲＩＴＥ＿ＤＡＴＡ［０］信号と反転させたｓｈｉｆｔ－ｅｎｂ信号とを受付けて、受付けた値の論理積をＯＲ回路４０４‐１に出力する。また、ＡＮＤ回路４０２‐１は、ｓｈｉｆｔ－ｅｎｂ信号と選択されたｌｏｏｐからのデータとを受付け、受付けた値の論理積をＯＲ回路４０４‐１に出力する。また、ＡＮＤ回路４０３‐１は、反転させたｓｈｉｆｔ－ｅｎｂ信号と反転させたＩ２Ｃ＿ＷＲＩＴＥ＿ＶＡＬ信号とＦＦ４０５‐１からの出力とを受付け、受付けた値の論理積をＯＲ回路４０４‐１に出力する。
　ＯＲ回路４０４‐１は、ＡＮＤ回路４０１‐１、ＡＮＤ回路４０２‐１、ＡＮＤ回路４０３‐１のいずれか２つからの出力を受付け、受付けた値の論理和を出力する。そして、ＯＲ回路４０４‐１は、出力した論理和と、残るＡＮＤ回路からの出力とを受付け、受付けた値の論理和をＦＦ４０５‐１に出力する。ＦＦ４０５‐１は、受付けた値をＡＮＤ回路４０３‐１と隣接するＡＮＤ回路４０２‐２に出力する。
　このような、シフトレジスタ１１３ｃにおいて、ｓｈｉｆｔ－ｅｎｂ１１３ａからデータをシフトさせることを許可する信号を受信していない場合の動作について説明する。なお、ここでは、ＦＦ４０５‐１には「０」が格納されており、Ｉ２Ｃ＿ＷＲＩＴＥ＿ＶＡＬ信号及びＩ２Ｃ＿ＷＲＩＴＥ＿ＤＡＴＡ［０］信号がシフトレジスタ１１３ｃには入力されていないとする。
　この場合、ＡＮＤ回路４０１‐１は、反転させたｓｈｉｆｔ－ｅｎｂ信号「１」を受付けて、ＯＲ回路４０４‐１に「０」を出力する。ＡＮＤ回路４０２‐１は、いずれの信号も受付けず、ＯＲ回路４０４‐１に「０」を出力する。また、ＡＮＤ回路４０３‐１は、反転させたｓｈｉｆｔ－ｅｎｂ信号「１」、反転させたＩ２Ｃ＿ＷＲＩＴＥ＿ＶＡＬ信号「１」、ＦＦ４０５‐１の出力「０」を受付け、ＯＲ回路４０４‐１に「０」を出力する。
　そして、ＯＲ回路４０４‐１は、ＡＮＤ回路４０１‐１、ＡＮＤ回路４０２‐１、ＡＮＤ回路４０３‐１のすべてから「０」を受付け、ＦＦ４０５‐１に「０」を出力する。なお、ＦＦ４０５‐１が受付けた「０」は、ＦＦ４０５‐１がＡＮＤ回路４０３‐１に「０」を出力することで維持される。
　このような状況のシフトレジスタ１１３ｃにおいて、ｓｈｉｆｔ－ｅｎｂ１１３ａからデータをシフトさせることを許可する信号を受信した場合の動作について説明する。なお、ここでは、故障フラグラッチが有するＦＦ１１４ａ-ｎに「１」が格納されていると仮定する。
　この場合、ＡＮＤ回路４０１‐１は、反転させたｓｈｉｆｔ－ｅｎｂ信号「０」を受付けて、ＯＲ回路４０４‐１に「０」を出力する。ＡＮＤ回路４０２‐１は、ｓｈｉｆｔ－ｅｎｂ信号「１」とＦＦ１１４ａ-ｎに格納されていた「１」とを受付けて、ＯＲ回路４０４‐１に「１」を出力する。また、ＡＮＤ回路４０３‐１は、反転させたｓｈｉｆｔ－ｅｎｂ信号「０」、反転させたＩ２Ｃ＿ＷＲＩＴＥ＿ＶＡＬ信号「１」、ＦＦ４０５‐１の出力「０」を受付け、ＯＲ回路４０４‐１に「０」を出力する。
　そして、ＯＲ回路４０４‐１は、ＡＮＤ回路４０１‐１から「０」、ＡＮＤ回路４０２‐１から「１」、ＡＮＤ回路４０３‐１から「０」を受付け、ＦＦ４０５‐１に「１」を出力する。また、ＦＦ４０５‐１に格納されていた「０」は、隣接するＡＮＤ回路４０２‐２に出力され、ＦＦ４０５‐２にシフトする。
　このように、シフトレジスタ１１３ｃは、ｓｈｉｆｔ－ｅｎｂ１１３ａからデータをシフトさせることを許可する信号を受信した場合、シフトレングスレジスタ１１３ｂに保持される数だけデータをシフトさせる。この結果、シフトレジスタ１１３ｃには、故障フラグラッチ１１４に保持されていたデータがシフトする。
［故障フラグ取得処理の処理手順］
　次に図８及び図９を用いて、実施例１に係るＣＰＵ１００における故障フラグ取得処理の処理手順を説明する。図８では、命令制御部によるＡＳＩコマンド発行処理の処理手順を説明し、図９では、Ｉ２Ｃコマンド実行部による故障フラグの読み出し処理の処理手順を説明する。
（命令制御部によるＡＳＩコマンド発行処理）
　図８は、命令制御部によるＡＳＩコマンド発行処理の処理手順を示すフローチャートである。図８に示すように、命令制御部１２１は、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』命令を発行する（ステップＳ１０１）。そして、命令制御部１２１は、ａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＬＯＣＫビットを読み出し、読み出した値が「０」であるか否かを判定する（ステップＳ１０２）。
　ここで、命令制御部１２１は、読み出した値が「０」でないと判定した場合（ステップＳ１０２、Ｎｏ）、ステップＳ１０１に移行する。すなわち、命令制御部１２１は、他のプロセッサ部、またはサービスプロセッサ１００がＩ２Ｃコマンドを実行中である。したがって、命令制御部１２１は、読み出した値が「０」でない場合には、他のプロセッサ部、またはサービスプロセッサ１００によるＩ２Ｃコマンドの完了を待つ。そして、命令制御部１２１は、他のプロセッサ部あるいはサービスプロセッサ１００によるＩ２Ｃコマンドの完了後に、Ｉ２Ｃコマンドを発行する。そのために、命令制御部１２１は、読み出した値が「０」になるまで所定の間隔を置いて、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』命令の発行を繰り返す。
　一方、命令制御部１２１は、読み出した値が「０」であると判定した場合（ステップＳ１０２、Ｙｅｓ）、ＡＳＩコマンド経由のＩ２Ｃコマンドの実行が可能であると判定し、以下の処理を実行する。すなわち、命令制御部１２１は、ＬＯＣＫ＝１、制御したい機能ブロックのＬＯＣＫ＿ＩＤ、実行コマンドを指定して、『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』命令を発行する（ステップＳ１０３）。
　続いて、命令制御部１２１は、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』命令を発行する（ステップＳ１０４）。そして、命令制御部１２１は、ａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＬＯＣＫビット及びＬＯＣＫ＿ＩＤを読み出し、読み出した値が「１」であり、かつ、指定したＬＯＣＫ＿ＩＤであるか否かを判定する（ステップＳ１０５）。
　ここで、命令制御部１２１は、読み出した値が「１」、指定したＬＯＣＫ＿ＩＤの２つの条件のいずれかが満たされていないと判定した場合（ステップＳ１０５、Ｎｏ）、ステップＳ１０１に移行する。この場合、ステップＳ１０３で発行した『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』の実行権の獲得が失敗し、命令が実行されなかったことを意味する。
　一方、命令制御部１２１は、２つの条件が満たされていると判定した場合（ステップＳ１０５、Ｙｅｓ）、『ＡＳＩ＿ＣＭＤ＿ＲＥＣＥＩＶＥ＿ＲＥＧ』命令を発行する（ステップＳ１０６）。
　そして、命令制御部１２１は、ａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＢＵＳＹ＝「０」であるか否かを判定する（ステップＳ１０７）。ここで、命令制御部１２１は、ＢＵＳＹ＝「０」でないと判定した場合（ステップＳ１０７、Ｎｏ）、ステップＳ１０６に移行し、ＢＵＳＹ＝「０」になるまで処理を繰り返す。この場合、命令制御部１２１は、ステップＳ１０３で発行したＩ２ＣコマンドがＩ２Ｃコマンド実行部によって実行中であると判定する。
　一方、命令制御部１２１は、ＢＵＳＹ＝「０」であると判定した場合（ステップＳ１０７、Ｙｅｓ）、ａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＮＡＣＫ＝「０」であるか否かを判定する（ステップＳ１０８）。ここで、命令制御部１２１は、ＮＡＣＫ＝「０」であると判定した場合（ステップＳ１０８、Ｙｅｓ）、ステップＳ１０３において発行したコマンドが機能ブロックの状態を読み出すＲｅａｄコマンドであるか否かを判定する（ステップＳ１０９）。
　ここで、命令制御部１２１は、Ｒｅａｄコマンドであると判定した場合（ステップＳ１０９、Ｙｅｓ）、ｄａｔａ［３１：０］を読み出し（ステップＳ１１０）、ステップＳ１１１に移行する。一方、命令制御部１２１は、Ｒｅａｄコマンドでないと判定した場合（ステップＳ１０９、Ｎｏ）、ステップＳ１１１に移行する。
　ステップＳ１１１において、命令制御部１２１は、連続して新たなコマンドを発行するか否かを判定する（ステップＳ１１１）。命令制御部１２１は、連続して新たなコマンドを発行しないと判定した場合（ステップＳ１１１、Ｎｏ）、ａｓｉ＿ｃｍｄ＿ａｃｃｅｓｓ＿ｒｅｇ．ＬＯＣＫ＝「０」で『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』命令を発行する（ステップＳ１１２）。この命令により、命令制御部１２１は、ＡＳＩコマンドによるＩ２Ｃコマンドの排他制御権を開放し、一連のＩ２Ｃコマンド処理を終了する。一方、命令制御部１２１は、連続して新たなコマンドを発行すると判定した場合（ステップＳ１１１、Ｙｅｓ）、ステップＳ１１４に移行する。
　命令制御部１２１は、ステップＳ１０８において、ＮＡＣＫ＝「０」でないと判定した場合（ステップＳ１０８、Ｎｏ）、ａｓｉ＿ｃｍｄ＿ｒｅｃｅｉｖｅ＿ｒｅｇ．ＮＡＣＫ＝「１」であるか否かを判定する（ステップＳ１１３）。ここで、命令制御部１２１は、ＮＡＣＫ＝「１」でないと判定した場合（ステップＳ１１３、Ｎｏ）、ステップＳ１１４に移行する。
　一方、命令制御部１２１は、ＮＡＣＫ＝「１」であると判定した場合（ステップＳ１１３、Ｙｅｓ）、ソフトエラーが生じていると判定し（ステップＳ１１５）、処理を終了する。なお、この場合、命令制御部１２１は、ソフトエラーが生じたことをサービスプロセッサ１０に通知する。
　ステップＳ１１４において、命令制御部１２１は、ＬＯＣＫ＝１、ＬＯＣＫ＿ＩＤ＝７Ｆを指定して、『ＡＳＩ＿ＣＭＤ＿ＡＣＣＥＳＳ＿ＲＥＧ』命令を発行し（ステップＳ１１４）、ステップＳ１０６に移行する。
（Ｉ２Ｃコマンド実行部による故障フラグの読み出し処理）
　図９は、Ｉ２Ｃコマンド実行部による故障フラグ読み出し処理の処理手順を示すフローチャートである。例えば、Ｉ２Ｃコマンド実行部は、Ｉ２Ｃコマンド制御部１１２からアクセスを受付けたことを契機に処理を実行する。
　図９に示すように、故障フラグを読み出す機能ブロックのＩ２Ｃコマンド実行部は、フラグフリーズレジスタ１１６が「１」に設定される（ステップＳ２０１）。そして、Ｉ２Ｃコマンド実行部は、シフトレングスレジスタにシフト数を決定し（ステップＳ２０２）、ＳＨＩＦＴ＿ｅｎｂ信号を「１」にする（ステップＳ２０３）。
　ここで、Ｉ２Ｃコマンド実行部において、ＳＨＩＦＴ＿ｅｎｂ信号が「１」になった場合、ＬＯＯＰ０に接続された故障フラグが選択されて、シフトレジスタに６４ビットのデータとして読み出される。また、６４ビットのデータをシフトレジスタに読み出した場合、ＳＨＩＦＴ＿ｅｎｂ信号が「０」になる。
　続いて、Ｉ２Ｃコマンド実行部は、読み出したデータをＩ２Ｃコマンド制御部が有する、プログラムからアクセス可能なＩ２Ｃレシーブレジスタに転送する（ステップＳ２０４）。また、Ｉ２Ｃコマンド実行部は、さらに別のｌｏｏｐから故障フラグを読み出すアクセスを受付けたか否かを判定する（ステップＳ２０５）。ここで、Ｉ２Ｃコマンド実行部は、さらに別のｌｏｏｐから故障フラグを読み出すアクセスを受付けたと判定した場合（ステップＳ２０５、Ｙｅｓ）、ステップＳ２０２に移行し、故障フラグの読み出し処理を実行する。
　一方、Ｉ２Ｃコマンド実行部は、別のｌｏｏｐから故障フラグを読み出すアクセスを受付けていないと判定した場合（ステップＳ２０５、Ｎｏ）、フラグフリーズレジスタ１１６が「０」に設定され（ステップＳ２０６）、処理を終了する。
［実施例１の効果］
　上述してきたように、実施例１では、共通部１１０及び各機能ブロックがＩ２Ｃコマンド実行部を有する。そして、Ｉ２Ｃコマンド制御部１１２は、命令制御部１２１によって故障フラグを回収するＡＳＩコマンドが発行された場合、故障フラグを回収するＩ２Ｃコマンドを生成し、生成したＩ２Ｃコマンドを共通部１１０及び各機能ブロックに送信する。これによって、Ｉ２Ｃコマンド実行部は、故障フラグラッチに保持される故障フラグを読み出すことができる。すなわち、実施例１に係るＣＰＵ１００において、サービスプロセッサ１０からスキャンチェーンを用いて故障フラグをスキャンアウトしなくても、ＣＰＵ１００の故障フラグを読み出すことができる。
　これまで記述してきたような回路を各機能ブロックにＩ２Ｃコマンド実行部を組み込むことで、１つの機能ブロックの故障フラグを読み出している間に、他の機能ブロックで起きたエラーを漏れることなく故障フラグラッチに取り込むことが可能となる。なお、各機能ブロックは、決定は、ａｓｉ＿ｃｍｄ＿ａｃｃｅｓｓ＿ｒｅｇ．ＬＯＣＫ＿ＩＤに各機能ブロックにあらかじめ指定されている値を書き込むことで制御可能である。
　また、近年、ＳｏＣ（System　on　Chip）化によってＣＰＵが大規模になってきている。このため、ＣＰＵ全体のシミュレーションモデルを作成し、システム制御のテストベンチを走行するシミュレーションを行う場合、コンパイル時間、テストベンチの走行時間が長くなる。すなわち、ＣＰＵ全体でシミュレーションを実行することは、非常に困難になってきている。しかし、本発明によりエミュレータを使用したＣＰＵの検証を行う場合、ＡＳＩコマンドを使用したテストプログラムを作成することで、ＣＰＵ全体のモデルでのシステム制御レジスタの検証を行うことが可能になる。
　ＣＰＵのシステム制御の検証においても、ＣＰＵ全体でエミュレートすることが可能となり、ＣＰＵの品質向上が可能となる。
　本発明のＩ２Ｃコマンド制御部及びＩ２Ｃコマンド実行部を組み込むことでサービスプロセッサがなくても、ソフトウェアからＩ２Ｃ制御部を介してＩ２Ｃコマンド実行部にアクセスし、ハードウェア情報が読み出せる。このため、サービスプロセッサを用いず、ＣＰＵ１００単独でＣＰＵ１００の設定が可能となる。また、ＣＰＵの設定を変えることができるので、ソフトウェアにあったＣＰＵの構成に変更することができる。この結果、ＣＰＵの処理性能を向上させることができる。
　また、ソフトウェアは、ＣＰＵのハードウェア情報が読み出せるために、得られた故障情報から致命的な故障を回避することが可能になる。
　また、サービスプロセッサが必要なシステムであっても、ＣＰＵのハードウェアの設定を制御する機能を削減できるため、サービスプロセッサの簡易化によりコストの削減が可能である。
　ところで、本発明は、上述した実施例以外にも、種々の異なる形態にて実施されてよい。そこで、実施例２では、本発明に含まれる他の実施例について説明する。
（エラー制御論理のデバッグ）
　また本発明は、このエラー制御論理のデバッグにも用いることでこの回路の品質を保証することが可能である。
　機能ブロックが有するシフトレジスタのｄａｔａ［６３:０］に、サービスプロセッサがある値、例えば、「０×１２３４５６７８９ａｂｃｄｅｆ」を書き込んでおく。また、Ｉ２Ｃコマンド実行部に接続されている故障フラグラッチのラッチ数をシフトレングスレジスタにも書き込む。
　そして、Ｉ２Ｃコマンド制御部１１２は、フラグフリーズレジスタに「１」を設定し、故障フラグが更新されないようする。続いて、Ｉ２Ｃコマンド制御部１１２は、シフトレングスレジスタの値が「０」になるまで故障フラグラッチを読み出すコマンドを発行する。
　ここで、シフトレジスタに書き込んだ値が故障フラグレジスタを伝播して再度シフトレジスタに格納される場合、故障フラグレジスタの制御回路が正常であると判定できる。一方、正しい値がシフトレジスタに戻ってこなければ、制御回路または故障フラグレジスタの接続を誤っていることが検出できる。
（擬似故障によるＣＰＵの動作シミュレーション）
　また、このシフトレジスタへの書き込み方法を利用してシフトレジスタに接続されている故障フラグラッチを「１」にセットすることで、ＣＰＵに擬似故障を起こした場合の動作をシミュレーションすることも可能である。
　例えば、サービスプロセッサがシフトレジスタのいずれかのビットに「１」を書き込んでおく。そして、Ｉ２Ｃコマンド制御部１１２は、故障フラグレジスタが更新されないようにフリーズ信号を「１」にする。続いて、故障フラグラッチの擬似故障を起こす対象となるＦＦに個別に割り振られている番号をシフトレングスレジスタに書き込み、読み出しコマンドを発行する。この結果、シフトレジスタに書き込んだ値は、故障フラグレジスタの擬似故障を起こす対象となるＦＦまでシフトされて、擬似故障を起こす対象となるＦＦの値が「１」に変化する。この方法によって、ＣＰＵの故障時の動作のシミュレーションをおこなうことが可能となる。
（システム構成等）
　本実施例において説明した各処理のうち自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともできる。あるいは、手動的に行われるものとして説明した処理の全部又は一部を公知の方法で自動的に行うこともできる。この他、上記文章中や図面中で示した処理手順、制御手順、具体的名称については、特記する場合を除いて任意に変更することができる。
　また、図示した記憶部が格納する情報は一例に過ぎず、必ずしも図示のごとく情報が格納される必要はない。
　また、各種の負荷や使用状況などに応じて、各実施例において説明した各処理の各ステップでの処理の順番を変更してもよい。
　また、図示した各構成部は、機能概念的なものであり、必ずしも物理的に図示のごとく構成されていることを要しない。例えば、共通部１１０において、Ｉ２Ｃコマンド解釈部１１１とＩ２Ｃコマンド制御部１１２とが統合されてもよい。
　１０　サービスプロセッサ
　１００　ＣＰＵ
　１１０　共通部
　１１１　Ｉ２Ｃコマンド解釈部
　１１２　Ｉ２Ｃコマンド制御部
　１１３、１２２、１３１、１４１、１５１　Ｉ２Ｃコマンド実行部
　１１３ａ　ｓｈｉｆｔ－ｅｎｂ
　１１３ｂ　シフトレングスレジスタ
　１１３ｃ　シフトレジスタ
　１１４、１２３、１３２、１４２、１５２　故障フラグラッチ
　１１５　Ｉ２Ｃレシーブレジスタ
　１１６　フラグフリーズレジスタ
　１２０　コア部
　１２１　命令制御部
　１３０　Ｌ２キャッシュ制御部
　１４０　入出力制御部
　１５０　メモリ制御部

Claims (10)

  1. 　回路部を有する演算処理装置において、
    　前記回路部の状態を示す状態情報を保持する状態情報保持部と、
    　プログラムに含まれる、制御命令を生成するための制御命令生成命令をデコードする命令制御部と、
    　前記命令制御部がデコードした制御命令生成命令が、前記状態情報保持部からの状態情報を読み出す状態情報読出命令を生成する制御命令生成命令である場合に、状態情報読出命令を生成する命令生成部と、
    　前記命令生成部が生成した状態情報読出命令に基づき、前記状態情報保持部から状態情報を読出して、プログラムから読出し可能なレジスタ部に格納する命令実行部と
    　を有することを特徴とする演算処理装置。
  2. 　前記命令生成部は、前記命令制御部がデコードした制御命令生成命令が、前記状態情報保持部が保持する状態情報を指定された情報に書き換える状態情報書換命令を生成する制御命令生成命令である場合に、前記状態情報書換命令を生成し、
    　前記命令実行部は、前記命令生成部が生成した状態情報書換命令に基づき、前記状態情報保持部が保持する状態情報を、指定された情報に書き換えることを特徴とする請求項１記載の演算処理装置。
  3. 　前記演算処理装置はさらに、
    　前記状態情報保持部が保持する状態情報の更新を抑止するロック情報を保持するロック情報保持部を有し、
    　前記状態情報保持部は、前記ロック情報保持部がロック情報を保持している間は、保持する状態情報を更新せずに保持し続けることを特徴とする請求項１記載の演算処理装置。
  4. 　前記演算処理装置が、
    　命令を読み出して実行するコア部、Ｌ２キャッシュの制御を実行するＬ２キャッシュ制御部、自装置と接続される入出力装置との情報の入出力を制御する入出力制御部、メモリの制御を実行するメモリ制御部及び、前記コア部、前記Ｌ２キャッシュ制御部、前記入出力制御部、前記メモリ制御部それぞれに接続される共通部を前記回路部として有し、
    　前記コア部は、前記命令制御部と前記レジスタ部とを有し、
    　前記共通部は、前記命令生成部を有し、
    　前記コア部、前記Ｌ２キャッシュ制御部、前記入出力制御部、前記メモリ制御部、前記共通部それぞれは、前記命令実行部と前記状態情報保持部とを有する
    　ことを特徴とする請求項１に記載の演算処理装置。
  5. 　前記命令生成部は、前記状態情報読出命令を生成するとともに、前記コア部、前記Ｌ２キャッシュ制御部、前記入出力制御部、前記メモリ制御部、前記共通部のいずれの命令実行部に前記状態情報読出命令を送信するかを決定し、決定した命令実行部に前記生成した状態情報読出命令を送信することを特徴とする請求項４に記載の演算処理装置。
  6. 　回路部を有する演算処理装置の制御方法において、
    　前記演算処理装置が有する命令制御部が、プログラムに含まれ、前記回路部の状態を示す状態情報を読み出す制御命令を生成する制御命令生成命令をデコードし、
    　前記演算処理装置が有する命令生成部が、前記命令制御部がデコードした制御命令生成命令に基づき、状態情報読出命令を生成し、
    　前記演算処理装置が有する命令実行部が、前記命令生成部が生成した状態情報読出命令に基づき、前記回路部の状態を示す状態情報を保持する状態情報保持部から状態情報を読出して、プログラムから読出し可能なレジスタ部に格納する
    　ことを特徴とする演算処理装置の制御方法。
  7. 　前記演算処理装置の制御方法はさらに、
    　前記命令生成部が、前記命令制御部がデコードした制御命令生成命令に基づき、前記状態情報保持部が保持する情報を、指定された情報に書き換える状態情報書換命令を生成し、
    　前記命令実行部が、前記命令生成部が生成した状態情報書換命令に基づき、前記前記状態情報保持部が保持する情報を、指定された情報に書き換える
    　ことを特徴とする請求項６記載の演算処理装置の制御方法。
  8. 　前記演算処理装置の制御方法において、
    　前記演算処理装置はさらに、
    　前記状態情報保持部が保持する状態情報の更新を抑止するロック情報を保持するロック情報保持部を有し、
    　前記状態情報保持部は、前記ロック情報保持部がロック情報を保持している間は、保持する状態情報を更新せずに保持し続ける
    　ことを特徴とする請求項６記載の演算処理装置の制御方法。
  9. 　前記演算処理装置の制御方法において、
    　前記演算処理装置はさらに、
    　命令を読み出して実行するコア部、Ｌ２キャッシュの制御を実行するＬ２キャッシュ制御部、自装置と接続される入出力装置との情報の入出力を制御する入出力制御部、メモリの制御を実行するメモリ制御部及び、前記コア部、前記Ｌ２キャッシュ制御部、前記入出力制御部、前記メモリ制御部それぞれに接続される共通部を前記回路部として有し、
    　前記コア部が有する前記命令制御部が、制御命令生成命令をデコードし、
    　前記共通部が有する前記命令生成部が、前記命令制御部がデコードした制御命令生成命令に基づき、状態情報読出命令を生成し、
    　前記コア部、前記Ｌ２キャッシュ制御部、前記入出力制御部、前記メモリ制御部、前記共通部それぞれが有する命令実行部が、前記状態情報読出命令に基づき、自身を含む回路部が有する前記状態情報保持部から状態情報を読出して、前記コア部が有する前記レジスタ部に格納する
    　ことを特徴とする請求項６に記載の演算処理装置の制御方法。
  10. 　前記演算処理装置の制御方法において、
    　前記命令生成部は、前記状態情報読出命令を生成するとともに、前記コア部、前記Ｌ２キャッシュ制御部、前記入出力制御部、前記メモリ制御部、前記共通部のいずれの命令実行部に前記状態情報読出命令を送信するかを決定し、決定した命令実行部に前記生成した状態情報読出命令を送信することを特徴とする請求項９に記載の演算処理装置の制御方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6828271B2 (ja) 2016-05-18 2021-02-10 ソニー株式会社 通信装置、通信方法、プログラム、および、通信システム
US10289473B2 (en) * 2017-03-23 2019-05-14 Netscout Systems, Inc. Situation analysis

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229820B2 (ja) * 1982-05-10 1987-06-29 Hitachi Ltd
JPS62192824A (ja) * 1986-02-20 1987-08-24 Fujitsu Ltd 処理装置アクセス方式
JPH08235073A (ja) * 1995-02-28 1996-09-13 Nec Kyushu Ltd マイクロコンピュータ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4228061B2 (ja) * 2000-12-07 2009-02-25 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置および試験方法
US6675334B2 (en) * 2001-05-31 2004-01-06 Texas Instruments Incorporated Apparatus and method for multi-cycle memory access mapped to JTAG finite state machine with external flag for hardware emulation
JP2005309867A (ja) * 2004-04-22 2005-11-04 Fujitsu Ltd マルチコア・プロセサ試験方法
US7568138B2 (en) * 2006-07-26 2009-07-28 International Business Machines Corporation Method to prevent firmware defects from disturbing logic clocks to improve system reliability
US8650437B2 (en) * 2010-06-29 2014-02-11 International Business Machines Corporation Computer system and method of protection for the system's marking store

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229820B2 (ja) * 1982-05-10 1987-06-29 Hitachi Ltd
JPS62192824A (ja) * 1986-02-20 1987-08-24 Fujitsu Ltd 処理装置アクセス方式
JPH08235073A (ja) * 1995-02-28 1996-09-13 Nec Kyushu Ltd マイクロコンピュータ

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