WO2012157728A1

WO2012157728A1 - 表示装置

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Publication number: WO2012157728A1
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Authority: WO
Inventors: 塩見　誠
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-05-18
Filing date: 2012-05-17
Publication date: 2012-11-22
Anticipated expiration: 2013-11-18

Abstract

　本願発明は、複数の電源回路（ＰＡ～ＰＤ）の動作が不安定となることで、複数のドライバ基板（ＧＡ～ＧＤ）間に過電流が流れることを防止する。液晶表示装置（１）は、電源回路（ＰＡ～ＰＤ）と、Ｇドライバ基板（ＧＡ～ＧＤ）のそれぞれに対して配されてそれぞれ電源回路（ＰＡ～ＰＤ）と接続されているゲート電源線（ＶｇＬ）とを備えている。Ｇドライバ基板（ＧＡ）の電源線（ＶｇＬ）と、Ｇドライバ基板（ＧＤ）の電源線（ＶｇＬ）とは、電流制限回路（１０）を介して互いに接続されている。

Description

表示装置

　本発明は高精細な表示装置に関する。

　近年、テレビ放送画像の高画質化や、ＰＣ（パーソナルコンピュータ）の高性能化が進んでいる。これに伴い、テレビやＰＣのモニターとして用いられている表示装置も、過去から現在にかけて、順に、ＶＧＡ（ＳＤ）→ＸＧＡ→ＷＸＧＡ→ＦＨＤ→２Ｋ４Ｋ→４Ｋ８Ｋといった高解像度化や、２４Ｈｚ→３０Ｈｚ→６０Ｈｚインターレース→６０Ｈｚプログレッシブ→１２０Ｈｚ（倍速）→２４０Ｈｚといった高リフレッシュレート化が要求されてきている。

　この要求を実現するために、表示パネルのアクティブマトリクス素子の高速化や、低容量配線技術など多くの技術が採用されているが、その中で特に有効である方式として、表示パネルのパネル配線を上下に分割し、分割した領域を個別に駆動する上下分割方式や、ソースライン反転駆動方式など、一つの表示画面を複数の領域に分割して、当該領域毎に駆動する分割駆動方式を挙げることができる。

　また、特許文献１に記載されているように、表示装置を駆動するには、各種電圧が必要であり、この数種類の電圧を生成するために表示装置に電源回路を設ける必要がある。

ＷＯ９６／２１８７９号（１９９６年７月１８日国際公開）

　図９は、表示パネルを、複数のエリア毎に分割駆動する表示装置の構成例を表すブロック図である。

　表示装置１００は、表示パネル１０１と、複数の駆動用基板１０２Ａ・１０２Ｂ・１０２Ｃ・１０２Ｄと、複数の電源１０３Ａ・１０３Ｂ・１０３Ｃ・１０３Ｄとを備えている。

　表示パネル１０１は、一つの表示画面１０４と、複数のソースドライバ基板１０５Ａ・１０５Ｂ・１０５Ｃ・１０５Ｄと、複数のゲートドライバ基板１０６Ａ・１０６Ｂ・１０６Ｃ・１０６Ｄとを備えている。

　表示画面１０４は、４分割されたエリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄからなる。そして、エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄのそれぞれの上下方向、左右方向に、それぞれ、ソースドライバ基板１０５Ａ・１０５Ｂ・１０５Ｃ・１０５Ｄと、ゲートドライバ基板１０６Ａ・１０６Ｂ・１０６Ｃ・１０６Ｄとが接続されている。

　つまり、エリア１０４Ａには、ソースドライバ基板１０５Ａ及びゲートドライバ基板１０６Ａが接続されている。エリア１０４Ｂには、ソースドライバ基板１０５Ｂ及びゲートドライバ基板１０６Ｂが接続されている。エリア１０４Ｃには、ソースドライバ基板１０５Ｃ及びゲートドライバ基板１０６Ｃが接続されている。エリア１０４Ｄには、ソースドライバ基板１０５Ｄ及びゲートドライバ基板１０６Ｄが接続されている。

　そして、駆動用基板１０２Ａは、ソースドライバ基板１０５Ａ、ゲートドライバ基板１０６Ａ、及び電源１０３Ａと接続されている。駆動用基板１０２Ｂは、ソースドライバ基板１０５Ｂ、ゲートドライバ基板１０６Ｂ、及び電源１０３Ｂと接続されている。駆動用基板１０２Ｃは、ソースドライバ基板１０５Ｃ、ゲートドライバ基板１０６Ｃ、及び電源１０３Ｃと接続されている。駆動用基板１０２Ｄは、ソースドライバ基板１０５Ｄ、ゲートドライバ基板１０６Ｄ、及び電源１０３Ｄと接続されている。

　駆動用基板１０２Ａ・１０２Ｂ・１０２Ｃ・１０２Ｄは、それぞれ、電源１０３Ａ・１０３Ｂ・１０３Ｃ・１０３Ｄのそれぞれから電源電圧の供給を受ける。

　そして、各駆動用基板１０２Ａ・１０２Ｂ・１０２Ｃ・１０２Ｄは、それぞれと接続されているソースドライバ基板１０５Ａ・ゲートドライバ基板１０６Ａ、ソースドライバ基板１０５Ｂ・ゲートドライバ基板１０６Ｂ、ソースドライバ基板１０５Ｃ・ゲートドライバ基板１０６Ｃ、ソースドライバ基板１０５Ｄ・ゲートドライバ基板１０６Ｄに対して、エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄそれぞれの画像表示用の映像データ、階調電圧データ、対向電圧（ＶＣＯＭ）、ＣＳ電圧、ゲート電圧、ＬＣＤ駆動タイミングデータなどの情報を供給する。

　これにより、各ソースドライバ基板１０５Ａ・ゲートドライバ基板１０６Ａ、ソースドライバ基板１０５Ｂ・ゲートドライバ基板１０６Ｂ、ソースドライバ基板１０５Ｃ・ゲートドライバ基板１０６Ｃ、ソースドライバ基板１０５Ｄ・ゲートドライバ基板１０６Ｄは、それぞれ、エリア１０４Ａ、エリア１０４Ｂ、エリア１０４Ｃ、エリア１０４Ｄを駆動させる。

　しかし、このような分割駆動方式を、高解像度の表示パネルを有する表示装置に適用した場合、以下のように、各電源１０３Ａ・１０３Ｂ・１０３Ｃ・１０３Ｄの駆動が不安定になった場合に課題が生じる。

　電源１０３Ａ・１０３Ｂ・１０３Ｃ・１０３Ｄのそれぞれと接続されている各駆動用基板１０２Ａ・１０２Ｂ・１０２Ｃ・１０２Ｄが出力する情報は、基本的に、以下の３つのグループ（Ｐ、Ｑ、Ｒ）に分類することができる。

　Ｐ：エリア固有の情報
映像データ，階調電圧データ
　Ｑ：エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄ間で協調が必要なデータ
ＬＣＤ駆動タイミングデータ
　Ｒ：エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄ間で同じであることが好ましいもの
ＶＣＯＭ電圧，ＣＳ電圧，ゲート電圧
　ここで、Ｐグループに分類したデータであっても、映像処理が複雑になるにつれ（例えばＦＲＣの適用，バックライト制御の連動など）、何らかの協調が必要となることもあるが、当該協調は、表示パネル１０１を駆動する上で絶対必要ということではない。

　また、Ｑグループに分類したようなタイミングデータは、表示の大容量化に伴って信号を分割して伝達する必要が発生したときから、各駆動回路１０２Ａ・１０２Ｂ・１０２Ｃ・１０２Ｄ間で同期のための機構を設ける必要があることは従来から知られており、各種同期のための工夫がなされてきた。

　これに対し、Ｒグループに分類した情報は状況が異なっている。ＶＣＯＭ電圧やＣＳ電圧は、本質的には、エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄ間で同一でなければならない。

　なぜならば、これらの電圧変化は映像信号とは無関係に画素に印可される電圧を変化させるものであり、これらが本質的に同一でなければ、エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄ間の輝度別れ、グラデーション、ムラにつながるからである。つまり画像の表示品位が低下することとなる。

　この課題に対する解決法として、従来から、以下の（i）または（ii）の方法がとられている。

　解決法（i）は、各エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄに接続されている基板間の電源を接続するラインを確保する方法である。低抵抗の接続ラインによって、少なくとも各基板間のＶＣＯＭ電圧ライン、ＣＳ電圧ラインを接続し、表示パネル１０４周囲から同一電位で、各エリア１０４Ａ・１０４Ｂ・１０４Ｃ・１０４Ｄに供給することによって、ムラを回避することができる。

　解決方法（ii）は、駆動タイミング、映像に関する処理は各エリアによって分割するが、電源は一つの回路のみを使用し、その電圧を各基板に供給するというものである。

　信号の伝送などは、規格で定められている帯域を超えることは難しいが、そもそも電源には明確な制限規格などはなく、従来は、より大容量の電源を作成し、表示装置１００に搭載することが比較的容易にできた。

　実際，現時点での市販品では、６０インチクラスの４Ｋ２Ｋ（３８４０×２１６０）のＬＣＤなどは、信号系はＦＨＤ４系統に分割されているが，電源系は１系統しか存在しないものもある。

　しかし、この課題は、以下の（i）または（ii）の解決方法により解決されると考えられていたため、従来は深刻に取り上げられていなかった。

　これは、以下のような単純な解決方法により解決することができると考えられていたからである。しかし、下記の単純な解決方法では、解決できていないことが分かった。

　しかしながら、上述した解決方法（i）は、実際には好ましくないことがわかった。電源に用いられるアナログ回路は、立ち上がりのタイミングを完全に一致させることは困難である。このため、複数の電源回路のうち、一方が先行して立ち上がると、まだ立ち上がっていない方の電源回路との間に短絡回路が生成され、大量の過電流が流れることになる。

　この対策として、通常はタイマーなどを組み込んでデジタル制御回路を設ける方法を挙げることができる。このデジタル制御回路を設けることで、各電源が十分に立ち上がった後に、基板間の接続がなされるように配慮する。しかし、このデジタル制御回路の立ち上がり時間も一定ではない。さらに、電源回路の不安定さに影響されて、一部のデジタル制御回路がシャットダウンするなどの可能性があり、デジタル制御による電源管理は本質的な解決法になっていないことがわかった。

　しかしながら、上述したように、上記課題は、従来は深刻視されてこなかった。これはは、上記解決方法（ii）が効果的であったからである。

　しかしながら、パネルサイズが８０インチ、１００インチと巨大化し、表示容量が４Ｋ２Ｋから８Ｋ４Ｋのように大容量化すると、そこに必要な電源容量は格段に増大し、従来のＬＣＤの設計ルールでは適切とされないレベルとなってきた。つまり、容量が大きい電源はそれだけ高価であり、コストが増大することとなる。また、設置面積も大きくなるため、電源設置用の基板を新たに設ける必要が生じ、この点からもコストが増大することとなる。

　すなわち、従来の設計技術を生かして効率的に電源系を設計製造するために、結局、電源も回路計に応じて、少なくとも２分割、好ましくは４分割する必要が生じる。

　本発明は、上記の課題を鑑みなされたものであって、その目的は、複数の電源回路の動作が不安点となることで、上記複数のドライバ基板間に過電流が流れることを防止することである。

　上記の課題を解決するために、本発明の表示装置は、第１及び第２の電源回路と、当該第１の電源回路と接続されている第１の電源線及び上記第２の電源回路と接続されている第２の電源線と、表示パネル駆動用の第１及び第２ドライバ基板とを備え、上記第１の電源線は上記第１のドライバ基板に接続されており、上記第２の電源線は上記第２のドライバ基板に接続されており、上記第１及び第２の電源線は、過電流の流出を制御する電流制限回路を介して接続されていることを特徴とする。

　上記構成によると、上記第１及び第２の電源線に電源電圧を供給する第１及び第２の電源回路を備えているので、第１及び第２の電源回路の一つの大きさを小さくすることができ、電源回路設計を簡略化することができる。

　そして、上記第１及び第２の電源線は、過電流の流出を制御する電流制限回路を介して接続されているので、上記第１及び第２の電源線間に電位差が生じても、当該電位差を平滑化することができ、画像の表示品位が低下することを防止することができる。

　さらに、上記第１及び第２の電源線間には、過電流の流出を制御する電流制限回路が配されているので、第１及び第２の電源回路の動作が不安定となり、互いに接続されている上記第１及び第２の電源線間の電位差が増大したとしても、上記第１及び第２の電源線間に過電流が流れることを防止することができる。

　複数のドライバ基板間に過電流が流れることを防止する効果を奏する。

本発明の実施の一形態に係る液晶表示装置の構成を表す図である。上記液晶表示装置の電流制限回路の構成を表す回路図である。上記電流制限回路の電流電圧特性を表すグラフである。上記電流制限回路の第１の変形例の構成を表す回路図である。上記電流制限回路の電流電圧特性を表すグラフである。上記電流制限回路の第２の変形例の構成を表す回路図である。上記電流制限回路の第３の変形例の構成を表す回路図である。上記電流制限回路の第４の変形例の構成を表す回路図である。表示装置の構成例を表すブロック図である。液晶パネルの一部を示す回路図である。液晶パネルの別部分を示す回路図である。図１０・１１の液晶パネルの駆動方法を表すタイミングチャートである。図１２の駆動方法による画素極性の分布（図２の部分）を示す回路図である。図１２の駆動方法による画素極性の分布（図３の部分）を示す回路図である。図１２の駆動方法による明暗領域の分布（図２の部分）を示す回路図である。図１２の駆動方法による明暗領域の分布（図３の部分）を示す回路図である。図１０・１１の液晶パネルの別駆動方法を表すタイミングチャートである。

　以下、本発明の実施の形態について、詳細に説明する。

　（液晶表示装置１の構成）
　図１は、本発明の実施の一形態に係る液晶表示装置１の構成を表す図である。

　本実施の形態にかかる液晶表示装置（表示装置）１は、フルＨＤ解像度の１６倍の解像度（８Ｋ４Ｋ）を有する映像規格（例えば、横７６８０画素×縦４３２０画素の解像度を有するスーパーハイビジョン）に対応するものである。

　液晶表示装置１は、液晶パネルＬＣＰと、４つの駆動基板（タイミングコントローラ基板）ＣＡ・ＣＢ・ＣＣ・ＣＤと、４つの共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤとを備えている。また、液晶表示装置１は、液晶パネルＬＣＰを照明するための照明装置（不図示）、入力処理回路（不図示）、ピクセルマッピング回路（不図示）を備えている。

　駆動基板ＣＡは、電源回路ＰＡ及びＴＣＯＮ（タイミングコントロール）部ＴＡを備えている。駆動基板ＣＢは、電源回路ＰＢ及びＴＣＯＮ部ＴＢを備えている。駆動基板ＣＣは、電源回路ＰＣ及びＴＣＯＮ部ＴＣを備えている。駆動基板ＣＤは、電源回路ＰＤ及びＴＣＯＮ部ＴＤを備えている。

　また、駆動基板ＣＡ・ＣＢ・ＣＣ・ＣＤのそれぞれは、２つの映像処理回路（不図示）を備えている。また、ＴＣＯＮ部ＴＡ・ＴＢ・ＴＣ・ＴＤのそれぞれも２つのタイミングコントロール部からなる。

　共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤは、それぞれ、過電流の流出防止回路である電流制限回路１０を備えている。

　液晶パネルＬＣＰは、アクティブ基板２と、液晶（不図示）を介してアクティブ基板２と対向配置されている対向基板３とを備えている。また、液晶パネルＬＣＰは、表示領域Ｄと、４つのＧ（ゲート）ドライバ基板（第１～第４のドライバ基板）ＧＡ・ＧＢ・ＧＣ・ＧＤと、４つのＣｓ（補助容量）ドライバ基板（第１～第４のドライバ基板）ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤと、４つのＳ（ソース）ドライバ基板（第１～第４のドライバ基板）ＳＡ・ＳＢ・ＳＣ・ＳＤとを備えている。

　Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤ、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤ、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤのそれぞれは、電流制限回路１０を備えている。

　表示領域Ｄは、複数の画素がマトリクス状に配された、画像表示用領域である。本実施の形態では、表示領域Ｄは、４Ｋ８Ｋの画像が表示可能な、高精細かつ大画面の画像表示用領域である。表示領域Ｄは、複数の液晶パネルから構成されているものではなく、一つの液晶パネルＬＣＰから構成されているものである。これにより、表示パネル毎の特性バラツキを防止することができ、画像の表示品位劣化を防止することができる。

　表示領域Ｄは、個別に駆動制御がなされる複数の表示領域からなる。本実施の形態では、表示領域Ｄは、個別に分割駆動される４つの表示領域（第１～第４の分割領域）ＤＡ・ＤＢ・ＤＣ・ＤＤからなる。ここでは、表示領域Ｄのうち、紙面左上を表示領域ＤＡ、右上を表示領域ＤＢ、右下を表示領域ＤＣ、左下を表示領域ＤＤとする。

　なお、本実施の形態では、表示領域Ｄは、上記のように、垂直方向に２分割、水平方向に２分割の合計４分割された表示領域ＤＡ～ＤＤからなるものとして説明するが、これに限定されず、例えば、垂直方向に２分割された表示領域からなっていてもよい。これにより、一つの画像を、複数の表示領域により表示することができる。

　入力処理回路には、外部から映像信号が入力される。入力処理回路に入力される映像信号は、ブロックスキャンフォーマットの８Ｋ４Ｋ解像度を有する映像信号（例えば、スーパーハイビジョン）であってもよいし、マルチディスプレイフォーマットの８Ｋ４Ｋ解像度を有する映像信号であってもよい。もちろん、４Ｋ２Ｋ解像度を有する映像信号であってもよいし、２Ｋ１Ｋ解像度（フルＨＤ解像度）を有する映像信号であってもよい。

　ブロックスキャンフォーマットは、１フレーム（８Ｋ４Ｋ解像度を有する全体画像）をキメの粗い（フルＨＤ解像度の）１６枚の全体画像（いわゆる間引き画像）に分割して送信する方式である。この場合、入力処理回路に入力される１６本の映像信号それぞれが、キメの粗い全体画像（フルＨＤ解像度）となっている。

　マルチディスプレイフォーマットは、１フレーム（８Ｋ４Ｋ解像度を有する全体画像）をキメの細かさを変えることなく１６分割し、１６枚の部分画像に分割して送信する方式である。この場合、入力処理回路に入力される１６本の映像信号それぞれが、キメの細かい部分画像（フルＨＤ解像度）となっている。

　入力処理回路では、映像データの同期処理、γ補正処理、色温度補正処理、および色域変換処理等を行い、映像信号をピクセルマッピング回路に出力する。

　ピクセルマッピング回路は、表示領域ＤＡの左半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＡの映像処理回路に出力し、表示領域ＤＡの右半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板の映像処理回路に出力し、表示領域ＤＢの左半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＢの映像処理回路に出力し、表示領域ＤＢの右半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＢの映像処理回路に出力し、表示領域ＤＣの左半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＣの映像処理回路に出力し、表示領域ＤＣの右半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＣの映像処理回路に出力し、表示領域ＤＤの左半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＤの映像処理回路に出力し、表示領域ＤＤの右半分に対応する映像信号（解像度２Ｋ２Ｋ）を、２本（フルＨＤ解像度の映像信号）に分割して駆動基板ＣＤの映像処理回路に出力する。

　さらに、ピクセルマッピング回路は、駆動基板ＣＡのＴＣＯＮ部ＴＡに同期信号（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号、極性反転信号等）を出力し、これを受けたＴＣＯＮ部ＴＡは、この同期信号を、各駆動基板ＣＡ・ＣＢ・ＣＣ・ＣＤ間を接続する基板間共有線（不図示）に出力する。

　駆動基板ＣＡ・共通電極駆動基板ＣＯＭＡ・Ｇドライバ基板ＧＡ・Ｃｓドライバ基板ＣｓＡ・Ｓドライバ基板ＳＡは表示領域ＤＡ駆動用のドライバ基板であり、駆動基板ＣＢ・共通電極駆動基板ＣＯＭＢ・Ｇドライバ基板ＧＢ・Ｃｓドライバ基板ＣｓＢ・Ｓドライバ基板ＳＢは表示領域ＤＢ駆動用のドライバ基板であり、駆動基板ＣＣ・共通電極駆動基板ＣＯＭＣ・Ｇドライバ基板ＧＣ・Ｃｓドライバ基板ＣｓＣ・Ｓドライバ基板ＳＣは表示領域ＤＣ駆動用のドライバ基板であり、駆動基板ＣＤ・共通電極駆動基板ＣＯＭＤ・Ｇドライバ基板ＧＤ・Ｃｓドライバ基板ＣｓＤ・Ｓドライバ基板ＳＤは表示領域ＤＤ駆動用のドライバ基板である。

　このように、液晶表示装置１は、４つの表示領域ＤＡ～ＤＤのそれぞれと接続されている各ドライバ基板を備えている。これにより、表示領域ＤＡ～ＤＤのそれぞれを個別に駆動制御することができる。

　電源回路（第１～第４の電源回路）ＰＡ・ＰＢ・ＰＣ・ＰＤは、それぞれ、駆動基板（第１～第４の表示制御基板）ＣＡ・ＣＢ・ＣＣ・ＣＤに搭載されている。電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、それぞれ、個別に商用電源と接続され、当該接続された商用電源から入力電源電圧Ｖ０が入力される。

　そして、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、入力電源電圧Ｖ０から、液晶表示装置１内の各回路の動作に必要な電圧を生成し、各回路に供給する。

　すなわち、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、それぞれ、共通電極駆動基板（第１～第４のドライバ基板）ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤ駆動用の電圧Ｖｃｏｍ、Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤ駆動用の電圧Ｖｇ、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤ駆動用の電圧Ｖｃｓ、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤ駆動用の電圧Ｖｃｃを生成する。

　そして、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、電圧Ｖｃｏｍを、共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤの電源線ＶｃｏｍＬに、それぞれ出力する。また、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、電圧Ｖｇを、Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤの電源線ＶｇＬに、それぞれ出力する。また、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、電圧Ｖｃｓを、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤの電源線ＶｃｓＬに、それぞれ出力する。また、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、電圧Ｖｃｃを、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤの電源線ＶｃｃＬに、それぞれ出力する。

　電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤは、表示領域ＤＡ～ＤＤそれぞれと接続されたドライバ基板のうち、互いに異なる何れか一つのドライバ基板に対して電源電圧を供給する。すなわち、電源回路ＰＡは表示領域ＤＡと接続されたドライバ基板と接続され、当該ドライバ基板に電源電圧を供給する。電源回路ＰＢは表示領域ＤＢと接続されたドライバ基板と接続され、当該ドライバ基板に電源電圧を供給する。電源回路ＰＣは表示領域ＤＣと接続されたドライバ基板と接続され、当該ドライバ基板に電源電圧を供給する。電源回路ＰＤは表示領域ＤＤと接続されたドライバ基板と接続され、当該ドライバ基板に電源電圧を供給する。

　これにより、一つの電源回路しか備えていない液晶表示装置と比べて電源回路の小型化を行うことができる。

　なお、電源回路は必ずしも４つである必要はなく、表示領域ＤＡ～ＤＤそれぞれ駆動用のドライバ基板のうち、２つのドライバ基板に対して電源電圧を供給する２つの電源回路（例えば、表示領域ＤＡ・ＤＢに電源電圧を供給する電源回路と、表示領域ＤＣ・ＤＤに電源電圧を供給する電源回路）からなっていてもよい。このように、少なくとも２つの電源回路を有することで、電源回路を小型化することができ、電源回路の設計を容易にすることができる。

　ＴＣＯＮ部ＴＡは、ピクセルマッピング回路（不図示）から受けた同期信号を受けて映像処理回路（不図示）と協働し、映像信号に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、Ｓドライバ基板ＳＡにＳ駆動信号ＳＣＳを出力し、Ｇドライバ基板ＧＡにＧ駆動信号ＧＣＳを出力し、Ｃｓドライバ基板ＣｓＡにはＣｓ駆動信号ＣｓＣＳを出力する。

　ＴＣＯＮ部ＴＢは、ピクセルマッピング回路（不図示）から受けた同期信号を受けて映像処理回路（不図示）と協働し、映像信号に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、Ｓドライバ基板ＳＢにＳ駆動信号ＳＣＳを出力し、Ｇドライバ基板ＧＢにＧ駆動信号ＧＣＳを出力し、Ｃｓドライバ基板ＣｓＢにはＣｓ駆動信号ＣｓＣＳを出力する。

　ＴＣＯＮ部ＴＣは、ピクセルマッピング回路（不図示）から受けた同期信号を受けて映像処理回路（不図示）と協働し、映像信号に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、Ｓドライバ基板ＳＣにＳ駆動信号ＳＣＳを出力し、Ｇドライバ基板ＧＣにＧ駆動信号ＧＣＳを出力し、Ｃｓドライバ基板ＣｓＣにはＣｓ駆動信号ＣｓＣＳを出力する。

　ＴＣＯＮ部ＴＤは、ピクセルマッピング回路（不図示）から受けた同期信号を受けて映像処理回路（不図示）と協働し、映像信号に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、Ｓドライバ基板ＳＤにＳ駆動信号ＳＣＳを出力し、Ｇドライバ基板ＧＤにＧ駆動信号ＧＣＳを出力し、Ｃｓドライバ基板ＣｓＤにはＣｓ駆動信号ＣｓＣＳを出力する。

　なお、Ｓ駆動信号ＳＣＳには、データ信号、データイネーブル信号（ＤＥ信号）、ソーススタートパルス、およびソースクロックが含まれ、Ｇ駆動信号ＧＣＳには、イニシャル信号、ゲートスタートパルスおよびゲートクロックが含まれる。

　ここで、上記階調変換処理には、高速表示処理（ＱＳ処理）やパネル上下分割駆動（以下に詳述）とデータ信号線の１Ｖ反転駆動（以下に詳述）との組み合わせに対応するための、画素位置（列方向の位置）に応じた階調補正処理が含まれていてもよい。

　また、上記ＦＲＣ処理では、各映像処理回路で、１６本の映像信号のいずれか１つ（フルＨＤ解像度である、キメの粗い全体画像）を用いて動きベクトルを求めるとともに、映像信号のうち対応する１つ（フルＨＤ解像度である、キメの細かい部分画像）を用いて内挿用の部分画像（フルＨＤ解像度）を生成してもよい。

　また、映像信号の入力に、１２ビット転送のＨＤＭＩ（高精細マルチメディアインターフェース、登録商標）を用いると、ＤＥ信号（１９２０ライン分）が１クロック（１ライン分）前に伸びて１９２１ライン分となるエラーが生じうるため、ＤＥ信号の幅を監視して、１９２１ライン分となった場合には、１クロック遅らせてＤＥ信号を立ち上げるエラー補正処理を行うことも可能である。

　駆動基板ＣＡ・ＣＢ・ＣＣ・ＣＤは、基板間で各種信号をやり取りあるいは共有することで、互いの動作を同期させている。具体的には、マスターである駆動基板ＣＡが、ＲＤＹ（準備完了）信号をスレーブの駆動基板ＣＢに送り、これを受けた駆動基板ＣＢは、準備が完了し次第、ＲＤＹ信号をスレーブの駆動基板ＣＣに送り、これを受けた駆動基板ＣＣは、準備が完了し次第、ＲＤＹ信号をスレーブの駆動基板ＣＤに送り、これを受けた駆動基板ＣＤは、準備が完了し次第、ＲＤＹ信号を駆動基板ＣＡに返送する。

　駆動基板ＣＡは、ＲＤＹ信号が返送されたのを受けて、動作開始（ＳＲＳＴ）信号を、基板間共有線（付図示）を介して駆動基板ＣＡ～ＣＤに一斉送信する。動作開始（ＳＲＳＴ）信号が送信された後には、駆動基板ＣＡ～ＣＤのＴＣＯＮ部ＴＡが、ピクセルマッピング回路から受けた上記同期信号を、基板間共有線を介して、駆動基板ＣＡ～ＣＤ（に含まれるＴＣＯＮ部ＴＡ～ＴＤ）に一斉送信する。

　また、駆動基板ＣＡ～ＣＤが動作中にいずれかの駆動基板に異常が発生した場合には、異常が発生した駆動基板から送信されたフェールセーフ信号が、他のすべての駆動基板で受信され、全ての駆動基板は瞬時に自走状態（黒表示）モードとなる。これにより、映像破綻が回避される。

　また、駆動基板ＣＡ～ＣＤそれぞれにおいて、各種駆動電源が個別に生成されており、同種（同電位・同位相）の駆動電源が供給される電源線は、電流制限回路１０を介してドライバ基板間で接続されている。こうすれば、同種の駆動電源の調整を図りつつ、ドライバ基板間の立ち上がりタイミングのずれ等に起因して各ドライバ基板（Ｇドライバ基板ＧＡ～ＧＤ、Ｃｓドライバ基板ＣｓＡ～ＣｓＤ、Ｓドライバ基板ＳＡ～ＳＤ、共通電極駆動基板ＣＯＭＡ～ＣＯＭＤ）に過電流が流れることを防止することができる。

　アクティブ基板２は、一枚のガラス基板上に、行方向（パネルの長辺に沿う方向）に延伸するゲート配線Ｇａ～Ｇｄ、列方向に延伸する複数のソース配線Ｓａ～Ｓｄ、行方向に延伸するＣｓ（補助容量）配線ＣＳａ～ＣＳｄ、および列方向に延伸するＣＳ幹配線Ｍａ～Ｍｈが設けられている。複数のソース配線Ｓａ～Ｓｄと、複数のゲート配線Ｇａ～Ｇｄとで区画されている領域が上記画素である。

　また、アクティブ基板２には、画素内に、液晶の駆動用のＴＦＴ素子と、ＴＦＴ素子と接続されている画素駆動用の画素電極が形成されている。

　ＴＦＴ素子は、ソース端子、ドレイン端子、ゲート端子を備えており、ソース端子はソース配線と接続されており、ドレイン端子は画素電極と接続されおり、ゲート端子はゲート配線と接続されている。

　対向基板３は、一枚のガラス基板と、カラーフィルタと、上記画素電極と対向する共通電極と、共通電極と接続されている共通電極接続部４Ａ・４Ｂ・４Ｃ・４Ｄを備えている。

　対向基板３の、アクティブ基板２が配されている側と逆側が、ユーザに視認させるための画像の表示面側である。

　カラーフィルタは、上記ガラス基板のアクティブ基板２との対向面側に配されている。カラーフィルタは、例えば、赤色光、緑色光、青色光を透過するフィルタを有し、各画素内に、上記フィルタの何れかが配されている。

　共通電極は、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれの領域内に互いに接続して配されており、それぞれ接続された共通電極接続部４Ａ・４Ｂ・４Ｃ・４Ｄから、画素に共通電圧Ｖｃｏｍを出力するための信号が入力される。

　液晶パネルＬＣＰは、１つの画素列の上半分（パネルの上流側）に対応して２本のソース配線が設けられるとともに、この画素列の下半分（パネルの下流側）に対応して２本のソース配線が設けられた、いわゆる上下分割ダブルソース構造（１画素列あたり４本のソース配線が設けられ、同時に４本のゲート配線を選択することが可能な構造）を有し、通常のパネル構造と比較して４倍の書き込み時間を確保することができ、超高精細表示や４倍速駆動等の高速駆動に好適な構造となっている。さらに、液晶パネルＬＣＰは、１つの画素に少なくとも２つの画素電極と２つのアクティブ素子を備えた、いわゆるマルチ画素方式であり、１画素内に形成された明領域と暗領域とによって視野角特性を高めることが可能となっている。

　例えば、図１０・１１に示すように、パネルの上半分（上流側）に走査信号線Ｇａ・Ｇｂおよび保持容量配線ＣＳａ・ＣＳｂが設けられるとともに、パネルの下半分（下流側）に走査信号線Ｇｃ・Ｇｄおよび保持容量配線ＣＳｃ・ＣＳｄが設けられ、１つの画素列ＰＬ１の上半分（上流側）に列方向に隣り合う２つの画素Ｐａ・Ｐｂが含まれるともに、画素列ＰＬ１の下半分（下流側）に列方向に隣り合う２つの画素Ｐｃ・Ｐｄが含まれ、画素列ＰＬ１の上半分（上流側）に対応してデータ信号線Ｓａ・Ｓｂが設けられるとともに、画素列ＰＬ１の下半分（下流側）に対応してデータ信号線Ｓｃ・Ｓｄが設けられている。

　そして、画素Ｐａに含まれる２つの画素電極１７Ａ・１７ａのうち画素電極１７Ａに接続するＴＦＴ１２Ａおよび画素電極１７ａに接続するＴＦＴ１２ａそれぞれが、データ信号線Ｓａと走査信号線Ｇａとに接続され、画素電極１７Ａが保持容量配線ＣＳｎと保持容量ＣＡを形成し、画素電極１７ａが保持容量配線ＣＳａと保持容量Ｃａを形成し、さらに、画素Ｐｂに含まれる２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂに接続するＴＦＴ１２Ｂおよび画素電極１７ｂに接続するＴＦＴ１２ｂそれぞれが、データ信号線Ｓｂと走査信号線Ｇｂとに接続され、画素電極１７Ｂが保持容量配線ＣＳａと保持容量ＣＢを形成し、画素電極１７ｂが保持容量配線ＣＳｂと保持容量Ｃｂを形成し、さらに、画素Ｐｃに含まれる２つの画素電極１７Ｃ・１７ｃのうち画素電極１７Ｃに接続するＴＦＴ１２Ｃおよび画素電極１７ｃに接続するＴＦＴ１２ｃそれぞれが、データ信号線Ｓｃと走査信号線Ｇｃとに接続され、画素電極１７Ｃが保持容量配線ＣＳｍと保持容量ＣＣを形成し、画素電極１７ｃが保持容量配線ＣＳｃと保持容量Ｃｃを形成し、さらに、画素Ｐｄに含まれる２つの画素電極１７Ｄ・１７ｄのうち画素電極１７Ｄに接続するＴＦＴ１２Ｄおよび画素電極１７ｄに接続するＴＦＴ１２ｄそれぞれが、データ信号線Ｓｄと走査信号線Ｇｄとに接続され、画素電極１７Ｄが保持容量配線ＣＳｃと保持容量ＣＤを形成し、画素電極１７ｄが保持容量配線ＣＳｄと保持容量Ｃｄを形成しており、４本の走査信号線Ｇａ～Ｇｄは同時に選択される。

　なお、画素列ＰＬ１では、左端にデータ信号線Ｓａ・Ｓｃが列方向に並べて配されるとともに、右端にデータ信号線Ｓｂ・Ｓｄが列方向に並べて配され、画素列ＰＬ１と隣り合う画素列ＰＬ２では、左端にデータ信号線ＳＡ・ＳＣが列方向に並べて配されるとともに、右端にデータ信号線ＳＢ・ＳＤが列方向に並べて配されている。

　そして、画素列ＰＬ２では、画素電極Ｐａと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＢに接続され、画素電極Ｐｂと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＡに接続され、画素電極Ｐｃと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＤに接続され、画素電極Ｐｄと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＣに接続されている。

　上半分（第１領域）と下半分（第２領域）の境界近傍の構成は、図１１のとおりである。すなわち、第１領域のボトムに位置する画素Ｐｘに含まれる２つの画素電極１７Ｘ・１７ｘのうち画素電極１７Ｘに接続するＴＦＴ１２Ｘおよび画素電極１７ｘに接続するＴＦＴ１２ｘそれぞれが、データ信号線Ｓｂと走査信号線Ｇｍとに接続され、画素電極１７Ｘが保持容量配線ＣＳｉと保持容量を形成し、画素電極１７ｘが保持容量配線ＣＳｍと保持容量を形成し、第２領域のトップに、上記画素Ｐｃが位置している。

　なお、パネル上半分に設けられたデータ信号線の数は、少なくとも７６８０（画素）×３（原色）×２（ダブルソース）＝４６０８０本であり、パネル上半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル上半分に設けられた保持容量配線の数は、少なくとも２１６０本であり、パネル下半分に設けられたデータ信号線の数は、少なくとも４６０８０本であり、パネル下半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル下半分に設けられた保持容量配線の数は、少なくとも２１６０本である。

　ＣＳ幹配線Ｍａ（第１幹配線）およびＣＳ幹配線Ｍｂは、アクティブマトリクス基板の上半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ１によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｃ（第３幹配線）およびＣＳ幹配線Ｍｄは、アクティブマトリクス基板の上半分が有する上記２つの短辺の他方に近接して設けられ、ＣＳドライバＣＤ２によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｅ・ＣＳ幹配線Ｍｆ（第２幹配線）は、アクティブマトリクス基板の下半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ３によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｇ・ＣＳ幹配線Ｍｈ（第４幹配線）は、アクティブマトリクス基板の下半分が有する上記２つの短辺の他方に近接して設けられ、それぞれが別位相となるようにＣＳドライバＣＤ４によって駆動される。そして、１本の保持容量配線は、その両側に配置された２本のＣＳ幹配線に接続され、これら２本のＣＳ幹配線からこの１本の保持容量配線に同一位相の変調（パルス）信号が供給される。こうすれば、保持容量配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。

　例えば、保持容量配線ＣＳａはＣＳ幹配線Ｍａ・Ｍｃに接続され、保持容量配線ＣＳｂはＣＳ幹配線Ｍｂ・Ｍｄに接続され、保持容量配線ＣＳｃはＣＳ幹配線Ｍｅ・Ｍｇに接続され、保持容量配線ＣＳｄはＣＳ幹配線Ｍｆ・Ｍｈに接続されている。したがって、例えば、ＣＳ幹配線Ｍａ・Ｍｂの電位を逆位相となるように制御すると、保持容量配線ＣＳａ・ＣＳｂの電位も逆位相となり、画素Ｐｂでは、２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂが保持容量配線ＣＳａと容量を形成し、画素電極１７ｂが保持容量配線ＣＳｂと容量を形成していることから、画素電極１７Ｂ・１７ｂに同一の信号電位を書き込んだ後に、例えば、画素電極１７Ｂの実効電位をセンター電位に近づく方向にシフトさせる一方、画素電極１７ｂの実効電位をセンター電位から離れる方向にシフトさせる（これにより、１画素内に、画素電極１７Ｂに対応する暗領域と画素電極１７ｂに対応する明領域とを形成する）ことができる。

　なお、１つのデータ信号線の供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転し、同一垂直走査期間では、１画素列に対応しても設けられる２つのデータ信号線の一方と他方とに供給されるデータ信号の極性が逆極性となっている。こうすれば、各データ信号線を１Ｖ反転としながら（すなわち、極性反転周期を長くして消費電力を低減しながら）、画面内の画素の極性分布をドット反転とする（これにより、ＴＦＴがＯＦＦしたときに生じる引き込み電圧に起因するフリッカを抑制する）ことができる。

　液晶パネルの図１０・１１に示す部分の駆動方法を、図１２のタイミングチャートおよび図１３～図１６の模式図に示す。なお、図１２に示すように、データ信号線Ｓａ・ＳＡ・Ｓｃ・ＳＣには、１垂直走査期間中、プラスのデータ信号電位を供給し、データ信号線Ｓｂ・ＳＢ・Ｓｄ・ＳＤには、１垂直走査期間中、マイナスのデータ信号電位を供給する。

　時刻ｔ０で走査信号線Ｇａ・Ｇｂの同時走査が始まり、ｔ０から１Ｈ（垂直走査期間）後の時刻ｔ１で走査信号線Ｇａ～Ｇｄの同時走査が終了する。これにより、画素電極１７Ａ・１７ａにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｃ・１７ｃにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｂ・１７ｂにはマイナスのデータ信号電位が書き込まれ、画素電極１７Ｄ・１７ｄにはマイナスのデータ信号電位が書き込まれる。

　ｔ１から１Ｈ後のｔ２では、ＣＳ幹配線Ｍｂから送られる変調信号によって、保持容量配線ＣＳｎの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ａの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍａ・Ｍｃを介して送られる変調信号によって、保持容量配線ＣＳａの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ａの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。また、ｔ２では、（保持容量配線ＣＳａの電位がＨ側にシフトするため）、画素電極１７Ｂの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも上昇する（暗領域となる）。

　さらに、ｔ２では、ＣＳ幹配線Ｍｄから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ｃの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ３・ＣＤ４からＣＳ幹配線Ｍｅ・Ｍｇを介して送られる変調信号によって、保持容量配線ＣＳｃの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ｃの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。

　さらに、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍｂ・Ｍｄを介して送られる変調信号によって、保持容量配線ＣＳｂの電位がＬ側にシフトし、これに伴って、画素電極１７ｂの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。

　そして、第１領域のボトムに位置する画素Ｐｘの走査が時刻ｔ３で終了すると、画素電極１７Ｘ・１７ｘにはマイナスのデータ信号電位が書き込まれる。さらに、ｔ３では、ＣＳ幹配線Ｍｄから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトするため、画素電極１７ｘの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
なお、前述のように、各データ信号線に供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転するため、各ＣＳ変調信号もこれに追随して１垂直走査期間（１Ｖ）ごとに位相が反転する。これにより各画素の明領域及び暗領域が継続的に維持される。
上述のように、ＣＳ幹配線は上半分（第１領域）と下半分（第２領域）で分割されているため、上半分（第１領域）と下半分（第２領域）の境界近傍において、第２領域に属する保持容量配線ＣＳｍは、第１領域のＣＳ信号の変調タイミングに制約されることなく変調駆動することが可能である。

　このように、第１および第２領域でＣＳ幹配線を分割し、それぞれを別駆動とすることで、第１および第２領域の境界近傍の表示を調整（補正）することが可能となる。

　なお、同時に選択される４本の走査信号線Ｇａ～Ｇｄについて、走査信号線Ｇａがパネルの上側長辺から数えてｎライン目で走査信号線Ｇｂがｎ＋１ライン目とすると（図１０～図１７ではｎ＝０として説明している）、走査信号線Ｇｃは、この上側長辺から数えてｎ＋２１６０ライン目で走査信号線Ｇｄがｎ＋２１６１ライン目となっており、パネル上半分に設けられた走査信号線Ｇａに第Ｎフレームのｎライン目のデータ信号が書き込まれるとすると、パネル下半分に設けられた走査信号線Ｇｃには、１つ前のフレームである第Ｎ－１フレームのｎ＋２１６０ライン目のデータ信号が書き込まれる。こうすることで、パネル上下での表示ずれ感が抑制される。

　なお、図１２では、第１領域のトップ（１および２番目）に位置する走査信号線Ｇａ・Ｇｂと、第２領域のトップ（１および２番目）に位置する走査信号線Ｇｃ・Ｇｄとを同時走査しているがこれに限定されない。図１７に示すように、第２領域のトップ（１および２番目）に位置する走査信号線Ｇｃ・Ｇｄを、第１領域のトップに位置する走査信号線Ｇａ・Ｇｂから一定期間遅らせて走査してもよい。このとき、各ＣＳの信号が垂直（ゲート）走査に連動して変調している場合においては、第２領域のＣＳの変調信号も第１領域のＣＳのそれに対して一定期間遅れて駆動されることになる。このように、第２領域の走査開始を第１領域のそれよりもｎＨ（ｎは自然数）分だけ遅らせることで、第１および第２領域の境界近傍のＣＳ変調信号を調整し、表示を調整（補正）することも可能である。

　また、１つのソース配線の供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転し、同一垂直走査期間では、隣り合う２つのソース配線の一方と他方とに供給されるデータ信号の極性が逆極性となっている。こうすれば、各ソース配線を１Ｖ反転としながら（すなわち、極性反転周期を長くして消費電力を低減しながら）、画面内の画素の極性分布をドット反転とする（これにより、ＴＦＴがＯＦＦしたときに生じる引き込み電圧に起因するフリッカを抑制する）ことができる。

　図１に戻って、Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤと、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤと、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤとは、アクティブ基板２に配されている。

　Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤは、それぞれ、電源線ＶｇＬと、電流制限回路１０と、図示しないゲートドライバチップとを備えている。

　Ｇドライバ基板ＧＡは、液晶パネルＬＣＰの上半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップ（不図示）を含む。Ｇドライバ基板ＧＢは、液晶パネルＬＣＰの上半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップ（不図示）を含む。また、Ｇドライバ基板ＧＣは、液晶パネルＬＣＰの下半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップ（不図示）を含む。Ｇドライバ基板ＧＤは、液晶パネルＬＣＰの下半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップ（不図示）を含む。

　そして、パネル上半分（表示領域ＤＡ・ＤＢ）に設けられた各ゲート配線はＧドライバ基板ＧＡ・ＧＢによって駆動され、パネル下半分（表示領域ＤＣ・ＤＤ）に設けられた各ゲート配線はＧドライバ基板ＧＣ・ＧＤによって駆動される。すなわち、１本のゲート配線がその両側に配置された２つのＧドライバ基板に接続され、これら２つのＧドライバ基板からこの１つのゲート配線に同一位相の走査（パルス）信号が供給される。こうすれば、ゲート配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。

　Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤのそれぞれに配されている電源線ＶｇＬは、それぞれに配されている電流制限回路１０及び複数のゲートドライバチップ（不図示）と接続されている。

　Ｇドライバ基板ＧＡに配されている電源線（第１の電源線）ＶｇＬと、Ｇドライバ基板ＧＤに配されている電源線（第２の電源線）ＶｇＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、Ｇドライバ基板ＧＡに配されている電源線ＶｇＬは、電源回路ＰＡからの入力電圧Ｖｇが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｇドライバ基板ＧＡに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＧドライバ基板ＧＤに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　また、Ｇドライバ基板ＧＤに配されている電源線ＶｇＬは、電源回路ＰＤからの入力電圧Ｖｇが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｇドライバ基板ＧＤに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＧドライバ基板ＧＡに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　同様に、Ｇドライバ基板（第１の電源線）ＧＢに配されている電源線ＶｇＬと、Ｇドライバ基板ＧＣに配されている電源線（第１の電源線）ＶｇＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、Ｇドライバ基板ＧＢに配されている電源線ＶｇＬは、電源回路ＰＢからの入力電圧Ｖｇが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｇドライバ基板ＧＢに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＧドライバ基板ＧＣに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　また、Ｇドライバ基板ＧＣに配されている電源線ＶｇＬは、電源回路ＰＣからの入力電圧Ｖｇが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｇドライバ基板ＧＣに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＧドライバ基板ＧＢに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤのそれぞれに配されている電源線ＶｇＬは、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれから電圧Ｖｇが入力されることで、それぞれ電圧Ｖｇに保持されている。

　そして、Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤのそれぞれに、ＴＣＯＮ部ＴＡ・ＴＢ・ＴＣ・ＴＤからＧ駆動信号ＧＣＳが入力されると、Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤのそれぞれに配されている図示しないゲートドライバチップは、各ゲート配線と接続されているＴＦＴ素子をオン状態にさせるための走査信号ＧＳを生成する。

　そして、Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤは、それぞれ、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤに配されているゲート配線を、画面の上から下、又は下から上に向かって線順次走査することで、生成した走査信号ＧＳを出力する。

　電流制限回路１０は、端子部ＶＩＮから入力されてきた過電流を検出し、当該検出した過電流を出力用の端子部ＶＯＵＴから出力されることを防止するための回路である。

　すなわち、Ｇドライバ基板ＧＡに配されている電流制限回路（第１の電流制限回路）１０は、電源線ＶｇＬを介して接続されているＧドライバ基板ＧＤへの過電流の出力を防止し、Ｇドライバ基板ＧＤに配されている電流制限回路（第２の電流制限回路）１０は、電源線ＶｇＬを介して接続されているＧドライバ基板ＧＡへの過電流の出力を防止する。

　また、Ｇドライバ基板（第１の電流制限回路）ＧＢに配されている電流制限回路１０は、電源線ＶｇＬを介して接続されているＧドライバ基板ＧＣへの過電流の出力を防止し、Ｇドライバ基板ＧＣに配されている電流制限回路（第２の電流制限回路）１０は、電源線ＶｇＬを介して接続されているＧドライバ基板ＧＢへの過電流の出力を防止する。

　このように、Ｇドライバ基板ＧＡは、ゲート配線Ｇａ・Ｇｂの一方の端部と接続されており、ゲート配線Ｇａ・Ｇｂに走査信号ＧＳを出力することで、ゲート配線Ｇａ・Ｇｂにゲート電圧を出力するゲート配線用ドライバ基板である。Ｇドライバ基板ＧＤは、ゲート配線Ｇｃ・Ｇｄの一方の端部と接続されており、ゲート配線Ｇｃ・Ｇｄに走査信号ＧＳを出力することで、ゲート配線Ｇｃ・Ｇｄにゲート電圧を出力するゲート配線用ドライバ基板である。

　そして、Ｇドライバ基板ＧＡ・ＧＤの電源線ＶｇＬは、互いに接続されているので、Ｇドライバ基板ＧＡの電源線ＶｇＬと、Ｇドライバ基板ＧＤの電源線ＶｇＬとの間に電位差が生じることを防止し、ゲート配線Ｇａ・Ｇｂ・Ｇｃ・Ｇｄの破損を防止することができる。

　さらに、Ｇドライバ基板ＧＡ・ＧＤの電源線ＶｇＬ間には、電流制限回路１０が配されているので、電源回路ＰＡ・ＰＢの動作不安定による過電流の流入を防止することができる。

　同様に、Ｇドライバ基板ＧＢは、ゲート配線Ｇａ・Ｇｂの他方の端部と接続されており、ゲート配線Ｇａ・Ｇｂに走査信号ＧＳを出力することで、ゲート配線Ｇａ・Ｇｂにゲート電圧を出力するゲート配線用ドライバ基板である。Ｇドライバ基板ＧＣは、ゲート配線Ｇｃ・Ｇｄの他方の端部と接続されており、ゲート配線Ｇｃ・Ｇｄに走査信号ＧＳを出力することで、ゲート配線Ｇｃ・Ｇｄにゲート電圧を出力するゲート配線用ドライバ基板である。

　そして、Ｇドライバ基板ＧＢ・ＧＣの電源線ＶｇＬは、互いに接続されているので、Ｇドライバ基板ＧＢの電源線ＶｇＬと、Ｇドライバ基板ＧＣの電源線ＶｇＬとの間に電位差が生じることを防止し、ゲート配線Ｇａ・Ｇｂ・Ｇｃ・Ｇｄの破損を防止することができる。

　さらに、Ｇドライバ基板ＧＢ・ＧＣの電源線ＶｇＬ間には、電流制限回路１０が配されているので、電源回路ＰＢ・ＰＣの動作不安定による過電流の流入を防止することができる。

　Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤは、それぞれ、電源線ＶｃｃＬと、電流制限回路１０と、図示しない複数のソースドライバチップとを備えている。

　Ｓドライバ基板ＳＡと、Ｓドライバ基板ＳＢとは並置されており、Ｓドライバ基板ＳＣと、Ｓドライバ基板ＳＤとは並置されている。

　Ｓドライバ基板ＳＡは、液晶パネルＬＣＰの上半分が有する１つの長辺の左側（表示領域ＤＡ）に沿って設けられ、Ｓドライバ基板ＳＢは、液晶パネルＬＣＰの上半分が有する１つの長辺の右側（表示領域ＤＢ）に沿って設けられ、Ｓドライバ基板ＳＣは、液晶パネルＬＣＰの下半分が有する１つの長辺の右側（表示領域ＤＣ）に沿って設けられ、Ｓドライバ基板ＳＤは、液晶パネルＬＣＰの下半分が有する１つの長辺の左側（表示領域ＤＤ）に沿って設けられている。

　そして、表示領域ＤＡに設けられた各ソース配線はＳドライバ基板ＳＡによって駆動され、表示領域ＤＢに設けられた各ソース配線はＳドライバ基板ＳＢによって駆動され、表示領域ＤＣに設けられた各ソース配線はＳドライバ基板ＳＣによって駆動され、表示領域ＤＤに設けられた各ソース配線はＳドライバ基板ＳＤによって駆動される。

　なお、スペースの関係でソースドライバチップをパネル長辺に沿って並べることができない場合は、スペースの余裕のあるパネル短辺側に並べる（ソースドライバチップとゲートドライバチップとを列方に並べる）こともできる。この場合、ソース配線とパネル短辺側のソース端子とを接続する中継ラインを、対向基板側に設けたり、アクティブ基板のソース層（ＴＦＴのソース・ドレイン電極の形成層）以外、すなわち、ゲート絶縁膜の下層（ゲート層）やソース層とＩＴＯ層（画素電極形成層）との間の層に設けたりすることもできる。

　Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤのそれぞれに配されている電源線ＶｃｃＬは、それぞれに配されている電流制限回路１０及び複数のソースドライバチップ（不図示）と接続されている。

　Ｓドライバ基板ＳＡに配されている電源線（第１の電源線）ＶｃｃＬと、Ｓドライバ基板ＳＢに配されている電源線（第２の電源線）ＶｃｃＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、Ｓドライバ基板ＳＡに配されている電源線ＶｃｃＬは、電源回路ＰＡからの入力電圧Ｖｃｃが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｓドライバ基板ＳＡに配されている電流制限回路（第１の電流制御回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＳドライバ基板ＳＢに配されている電流制限回路（第２の電流制御回路）１０の出力用の端子部ＶＯＵＴと接続されている。

　また、Ｓドライバ基板ＳＢに配されている電源線ＶｃｃＬは、電源回路ＰＢからの入力電圧Ｖｃｃが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｓドライバ基板ＳＢに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＳドライバ基板ＳＡに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　同様に、Ｓドライバ基板ＳＣに配されている電源線（第１の電源線）ＶｃｃＬと、Ｓドライバ基板ＳＤに配されている電源線（第２の電源線）ＶｃｃＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、Ｓドライバ基板ＳＣに配されている電源線ＶｃｃＬは、電源回路ＰＣからの入力電圧Ｖｃｃが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｓドライバ基板ＳＣに配されている電流制限回路（第１の電流制御回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＳドライバ基板ＳＤに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　また、Ｓドライバ基板ＳＤに配されている電源線ＶｃｃＬは、電源回路ＰＤからの入力電圧Ｖｃｃが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｓドライバ基板ＳＤに配されている電流制限回路（第２の電流制御回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＳドライバ基板ＳＣに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤのそれぞれに配されている電源線ＶｃｃＬは、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれから電圧Ｖｃｃが入力されることで、それぞれ電圧Ｖｃｃに保持されている。

　そして、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤのそれぞれに、ＴＣＯＮ部ＴＡ・ＴＢ・ＴＣ・ＴＤからＳ駆動信号ＳＣＳが入力されると、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤのそれぞれに配されている図示しないソースドライバチップはソース駆動信号ＳＳを生成する。

　そして、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤのそれぞれは、生成したソース駆動信号ＳＳを各ソース配線に出力する。結果、選択されたゲート配線上にある各画素に対して画像データ（データ信号）を供給する。

　すなわち、Ｓドライバ基板ＳＡに配されている電流制限回路１０は、電源線ＶｃｃＬを介して接続されているＳドライバ基板ＳＢへの過電流の出力を防止し、Ｓドライバ基板ＳＢに配されている電流制限回路１０は、電源線ＶｃｃＬを介して接続されているＳドライバ基板ＳＡへの過電流の出力を防止する。

　また、Ｓドライバ基板ＳＣに配されている電流制限回路１０は、電源線ＶｃｃＬを介して接続されているＳドライバ基板ＳＤへの過電流の出力を防止し、Ｓドライバ基板ＳＤに配されている電流制限回路１０は、電源線ＶｃｃＬを介して接続されているＳドライバ基板ＳＣへの過電流の出力を防止する。

　このように、Ｓドライバ基板ＳＡ・ＳＢは、それぞれ、ソース配線Ｓａ・Ｓｂと接続されており、ソース配線Ｓａ・Ｓｂにソース駆動信号ＳＳを出力することで、ソース配線Ｓａ・Ｓｂに信号電圧を出力するソース配線用ドライバ基板である。

　そして、Ｓドライバ基板ＳＡ・ＳＢの電源線ＶｇＬは、互いに接続されているので、Ｓドライバ基板ＳＡの電源線ＶｇＬと、Ｓドライバ基板ＳＢの電源線ＶｇＬとの間に電位差が生じることを防止し、ソース配線Ｓａ・Ｓｂの破損を防止することができる。

　さらに、Ｓドライバ基板ＳＡ・ＳＢの電源線ＶｇＬ間には、電流制限回路１０が配されているので、電源回路ＰＡ・ＰＢの動作不安定による過電流の流入を防止することができる。

　同様に、Ｓドライバ基板ＳＣ・ＳＤは、それぞれ、ソース配線Ｓｃ・Ｓｄと接続されており、ソース配線Ｓｃ・Ｓｄにソース駆動信号ＳＳを出力することで、ソース配線Ｓｃ・Ｓｄに信号電圧を出力するソース配線用ドライバ基板である。

　そして、Ｓドライバ基板ＳＣ・ＳＤの電源線ＶｇＬは、互いに接続されているので、Ｓドライバ基板ＳＣの電源線ＶｇＬと、Ｓドライバ基板ＳＤの電源線ＶｇＬとの間に電位差が生じることを防止し、ソース配線Ｓｃ・Ｓｄの破損を防止することができる。

　さらに、Ｓドライバ基板ＳＣ・ＳＤの電源線ＶｇＬ間には、電流制限回路１０が配されているので、電源回路ＰＣ・ＰＤの動作不安定による過電流の流入を防止することができる。

　Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤは、それぞれ、電源線ＶｃｓＬと、電流制限回路１０とを備えている。また、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤの外側に沿って、図示しないＣＳ幹配線が配されている。

　Ｃｓドライバ基板ＣｓＡ・ＣｓＤは、表示領域Ｄの左辺に沿って配されており、Ｃｓドライバ基板ＣｓＢ・ＣｓＣは表示領域Ｄの右辺に沿って配されている。

　Ｃｓドライバ基板ＣｓＡはＣｓ幹配線を介して表示領域ＤＡ・ＤＢに跨って配されているＣｓ配線の一方の端部と接続されており、Ｃｓドライバ基板ＣｓＢはＣｓ幹配線を介して表示領域ＤＡ・ＤＢに跨って配されているＣｓ配線の他方の端部と接続されている。

　また、Ｃｓドライバ基板ＣｓＤはＣｓ幹配線を介して表示領域ＤＤ・ＤＣに跨って配されているＣｓ配線の一方の端部と接続されており、Ｃｓドライバ基板ＣｓＣはＣｓ幹配線を介して表示領域ＤＤ・ＤＣに跨って配されているＣｓ配線の他方の端部と接続されている。

　Ｃｓドライバ基板ＣｓＡは、Ｃｓ配線Ｃｓａの一方が接続されているＣｓ幹配線と、Ｃｓ配線Ｃｓｂの一方が接続されているＣｓ幹配線とを別位相となるように駆動する。Ｃｓドライバ基板ＣｓＢは、Ｃｓ配線Ｃｓａの他方が接続されているＣｓ幹配線と、Ｃｓ配線Ｃｓｂの他方が接続されているＣｓ幹配線とを別位相となるように駆動する。

　Ｃｓドライバ基板ＣｓＤは、Ｃｓ配線Ｃｓｃの一方が接続されているＣｓ幹配線と、Ｃｓ配線Ｃｓｄの一方が接続されているＣｓ幹配線とを別位相となるように駆動する。Ｃｓドライバ基板ＣｓＣは、Ｃｓ配線Ｃｓｃの他方が接続されているＣｓ幹配線と、Ｃｓ配線Ｃｓｄの他方が接続されているＣｓ幹配線とを別位相となるように駆動する。

　すなわち、１本のＣｓ配線は、その両側に配置された２本のＣＳ幹配線に接続を介してＣｓドライバ基板と接続され、これら２本のＣＳ幹配線を介して１本のＣｓ配線に同一位相の変調（パルス）信号が供給される。こうすれば、Ｃｓ配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。

　例えば、Ｃｓ配線ＣｓａＣｓｂの電位を逆位相となるように制御すると、画素Ｐｂでは、２つの画素電極１７Ｂ・１７ｂのうち画素電極１７ＢがＣｓ配線ＣＳａと容量を形成し、画素電極１７ｂがＣｓ配線ＣＳｂと容量を形成していることから、画素電極１７Ｂ・１７ｂに同一の信号電位を書き込んだ後に、例えば、画素電極１７Ｂの実効電位をセンター電位に近づく方向にシフトさせる一方、画素電極１７ｂの実効電位をセンター電位から離れる方向にシフトさせる（これにより、１画素内に、画素電極１７Ｂに対応する暗領域と画素電極１７ｂに対応する明領域とを形成する）ことができる。

　Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤのそれぞれに配されている電源線ＶｃｓＬは、それぞれに配されている電流制限回路１０と接続されている。

　Ｃｓドライバ基板ＣｓＡに配されている電源線（第１の電源線）ＶｃｓＬと、Ｃｓドライバ基板ＣｓＤに配されている電源線（第２の電源線）ＶｃｓＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、Ｃｓドライバ基板ＣｓＡに配されている電源線ＶｃｓＬは、電源回路ＰＡからの入力電圧Ｖｃｓが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｃｓドライバ基板ＣｓＡに配されている電流制限回路（第１の電流制御回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＣｓドライバ基板ＣｓＤに配されている電流制限回路（第２の電流制御回路）１０の出力用の端子部ＶＯＵＴと接続されている。

　また、Ｃｓドライバ基板ＣｓＤに配されている電源線（第２の電源線）ＶｃｓＬは、電源回路ＰＤからの入力電圧Ｖｃｓが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｃｓドライバ基板ＣｓＤに配されている電流制限回路（第２の電流制御回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＣｓドライバ基板ＣｓＡに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　同様に、Ｃｓドライバ基板ＣｓＢに配されている電源線（第１の電源線）ＶｃｓＬと、Ｃｓドライバ基板ＣｓＣに配されている電源線（第２の電源線）ＶｃｓＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、Ｃｓドライバ基板ＣｓＢに配されている電源線ＶｃｓＬは、電源回路ＰＢからの入力電圧Ｖｃｓが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｃｓドライバ基板ＣｓＢに配されている電流制限回路（第１の電流制御回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＣｓドライバ基板ＣｓＣに配されている電流制限回路（第２の電流制御回路）１０の出力用の端子部ＶＯＵＴと接続されている。

　また、Ｃｓドライバ基板ＣｓＣに配されている電源線ＶｃｓＬは、電源回路ＰＣからの入力電圧Ｖｃｓが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、Ｃｓドライバ基板ＣｓＣに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部はＣｓドライバ基板ＣｓＢに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤのそれぞれに配されている電源線ＶｃｓＬは、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれから電圧Ｖｃｓが入力されることで、それぞれ電圧Ｖｃｓに保持されている。

　そして、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤのそれぞれに、ＴＣＯＮ部ＴＡ・ＴＢ・ＴＣ・ＴＤからＣｓ駆動信号ＣｓＣＳが入力されると、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤから各Ｃｓ配線に出力するためのＣｓ駆動信号ＣｓＳを生成する。

　そして、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤは、それぞれ、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤに配されているＣｓ配線に、Ｃｓ駆動信号ＣｓＳを出力する。これにより、各画素に印加されている電圧が、次の画像書き換えのタイミングまで保持される。

　すなわち、Ｃｓドライバ基板ＣｓＡに配されている電流制限回路１０は、電源線ＶｃｓＬを介して接続されているＣｓドライバ基板ＣｓＤへの過電流の出力を防止し、Ｃｓドライバ基板ＣｓＤに配されている電流制限回路１０は、電源線ＶｃｓＬを介して接続されているＣｓドライバ基板ＣｓＡへの過電流の出力を防止する。

　また、Ｃｓドライバ基板ＣｓＢに配されている電流制限回路１０は、電源線ＶｃｓＬを介して接続されているＣｓドライバ基板ＣｓＣへの過電流の出力を防止し、Ｃｓドライバ基板ＣｓＣに配されている電流制限回路１０は、電源線ＶｃｓＬを介して接続されているＣｓドライバ基板ＣｓＢへの過電流の出力を防止する。

　このように、Ｃｓドライバ基板ＣｓＡはＣｓ配線Ｃｓａ・Ｃｓｂの一方の端部と接続されており、Ｃｓドライバ基板ＣｓＤはＣｓ配線Ｃｓｃ・Ｃｓｄの一方の端部と接続されており、Ｃｓ配線Ｃｓａ・Ｃｓｂ・Ｃｓｃ・ＣｓｄにＣｓ電圧を出力させるための補助容量配線用ドライバ基板である。

　同様に、Ｃｓドライバ基板ＣｓＢはＣｓ配線Ｃｓａ・Ｃｓｂの他方の端部と接続されており、Ｃｓドライバ基板ＣｓＣはＣｓ配線Ｃｓｃ・Ｃｓｄの他方の端部と接続されており、Ｃｓ配線Ｃｓａ・Ｃｓｂ・Ｃｓｃ・ＣｓｄにＣｓ電圧を出力させるための補助容量配線用ドライバ基板である。

　これによると、Ｃｓドライバ基板ＣｓＡ・ＣｓＤの電源線ＶｃｓＬは、互いに接続されているので、複数の表示領域ＤＡ・ＤＤ毎に補助容量配線の電位差が生じたりＣｓ配線の破損を防止することができる。

　また、Ｃｓドライバ基板ＣｓＢ・ＣｓＣの電源線ＶｃｓＬは、互いに接続されているので、複数の表示領域ＤＢ・ＤＣ毎に補助容量配線の電位差が生じたりＣｓ配線の破損を防止することができる。

　また、Ｃｓドライバ基板ＣｓＡ・ＣｓＤの電源線ＶｃｓＬ間には、電流制限回路１０が配されているので、電源回路ＰＡ・ＰＤの動作不安定による過電流の流入を防止することができる。

　同様に、Ｃｓドライバ基板ＣｓＢ・ＣｓＣの電源線ＶｃｓＬ間には、電流制限回路１０が配されているので、電源回路ＰＢ・ＰＣの動作不安定による過電流の流入を防止することができる。

　共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤは、それぞれ、電源線ＶｃｏｍＬと、電流制限回路１０とを備えている。

　共通電極駆動基板ＣＯＭＡと、共通電極駆動基板ＣＯＭＢとは並置されており、共通電極駆動基板ＣＯＭＡは、共通電極と接続されている共通電極接続部４Ａと接続されており、共通電極駆動基板ＣＯＭＢは、共通電極と接続されている共通電極接続部４Ｂと接続されている。

　共通電極駆動基板ＣＯＭＣと、共通電極駆動基板ＣＯＭＤとは並置されており、共通電極駆動基板ＣＯＭＣは、共通電極と接続されている共通電極接続部４Ｃと接続されており、共通電極駆動基板ＣＯＭＤは、共通電極と接続されている共通電極接続部４Ｄと接続されている。

　共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤのそれぞれに配されている電源線ＶｃｏｍＬは、それぞれに配されている電流制限回路１０と接続されている。

　共通電極駆動基板ＣＯＭＡに配されている電源線（第１の電源線）ＶｃｏｍＬと、共通電極駆動基板ＣＯＭＢに配されている電源線（第２の電源線）ＶｃｏｍＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、共通電極駆動基板ＣＯＭＡに配されている電源線ＶｃｏｍＬは、電源回路ＰＡからの入力電圧Ｖｃｏｍが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、共通電極駆動基板ＣＯＭＡに配されている電流制限回路（第１の電流制限回路）１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部は共通電極駆動基板ＣＯＭＢに配されている電流制限回路（第２の電流制限回路）１０の出力用の端子部ＶＯＵＴと接続されている。

　また、共通電極駆動基板ＣＯＭＢに配されている電源線ＶｃｏｍＬは、電源回路ＰＢからの入力電圧Ｖｃｏｍが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、共通電極駆動基板ＣＯＭＢに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部は共通電極駆動基板ＣＯＭＡに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　同様に、共通電極駆動基板ＣＯＭＣに配されている電源線（第１の電源線）ＶｃｏｍＬと、共通電極駆動基板ＣＯＭＤに配されている電源線（第２の電源線）ＶｃｏｍＬとは、互いに並列に配されている電流制限回路１０を介して接続されている。

　すなわち、共通電極駆動基板ＣＯＭＣに配されている電源線ＶｃｏｍＬは、電源回路ＰＣからの入力電圧Ｖｃｏｍが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、共通電極駆動基板ＣＯＭＣに配されている（第１の電流制限回路）電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部は共通電極駆動基板ＣＯＭＤに配されている電流制限回路（第２の電流制限回路）１０の出力用の端子部ＶＯＵＴと接続されている。

　また、共通電極駆動基板ＣＯＭＤに配されている電源線ＶｃｏｍＬは、電源回路ＰＤからの入力電圧Ｖｃｏｍが入力される入力端部とは異なる側の端部は分岐している。そして、分岐している一方の端部は、共通電極駆動基板ＣＯＭＤに配されている電流制限回路１０の入力用の端子部ＶＩＮと接続されており、分岐している他方の端部は共通電極駆動基板ＣＯＭＣに配されている電流制限回路１０の出力用の端子部ＶＯＵＴと接続されている。

　共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤのそれぞれに配されている電源線ＶｃｏｍＬは、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれから電圧Ｖｃｏｍが入力されることで、それぞれ電圧Ｖｃｏｍに保持されている。

　共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤのそれぞれに、ＴＣＯＮ部ＴＡ・ＴＢ・ＴＣ・ＴＤから電圧Ｖｃｏｍが入力されると、共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤは、共通電極に出力すべき電圧Ｖｃｏｍを示す共通電極信号ＣＯＭＳを生成する。

　共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤのそれぞれは、生成した共通電極信号ＣＯＭＳを、各共通電極接続部４Ａ・４Ｂ・４Ｃ・４Ｄに出力する。これにより、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれ内の共通電極のそれぞれに、共通電圧Ｖｃｏｍが印加される。

　すなわち、共通電極駆動基板ＣＯＭＡに配されている電流制限回路１０は、電源線ＶｃｏｍＬを介して接続されている共通電極駆動基板ＣＯＭＢへの過電流の出力を防止し、共通電極駆動基板ＣＯＭＢに配されている電流制限回路１０は、電源線ＶｃｏｍＬを介して接続されている共通電極駆動基板ＣＯＭＡへの過電流の出力を防止する。

　また、共通電極駆動基板ＣＯＭＣに配されている電流制限回路１０は、電源線ＶｃｏｍＬを介して接続されている共通電極駆動基板ＣＯＭＤへの過電流の出力を防止し、共通電極駆動基板ＣＯＭＤに配されている電流制限回路１０は、電源線ＶｃｏｍＬを介して接続されている共通電極駆動基板ＣＯＭＣへの過電流の出力を防止する。

　このように、共通電極駆動基板ＣＯＭＡ・ＣＯＭＢのそれぞれは、共通電極と接続されている各共通電極接続部４Ａ・４Ｂと接続されており、当該共通電極に上記共通電圧を出力させる共通電極用ドライバ基板である。また、共通電極駆動基板ＣＯＭＣ・ＣＯＭＤのそれぞれは、共通電極と接続されている各共通電極接続部４Ｃ・４Ｄと接続されており、当該共通電極に上記共通電圧を出力させる共通電極用ドライバ基板である。

　そして、共通電極接続部４Ａ・４Ｂの電源線ＶｃｏｍＬは、互いに接続されているので、表示領域ＤＡ・ＤＢ毎に共通電極の電位差が生じることを防止し、共通電極の破損を防止することができる。

　同様に、共通電極接続部４Ｃ・４Ｄの電源線ＶｃｏｍＬは、互いに接続されているので、表示領域ＤＣ・ＤＤ毎に共通電極の電位差が生じることを防止し、共通電極の破損を防止することができる。

　さらに、共通電極接続部４Ａ・４Ｂの電源線ＶｃｏｍＬ間には、電流制限回路１０が配されているので、電源回路ＰＡ・ＰＢの動作不安定による過電流の流入を防止することができる。

　同様に、共通電極接続部４Ｃ・４Ｄの電源線ＶｃｏｍＬ間には、電流制限回路１０が配されているので、電源回路ＰＣ・ＰＤの動作不安定による過電流の流入を防止することができる。

　また液晶表示装置１は、図示しないバックライトを備えていてもよい。バックライトコントローラは、ピクセルマッピング回路から出力された映像信号を受けてバックライト制御信号をバックライトドライバに出力し、バックライトドライバによってバックライトが駆動される。なお、バックライトは、複数に分割され、それぞれが、映像信号に応じて個別に輝度調整される（アクティブバックライト）。

　電源コントローラ（不図示）は、４つの電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤそれぞれに接続される商用電源の供給電力レベルを監視しており、何らかの理由で１つまたは複数の商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトへの電源ライン（例えば、Ｒ・Ｂ・Ｇ用の３系統）と駆動基板ＣＡ～ＣＤへの電源ライン（例えば、１系統）とを１つまたは複数の正常な商用電源に繋ぎかえるとともに、バックライトコントローラに異常発生信号を出力する。この異常発生信号を受けたバックライトコントローラは、バックライトの輝度の上限を下げるような制御信号をバックライトドライバに出力する。これにより、予期せぬ商用電源の異常に起因する駆動基板ＣＡ～ＣＤの破損等を回避することができる。

　なお、液晶表示装置の省電力化等によって４つの電源回路が必要でなくなり、商用電源に接続される電源回路が１つのみ設けられる構成が可能となった場合には、電源コントローラは、この１つの商用電源の供給電力レベルを監視し、何らかの理由でこの商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトコントローラに異常発生信号を出力する（この異常発生信号を受けたバックライトコントローラは、バックライトの輝度の上限を下げるような制御信号をバックライトドライバに出力する）ようにすることも可能である。

　（液晶表示装置１の主な作用効果）
　上述したように、液晶表示装置１は、複数に分割されていない一つの液晶パネルＬＣＰを備えている。そして、液晶パネルＬＣＰは、高精細であり、かつ大画面である画像表示用の表示領域Ｄを備えている。一例として、表示領域Ｄは、４Ｋ８Ｋの画像表示が可能で高精細の表示領域である。

　このように、表示領域Ｄは、高精細なので、液晶表示装置１は、表示領域Ｄを、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤの４つの分割領域毎に個別に駆動制御することで、表示領域Ｄの全体に一つの画像を表示する。

　このように、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤは、個別に駆動制御がなされる表示領域であり、液晶表示装置１は、各表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれを駆動するために、各表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれと接続されている各ドライバ基板を備えている。

　すなわち、液晶表示装置１は、表示領域ＤＡの駆動制御用のドライバ基板である駆動基板ＣＡ・共通電極駆動基板ＣＯＭＡ・Ｇドライバ基板ＧＡ・Ｃｓドライバ基板ＣｓＡ・Ｓドライバ基板ＳＡと、表示領域ＤＢの駆動制御用のドライバ基板である駆動基板ＣＢ・共通電極駆動基板ＣＯＭＢ・Ｇドライバ基板ＧＢ・Ｃｓドライバ基板ＣｓＢ・Ｓドライバ基板ＳＢと、表示領域ＤＣの駆動制御用のドライバ基板である駆動基板ＣＣ・共通電極駆動基板ＣＯＭＣ・Ｇドライバ基板ＧＣ・Ｃｓドライバ基板ＣｓＣ・Ｓドライバ基板ＳＣと、表示領域ＤＤの駆動制御用のドライバ基板である駆動基板ＣＤ・共通電極駆動基板ＣＯＭＤ・Ｇドライバ基板ＧＤ・Ｃｓドライバ基板ＣｓＤ・Ｓドライバ基板ＳＤとを備えている。

　このように、表示領域Ｄは、上記複数のドライバ基板のそれぞれにより駆動制御がなされる表示領域ＤＡ～ＤＤからなるので、高解像度の画像を高速で表示が可能である。

　そして、液晶表示装置１は、各表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれ駆動用のドライバ基板のそれぞれに電源電圧を供給するための複数の電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤを備えている。本実施の形態では、分割された表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれ毎に接続されており、当該接続されているドライバ基板に電源電圧を供給する複数の電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤを備えている。

　すなわち、液晶表示装置１は、駆動基板ＣＡ・共通電極駆動基板ＣＯＭＡ・Ｇドライバ基板ＧＡ・Ｃｓドライバ基板ＣｓＡ・Ｓドライバ基板ＳＡに電源電圧を供給するための電源回路ＰＡと、表示領域ＤＢの駆動制御用の駆動基板ＣＢ・共通電極駆動基板ＣＯＭＢ・Ｇドライバ基板ＧＢ・Ｃｓドライバ基板ＣｓＢ・Ｓドライバ基板ＳＢに電源電圧を供給するための電源回路ＰＢと、駆動基板ＣＣ・共通電極駆動基板ＣＯＭＣ・Ｇドライバ基板ＧＣ・Ｃｓドライバ基板ＣｓＣ・Ｓドライバ基板ＳＣに電源電圧を供給するための電源回路ＰＣと、駆動基板ＣＤ・共通電極駆動基板ＣＯＭＤ・Ｇドライバ基板ＧＤ・Ｃｓドライバ基板ＣｓＤ・Ｓドライバ基板ＳＤに電源電圧を供給するための電源回路ＰＤとを備えている。

　このように、液晶表示装置１では、一つの大型の電源回路から、各ドライバ基板に電源電圧を供給するのではなく、表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤのそれぞれと接続された駆動用のドライバ基板のそれぞれに電源電圧を供給するための複数の電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤを備えている。本実施の形態では、液晶表示装置１は、各表示領域ＤＡ・ＤＢ・ＤＣ・ＤＤ毎に、対応する電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤを備えている。

　このため、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれのサイズを小さくすることができるので、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれを、駆動基板ＣＡ・ＣＢ・ＣＣ・ＣＤのそれぞれに搭載することができる。

　これにより、大型の電源回路を搭載する場合のように、当該電源回路を搭載するための基板を新たに設ける必要がなく、コスト増大を防止することができる。

　また、液晶表示装置１では、複数の電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのサイズを小さく抑えることができるので、表示領域Ｄが４Ｋ８Ｋのように高精細であっても、例えば、４Ｋ２Ｋ等、相対的に容量が小さい表示領域に用いられていたサイズの電源回路での設計手法を用いることができる。このため、液晶表示装置１では、表示領域Ｄが４Ｋ８Ｋのように高精細であっても、電源回路の設計が容易であり、簡略化することができるという利点も有している。

　また、液晶表示装置１では、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤのそれぞれから電源電圧が入力される各ドライバ基板は、互いに隣接しているドライバ基板の電源線ＶｇＬ・ＶｃｃＬ・ＶｃｓＬ・ＶｃｏｍＬ間は、互いに並列に配されている電流制限回路１０を介して接続されている。

　このため、各ドライバ基板間に電圧調停用の接続をさせることで、各ドライバ基板の電源線ＶｇＬ・ＶｃｃＬ・ＶｃｓＬ・ＶｃｏｍＬ間に電位差が生じることを防止することができる。これにより、液晶表示装置１を安定駆動させ、画像の表示品位低下を防止することができる。

　しかし、複数の電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤを有すると、各電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤ間の同期（電圧の出力や停止のタイミング）調整は、通常行うことはできず、非常に困難である。

　特に、共通電極や、Ｃｓ配線、ゲート配線は、パネル全体で繋がっており、これらと接続されているドライバ基板の電源線に電位差が発生することを防止するために、複数のドライバ基板の電源線間を接続しておくことが好ましい。

　しかし、電流制限回路１０を設けず、各ドライバ基板間を接続した場合、例えば、液晶表示装置１の起動時やリセット時などで、電源回路ＰＡ・ＰＢ・ＰＣ・ＰＤそれぞれの起動時間が異なった場合、互いに接続されているドライバ基板間に巨大な電位差が発生し、これにより過電流が流れることで、画像の表示品位が悪くなったり、回路部品が損傷する場合がある。

　そこで、液晶表示装置１では、互いに隣接しているドライバ基板の電源線ＶｇＬ・ＶｃｃＬ・ＶｃｓＬ・ＶｃｏｍＬ間は、過電流の流出防止用の電流制限回路１０を介して接続されている。

　これにより、電源回路ＰＡ・ＰＢ・ＰＣ・Ｐの電圧の出力や停止のタイミングが異なったとしても、電流制限回路１０が過電流の流出を防止するので、互いに接続されているドライバ基板間に電位差が生じることを防止し、表示品位の低下や、回路の破損を防止することができる。

　また、電流制限回路１０は、例えばＧドライバ基板ＧＡ・ＧＤのように、互いに異なるドライバ基板のそれぞれに配されており、Ｇドライバ基板ＧＡ・ＧＤのそれぞれに配されている電流制限回路１０は、互いに並列に配されている。

　このため、Ｇドライバ基板ＧＡ・ＧＤに配されている電源線ＶｇＬのうち、どちらの電位が高くなった場合でも、他方の電源線ＶｇＬへの過電流の流出を防止することができ、確実に過電流の流出入を防止することができる。

　また、電流制限回路１０に過電流が流れたとき、互いに並列に配されている電流制限回路１０のうち高電位側の電流制限回路の電流の流れを遮断するようにする。これにより、過電流の流出を防止することができる。

　（電流制限回路１０の構成）
　次に、図２を用いて、電流制限回路１０の具体的な構成について説明する。

　図２は、電流制限回路１０の構成を表す回路図である。

　なお、各ドライバ基板（Ｇドライバ基板ＧＡ・ＧＢ・ＧＣ・ＧＤ、Ｓドライバ基板ＳＡ・ＳＢ・ＳＣ・ＳＤ、Ｃｓドライバ基板ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤ、共通電極駆動基板ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤ）のそれぞれに配されている電流制限回路１０の回路構成は同じである。

　このため、本実施の形態では、一例として、Ｇドライバ基板ＧＡ・ＧＤに配されている電流制限回路１０について説明する。

　図２に示すように、Ｇドライバ基板ＧＡ（Ｇドライバ基板ＧＤ）の電流制限回路１０は、複数のＮＰＮ型のトランジスタＴｒ１・Ｔｒ２と、複数の抵抗Ｒ１・Ｒ２・Ｒ３・Ｒ４とを備えている。

　トランジスタＴｒ１のコレクタＣ１は、端子部ＶＩＮに接続されており、この端子部ＶＩＮは電源線ＶｇＬを介して電源回路ＰＡ（電源回路ＰＤ）と接続されている。トランジスタＴｒ１のエミッタＥ１は、抵抗Ｒ２・Ｒ４と直列に接続されており、抵抗Ｒ４は、出力用の端子部ＶＯＵＴと接続されている。この端子部ＶＯＵＴはＧドライバ基板ＧＡ（Ｇドライバ基板ＧＤ）の端子部ＶＩＮ・電源回路ＰＤ間（端子部ＶＩＮ・電源回路ＰＡ間）の電源線ＶｇＬと接続されている。

　トランジスタＴｒ１のベースＢ１には抵抗Ｒ１が接続されており、当該抵抗Ｒ１を介して端子部ＴＩＮと接続されている。この端子部ＴＩＮは電源回路ＰＡ（電源回路ＰＤ）と接続されており、電源回路ＰＡ（電源回路ＰＤ）から端子部ＴＩＮを介してトランジスタＴｒ１のベースＢ１にトランジスタＴｒ１駆動用の電圧が印加される。

　トランジスタＴｒ２のコレクタＣ２は、抵抗Ｒ１・トランジスタＴｒ１のベースＢ１間に接続されている。トランジスタＴｒ２のエミッタＥ２は抵抗Ｒ３・Ｒ４間に接続されている。トランジスタＴｒ２のベースＢ２は抵抗Ｒ２と接続されており、当該抵抗Ｒ２を介して、トランジスタＴｒ１のエミッタＥ１・抵抗Ｒ３間に接続されている。

　電流制限回路１０では、抵抗Ｒ３が電流検出抵抗となる。そして、端子部ＶＩＮ・トランジスタＴｒ１・抵抗Ｒ３・抵抗Ｒ４・端子部ＶＯＵＴが、他方のドライバ基板の電源線ＶｇＬと接続されている接続ライン（接続部）である。また、抵抗Ｒ２・トランジスタＴｒ２・抵抗Ｒ１・端子部ＴＩＮが、上記接続部に過電流が流れたとき、当該接続部に流れる電流を引き抜き、電流を制限する電流制限ライン（電流制限部）である。

　例えば、電源回路ＰＤより、電源回路ＰＡの立ち上がりの方が速く、電流制限回路１０を介して接続されているＧドライバ基板ＧＤの電源線ＶｇＬより、Ｇドライバ基板ＧＡの電源線ＶｇＬの方が電位が高くなったとする。

　入力端子部ＶＩＮから抵抗Ｒ３を通り、出力用の端子部ＶＯＵＴへ過電流が流れる。このＲ３に過電流が流れることで発生する電圧がトランジスタＴｒ２のベースＢ２電圧を超えると、トランジスタＴｒ２がＯＮ（オン）となり、トランジスタＴｒ１のベースＢ１へ入力する電流が減少する（電流制限状態）。これにより、トランジスタＴｒ１のコレクタＣ１・エミッタＥ１間の電流を制限することができる。すなわち、端子部ＶＯＵＴから出力する電流を制限することができる。

　図３は、定電流電圧垂下型の電流電圧特性を表すグラフである。電流制限回路１０は、定電流電圧垂下型と称することができる。

　図３に示すように、電流制限回路１０によると、抵抗Ｒ３を流れる電流Ｉｉｎが一定値を超えた過電流Ｉｓｃとなると、過電流Ｉｓｃは定電流状態となり抵抗Ｒ３の電圧Ｖｏが直線的に降下する。

　これにより、端子部ＶＯＵＴからの出力電流を制限することができる。

　電流制限回路１０によると、単純な構成で電流制限回路を構成することができるので、容易に液晶表示装置１を実現することができるばかりでなく、耐電圧、耐電流に優れた回路を構成するための部品の選定も比較的容易である。

　しかし、電流制限回路１０に流れる電流と、目的の接続配線とを一体化するために、配線（すなわち、電源線ＶｇＬ）を２重にすることが難しく、また、電流制限回路１０自身による電圧降下も考慮する必要がある。このため、Ｇドライバ基板ＧＡ・ＧＤ間で予め電位差を持った設定をしたり、上流側の電源回路（すなわち電源回路ＰＡ）の電源が立ち上がったあと、必ずもう一方の下流側の電源回路（すなわち電源回路ＰＤ）を立ち上げるようなシーケンス制御を別途設ける必要がある場合がある。

　（電流制限回路１０の第１の変形例）
　次に、図４、５を用いて、電流制限回路１０の第１の変形例について説明する。

　図４は、電流制限回路１０の第１の変形例である電流制限回路１１を表す図である。

　液晶表示装置１は、電流制限回路１０に換えて、図４に示す電流制限回路１１を備えていてもよい。

　電流制限回路１１は、電流制限回路１０に抵抗Ｒ５を加えた構成である。抵抗Ｒ５の一方の端部はトランジスタＴｒ２のベースＢ２と抵抗Ｒ２との間に接続されており、他方の端部は接地されている。

　電流制限回路１１では、端子部ＶＩＮ・トランジスタＴｒ１・抵抗Ｒ３・抵抗Ｒ４・端子部ＶＯＵＴが、他方のドライバ基板の電源線ＶｇＬと接続されている接続ラインである。また、抵抗Ｒ２・抵抗Ｒ５・トランジスタＴｒ２・抵抗Ｒ１・端子部ＴＩＮが、上記接続部に過電流が流れたとき、当該接続部に流れる電流を引き抜き、電流を制限する電流制限ラインである。電流制限回路１１では、電流制限ラインが接地されている。

　上述した電流制限回路１０では、端子部ＶＯＵＴからの出力電流を制限しているとき、最大電流が電流制限回路１０に流れるため、節電の観点から好ましくない。さらに、本発明の液晶表示装置１が想定する事故に対し、電流を遮断しない場合、想定外の電流が流れ、危険な場合がある。

　一方、電流制限回路１１によると、抵抗Ｒ３で過電流を検知し、トランジスタＴｒ２がＯＮした際、トランジスタＴｒ２のエミッタＥ２から出力される電流の流れを抑えることができる。

　図５は、電流減少型の電流電圧特性を表すグラフである。電流制限回路１１は、電流減少型の電流制限回路と称することができる。

　図５に示すように、電流制限回路１１によると、抵抗Ｒ３に過電流Ｉｓｃが流れ、電流制限状態となり、電圧Ｖｏが低下すると、電圧Ｖｏの低下に応じて、電流制限値が下がる。これにより抵抗Ｒ３を流れる電流を絞ることができる。

　このため、過電流である電流値Ｉｓｃに達すると、図５の点ＡからＢ１又はＢ２へと急速に移行し、抵抗Ｒ３での電圧降下が無くなる。つまり、過電流が発生すると電流制限回路１１は即シャットダウン状態となる。このため、電流の出力がなく、安全性が高い保護回路を構成することができる。

　（電流制限回路１０の第２の変形例）
　次に、図６を用いて、電流制限回路１０の第２の変形例について説明する。

　図６は、電流制限回路１０の第２の変形例である電流制限回路１２の構成を表す図である。

　液晶表示装置１は、電流制限回路１０・１１に換えて、図６に示す電流制限回路１２を備えていてもよい。

　電流制限回路１２は、入力用の端子部ＶＩＮとして、端子部ＶＩＮ１・ＶＩＮ２・ＶＩＮ３を備えている。

　Ｇドライバ基板ＧＡ（Ｇドライバ基板ＧＤ）の電流制限回路１２は、ＰＮＰ型のトランジスタＴｒ３と、抵抗Ｒ６・Ｒ７と、オペアンプＯＰとを備えている。

　トランジスタＴｒ３のエミッタＥ３は、抵抗Ｒ６と接続されており、この抵抗Ｒ６を介して入力端子部ＶＩＮ３に接続されている。入力端子部ＶＩＮ３は電源線ＶｇＬと接続されており、電源線ＶｇＬを介して電源回路ＰＡ（電源回路ＰＤ）と接続されている。

　トランジスタＴｒ３のベースＢ３には抵抗Ｒ７が接続されており、当該抵抗Ｒ７を介してオペアンプＯＰの出力部と接続されている。

　トランジスタＴｒ３のコレクタＣ３は、出力用の端子部ＶＯＵＴと接続されている。

　オペアンプＯＰは、負極（－）の入力端子は、トランジスタＴｒ３のエミッタ・抵抗Ｒ６間に接続されている。オペアンプＯＰの正極（＋）の入力端子は、入力用の端子部ＶＩＮ１と接続されている。入力端子部ＶＩＮ１は電源線ＶｇＬと接続されており、電源線ＶｇＬを介して電源回路ＰＡ（電源回路ＰＤ）と接続されている。

　また、オペアンプＯＰは、入力用の端子部ＶＩＮ２とも接続されている。入力端子部ＶＩＮ２は電源線ＶｇＬと接続されており、電源線ＶｇＬを介して電源回路ＰＡ（電源回路ＰＤ）と接続されている。

　電流制限回路１２では、端子部ＶＩＮ３・抵抗Ｒ６・トランジスタＴｒ３・端子部ＶＯＵＴが他方のドライバ基板の電源ＶｇＬと接続されている接続ラインである。端子部ＶＩＮ１・ＶＩＮ２・オペアンプＯＰ・抵抗Ｒ７が、上記接続ラインに過電流が流れたとき、当該接続ラインに流れる電流を引き抜き、電流を制限する電流制限ラインである。電流制限回路１２では、電流制限ラインは、接続ラインの出力用の端子部ＶＯＵＴとは異なる出力端子部ＶＯＵＴ２と接続されている。このため電流制限ラインは、接続ラインと独立して駆動させることができるので、安全な回路構成を得ることができる。

　この電流制限回路１２のように、電流制限回路１０・１１とは逆順のトランジスタＴｒ３を用いて電流制限回路を構成することもできる。

　電流制限回路１２によると、制限電圧を、供給電圧を基準に構成することができ、電流制限回路１２の両端にある電源回路ＰＡ・ＰＤの電圧差を直接設定値とすることができる。

　（電流制限回路１０の第３の変形例）
　次に、図７を用いて、電流制限回路１０の第３の変形例について説明する。

　図７は、電流制限回路１０の第３の変形例である電流制限回路１３の構成を表す図である。

　液晶表示装置１は、電流制限回路１０・１１・１２に換えて、図７に示す電流制限回路１３を備えていてもよい。電流制限回路１３は、所謂カレントミラー回路である。

　Ｇドライバ基板ＧＡ（Ｇドライバ基板ＧＤ）の電流制限回路１３は、ＰＮＰ型のトランジスタＴｒ４・Ｔｒ５と、抵抗Ｒ８・Ｒ９とを備えている。トランジスタＴｒ４と、トランジスタＴｒ５とは並列に配されている。

　トランジスタＴｒ４のエミッタＥ４は、抵抗Ｒ８と接続されており、抵抗Ｒ８を介して入力用の端子部ＶＩＮと接続されている。端子部ＶＩＮは電源線ＶｇＬと接続されており、この電源線ＶｇＬを介して電源回路ＰＡ（電源回路ＰＤ）と接続されている。トランジスタＴｒ４のコレクタＣ４は出力用の端子部ＶＯＵＴとは異なる出力用の端子部ＶＯＵＴ２と接続されている。トランジスタＴｒ４のベースＢ４はトランジスタＴｒ５のベースＢ５と接続されている。トランジスタＴｒ４のコレクタＣ４・ベースＢ４は、トランジスタＴｒ４外で短絡されている。

　トランジスタＴｒ５のエミッタＥ５は、抵抗Ｒ９と接続されており、抵抗Ｒ９を介して入力用の端子部ＶＩＮと接続されている。トランジスタＴｒ５のコレクタＣ５は出力用の端子部ＶＯＵＴと接続されている。

　電流制限回路１３では、端子部ＶＩＮ・抵抗Ｒ９・トランジスタＴｒ５・端子部ＶＯＵＴが、他方のドライバ基板の電源ＶｇＬと接続されている接続ラインである。抵抗Ｒ８・トランジスタＴｒ４・端子部ＶＯＵＴ２が、上記接続ラインに過電流が流れたとき、当該接続ラインに流れる電流を引き抜き、電流を制限する電流制限ラインである。電流制限回路１３では、接続ラインと、電流制限ラインとは、カレントミラー回路の構成となっている。電流制限ラインは、接続ラインの出力用の端子部ＶＯＵＴとは異なる出力端子部ＶＯＵＴ２と接続されているので、電流制限ラインと、接続ラインと独立して駆動させることができ、安全な回路構成を得ることができる。

　また、電流制限回路１３によると、電流制限ラインに流れる電流と、接続ラインに流れる電流とを分離することが可能となる。このため、接続ラインを２重化する場合と比べて、安全な回路構成を実現することができる。また、電流制限回路１３による電圧降下を考慮する必要が減り、より正確な比較と電流制御が可能となる。

　（電流制限回路１０の第４の変形例）
　次に、図８を用いて、電流制限回路１０の第４の変形例について説明する。

　図８は、電流制限回路１０の第４の変形例である電流制限回路１４を表す図である。

　液晶表示装置１は、電流制限回路１０・１１・１２・１３に換えて、図８に示す電流制限回路１４を備えていてもよい。電流制限回路１４は、電流制限回路１３の電流制限ラインに、トランジスタＴｒ６と、オペアンプＯＰ２と、抵抗Ｒ１０とを加えた構成である。

　トランジスタＴｒ５のエミッタＥ５は入力用の端子部ＶＩＮ１と接続されており、端子部ＶＩＮ１を介して電源線ＶｇＬと接続されている。また、トランジスタＴｒ４のエミッタＥ４は入力用の端子部ＶＩＮ２と接続されており、端子部ＶＩＮ２を介して電源線ＶｇＬと接続されている。

　トランジスタＴｒ６は、ＮＰＮ型のトランジスタである。トランジスタＴｒ６のコレクタＣ６はトランジスタＴｒ４のコレクタＣ４と接続されている。トランジスタＴｒ６のエミッタＥ６は抵抗Ｒ１０と接続されており、抵抗Ｒ１０を介して、端子部ＶＯＵＴとは異なる出力用の端子部ＶＯＵＴ２と接続されている。トランジスタＴｒ６のベースＢ６はオペアンプＯＰ２の出力部と接続されている。

　オペアンプＯＰ２は、負極（－）の入力端子は、トランジスタＴｒ６のエミッタＥ６・抵抗Ｒ１０間に接続されている。オペアンプＯＰの正極（＋）の入力端子は、電源回路ＰＡ（電源回路ＰＤ）と接続されている。

　電流制限回路１４では、端子部ＶＩＮ１・トランジスタＴｒ５・端子部ＶＯＵＴが、他方のドライバ基板の電源ＶｇＬと接続されている接続ラインである。端子部ＶＩＮ２・トランジスタＴｒ４・トランジスタＴｒ６・オペアンプＯＰ２が、上記接続ラインに過電流が流れたとき、当該接続ラインに流れる電流を引き抜き、電流を制限する電流制限ラインである。電流制限回路１４では、接続ラインと、電流制限ラインとは、カレントミラー回路の構成となっている。電流制限ラインは、接続ラインの出力用の端子部ＶＯＵＴとは異なる出力端子部ＶＯＵＴ２と接続されているので、電流制限ラインと、接続ラインと独立して駆動させることができ、安全な回路構成を得ることができる。

　また、電流制限回路１４によると、電流制限ラインを、完全に接続ラインから分離し、２重化した一方の電流を制御することができる。これにより、電流制限回路１４は、電圧モニターとして独立して動作可能となるので、接続ラインを２重化すると共に、電位差をモニターし、より危険な電流が流れる方（Ｇドライバ基板ＧＡからＧドライバ基板ＧＤの方向、又はＧドライバ基板ＧＤ側からＧドライバ基板ＧＡの方向）を遮断するように、相手方からの電源を遮断することもできる。

　更に詳しくは図８における電流遮断回路１４において電源回路ＰＡ側の端子部ＶＯＵＴ２を電源回路ＰＤに、電源回路ＰＤ側の端子部ＶＯＵＴ２を電源回路ＰＡに接続すると、遮断回路のオペアンプＯＰ２を含む電圧検出部が、電源回路ＰＡと電源回路ＰＤの電圧差に応じて、トランジスタＴｒ６を制御するものとなる。もちろん、電源回路ＰＡ・ＰＤのいずれかが０Ｖであっても、この部分は壊れない。その結果、電源回路ＰＡと電源回路ＰＤとを比較して、より高電圧側である電流パスを選択的に遮断することが出来る。

　このため、より安全な回路構成を実現することができる。

　以上のように、本発明の表示装置は、第１及び第２の電源回路と、当該第１の電源回路と接続されている第１の電源線及び上記第２の電源回路と接続されている第２の電源線と、表示パネル駆動用の第１及び第２ドライバ基板とを備え、上記第１の電源線は上記第１のドライバ基板に接続されており、上記第２の電源線は上記第２のドライバ基板に接続されており、上記第１及び第２の電源線は、過電流の流出を制御する電流制限回路を介して接続されていることを特徴とする。

　また、上記第第１の電源線は上記第１のドライバ基板に配されており、上記第２の電源線は上記第２のドライバ基板に配されている構成としてもよい。

　また、上記表示パネルは、共通電極を備え、上記第１及び第２の電源線は、上記共通電極と接続されていることが好ましい。

　上記構成によると、上記第１及び第２の電源線は、互いに接続されているので、上記共通電極内に電位差が生じることを防止し、共通電極の破損を防止することができる。さらに、上記第１及び第２の電源線間には、上記電流制限回路が配されているので、上記第１及び第２の電源回路の動作不安定による過電流の流入を防止することができる。

　上記表示パネルは、補助容量配線を備え、上記第１及び第２の電源線は、上記補助容量配線と接続されていてもよい。

　上記構成によると、上記第１及び第２の電源線は、互いに接続されているので、上記補助容量配線に電位差が生じることを防止し、補助容量配線の破損を防止することができる。さらに、上記第１及び第２の電源線間には、上記電流制限回路が配されているので、上記第１及び第２の電源回路の動作不安定による過電流の流入を防止することができる。

　また、上記表示パネルは、ゲート配線を備え、上記第１及び第２の電源線は、上記ゲート配線と接続されていてもよい。

　上記構成によると、上記第１及び第２の電源線は、互いに接続されているので、上記ゲート配線に電位差が生じることを防止し、ゲート配線の破損を防止することができる。さらに、上記第１及び第２の電源線間には、上記電流制限回路が配されているので、上記第１及び第２の電源回路の動作不安定による過電流の流入を防止することができる。

　また、上記電流制限回路は、上記第１のドライバ基板に配されている第１の電流制限回路と、上記第２のドライバ基板に配されている第２の電流制限回路とを備え、上記第１及び第２の電流制限回路は並列に配されていることが好ましい。

　上記構成によると、上記第１及び第２の電源線のうち、どちらの電位が高くなった場合でも、他方の電源線への過電流の流出を防止することができ、確実に過電流の流出入を防止することができる。

　また、上記第１の電流制限回路は、上記第２の電源線と接続されている接続部と、当該接続部に流れる過電流を引き抜く電流制限部を備え、上記第２の電流制限回路は、上記第１の電源線と接続されている接続部と、当該接続部に流れる過電流を引き抜く電流制限部を備えていることが好ましい。

　上記構成によると、上記電流制限部は、上記接続部と独立して駆動させることができるので、安全な回路構成を得ることができる。

　また、上記第１及び第２の電流制限回路に過電流が流れたとき、上記第１及び第２の電流制限回路のうち高電位側の電流制限回路の電流の流れが遮断されることが好ましい。これにより、過電流の流出を防止することができる。

　また、上記表示パネルは、画像表示用の表示領域を備え、上記表示領域は、垂直方向に２分割された分割領域からなることが好ましい。または、上記表示パネルは、画像表示用の表示領域を備え、上記表示領域は、垂直方向に２分割され、水平方向に２分割された４つの分割領域からなっていてもよい。これにより、一つの画像を、複数の表示領域により表示することができる。

　また、上記複数の表示領域は、一つの液晶パネルに配されていることが好ましい。これにより、表示パネル毎の特性バラツキを防止することができ、画像の表示品位劣化を防止することができる。

　また、上記第１及び第２のドライバ基板は、上記４つの分割領域のうち、２つの分割領域のそれぞれと接続されており、さらに、残りの２つの分割領域のそれぞれと接続されている第３及び第４のドライバ基板を備えていることが好ましい。これにより、上記４つの表示領域のそれぞれを個別に駆動制御することができる。

　また、上記第１の電源回路は、上記第１～第４のドライバ基板のうち、２つとそれぞれ接続されており、上記第２の電源回路は、上記第１～第４のドライバ基板のうち、残りの２つのそれぞれと接続されていることが好ましい。このように、少なくとも２つの電源回路を有することで、電源回路を小型化することができ、電源回路の設計を容易にすることができる。

　また、上記第１の電源回路は上記第１のドライバ基板と接続されており、上記第２の電源回路は上記第２のドライバ基板と接続されており、さらに、上記第３のドライバ基板と接続されている第３の電源回路と、第４のドライバ基板と接続されている第４の電源回路とを備えていることが好ましい。これにより、さらに電源回路の小型化を行うことができる。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

　本発明は、高精細な表示装置に利用することができる。

１　液晶表示装置（表示装置）
４Ａ・４Ｂ・４Ｃ・４Ｄ　共通電極接続部
１０・１１・１２・１３　電流制限回路
ＣＡ・ＣＢ・ＣＣ・ＣＤ　駆動基板
ＣＯＭＡ・ＣＯＭＢ・ＣＯＭＣ・ＣＯＭＤ　共通電極駆動基板（ドライバ基板）
ＣＯＭＳ　共通電極信号
ＣＳａ　Ｃｓ配線
ＣＳａ・ＣＳｂ・ＣＳｃ・ＣＳｄ　Ｃｓ配線
ＣｓＡ・ＣｓＢ・ＣｓＣ・ＣｓＤ　Ｃｓドライバ基板（ドライバ基板）
ＣｓＳ　Ｃｓ駆動信号
Ｄ　表示領域
ＤＡ・ＤＢ・ＤＣ・ＤＤ　表示領域
ＧＡ・ＧＢ・ＧＣ・ＧＤ　Ｇドライバ基板（ドライバ基板）
ＧＣＳ　Ｇ駆動信号
ＧＳ　走査信号
Ｇａ・Ｇｂ・Ｇｃ・Ｇｄ　ゲート配線
ＬＣＰ　液晶パネル（表示パネル）
ＰＡ・ＰＢ・ＰＣ・ＰＤ　電源回路
ＳＡ・ＳＢ・ＳＣ・ＳＤ　Ｓドライバ基板（ドライバ基板）
ＳＣＳ　Ｓ駆動信号
ＳＳ　ソース駆動信号
ＴＡ・ＴＢ・ＴＣ・ＴＤ　ＴＣＯＮ部
Ｖ０　入力電源電圧
ＶｇＬ・ＶｃｃＬ・ＶｃｓＬ・ＶｃｏｍＬ　電源線

Claims

　第１及び第２の電源回路と、当該第１の電源回路と接続されている第１の電源線及び上記第２の電源回路と接続されている第２の電源線と、表示パネル駆動用の第１及び第２ドライバ基板とを備え、
　上記第１の電源線は上記第１のドライバ基板に接続されており、上記第２の電源線は上記第２のドライバ基板に接続されており、
　上記第１及び第２の電源線は、過電流の流出を制御する電流制限回路を介して接続されていることを特徴とする表示装置。
　上記第第１の電源線は上記第１のドライバ基板に配されており、上記第２の電源線は上記第２のドライバ基板に配されていることを特徴とする請求項１に記載の表示装置。
　上記表示パネルは、共通電極を備え、
　上記第１及び第２の電源線は、上記共通電極と接続されていることを特徴とする請求項１又は２に記載の表示装置。
　上記表示パネルは、補助容量配線を備え、
　上記第１及び第２の電源線は、上記補助容量配線と接続されていることを特徴とする請求項１又は２に記載の表示装置。
　上記表示パネルは、ゲート配線を備え、
　上記第１及び第２の電源線は、上記ゲート配線と接続されていることを特徴とする請求項１又は２に記載の表示装置。
　上記電流制限回路は、上記第１のドライバ基板に配されている第１の電流制限回路と、上記第２のドライバ基板に配されている第２の電流制限回路とを備え、
　上記第１及び第２の電流制限回路は並列に配されていることを特徴とする請求項１～５の何れか１項に記載の表示装置。
　上記第１の電流制限回路は、上記第２の電源線と接続されている接続部と、当該接続部に流れる過電流を引き抜く電流制限部を備え、
　上記第２の電流制限回路は、上記第１の電源線と接続されている接続部と、当該接続部に流れる過電流を引き抜く電流制限部を備えていることを特徴とする請求項６に記載の表示装置。
　上記第１及び第２の電流制限回路に過電流が流れたとき、
　上記第１及び第２の電流制限回路のうち高電位側の電流制限回路の電流の流れが遮断されることを特徴とする請求項６又は７に記載の表示装置。
　上記表示パネルは、画像表示用の表示領域を備え、
　上記表示領域は、垂直方向に２分割された分割領域からなることを特徴とする請求項１～８の何れか１項に記載の表示装置。
　上記表示パネルは、画像表示用の表示領域を備え、
　上記表示領域は、垂直方向に２分割され、水平方向に２分割された４つの分割領域からなることを特徴とする請求項１～８の何れか１項に記載の表示装置。
　上記分割領域は、一つの液晶パネルに配されていることを特徴とする請求項９又は１０に記載の表示装置。
　上記第１及び第２のドライバ基板は、上記４つの分割領域のうち、２つの分割領域のそれぞれと接続されており、さらに、残りの２つの分割領域のそれぞれと接続されている第３及び第４のドライバ基板を備えていることを特徴とする請求項１０に記載の表示装置。
　上記第１の電源回路は、上記第１～第４のドライバ基板のうち、２つとそれぞれ接続されており、上記第２の電源回路は、上記第１～第４のドライバ基板のうち、残りの２つのそれぞれと接続されていることを特徴とする請求項１２に記載の表示装置。
　上記第１の電源回路は上記第１のドライバ基板と接続されており、上記第２の電源回路は上記第２のドライバ基板と接続されており、
　さらに、上記第３のドライバ基板と接続されている第３の電源回路と、第４のドライバ基板と接続されている第４の電源回路とを備えていることを特徴とする請求項１２に記載の表示装置。