WO2012136047A1

WO2012136047A1 - 超强前向纠错的硬件译码方法及装置

Info

Publication number: WO2012136047A1
Application number: PCT/CN2011/079451
Authority: WO
Inventors: 董航; 朱齐雄
Original assignee: 烽火通信科技股份有限公司
Priority date: 2011-04-06
Filing date: 2011-09-08
Publication date: 2012-10-11
Also published as: CN102170327A; CN102170327B

Description

说明书

超强前向纠错的硬件译码方法及装置技术领域

本发明涉及光通信系统中的信道纠错编译码领域，特别是涉及一种超强前向纠错的硬件译码方法及装置。背景技术

随着 Internet的普及与迅速发展，通信业务量大增，因而需要采用 WDM (Wavelength Division Multiplexing, 波分复用 )或者 DWDM (Dense Wavelength Division Multiplexing, 密集波分复用）技术，使线路速率提高到 10Gb/s、 40Gb/s甚至更高。

在长距离、超长距离或者大容量 DWDM光纤通信系统中，由于光纤的色散和长距离传输会引起信号衰减、信道噪声，而信号衰减、信道噪声、以及一根光纤中多个波长之间的干扰，均会使系统的性能大大下降，因此，在光纤干线上，大约每隔 80公里就必须进行一次光中继，大约每隔 400公里就必须进行一次电信号的再生，从而使建网和运营的成本剧增。

由于入纤光功率每增加 3dB，可以将传输距离延长一倍，因此，为了使传输距离更长，同时又保持足够的 OSNR (Optical Signal Noise Ratio, 光信噪比），可以增加入纤光功率，然而入纤光功率的一味提高，会引发较大的光纤非线性效应，反而不利于实现超长距离传输。

FEC (Forward Error Correction, 前向纠错）技术是解决上述问题的关键技术之一。 FEC技术通过在传输码列中加入冗余纠错码，可以降低接收端的 OSNR容限，减小所需的发射功率。采用 FEC所获得的译码增益，大大降低了误码率，有效地提高了通信的可靠性，从而达到了改善系统性能、降低系统成本的目的，因此随着未来光纤通信速率的越来越高， FEC技术将是这一领域的核心技术之一，有较强的技术生命周期，而且，目前在无线通信、数据接入通信等领域中，例如 GPON (Gigabit-Capable PON, G比特以太网无源光网络） / EPON ( Ethernet Passive Optical Network, 以太网无源光网络）， FEC技术也得到了广泛的应用。

SFEC (Super Forward Error Correction, 超强前向纠错）是针对 G.709和 G.975所规定的标准 FEC而言的，它对标准前向纠错的 Reed -Solomon (255， 239) 算法做了改进，采用了具有更加强大纠错能力的前向纠错编解码方式，所获得的编码增益更高，能够大幅度降低系统对 OSNR的要求。

由于现在没有统一的标准，各个厂家采用超强前向纠错的算法各不相同。从现状看，实现超强前向纠错的方法可以大致分为以下两种：一是完全突破了 G.709所规定的帧结构，采用两级矩阵式编码，如 RS-RS、 RS-BCH, BCH-BCH编码等；

二是保留 G.709所规定的帧结构，只是将帧结构中冗码部分的计算由 Reed— Solomon (255, 239) 算法换为其他算法。

前一种方法可以获得很高的净编码增益（7〜8dB )，但是付出的带宽代价也很高（15%〜25% )，现在已经开始实用。后一种方法保持 7%的冗码比例不变，通过算法的优化来获得比标准前向纠错更优的编码增益。相对于前一种方法，后一种方法获得的编码增益略低。

由于超强前向纠错涉及到比较复杂的交织、解交织以及编解码算法，再加上目前超强前向纠错技术处在非标准化和非透明化的状态下，因此，如何用高效的硬件电路来正确实现整个算法，并获得较高的硬件时序速度，是实现超强前向纠错的一个难点。发明内容

本发明的目的是为了克服上述背景技术的不足，提供一种超强前向纠错的硬件译码方法及装置，能够用较小规模的硬件电路来正确实现整个算法，并提高超强前向纠错的硬件实现时序速度。

本发明提供的超强前向纠错的硬件译码方法，包括以下步骤： A、首先对接收信道输出的数据采用 BCH (2040， 1952) 码计算其伴随式，然后对计算所得 BCH码伴随式结果进行错误位置多项式的求解，再根据求得的错误位置多项式进行钱搜索，确定 BCH码字中的码元错误位置并进行纠错，完成 BCH码字中逐个码元的译码处理； B、每处理完一个内码 BCH码元的译码后，先进行交织处理，再对译码结果进行 RS码字伴随式的计算，然后对计算所得 RS码字伴随式结果进行错误位置多项式和错误值多项式的求解，根据求得的错误位置多项式进行钱搜索，确定 RS码字中的码元错误位置，根据求得的错误值多项式计算差错值并进行纠错，完成 RS码字中逐个码元的译码处理；最后将其输出数据进行解交织，得到超强前向纠错的译码结果。

在上述技术方案中，步骤 A中每路 BCH码的伴随式有 16个。在上述技术方案中，步骤 A中所述对计算所得 BCH码伴随式结果进行错误位置多项式的求解之前包括以下步骤：将计算所得 BCH 码伴随式结果发送到 BCH码 BM算法单元。

在上述技术方案中，步骤 A中所述对计算所得 BCH码伴随式结果进行错误位置多项式的求解之后包括以下步骤：将求解结果发送到 BCH码钱搜索和纠错单元进行处理。

在上述技术方案中，步骤 B中每路 RS码的伴随式有 16个。在上述技术方案中，步骤 B中所述对计算所得 RS码字伴随式结果进行错误位置多项式和错误值多项式的求解之前包括以下步骤：将计算所得 RS码伴随式结果发送到 RS码 BM算法单元。

在上述技术方案中，步骤 B中所述对计算所得 RS码字伴随式结果进行错误位置多项式和错误值多项式的求解之后包括以下步骤：将求解结果发送到 RS码钱搜索和纠错单元进行处理。

本发明提供的超强前向纠错的硬件译码装置，它包括：

BCH码伴随式计算单元，用于完成 BCH码的 16个伴随式的计算，并将求得的 BCH码伴随式结果保存待用；

BCH码 BM算法单元，用于根据已得到的 BCH码伴随式结果，求解 BCH码错误位置多项式的表达式，进而得到 BCH码错误位置多项式所有系数的值，多个 BCH码共用一个 BCH码 BM算法单元；

BCH码钱搜索和纠错单元，用于求解所述 BCH码 BM算法单元发送来的错误位置多项式的根，定位出每个 BCH码字中的错误码元位置，并完成 BCH码字中的错误码元的纠错；

BCH码复用存储单元，用于对多路 BCH码进行存储、处理，以及对 BCH码伴随式分量和错误位置多项式进行调度；

BCH码总线变换单元，用于完成总线从 BCH码型到 RS码型的变换，以满足后续 RS码在 GF域上的要求；

RS码伴随式计算单元，用于完成 RS码的 16个伴随式的计算，并将求得的 RS码伴随式结果保存待用；

RS码 BM算法单元，用于根据已得到的 RS码伴随式结果，计算 RS码错误位置多项式和 RS码错误值多项式的表达式，进而得到 RS码错误位置多项式的所有系数及 RS码错误值多项式的所有系数，多个 RS码字共用一个 RS码 BM算法单元；

RS码钱搜索和纠错单元，用于通过错误位置多项式和错误值多项式分别确定 RS码字中的错误位置和错误值，并完成 RS码元纠错;

RS码复用存储单元，用于对多路 RS码字进行存储、处理，以及对 RS码伴随式分量、错误位置多项式和错误值多项式进行调度；

RS码总线变换单元，用于完成入口多路 RS码字的并行译码输出到出口位宽的变换，并发送帧的起始位置指示信号。

在上述技术方案中，它还包括数据缓冲单元，所述数据缓冲单元用于缓存数据，并产生延迟一定拍数的帧起始脉冲信号。

在上述技术方案中，它还包括译码性能监控单元，所述译码性能监控单元用于监控 RS码和 BCH码的性能。

与现有技术相比，本发明的优点如下：

本发明中采用多个 BCH码字共用一个 BCH码 BM算法单元，以及多个 RS码字共用一个 RS码 BM算法单元，以尽可能减小硬件电路的设计规模，使得本发明的硬件电路实现规模相对较小，并能获得较高的硬件时序速度。附图说明

图 1为本发明实施例中的方法流程图；

图 2为本发明实施例中的装置结构示意图；

图 3为本发明实施例中 BCH码 BM算法的电路图；

图 4为本发明实施例中 BCH码钱搜索与纠错单元的结构示意图；图 5 为本发明实施例中 RS码 BM算法的流程图；

图 6为本发明实施例中 RS码钱搜索与纠错单元的结构示意图。具体实施方式

下面结合附图及实施例对本发明作进一步的详细描述。

参见图 1所示，本发明实施例提供的超强前向纠错的硬件译码方法，包括以下步骤：首先对接收信道输出的数据采用 BCH码计算其伴随式，每路 BCH码的伴随式有 16个，然后将计算所得的 BCH码伴随式结果发送到 BCH码 BM算法单元，进行错误位置多项式的求解，接着将求解结果送入 BCH码钱搜索和纠错单元进行处理，根据求得的错误位置多项式进行钱搜索，确定 BCH码字中具体的码元错误位置并进行纠错，从而完成 BCH码字的逐个码元的译码处理；每处理完一个内码 BCH码元的译码后，先通过交织处理，再将其译码结果再进行 RS码字伴随式的计算，每路 RS码的伴随式有 16个，然后将计算所得到的 RS码伴随式结果发送到 RS码 BM算法单元进行计算，求解该 RS码字的错误位置多项式和错误值多项式，接着将求解结果送入 RS码钱搜索和纠错单元进行处理，根据求得的错误位置多项式进行钱搜索，确定 RS码字中具体的码元错误位置，根据错误值多项式计算差错值并进行纠错，从而完成 RS码字的逐个码元的译码处理，最后将其输出数据进行解交织，即得到最终的超强前向纠错译码结果。

参见图 2所示，本发明实施例提供的超强前向纠错的硬件译码装置，它包括：

数据缓冲单元，用于缓存数据，并产生延迟一定拍数的帧起始脉冲信号；

RS码总线变换单元，用于完成入口多路 RS码字的并行译码输出到出口位宽的变换，并发送帧的起始位置指示信号；

译码性能监控单元，用于监控 RS码和 BCH码的性能。

下面详细阐述本发明实施例的方法步骤：

步骤 10: 计算接收信道输出数据的 BCH码的伴随式。

因为输入位宽为 64，而每个 BCH码中都包含一个 BCH码伴随式计算单元，所以 64个 BCH码中包含有 64个这样的 BCH码伴随式计算单元，每个 BCH码伴随式计算单元采用脉动（Systolic) 阵列结构实现 BCH码伴随式的求解。步骤 10具体包括下述子步骤 101和 102:

子步骤 101: 计算出奇数序号的伴随式，具体过程与现有技术相同，此处不赘述；

子步骤 102: 由于二进制 BCH码的伴随式具有的 S₂ =(S )²的性质，偶数序号的伴随式都可以根据此式来计算，而且由上面的关系可以进一步推导出： S :^)² , S^CS,)⁴ , S₆ = (S₃)²， S^CS,)⁸,

S₁₀ = (S₅)²， S₁₂=(S₃)⁴， S₁₄ = (S₇)²， SLU ⁶, 采用 GF (2" 域（Galois Field, 伽罗华域）上平方、 4次方、 8次方和 16次方运算电路，即可用奇数序号的伴随式，计算出所有的偶数序号的伴随式。

步骤 20: 将 64位宽的输入数据放入缓存中，待 BCH码的伴随式、 BM算法求解完毕进行钱搜索纠错时，再从该缓存中同步读出数据，送入 BCH码钱搜索和纠错单元中，进行同步纠错处理。

步骤 30: 将步骤 10中得到的 64路 BCH码伴随式，分别用两个 BCH码复用存储单元进行存储和调度，每个 BCH码复用存储单元存储 32路 BCH码伴随式数据。

步骤 40: 根据步骤 30输出的 BCH码伴随式的值，求解 BCH码错误位置多项式的表达式，从而得到错误位置多项式所有系数的值。

本发明实施例中， 64路 BCH码伴随式中的每 32路复用一个 BM 算法，因此只需要两套 BM算法，这样就可以节省电路工作中消耗的功率和电路规模。在本步骤中，每计算出一个 BCH码错误位置多项式以后，就向步骤 30给出一个反馈信号，表示本次 BM算法计算完毕，可以传递下一个 BCH码伴随式。具体硬件实现电路参见图 3所示。同时，将计算得到的 BCH码错误位置多项式的值输出到 BCH码复用存储单元中进行存储。

步骤 50: 将步骤 40得到的 BCH码错误位置多项式依次存储，当所有 32路 BCH码字的 BM算法都计算完毕时，将 32路 BCH码错误位置多项式的值同时输出，并产生一个使能信号，表示可以进行下一步的 BCH码钱搜索和纠错功能。

步骤 60: 根据步骤 50送出的使能信号和错误位置多项式的根，以及步骤 20输出的缓冲数据，完成 BCH码字中的错误码元的纠错。

本发明实施例中有 64个 BCH码钱搜索和纠错单元，以实现 64 个 BCH码并行纠错处理。参见图 4所示， σ。， _σι， ...，是错误位置多项式的系数， MUX是二选一的选择器， a是 BCH码的本元域元素，每个时钟周期能够纠正一个错，完成纠错所需的时钟周期与码长相等。图 4中 i的变化范围为： l<i<2047 ,分别对应于 BCH (2047， 1959 ) 码字的的第 1 号码元 r₂₀₄₆ (i=l ) 至 2047号码元 r。（i = 2047)， BCH 码码元编号顺序为：码字多项式中的最高系数 2046算作第 1号码元，码字多项式中的最低系数 0算作第 2047号码元，当电路运算的结果 σ(_β') = σ。时，即表示是错误位置多项式的根，并且错误位置发生在 BCH码字的第 i号码元；此时从数据缓冲单元中读出该 BCH码字的码元，进行反相后送出，即完成码元错误的纠正；如果运算结果不满足 σ(_β') = σ。，则表明该码元位未发生错误，将数据缓冲单元中读出的 BCH码字的码元直接送出即可。

步骤 70: 将经过 BCH译码后的数据，从 64位宽总线变换到 10 位宽，以满足后续的 RS码的 GF域上的要求，具体过程与现有技术相同，此处不赘述。

步骤 80: 对于步骤 70输出的 16个 10位宽 RS码，通过 16个相类似的计算电路分别计算其伴随式分量，并同时输出。

步骤 90: 将步骤 80中得到的 16路 RS码伴随式，分别用两个 RS码复用存储单元进行存储和调度，每个 RS码复用存储单元存储 8 路数据。

步骤 100 : 求解错误位置多项式的所有系数的值，具体实现过程参见图 5所示。错误值多项式的计算方法和错误位置多项式的计算方法完全一样，它们可以共用同一套控制电路。根据步骤 90输出的 RS码伴随式的值，求解 RS码错误位置多项式和错误值多项式的表达式，从而得到错误位置多项式和错误值多项式所有系数的值。此处采用了复用的形式， 16路 RS码的伴随式中的每 8路复用一个 ΒΜ算法，因此本发明实施例中只需要两套 RS码 ΒΜ算法，这样可以减小硬件电路的实现规模，节省电路工作中消耗的功率。由于采用了复用的结构，因此在本步骤中，每计算出一个 RS码错误位置多项式以后就向步骤 90给出一个反馈信号，表示本次 ΒΜ算法计算完毕，可以传递下一个 RS码伴随式。

步骤 110 : 通过步骤 100得到的错误位置多项式和错误值多项式 ω( )，分别确定 RS码字中的错误位置和错误值，并完成 RS码元纠错。

参见图 6 所示，电路的上半部分为差错值多项式^的计算电

X

路， ω寄存器的初始值为 (注意： ω。为 ο)。接收

RS码字矢量 r_1Q22， 7个常系数乘法器进行乘法运算，且将下列值存入相应的 RS码复用存储单元：《₂"， ω₃ ² , ω₄ ω₅ ⁴ , ω₆ ⁵ , ω_Ί ⁶ , ω_& ^Ί，累力口器 Α输出计算结果，记为 numerator: ω₁ + ω₂ + ω₃ ² + ω₄ ³ + ω₅α⁴ + ω₆α⁵ + ω_Ία⁶ + ω_%α^Ί。下半部分为 Chien搜索电路和求导电路。 σ寄存器初始值为 σ₀、 ι σ₂、、 σ₈。接收 RS石马字矢量 r₁₀₂₂正要从缓冲器中读出之前， 8个常系数乘法器进行乘法运算，且将下列值存进寄存器： σ_γα , σ₂ ² , σ,οτ³ , σ₄ ⁴ , σ,α⁵ , σ₆α⁶ , σ_Ί ^Ί , σ„α^% , 并将这些值分奇偶送入累加器 B和 C, 然后将累加器 B和 C的结果再相加，其结果为描述方便记为 sum。同时，将奇数项求和结果求逆，记为 in_Versi_0n。门的控制信号是： sum 和不可纠判断输出信号 rs_word_uncorr。当 sum = 0，且不可 4信号 rs_word_uncorr无效 (在纠错能力内）时（rs_word_uncorr=0)，门将 inversion 输出；否则，门输出 0。

与 BCH码的 Chien搜索电路相同，本发明实施例中的 RS ( 781， 765 ) 码和 RS (778， 762) 码是 RS ( 1023， 1007 ) 码的截短码，因此在得到错误位置多项式 σ(χ)后，只需从 i等于 243开始检测到 i等于 1023为止， i等于 243就对应于输入 RS (781， 765 ) 码字的第一个符号码元 r₇₈。，即 RS (781， 765 ) 码字第 1号码元， i等于 1023对应于输入 RS (781， 765 )码字的最后一个符号码元 r。，即 RS码字第 781 号符号码元。本发明实施例中，每次在进行 RS (781， 765 ) 码字钱搜索开始前，将图 6中的寄存器 _σι、 σ₂ σ₈的值初始化为以下的 8个值，并计算该 8个值的异或求和 σ(α')，作为第一次判断错误位置多项式的根：门的输出信号和 numerator相乘，得到差错值 E_1Q22，把差错值与缓冲器输出值 r_1Q22相加，完成对 /。₂₂的纠错。 r_1Q22译码完成后，在将寄存器的内容作常系数乘法，并重复进行上述的相加运算和检验，对 ₂₁ 进行纠错 ......直到整个码字输入完毕，完成一个 RS码字的纠错过程。

用 RS码 Chien搜索电路对错误位置多项式的根进行搜索，记录下根的个数。当根的个数和错误位置多项式的次数不相等时，判断为产生了不可纠错误。此时，一个 RS码字中至少有 9个符号产生了错误，超过了纠错码的译码门限，在这种情况下，关断前向纠错功能。步骤 120: 完成入口 16路 RS并行译码输出 160比特流到出口

64 比特流的变换，并送出帧的起始位置指示信号，具体过程与现有技术相同，此处不赘述。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims

权利要求书

1、一种超强前向纠错的硬件译码方法，其特征在于包括以下步骤：

A、首先对接收信道输出的数据采用 BCH (2040， 1952)码计算其伴随式，然后对计算所得 BCH码伴随式结果进行错误位置多项式的求解，再根据求得的错误位置多项式进行钱搜索，确定 BCH码字中的码元错误位置并进行纠错，完成 BCH码字中逐个码元的译码处理；

B、每处理完一个内码 BCH码元的译码后，先进行交织处理，再对译码结果进行 RS码字伴随式的计算，然后对计算所得 RS码字伴随式结果进行错误位置多项式和错误值多项式的求解，根据求得的错误位置多项式进行钱搜索，确定 RS码字中的码元错误位置，根据求得的错误值多项式计算差错值并进行纠错，完成 RS码字中逐个码元的译码处理；最后将其输出数据进行解交织，得到超强前向纠错的译码结果。

2、如权利要求 1所述的超强前向纠错的硬件译码方法，其特征在于：步骤 A中每路 BCH码的伴随式有 16个。

3、如权利要求 1所述的超强前向纠错的硬件译码方法，其特征在于：步骤 A中所述对计算所得 BCH码伴随式结果进行错误位置多项式的求解之前包括以下步骤：将计算所得 BCH码伴随式结果发送到 BCH码 BM算法单元。

4、如权利要求 1或 2或 3所述的超强前向纠错的硬件译码方法，其特征在于：步骤 A中所述对计算所得 BCH码伴随式结果进行错误位置多项式的求解之后包括以下步骤：将求解结果发送到 BCH码钱搜索和纠错单元进行处理。

5、如权利要求 1所述的超强前向纠错的硬件译码方法，其特征在于：步骤 B中每路 RS码的伴随式有 16个。

6、如权利要求 1所述的超强前向纠错的硬件译码方法，其特征在于：步骤 B中所述对计算所得 RS码字伴随式结果进行错误位置多项式和错误值多项式的求解之前包括以下步骤：将计算所得 RS码伴随式结果发送到 RS码 BM算法单元。

7、如权利要求 1或 5或 6所述的超强前向纠错的硬件译码方法，其特征在于：步骤 B中所述对计算所得 RS码字伴随式结果进行错误位置多项式和错误值多项式的求解之后包括以下步骤：将求解结果发送到 RS码钱搜索和纠错单元进行处理。

8、一种超强前向纠错的硬件译码装置，其特征在于它包括： BCH码伴随式计算单元，用于完成 BCH码的 16个伴随式的计算，并将求得的 BCH码伴随式结果保存待用；

9、如权利要求 8所述的超强前向纠错的硬件译码装置，其特征在于：它还包括数据缓冲单元，所述数据缓冲单元用于缓存数据，并产生延迟一定拍数的帧起始脉冲信号。

10、如权利要求 8或 9所述的超强前向纠错的硬件译码装置，其特征在于：它还包括译码性能监控单元，所述译码性能监控单元用于监控 RS码和 BCH码的性能。