WO2012126370A1 - 基带处理单元、基站及数据传输方法 - Google Patents

基带处理单元、基站及数据传输方法 Download PDF

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WO2012126370A1
WO2012126370A1 PCT/CN2012/072728 CN2012072728W WO2012126370A1 WO 2012126370 A1 WO2012126370 A1 WO 2012126370A1 CN 2012072728 W CN2012072728 W CN 2012072728W WO 2012126370 A1 WO2012126370 A1 WO 2012126370A1
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WO
WIPO (PCT)
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processing unit
ethernet
base station
baseband processing
ethernet data
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Application number
PCT/CN2012/072728
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English (en)
French (fr)
Inventor
贺胜洪
张建新
钟爽莉
Original Assignee
中兴通讯股份有限公司
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/08—Access point devices

Definitions

  • the present invention relates to the field of communications, and in particular to a baseband processing unit, a base station, and a data transmission method.
  • BACKGROUND With the evolution of the technical standards of mobile communication base stations, all-IP (Internet Protocol) base stations are coming out, and IPv4 to IPv6 is accelerated, and base stations BBU (Base Band Unit) and RNC (Radio Network) are used.
  • BBU Base Band Unit
  • RNC Radio Network
  • the clock master board and the baseband processing board implement standard optimization.
  • the Ethernet transmission interface of the RNC is implemented on the clock master board. That is, the clock master board functions as the interface of the interface board and functions as the interface board.
  • the CPU Center Processing Unit
  • the present invention provides a data transmission method of a baseband processing unit, a base station, and a baseband processing unit to solve at least the Ethernet data transmission bottleneck problem of the baseband processing unit.
  • a baseband processing unit comprising: a CPU and a peripheral circuit, wherein the peripheral circuit is configured to implement an Ethernet data transmission process between the baseband processing unit and the radio network controller.
  • the peripheral circuit comprises: a transceiver module configured to exchange Ethernet data between the baseband processing unit and the radio network controller; and a parsing and recombining module configured to parse and recombine the Ethernet data in the interaction process.
  • the parsing and recombining module comprises: an update submodule, configured to update an IP address of the Ethernet data, a MAC (Medium Access Control) address, and a cyclic redundancy check code.
  • the peripheral circuit is located on the clock master board of the baseband processing unit.
  • the peripheral circuit is an FPGA (Field Programmable Gate Array).
  • a base station comprising: the baseband processing unit described above.
  • a data transmission method of a baseband processing unit including: a peripheral circuit on a baseband processing unit parses and reassembles Ethernet data to be uploaded to a radio network controller, and uploads to the wireless The network controller; or the peripheral circuit parses and reassembles the Ethernet data from the radio network controller and sends it to the Ethernet data processing unit corresponding to the Ethernet data.
  • parsing and reorganizing the Ethernet data comprises: updating an IP address, a MAC address, and a cyclic redundancy check code of the Ethernet data.
  • the peripheral circuit is located on the clock master board of the baseband processing unit.
  • the peripheral circuit is an FPGA.
  • the Ethernet transmission interface processing function of the RNC on the clock main control board is extended, and is processed by a peripheral circuit other than the CPU, thereby effectively ensuring Ethernet transmission between the base station BBU and the RNC. There is no bottleneck in the interface function, ensuring unimpeded transmission of Ethernet transmission data, thereby significantly improving the performance of the base station BBU and even the entire base station.
  • FIG. 1 is a schematic diagram of an Ethernet transmission interface connection between a base station BBU and an RNC according to the related art
  • FIG. 2 is a schematic structural diagram of a base station BBU according to a first embodiment of the present invention
  • FIG. 4 is a flowchart of uplink data processing of a base station BBU according to Embodiment 2 of the present invention
  • FIG. 5 is a flowchart of downlink data processing of a base station BBU according to Embodiment 2 of the present invention
  • 6 is a schematic diagram of an Ethernet transmission interface connection between a base station BBU and an RNC according to Embodiment 3 of the present invention
  • 7 is a flowchart of uplink data processing of a base station BBU according to a third embodiment of the present invention
  • FIG. 8 is a flowchart of downlink data processing of a base station BBU according to Embodiment 3 of the present invention
  • FIG. 9 is a schematic structural diagram of a base station according to Embodiment 4 of the present invention; .
  • FIG. 1 is a schematic diagram of an Ethernet transmission interface connection between a base station BBU and an RNC according to the related art.
  • the baseband processing unit 100 and the radio network controller 200 perform Ethernet data transmission through an Ethernet interface.
  • the baseband processing unit 100 includes an associated base station BBU Ethernet data processing unit 110 and a CPU 120 of a clock master board.
  • the Ethernet transmission interface function of the RNC on the base station BBU is implemented in the control center CPU of the clock master board. Therefore, the base station BBU Ethernet data processing unit needs to upload the Ethernet data to the RNC first. It is sent to the CPU of the clock master board for processing.
  • FIG. 2 is a schematic structural diagram of a base station BBU 100 according to Embodiment 1 of the present invention. As shown in FIG.
  • the peripheral circuit 130 is configured to implement Ethernet data transmission processing between the baseband processing unit and the radio network controller.
  • the CPU 120 is located on the clock master board.
  • the functions of the CPU are the same as those of the existing clock master board.
  • the Ethernet transmission interface processing function of the CPU on the clock main control board is extended to the peripheral circuit processing outside the CPU, and the Ethernet between the base station BBU and the RNC can be effectively ensured. There is no bottleneck in the transport interface function.
  • the peripheral circuit can be implemented by the FPGA on the clock master board.
  • the FPGA on the clock master board needs to parse and reassemble the Ethernet transmission data of the received Ethernet transmission data, including the IP of the Ethernet data.
  • FIG. 3 is a schematic diagram of an Ethernet transmission interface connection between the base station BBU 100 and the RNC 200 shown in the first embodiment.
  • the baseband processing unit 100 includes a peripheral circuit 130 other than a CPU.
  • the peripheral circuit 130 is configured to handle the Ethernet transmission data transmission interface function of the base station BBU side to the RNC.
  • Embodiment 2 describes in detail the flow of the Ethernet data transmission method between the base station BBU and the RNC.
  • the method includes the following steps: The peripheral circuit on the baseband processing unit parses and reassembles the Ethernet data to be uploaded to the radio network controller, and uploads it to the radio network controller; or the peripheral circuit performs Ethernet data from the radio network controller. Parsed and reassembled and sent to the Ethernet data processing unit corresponding to the Ethernet data.
  • the above steps will be specifically described below with reference to FIG. 4 and FIG.
  • the uplink data transmission of the Ethernet data of the RNC by the base station BBU side includes the following steps: Step S402: The peripheral circuit other than the CPU receives the Ethernet data that needs to be uploaded to the RNC from the Ethernet data processing unit of the base station BBU.
  • Step S404 the peripheral circuit parses and reassembles the received Ethernet data, so as to enable the Ethernet data to be accurately routed to the relevant RNC.
  • Step S406 the peripheral circuit uploads the reassembled Ethernet data to the RNC via the Ethernet transmission interface, so that the RNC performs subsequent processing on the Ethernet data.
  • the downlink transmission of the Ethernet data by the RNC to the BBU side of the base station includes the following steps: Step S502: The Ethernet data of the RNC is sent to the peripheral circuit via the Ethernet transmission interface.
  • the Ethernet data that the RNC needs to transmit to the BBU Ethernet data processing unit of the base station is first sent to the clock of the clock master board, and now the RNC is transmitted to the Ethernet data of the base station BBU Ethernet data processing unit. It is sent to the peripheral circuit processing outside the CPU of the clock master board.
  • Step S504 After receiving the Ethernet data from the RNC, the peripheral circuit performs Ethernet data parsing and reassembles the Ethernet data. The purpose of the Ethernet data recombination is to enable the RNC Ethernet data to be accurately routed to the base station BBU. Network data processing unit.
  • Step S606 the peripheral circuit transmits the reassembled Ethernet data to the base station BBU related Ethernet data processing unit, and the Ethernet data processing unit performs subsequent processing.
  • FIG. 6 is a schematic diagram of an Ethernet transmission interface connection between a base station BBU and an RNC according to Embodiment 3 of the present invention.
  • the base station involved in the third embodiment is an improvement on the existing T100 type compact base station.
  • the basic structure of the existing T100 type base station BBU includes: a T100 type clock main control board, and a T100 type baseband processing board.
  • the improvement of the third embodiment is as follows:
  • the Ethernet transmission interface processing function on the base station BBU is implemented by an FPGA on the T100 type clock master board. As shown in FIG.
  • the FPGA on the clock master board implements the Ethernet transmission data uplink interface function of the T100 type base station BBU side to the RNC, and includes the following steps: Step S702, the T100 type base station BBU Ethernet data processing unit needs to be uploaded.
  • the Ethernet transmission data of the RNC is sent to the FPGA on the clock master board.
  • the RNC is invisible to the Ethernet data processing unit of the base station BBU except the FPGA on the clock main control board.
  • the base station BBU is divided into the clock master control list.
  • the Ethernet transmission data sent by the Ethernet data processing unit outside the FPGA on the board can only be transmitted to the FPGA on the clock master board, and cannot be directly transmitted to the RNC.
  • the Ethernet transmission data that the base station BBU Ethernet data processing unit uploads to the RNC is first sent to the CPU of the clock main control board for processing.
  • the Ethernet transmission data to be uploaded to the RNC by the BBU Ethernet data processing unit of the T100 type base station is first sent to the FPGA processing on the clock main control board.
  • the FPGA on the clock main control board receives the Ethernet transmission data that needs to be uploaded to the RNC from other Ethernet data processing units of the T100 type base station BBU.
  • the RNC is not visible to the Ethernet data processing unit of the base station BBU except the FPGA on the clock master board.
  • the Ethernet data processing unit of the base station BBU needs to upload the Ethernet to the RNC.
  • the destination IP address and destination MAC address of the Ethernet transmission packet in the transmission data are the IP address and MAC address of the FPGA on the clock master board. Therefore, the FPGA on the clock master board needs to receive the received Ethernet transmission.
  • the data is analyzed by Ethernet transmission data, and the Ethernet transmission data is reorganized, including the IP address of the Ethernet data, and the MAC address replacement. CRC code update and other operations. Reorganized into an Ethernet transmission data that can identify the RNC, so that the reassembled Ethernet transmission data can be accurately routed to the relevant RNC.
  • Step S706 the RNC receives the Ethernet transmission data sent by the BBU.
  • the FPGA on the clock master board sends the reassembled Ethernet transmission data through the Ethernet transmission interface.
  • the reassembled Ethernet can accurately route the RNC, so the RNC can correctly receive the clock master list.
  • the reassembled Ethernet transmitted by the FPGA on the board transmits data.
  • the relevant RNC then performs subsequent processing on the Ethernet transmission data.
  • the FPGA on the clock master board implements the Ethernet transmission data downlink interface function of the T100 type base station BBU side to the RNC, and includes the following steps: Step S802:
  • the RNC sends downlink Ethernet transmission data.
  • the Ethernet data processing unit of the base station BBU except the FPGA on the clock master board is invisible to the RNC on the Ethernet network.
  • the downlink Ethernet transmission data sent by the RNC cannot be directly sent to other Ethernet data processing units on the BBU of the base station.
  • the Ethernet transmission data of the RNC can only be sent to the FPGA on the clock master board through the Ethernet transmission interface.
  • the Ethernet transmission data to be transmitted to the BBU Ethernet data processing unit of the base station RNC is first sent to the CPU of the clock main control board for processing.
  • the RNC is now transmitted to the base station BBU to divide the clock.
  • the Ethernet transmission data of the Ethernet data processing unit other than the FPGA on the main control board is sent to the FPGA on the clock main control board for processing.
  • Step S804 the clock master single board FPGA receives the Ethernet transmission data from the RNC.
  • the Ethernet data processing unit of the base station BBU except the FPGA on the clock master board is invisible to the RNC on the Ethernet network, RNC.
  • the destination IP address and destination MAC address of the Ethernet transmission data packet sent to the clock of the clock master board FPGA is the IP address and MAC address of the FPGA on the clock master board. Therefore, after receiving the Ethernet transmission data from the RNC, the clock master board FPGA needs to perform Ethernet transmission data parsing to reassemble the Ethernet transmission data, including performing IP data, MAC replacement, and CRC code update of the Ethernet data. .
  • Embodiment 4 9 is a schematic structural diagram of a base station according to Embodiment 4 of the present invention.
  • the base station is different from the base station in the prior art in that: the base station BBU is a base station BBU 100 with a peripheral circuit as described above. .
  • the base station BBU and the RNC can be effectively ensured.
  • the Ethernet transmission interface function does not have a bottleneck, ensuring unimpeded transmission of Ethernet transmission data, thereby significantly improving the performance of the base station BBU and even the entire base station.
  • the data transmission method of the baseband processing unit, the base station, and the baseband processing unit provided by the present invention can be applied to a communication base station, and the function of processing the Ethernet transmission interface of the RNC on the clock main control board of the base station BBU is extended. It is handled by peripheral circuits other than the CPU, which can effectively ensure that the Ethernet transmission interface function between the base station BBU and the RNC has no bottleneck, and ensure the smooth transmission of the Ethernet transmission data, thereby significantly improving the base station BBU and even the entire base station. performance.
  • peripheral circuits other than the CPU which can effectively ensure that the Ethernet transmission interface function between the base station BBU and the RNC has no bottleneck, and ensure the smooth transmission of the Ethernet transmission data, thereby significantly improving the base station BBU and even the entire base station. performance.
  • the above modules or steps of the present invention can be implemented by a general-purpose computing device, which can be concentrated on a single computing device or distributed over a network composed of multiple computing devices.
  • the computing device may be implemented by program code executable by the computing device, such that they may be stored in the storage device by the computing device and, in some cases, may be different from the order herein.
  • the steps shown or described are performed, or they are separately fabricated into individual integrated circuit modules, or a plurality of modules or steps are fabricated as a single integrated circuit module.
  • the invention is not limited to any specific combination of hardware and software.
  • the above is only the preferred embodiment of the present invention, and is not intended to limit the present invention, and various modifications and changes can be made to the present invention. Any modifications, equivalent substitutions, improvements, etc. made within the spirit and scope of the present invention are intended to be included within the scope of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

本发明提供了一种基带处理单元、基站及数据传输方法，该基带处理单元的数据传输方法包括：基带处理单元上的外围电路对需上传至无线网络控制器的以太网数据进行解析和重组，并上传至所述无线网络控制器；或者外围电路对来自无线网络控制器的以太网数据进行解析和重组，并发送至与以太网数据对应的以太网数据处理单元。在本发明中，通过将时钟主控单板上CPU对RNC的以太网传输接口处理功能外延出来，交由CPU之外的外围电路处理，能有效的确保基站BBU和RNC之间的以太网传输接口功能不存在瓶颈，保证以太网传输数据传输的畅通无阻，进而显著提升基站BBU乃至整个基站的性能。

Description

基带处理单元、 基站及数据传输方法 技术领域 本发明涉及通信领域， 具体而言， 涉及一种基带处理单元、基站及数据传输方法。 背景技术 随着移动通信基站技术标准的演进， 全 IP (Internet Protocol, 网络协议） 化基站 呼之欲出， 以及 IPv4向 IPv6的加速演进， 把基站 BBU (Base Band Unit, 基带处理单 元） 和 RNC (Radio Network Controller, 无线网络控制器） 之间的以太网传输方式的 重要性提高到了一个新的高度。 同时也对基站 BBU和 RNC之间的以太网传输方式提 出了新的问题： 按照新一代紧凑型通信基站： 绿色、 环保、 节能、 空间体积小的标准， BBU侧通常只用 2个类型的单板：时钟主控单板和基带处理单板来实现标准的最优化。 BBU侧对 RNC的以太网传输接口处理在时钟主控单板实现， 也就是说， 时钟主控单 板既要担当传输单板的功能， 还要担当接口单板的功能， 三板功能合一 （时钟主控单 板，传输单板，接口单板），这样在时钟主控单板上很容易导致 CPU (Center Processing Unit, 中央处理器）性能瓶颈。 在这种情形下， 如何使基站 BBU的以太网传输接口功 能不存在瓶颈， 实现以太网传输数据畅通无阻？ 目前尚未提出有效的解决方案。 发明内容 本发明提供了一种基带处理单元、 基站及基带处理单元的数据传输方法， 以至少 解决上述基带处理单元的以太网数据传输瓶颈问题。 根据本发明的一个方面， 提供了一种基带处理单元， 包括： CPU和外围电路， 其 中，外围电路设置为实现基带处理单元与无线网络控制器之间的以太网数据传输处理。 优选地， 外围电路包括： 收发模块， 设置为基带处理单元与无线网络控制器之间 的以太网数据交互； 解析和重组模块， 设置为对交互过程中的以太网数据进行解析和 重组。 优选地， 解析和重组模块包括： 更新子模块， 设置为对以太网数据的 IP 地址、 MAC (Medium Access Control, 媒体访问控制） 地址以及循环冗余校验码的更新。 优选地， 外围电路位于基带处理单元的时钟主控单板上。 优选地，外围电路为 FPGA (Field Programmable Gate Array,现场可编程门阵列）。 根据本发明的另一方面， 提供了一种基站， 包括： 前文描述的基带处理单元。 根据本发明的又一个方面， 提供了一种基带处理单元的数据传输方法， 包括： 基 带处理单元上的外围电路对需上传至无线网络控制器的以太网数据进行解析和重组， 并上传至无线网络控制器； 或者外围电路对来自无线网络控制器的以太网数据进行解 析和重组， 并发送至与以太网数据对应的以太网数据处理单元。 优选地， 对以太网数据进行解析和重组包括： 对以太网数据的 IP地址、 MAC地 址以及循环冗余校验码进行更新。 优选地， 外围电路位于基带处理单元的时钟主控单板上。 优选地， 外围电路为 FPGA。 在本发明中， 通过将时钟主控单板上 CPU对 RNC的以太网传输接口处理功能外 延出来，交由 CPU之外的外围电路处理，能有效的确保基站 BBU和 RNC之间的以太 网传输接口功能不存在瓶颈， 保证以太网传输数据传输的畅通无阻， 进而显著提升基 站 BBU乃至整个基站的性能。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部分， 本发 明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的不当限定。 在附图 中： 图 1是根据相关技术的基站 BBU与 RNC之间的以太网传输接口连接示意图； 图 2是根据本发明实施例一的基站 BBU结构示意图； 图 3是实施例一所示的基站 BBU与 RNC之间的以太网传输接口连接示意图； 图 4是根据本发明实施例二的基站 BBU上行数据处理流程图； 图 5是根据本发明实施例二的基站 BBU下行数据处理流程图； 图 6是根据本发明实施例三所示的基站 BBU与 RNC之间的以太网传输接口连接 示意图； 图 7是根据本发明实施例三的基站 BBU上行数据处理流程图； 图 8是根据本发明实施例三的基站 BBU下行数据处理流程图； 以及 图 9是根据本发明实施例四的基站结构示意图。 具体实施方式 下文中将参考附图并结合实施例来详细说明本发明。 需要说明的是， 在不冲突的 情况下， 本申请中的实施例及实施例中的特征可以相互组合。 图 1是根据相关技术的基站 BBU与 RNC之间的以太网传输接口连接示意图， 如 图 1所示， 基带处理单元 100与无线网络控制器 200之间通过以太网接口进行以太网 数据的传输。 其中， 基带处理单元 100包括相关的基站 BBU以太网数据处理单元 110 和时钟主控单板的 CPU 120。 按照传统的方法， 基站 BBU侧对 RNC的以太网传输接口功能处理是在时钟主控 单板的控制中心 CPU来实现， 因此， 基站 BBU以太网数据处理单元需将上传给 RNC 的以太网数据先发送给时钟主控单板 CPU进行处理， 然后时钟主控单板 CPU将处理 后的以太网数据通过以太网接口上传至 RNC。 同样， 来之 RNC的以太网数据也需要 经过时钟主控单板的 CPU处理后才能发送至相关的基站 BBU以太网数据处理单元。 但是时钟主控单板的 CPU不但要实现基站 BBU对 RNC的以太网传输接口功能， 还要处理 BBU内部的大流量的业务数据，以及处理时钟主控单板内部的控制信息和基 站 BBU单板间控制、 信令消息。 这样就很容易造成时钟主控单板上 CPU性能负荷瓶 颈。 实施例一 图 2是根据本发明实施例一的基站 BBU 100结构示意图。如图 2所示，包括： CPU 120和外围电路 130。其中，外围电路 130设置为实现基带处理单元与无线网络控制器 之间的以太网数据传输处理。 CPU 120位于时钟主控单板上， 除不承担对 RNC的以太 网传输接口处理功能外， 其余功能与现有的时钟主控单板 CPU功能相同。 在上述基站 BBU中，通过将时钟主控单板上 CPU对 RNC的以太网传输接口处理 功能外延出来，交由 CPU之外的外围电路处理，能有效的确保基站 BBU和 RNC之间 的以太网传输接口功能不存在瓶颈。 其中，外围电路可以用时钟主控单板上的 FPGA来实现，时钟主控单板上的 FPGA 需对接收到的以太网传输数据进行以太网传输数据解析和重组， 包括进行以太网数据 的 IP地址和 MAC地址替换， CRC ( Cyclic Redundancy Check, 循环冗余校验） 码更 新等操作。 图 3是实施例一所示的的基站 BBU 100与 RNC 200之间的以太网传输接口连接 示意图。 如图 3所示， 基带处理单元 100包括一 CPU之外的外围电路 130。 该外围电 路 130设置为处理基站 BBU侧对 RNC的以太网传输数据传输接口功能。 实施例二 实施例二详细描述了基站 BBU与 RNC间的以太网数据传输方法流程。 包括以下 步骤： 基带处理单元上的外围电路对需上传至无线网络控制器的以太网数据进行解析和 重组， 并上传至无线网络控制器； 或者外围电路对来自无线网络控制器的以太网数据 进行解析和重组， 并发送至与以太网数据对应的以太网数据处理单元。 下面结合附图 4和附图 5对上述步骤做具体描述。 如图 4所示， 基站 BBU侧对 RNC的以太网数据上行传输包括以下步骤： 步骤 S402， CPU之外的外围电路接收来自基站 BBU以太网数据处理单元需要上 传给 RNC的以太网数据。 步骤 S404, 外围电路对接收到的以太网数据进行解析和重组， 目的在于能让以太 网数据能准确路由至相关 RNC。 步骤 S406， 外围电路把重组后的以太网数据经以太网传输接口上传给 RNC， 以 便 RNC对以太网数据做后续处理。 如图 5所示， RNC对基站 BBU侧的以太网数据下行传输包括以下步骤： 步骤 S502， RNC 的以太网数据经以太网传输接口发送给外围电路。 按传统的方 法， RNC要下传给基站 BBU以太网数据处理单元的以太网数据要先发送给时钟主控 单板 CPU处理，现在 RNC要下传给基站 BBU以太网数据处理单元的以太网数据先发 送给时钟主控单板 CPU之外的外围电路处理。 步骤 S504， 外围电路接收到来自 RNC的以太网数据后， 进行以太网数据解析， 对以太网数据进行重组，以太网数据重组的目的在于能让 RNC的以太网数据能准确路 由至基站 BBU相关以太网数据处理单元。 步骤 S606, 外围电路把重组后的以太网数据传送给基站 BBU相关以太网数据处 理单元， 以太网数据处理单元再做后续处理。 实施例三 图 6是根据本发明实施例三所示的基站 BBU与 RNC之间的以太网传输接口连接 示意图。 实施例三中所涉及的基站是在现有的 T100型紧凑型基站上的改进。 现有的 T100型基站 BBU基本构成包括： T100型时钟主控单板， T100型基带处 理单板。 实施例三的改进之处在于： 基站 BBU上以太网传输接口处理功能由 T100型 时钟主控单板上的 FPGA来实现。 如图 7所示， 时钟主控单板上的 FPGA实现 T100型基站 BBU侧对 RNC的以太 网传输数据上行接口功能， 包含以下步骤： 步骤 S702， T100型基站 BBU以太网数据处理单元将需要上传给 RNC的以太网 传输数据发送给时钟主控单板上的 FPGA。为了 BBU统一管理和内外网隔离以及安全 起见， RNC对于基站 BBU除时钟主控单板上的 FPGA之外的其他以太网数据处理单 元是以太网网络上不可见的， 基站 BBU除时钟主控单板上的 FPGA外的以太网数据 处理单元发送的以太网传输数据只能传送给时钟主控单板上的 FPGA, 而不能直接传 送给 RNC。按照传统的方法， 基站 BBU以太网数据处理单元要上传给 RNC的以太网 传输数据先发送给时钟主控单板 CPU处理。 按本发明装置， 现在 T100型基站 BBU 以太网数据处理单元要上传给 RNC 的以太网传输数据先发送给时钟主控单板上的 FPGA处理。 步骤 S704,时钟主控单板上的 FPGA接收到来自 T100型基站 BBU其他以太网数 据处理单元需要上传给 RNC的以太网传输数据。如前所述， RNC对于基站 BBU除时 钟主控单板上的 FPGA之外的其他以太网数据处理单元是以太网网络上不可见， 基站 BBU其他以太网数据处理单元需要上传给 RNC的以太网传输数据中以太网传输数据 包的目的 IP地址和目的 MAC地址是时钟主控单板上的 FPGA的 IP地址和 MAC地址， 所以， 时钟主控单板上的 FPGA需对接收到的以太网传输数据进行以太网传输数据解 析， 对以太网传输数据进行重组， 包括进行以太网数据的 IP地址， MAC地址替换， CRC码更新等操作。 重组为可以识别 RNC的以太网传输数据， 从而让重组后的以太 网传输数据能准确路由至相关 RNC。 步骤 S706， RNC接收 BBU发送过来的以太网传输数据。时钟主控单板上的 FPGA 把重组后的以太网传输数据经以太网传输接口发送出去， 如前所述， 重组后的以太网 已能准确路由 RNC， 故 RNC能正确接收到时钟主控单板上的 FPGA发送过来的经过 重组的以太网传输数据。 相关 RNC再对以太网传输数据做后续处理。 如图 8所示， 时钟主控单板上的 FPGA实现 T100型基站 BBU侧对 RNC的以太 网传输数据下行接口功能， 包含以下步骤： 步骤 S802， RNC发送下行以太网传输数据。 如前所述， 为了 BBU统一管理和内 外网隔离以及安全起见， 基站 BBU除时钟主控单板上的 FPGA之外的其他以太网数 据处理单元是对 RNC来说是以太网网络上不可见， 故 RNC发送的下行以太网传输数 据不能直接发送至基站 BBU上其他以太网数据处理单元， RNC的以太网传输数据只 能经以太网传输接口发送给时钟主控单板上的 FPGA。按传统的方法， 基站 RNC要下 传给基站 BBU以太网数据处理单元的以太网传输数据要先发送给时钟主控单板 CPU 处理， 按本发明装置， 现在 RNC要下传给基站 BBU除时钟主控单板上的 FPGA之外 的以太网数据处理单元的以太网传输数据先发送给时钟主控单板上的 FPGA处理。 步骤 S804, 时钟主控单板 FPGA接收来自 RNC的以太网传输数据。如前文所述， 为了 BBU统一管理和内外网隔离以及安全起见，基站 BBU除时钟主控单板上的 FPGA 之外的其他以太网数据处理单元对 RNC来说是以太网网络上不可见， RNC下发给时 钟主控单板 FPGA的以太网传输数据中以太网传输数据包的目的 IP和目的 MAC是时 钟主控单板上的 FPGA的 IP和 MAC地址。 故时钟主控单板 FPGA接收到来自 RNC 的以太网传输数据后， 需进行以太网传输数据解析， 对以太网传输数据进行重组， 包 括进行以太网数据的 IP， MAC替换， CRC码更新等操作。 重组为可以识别基站 BBU 其他以太网数据处理单元的以太网传输数据， 从而让重组后的以太网传输数据能准确 路由至基站 BBU其他相关以太网数据处理单元。 步骤 S806, 基站 BBU相关以太网数据处理单元接收时钟主控单板 FPGA发送过 来的以太网传输数据。如前所述，重组后的以太网已能准确路由基站 BBU其他相关以 太网数据处理单元，故基站 BBU其他相关以太网数据处理单元能正确接收到时钟主控 单板上的 FPGA发送过来的经过重组的以太网传输数据。 基站 BBU相关以太网数据 处理单元再做后续处理。 实施例四 图 9是根据本发明实施例四的基站结构示意图， 如图 9所示， 该基站与现有技术 中的基站不同之处在于： 该基站 BBU为前文所描述的带有外围电路的基站 BBU 100。 在本发明的上述实施例中， 通过将时钟主控单板上 CPU对 RNC的以太网传输接 口处理功能外延出来，交由 CPU之外的外围电路处理，能有效的确保基站 BBU和 RNC 之间的以太网传输接口功能不存在瓶颈， 保证以太网传输数据传输的畅通无阻， 进而 显著提升基站 BBU乃至整个基站的性能。 工业实用性 本发明提供的基带处理单元、 基站及基带处理单元的数据传输方法可应用于 通信基站中，通过将基站 BBU的时钟主控单板上 CPU对 RNC的以太网传输接口处 理功能外延出来， 交由 CPU之外的外围电路处理， 能有效的确保基站 BBU和 RNC 之间的以太网传输接口功能不存在瓶颈， 保证以太网传输数据传输的畅通无阻， 进 而显著提升基站 BBU乃至整个基站的性能。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可以用通用 的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布在多个计算装置所 组成的网络上， 可选地， 它们可以用计算装置可执行的程序代码来实现， 从而， 可以 将它们存储在存储装置中由计算装置来执行， 并且在某些情况下， 可以以不同于此处 的顺序执行所示出或描述的步骤， 或者将它们分别制作成各个集成电路模块， 或者将 它们中的多个模块或步骤制作成单个集成电路模块来实现。 这样， 本发明不限制于任 何特定的硬件和软件结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本领域的技 术人员来说， 本发明可以有各种更改和变化。 凡在本发明的精神和原则之内， 所作的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1. 一种基带处理单元， 包括：
CPU;
外围电路， 设置为实现所述基带处理单元与无线网络控制器之间的以太网 数据传输处理。
2. 根据权利要求 1所述的基带处理单元， 其中， 所述外围电路包括： 收发模块， 设置为所述基带处理单元与所述无线网络控制器之间的以太网 数据交互；
解析和重组模块，设置为对交互过程中的所述以太网数据进行解析和重组。
3. 根据权利要求 2所述的基带处理单元， 其中， 所述解析和重组模块包括： 更新子模块， 设置为以太网数据的 IP地址、 MAC地址以及循环冗余校验 码的更新。
4. 根据权利要求 1至 3任一项所述的基带处理单元， 其中， 所述外围电路位于所 述基带处理单元的时钟主控单板上。
5. 根据权利要求 4所述的基带处理单元， 其中， 所述外围电路为现场可编程门阵 歹 lj FPGAo
6. 一种基站， 包括： 权利要求 1至 5任一项所述的基带处理单元。
7. 一种基带处理单元的数据传输方法， 包括：
基带处理单元上的外围电路对需上传至无线网络控制器的以太网数据进行 解析和重组， 并上传至所述无线网络控制器；
或者所述外围电路对来自所述无线网络控制器的以太网数据进行解析和重 组， 并发送至与所述以太网数据对应的以太网数据处理单元。
8. 根据权利要求 7所述的数据传输方法， 其中， 对以太网数据进行解析和重组包 括：
对以太网数据的 IP地址、 MAC地址以及循环冗余校验码进行更新。
9. 根据权利要求 7或 8所述的数据传输方法， 其中， 所述外围电路位于所述基带 处理单元的时钟主控单板上。
10. 根据权利要求 9所述的数据传输方法， 其中， 所述外围电路为现场可编程门阵 歹 lj FPGAo
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