WO2012124431A1 - 半導体装置 - Google Patents

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pcie
serial interface
semiconductor device
bus control
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賢一 清水
敏弘 森田
康裕 網
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Renesas Electronics Corp
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Renesas Electronics Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Definitions

  • the present invention relates to a technology for controlling an I / O (Input / Output) serial interface, and can realize, for example, a system configuration corresponding to various PCI (Peripheral Component Interconnect) Express (hereinafter referred to as PCIe) topologies.
  • PCIe Peripheral Component Interconnect Express
  • the present invention relates to a semiconductor device.
  • PCIe PCIe
  • PCIe is a serial interface developed as a next-generation interface for solving the shortage of transfer speed that the conventional PCI bus has, and realizes complete compatibility with the PCI bus at the software level. Accordingly, PCIe can operate on an OS (Operating System) capable of operating a conventional PCI bus, even if it is not newly supported.
  • OS Operating System
  • Patent Document 1 discloses a PCI bridge device that reduces the circuit amount.
  • the PCI bridge device artificially realizes a configuration space of a device connected to the secondary side pseudo PCI bus. Therefore, the secondary-side pseudo PCI interface unit acquires the device information (function number shown on the primary-side PCI bus) immediately after resetting.
  • the decoding unit associates the device information with the IDSEL output to the secondary pseudo PCI bus.
  • the primary side PCI interface unit detects the configuration cycle, the primary side PCI interface unit relays the cycle together with the secondary side pseudo PCI interface unit, and the decoding unit replaces some bits of the device information.
  • Patent Document 2 In Japanese Patent Laid-Open No. 11-238030 (Patent Document 2), it is reliably supported by the existing BIOS (Basic Input / Output System), and the DMA (Direct Memory Access) controller and the LSI (Large Scale Integrated circuit) core are the same.
  • a customized PCI-PCI bridge provided on a chip is disclosed.
  • a customized PCI-PCI bridge uses a type “00” header to identify and configure a secondary PCI device using a function number.
  • the PCI-PCI bridge switches the memory map between startup and after startup in order to support the VGA device together with the computing core and the PCI agent.
  • the PCI-PCI bridge arbitrates bus driving so that two PCI buses are not driven simultaneously.
  • the PCI agent integrated circuit includes one PCI bus control unit commonly used for a plurality of PCI agents, a function control unit of each PCI agent, and an internal connected between them for the purpose of common use. It consists of a common bus. This facilitates a change in the configuration of the PCI agent or a design change when newly added.
  • JP-A-11-288400 Japanese Patent Laid-Open No. 11-238030 Japanese Patent Laid-Open No. 2002-024161
  • a semiconductor device that realizes a device constituting a PCIe topology.
  • the RAM stores a configuration register that defines function information of the PCIe device.
  • the link control unit decodes the request received from the PCIe host and outputs the decoding result to a CPU (Central Processing Unit).
  • the CPU reads a corresponding configuration register from the RAM according to the decoding result received from the link control unit, generates a response to the request, and transmits the response to the link control unit.
  • the CPU reads the corresponding configuration register from the RAM according to the decoding result received from the link control unit, generates a response to the request, and transmits it to the link control unit.
  • the link control unit reads the corresponding configuration register from the RAM according to the decoding result received from the link control unit, generates a response to the request, and transmits it to the link control unit.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor device according to a first embodiment. It is a flowchart for demonstrating operation
  • 3 is a block diagram for explaining a more detailed configuration of the semiconductor device according to the first embodiment;
  • FIG. 3 is a diagram illustrating an example in which a configuration of a PCIe-PCI bridge is realized by the semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example in which a configuration of a PCIe switch and a PCIe-PCI bridge is realized by the semiconductor device according to the first embodiment.
  • FIG. FIG. 7 is a diagram for explaining a read operation of the configuration register when the topology shown in FIGS. 5 and 6 is realized by the semiconductor device in the first embodiment shown in FIG. 4.
  • FIG. 7 is a diagram for explaining a configuration register reading operation of a device connected to the PCI bus when the topology shown in FIGS. 5 and 6 is realized by the semiconductor device in the first embodiment shown in FIG. 4; is there.
  • FIG. 7 is a diagram for explaining a memory read operation of a device connected to the PCI bus when the topology shown in FIGS.
  • FIG. 5 and 6 is realized by the semiconductor device in the first embodiment shown in FIG. 4.
  • FIG. 15 is a diagram for explaining a configuration register writing operation when the topologies shown in FIGS. 11 to 14 are realized by the semiconductor device according to the second embodiment.
  • FIG. 15 is a diagram for explaining a memory write operation of a device connected to a general-purpose bus when the topologies shown in FIGS. 11 to 14 are realized by the semiconductor device according to the second embodiment.
  • FIG. 1 is a diagram illustrating an example of configuring a topology in which a PCIe-PCI bridge and a PCIe end point are arranged on the downstream side of a PCIe switch.
  • a PCIe bridge 102 and a PCIe end point 103 are connected to the downstream side of the PCIe switch 101 via a PCIe I / F (Interface).
  • a PCI end point is connected to the downstream side of the PCIe-PCI bridge 102 via a PCI I / F.
  • a PCI I / F When such a topology is configured, it is necessary to use at least three types of LSIs and IPs, which causes problems such as an increase in development cost as described above.
  • FIG. 2 is a block diagram illustrating a configuration example of the semiconductor device according to the first embodiment.
  • the semiconductor device 1 includes a PCIe device hardware 11 and a software sequencer 12.
  • the software sequencer 12 includes a CPU 13, a work RAM (Random Access Memory) 14, and a code RAM / ROM (Read Only Memory) 15.
  • the semiconductor device 1 communicates with a PCIe host via a PCIe I / F.
  • the PCIe device hardware 11 is connected to the PCIe I / F and mainly controls the physical layer and the data link layer.
  • the CPU 13 mainly controls the transaction layer by executing a program stored in the code RAM / ROM 15.
  • the work RAM 14 stores a configuration register, details of which will be described later.
  • the transaction layer mainly generates and decrypts transaction layer packets (TLPs).
  • TLP includes commands such as read and write, addresses, data, and the like.
  • the transaction layer also performs flow control with the connection partner.
  • PCIe flow control is performed on a credit basis.
  • the credit base is a method of notifying the partner of the size of a buffer that can be received in advance and notifying the buffer whenever there is a free space.
  • the transmission side adds up the size of the packet received by itself, and subtracts the amount when the buffer is notified from the transmission partner. As a result, the packet can be transferred without exceeding the buffer size of the transmission partner.
  • the transaction layer supports three address spaces: memory space, I / O space, and configuration space.
  • PCIe PCIe
  • PCI bus PCIe bus
  • FIG. 3 is a flowchart for explaining operations of the PCIe device hardware 11 and the software sequencer 12 when the PCIe device hardware 11 receives a request packet.
  • the PCIe device hardware 11 receives a request packet (Req TLP) from the PCIe host via the PCIe I / F, it determines the request by decoding the TLP and responds to the request.
  • An interrupt request is output to the CPU 13 of the software sequencer 12 (S11).
  • the request packet includes a memory request that is a read / write request to the memory, an I / O request that is a read / write request to I / O, a configuration request that is a read / write request to the configuration space, and the like.
  • the CPU 13 in the software sequencer 12 Upon receiving an interrupt request from the PCIe device hardware 11, the CPU 13 in the software sequencer 12 checks the TLP header and data (S12), generates a response to the request packet, and sets that the response has been generated in the control register. (S13). At this time, the value of the configuration register stored in the work RAM 14 is referred to as appropriate.
  • the PCIe device hardware 11 When the PCIe device hardware 11 receives the response generated from the software sequencer 12, the PCIe device hardware 11 transmits a response (Cpl TLP: completion) via the PCIe I / F (S14). At this time, in the case of reading, data is also included in the response.
  • FIG. 4 is a block diagram for explaining a more detailed configuration of the semiconductor device according to the first embodiment.
  • the semiconductor device 1 includes a CPU 13, RAMs 14 and 15, a PCIe-Phys unit 21, a PCIe-Link unit 22, a link control unit 23, a control register 24, a data buffer 25, a PCI bus control unit 26, A general-purpose bus control unit 27 and a bus selection unit 28 are included.
  • the PCIe-Phy unit 21 is connected to the PCIe host 2 via the PCIe I / F and has a function of the physical layer of PCIe.
  • the PCIe-Link unit 22 has a function of a PCIe data link layer.
  • the link control unit 23 decodes the received TLP (request packet) output from the PCIe-Link unit 22, determines what kind of request it is, and outputs an interrupt request to the CPU 13. Further, the link control unit 23 transmits a response (completion) corresponding to the request packet to the PCIe host 2 via the PCIe-Link unit 22 and the PCIe-Phys unit 21.
  • the control register 24 is a group of registers provided for controlling the semiconductor device 1 itself, and is distinguished from the configuration register.
  • the data buffer 25 transmits data to the device A (3) or the device B (4) via the PCI bus or general-purpose bus, and from the device A (3) or the device B (4) via the PCI bus or general-purpose bus. Store received data temporarily.
  • the PCI bus control unit 26 transmits / receives data to / from the device A (3) when the request packet is a memory read or a memory write to the device A (3) connected to the PCI bus.
  • the general-purpose bus control unit 27 transmits / receives data to / from the device B (4) when the request packet is a memory read or memory write to the device B (4) connected to the general-purpose bus.
  • the bus selection unit 28 is connected to the downloader 5, the CPU 13, the RAMs 14 and 15, and the control register 24, and switches the bus. For example, when the downloader 5 downloads the program executed by the CPU 13 to the RAM 15, the bus selection unit 28 switches the bus so that the processing code output from the downloader 5 is written to the RAM 15.
  • the bus selection unit 28 switches the bus so that the CPU 13 can fetch the processing code stored in the RAM 15.
  • the bus selection unit 28 switches the bus so that the CPU 13 can read / write data from / to the control register 24.
  • FIG. 5 to 6 are diagrams showing examples of the topology realized by the semiconductor device according to the first embodiment.
  • FIG. 5 is a diagram illustrating an example in which the configuration of the PCIe-PCI bridge is realized by the semiconductor device 1 according to the first embodiment.
  • This PCIe-PCI bridge 30 has three device functions (Func. 1 to Func. 3) 31 to 33, and three configuration registers corresponding to each of them are stored in the RAM 14 shown in FIGS. Be placed.
  • the functions of the device functions 31 to 33 are realized by the CPU 13 executing the program stored in the RAM 15.
  • FIG. 6 is a diagram illustrating an example in which the configuration of the PCIe switch and the PCIe-PCI bridge is realized by the semiconductor device 1 according to the first embodiment.
  • the PCIe switch 41 has an upstream port (Upstream) and two downstream ports (Downstream), and three configuration registers corresponding to the upstream port (Upstream) are arranged in the RAM 14 shown in FIGS. 2 and 4.
  • the PCIe-PCI bridge 42 has one configuration register and is arranged in the RAM 14 shown in FIGS.
  • the PCIe host 2 searches the PCIe topology by reading the configuration register corresponding to each device function when the system is started. When the device function number in each device function hits the device function number of the configuration register defined in the RAM 14, the Link control unit 23 returns a completion meaning that the device function exists in accordance with an instruction from the CPU 13. Then, the PCIe host 2 is made to recognize the device function.
  • FIG. 7 is a diagram for explaining the read operation of the configuration register when the topology shown in FIGS. 5 and 6 is realized by the semiconductor device 1 in the first embodiment shown in FIG.
  • the link control unit 23 when the link control unit 23 receives a request packet from the PCIe host 2 via the PCIe-Phys unit 21 and the PCIe-Link unit 22 ((1) in FIG. 7), it decodes the TPL. When detecting that the TPL is a configuration read, the link control unit 23 notifies the CPU 13 that the configuration read has been received ((2) in FIG. 7).
  • This notification may be made to output an interrupt request to the CPU 13 as described above, or the fact that the link control unit 23 has received the configuration read is written in the control register 24 and the CPU 13 polls it. You may make it notify by.
  • the CPU 13 Upon receiving the notification from the link control unit 23, the CPU 13 reads the contents of the corresponding configuration register from the RAM 14 ((3) in FIG. 7) and sets the data in the link control unit 23 ((4) in FIG. 7). ). Then, the link control unit 23 transmits the completion to the PCIe host 2 via the PCIe-Link unit 22 and the PCIe-Phy unit 21 and transmits the contents of the configuration register.
  • the configuration registers corresponding to the device functions 31 to 33 are stored in the RAM 14.
  • the CPU 13 reads the contents of the configuration register corresponding to the device function requested from the PCIe host 2 from the RAM 14 and sets it in the link control unit 23.
  • the RAM 14 has three configuration registers including the upstream port (Upstream) and the two downstream ports (Downstream) of the PCIe switch 41. And one configuration register of the PCIe-PCI bridge 42 is stored.
  • the CPU 13 reads the contents of the configuration register corresponding to the device requested from the PCIe host 2 from the RAM 14 and sets the contents in the link control unit 23.
  • FIG. 8 illustrates a read operation of the configuration register of the device connected to the PCI bus when the topology shown in FIGS. 5 and 6 is realized by the semiconductor device 1 in the first embodiment shown in FIG. FIG.
  • the link control unit 23 when the link control unit 23 receives a request packet from the PCIe host 2 via the PCIe-Phy unit 21 and the PCIe-Link unit 22 ((1) in FIG. 8), it decodes the TPL. Then, when detecting that the TPL is the configuration read of the device A (3), the Link control unit 23 notifies the CPU 13 that the configuration read has been received ((2) in FIG. 8).
  • the CPU 13 When the CPU 13 receives the notification from the link control unit 23, it requests the PCI bus control unit 26 for a PCI configuration read cycle ((3) in FIG. 8). Then, the PCI bus control unit 26 issues a configuration read to the device A (3) ((4) in FIG. 8).
  • the device A (3) Upon receiving a configuration read from the PCI bus control unit 26, the device A (3) transmits the contents of the configuration register to the PCI bus control unit 26. Then, the PCI bus control unit 26 notifies the CPU 13 of the read data received from the device A (3) ((5) in FIG. 8).
  • the CPU 13 sets the contents of the configuration register received from the PCI bus control unit 26 in the Link control unit 23 ((6) in FIG. 8). Then, the link control unit 23 transmits the completion to the PCIe host 2 via the PCIe-Link unit 22 and the PCIe-Phy unit 21 and transmits the contents of the configuration register.
  • FIG. 9 is a diagram for explaining the operation of the memory read of the device connected to the PCI bus when the topology shown in FIGS. 5 and 6 is realized by the semiconductor device 1 in the first embodiment shown in FIG. It is.
  • the link control unit 23 when the link control unit 23 receives a request packet from the PCIe host 2 via the PCIe-Phy unit 21 and the PCIe-Link unit 22 ((1) in FIG. 9), it decodes the TPL. Then, when detecting that the TPL is a memory read of the device A (3), the Link control unit 23 notifies the PCI bus control unit 26 that the memory read has been received ((2) in FIG. 9). ).
  • the PCI bus control unit 26 Upon receiving the notification from the Link control unit 23, the PCI bus control unit 26 issues a memory read to the device A (3) ((3) in FIG. 9). When the PCI bus control unit 26 receives the read data from the device A (3), it sequentially stores it in the data buffer 25 ((4) in FIG. 9).
  • the PCI bus control unit 26 completes the reception of the read data
  • the PCI bus control unit 26 notifies the link control unit 23 of the completion of the read data ((5) in FIG. 9).
  • the link control unit 23 receives a notification from the PCI bus control unit 26
  • the completion data is transmitted to the PCIe host 2 via the PCIe-Link unit 22 and the PCIe-Phys unit 21 and read data stored in the data buffer 25. Are sent sequentially.
  • memory write to the device A (3) is performed by the same operation as that shown in FIG. 16 described later, except that data is written to the device A (3) via the PCI bus control unit 26.
  • the semiconductor device stores the configuration register of the PCIe device constituting the PCIe topology in the RAM 14 and the configuration stored in the RAM 14 when a request is received from the PCIe host 2.
  • the response is transmitted to the PCIe host 2 with reference to the register.
  • a topology in which a plurality of PCIe devices such as a PCIe-PCI bridge, a PCIe switch, and an endpoint are arbitrarily combined is configured by the semiconductor device in the present embodiment, a physical layer, a data link layer, etc. between the PCIe devices
  • the hardware for controlling can be reduced. Therefore, it is possible to reduce the board area and component cost, and to reduce the number of gates and the package size.
  • the memory read operation of the device connected to the PCI bus is performed without using the CPU 13.
  • the memory transfer time is shortened, but the memory transfer is not limited to this method, and the memory transfer may be performed via the CPU 13.
  • the semiconductor device stores a configuration register corresponding to a general-purpose device connected to a general-purpose bus in the RAM 14, and uses the configuration register to make the general-purpose device pseudo PCIe topology. It is controlled as a connected device.
  • the configuration of the semiconductor device in the second embodiment is the same as the configuration of the semiconductor device in the first embodiment shown in FIG. Therefore, detailed description of overlapping configurations and functions will not be repeated.
  • FIG. 10 is a block diagram illustrating a configuration example of the semiconductor device according to the second embodiment.
  • the PCIe device hardware 11 is connected to the general-purpose devices 6 and 7 via the general-purpose bus. Therefore, detailed description of overlapping configurations and functions will not be repeated.
  • the general-purpose bus refers to a bus other than the above-described PCIe bus and PCI bus.
  • FIG. 11 to FIG. 14 are diagrams showing examples of the topology realized by the semiconductor device according to the second embodiment.
  • FIG. 11 is a diagram illustrating an example in which the configuration of the PCIe end point (general-purpose device) 51 is realized by the semiconductor device 1 according to the second embodiment.
  • This endpoint has only one device function (Func. 1), and a corresponding configuration register is arranged in the RAM 14 shown in FIGS.
  • FIG. 12 is a diagram illustrating an example in which the configuration of the PCIe end point (general-purpose device) 60 is realized by the semiconductor device 1 according to the second embodiment.
  • This end point has three device functions (Func. 1 to Func. 3) 61 to 63, and configuration registers corresponding to the three device functions 61 to 63 are shown in FIGS.
  • FIG. 13 is a diagram illustrating an example of realizing the configuration of the topology 70 having the PCIe switch 71 and the two PCIe end points 72 and 73 by the semiconductor device 1 according to the second embodiment.
  • Configuration switches corresponding to the PCIe switch 71 and the two PCIe endpoints 72 and 73 are arranged in the RAM 14 shown in FIGS. 2 and 4. In this case, the total number of configuration registers is 5.
  • FIG. 14 is a diagram illustrating an example of realizing the configuration of the topology 80 having three PCIe switches and five PCIe end points by the semiconductor device 1 according to the second embodiment.
  • Configuration registers corresponding to the three PCIe switches 1 to 3 (81 to 83) and the five PCIe end points 84 to 88 are arranged in the RAM 14 shown in FIGS. In this case, the total number of configuration registers is 14.
  • FIG. 15 is a diagram for explaining the write operation of the configuration register when the topologies shown in FIGS. 11 to 14 are realized by the semiconductor device 1 according to the second embodiment.
  • the link control unit 23 when the link control unit 23 receives a request packet from the PCIe host 2 via the PCIe-Phy unit 21 and the PCIe-Link unit 22 ((1) in FIG. 15), it decodes the TPL. Then, when detecting that the TPL is a configuration light, the link control unit 23 notifies the CPU 13 that the configuration light has been received ((2) in FIG. 15). At this time, the link control unit 23 also receives write data from the PCIe host 2 and transfers it to the CPU 13.
  • the CPU 13 Upon receiving the notification from the link control unit 23, the CPU 13 writes the contents of the configuration register received from the link control unit 23 into the RAM 14 ((3) in FIG. 15), and the CPU 13 loads the general-purpose bus control unit 27 as necessary.
  • the change of the operation setting is notified to the device B (4) via (4) of FIG.
  • the CPU 13 sets the response status in the link control unit 23 ((5) in FIG. 15). Then, the link control unit 23 transmits a completion to the PCIe host 2 via the PCIe-Link unit 22 and the PCIe-Phy unit 21 ((6) in FIG. 15).
  • FIG. 16 is a diagram for explaining a memory write operation of a device connected to the general-purpose bus when the topologies shown in FIGS. 11 to 14 are realized by the semiconductor device 1 according to the second embodiment.
  • the link control unit 23 when the link control unit 23 receives a request packet from the PCIe host 2 via the PCIe-Phys unit 21 and the PCIe-Link unit 22 ((1) in FIG. 16), it decodes the TPL. Then, when detecting that the TPL is a memory write of the device B (4), the Link control unit 23 stores the write data received from the PCIe host 2 in the data buffer 25 ((2) in FIG. 16).
  • the Link control unit 23 notifies the general-purpose bus control unit 27 that the memory write has been received ((3) in FIG. 16).
  • the general-purpose bus control unit 27 issues a memory write to the device B (4), and sequentially transmits the write data stored in the data buffer 25 to the device B (4) ((4) in FIG. 16). .
  • memory read from the device B (4) connected to the general-purpose bus is performed by the same operation as in FIG. 9 described above, and only data is read from the device B (4) via the general-purpose bus control unit 27. Is different.
  • the semiconductor device stores the configuration register of the general-purpose device connected to the general-purpose bus in the RAM 14 and the contents of the configuration register with respect to the configuration read from the PCIe host 2. return it. Therefore, in addition to the effects described in the first embodiment, the semiconductor device in this embodiment can pseudo-connect a general-purpose register to the PCIe topology.

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Abstract

　種々のＰＣＩｅトポロジに対応したシステム構成を実現することが可能な半導体装置が提供される。ＲＡＭ（１４）は、ＰＣＩｅデバイスのファンクション情報を定義するコンフィグレーションレジスタを記憶する。Ｌｉｎｋ制御部（２３）は、ＰＣＩｅホスト（２）から受信したリクエストをデコードし、デコード結果をＣＰＵ（１３）に出力する。ＣＰＵ（１３）は、Ｌｉｎｋ制御部（２３）から受けたデコード結果に応じて対応するコンフィグレーションレジスタをＲＡＭ（１４）から読み出し、リクエストに対するレスポンスを生成してＬｉｎｋ制御部（２３）に送信させる。したがって、種々のＰＣＩｅトポロジに対応したシステム構成を実現することが可能となる。

Description

半導体装置
　本発明は、Ｉ／Ｏ（Input／Output）シリアルインタフェースを制御するための技術に関し、例えば、種々のＰＣＩ（Peripheral　Component　Interconnect）Ｅｘｐｒｅｓｓ（以下、ＰＣＩｅと呼ぶ。）トポロジに対応したシステム構成を実現可能な半導体装置に関する。
　近年、パーソナルコンピュータなどのデータ処理装置の高機能化、多機能化が進んでおり、様々な種類のインタフェース回路が搭載されるようになってきている。そのようなインタフェースの１つとして、ＰＣＩｅを挙げることができる。
　ＰＣＩｅは、従来のＰＣＩバスが有していた転送速度不足を解消するための次世代インタフェースとして開発されたシリアルインタフェースであり、ソフトウェアレベルでＰＣＩバスとの完全互換を実現したものである。したがって、ＰＣＩｅは、従来のＰＣＩバスが動作できるＯＳ（Operating　System）であれば、特に新しくサポートしなくてもそのＯＳ上で動作することが可能である。
　ＰＣＩｅのシステムを構成する要素として、ルートコンプレックス、エンドポイント、スイッチ、ブリッジなどがあり、これらの要素を接続することによって様々なトポロジを実現可能である。これに関連する技術として、以下のようなものが開示されている。
　特開平１１－２８８４００号公報（特許文献１）には、回路量を低減するＰＣＩブリッジデバイスが開示されている。ＰＣＩブリッジデバイスは、２次側疑似ＰＣＩバスに接続されるデバイスのコンフィグレーション空間を疑似的に実現する。そのため、２次側疑似ＰＣＩインタフェース部は、リセット直後に、上記デバイスの情報（１次側ＰＣＩバスに見せる機能番号）を取得する。デコード部は、デバイスの情報と、２次側疑似ＰＣＩバスに出力するＩＤＳＥＬとを対応づける。そして、１次側ＰＣＩインタフェース部は、コンフィグレーションサイクルを検知すると、２次側疑似ＰＣＩインタフェース部とともに、サイクルの中継を行うとともに、デコード部はデバイスの情報の一部ビットの置き換えを行なう。
　特開平１１－２３８０３０号公報（特許文献２）には、既存のＢＩＯＳ（Basic　Input／Output　System）により確実にサポートされ、ＤＭＡ（Direct　Memory　Access）コントローラとＬＳＩ（Large　Scale　Integrated　circuit）コアとを同一チップ上に設けたカスタム化ＰＣＩ－ＰＣＩブリッジが開示されている。カスタム化されたＰＣＩ－ＰＣＩブリッジはタイプ「００」ヘッダを用い、ファンクション番号を用いて２次ＰＣＩデバイスを識別しコンフィギュレーションを可能にする。ＰＣＩ－ＰＣＩブリッジは、演算コア、ＰＣＩエージェントとともにＶＧＡデバイスをサポートするために、起動時と起動後とでメモリマップを切換える。また、ＰＣＩ－ＰＣＩブリッジは、２つのＰＣＩバスが同時に駆動されないようにバス駆動を調停する。
　特開２００２－０２４１６１号公報（特許文献３）には、内蔵されるＰＣＩエージェントの数量に制限がなく、後から追加及び置き換えが容易で、全体の回路規模を小さくすることができ、しかも信号線の伝播遅延を小さくするようにレイアウト設計することが容易なＰＣＩエージェント集積回路及びその通信方法が開示されている。ＰＣＩエージェント集積回路は、複数のＰＣＩエージェントに共通的に使用される１つのＰＣＩバス制御部と、各々のＰＣＩエージェントの機能制御部と、共通的な使用を目的としてこれらの間に接続される内部共通バスとから構成される。これによりＰＣＩエージェントの構成の変更、もしくは新規に追加する際の設計変更が容易となる。
特開平１１－２８８４００号公報 特開平１１－２３８０３０号公報 特開２００２－０２４１６１号公報
　ＰＣＩｅ－ＰＣＩブリッジを有するシステム設計において、ＰＣＩｅデバイスファンクションを増やす場合、製品基板上に複数のＬＳＩを並べるか、またはＬＳＩに内蔵されるＩＰ（Intellectual　Property）数を増やす必要がある。
　たとえば、ＰＣＩｅスイッチの下流側にＰＣＩｅ－ＰＣＩブリッジとＰＣＩｅエンドポイントとを並べたトポロジを構成する場合、最低でも３種類のＬＳＩまたはＩＰが必要になる。
　そのため、そのようなトポロジを複数のＬＳＩで実現する場合、基板面積や部品コストが増大するといった問題点があった。また、ＬＳＩに内蔵される複数のＩＰで実現する場合、ゲート数やパッケージサイズが増大するといった問題点があった。これらは、いずれの場合にも開発コストの増大にもつながる。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、ＰＣＩｅのトポロジを構成するデバイスを実現する半導体装置が提供される。ＲＡＭは、ＰＣＩｅデバイスのファンクション情報を定義するコンフィグレーションレジスタを記憶する。Ｌｉｎｋ制御部は、ＰＣＩｅホストから受信したリクエストをデコードし、デコード結果をＣＰＵ（Central　Processing　Unit）に出力する。ＣＰＵは、Ｌｉｎｋ制御部から受けたデコード結果に応じて対応するコンフィグレーションレジスタをＲＡＭから読み出し、リクエストに対するレスポンスを生成してＬｉｎｋ制御部に送信させる。
　上記一実施の形態によれば、ＣＰＵが、Ｌｉｎｋ制御部から受けたデコード結果に応じて対応するコンフィグレーションレジスタをＲＡＭから読み出し、リクエストに対するレスポンスを生成してＬｉｎｋ制御部に送信させる。これにより、種々のＰＣＩｅトポロジに対応したシステム構成を実現することが可能となる。
ＰＣＩｅスイッチの下流側にＰＣＩｅ－ＰＣＩブリッジとＰＣＩｅエンドポイントとを並べたトポロジを構成する一例を示す図である。 第１の実施の形態における半導体装置の構成例を示すブロック図である。 ＰＣＩｅデバイスハードウェアがリクエストパケットを受け取ったときの、ＰＣＩｅデバイスハードウェアおよびソフトウェアシーケンサの動作を説明するためのフローチャートである。 第１の実施の形態における半導体装置のさらに詳細な構成を説明するためのブロック図である。 第１の実施の形態における半導体装置によってＰＣＩｅ－ＰＣＩブリッジの構成が実現される一例を示す図である。 第１の実施の形態における半導体装置によってＰＣＩｅスイッチおよびＰＣＩｅ－ＰＣＩブリッジの構成が実現される一例を示す図である。 図４に示す第１の実施の形態における半導体装置によって図５および図６に示すトポロジを実現したときのコンフィグレーションレジスタの読み出しの動作を説明するための図である。 図４に示す第１の実施の形態における半導体装置によって図５および図６に示すトポロジを実現したときのＰＣＩバスに接続されるデバイスの、コンフィグレーションレジスタの読み出しの動作を説明するための図である。 図４に示す第１の実施の形態における半導体装置によって図５および図６に示すトポロジを実現したときのＰＣＩバスに接続されるデバイスの、メモリリードの動作を説明するための図である。 第２の実施の形態における半導体装置の構成例を示すブロック図である。 第２の実施の形態における半導体装置によってＰＣＩｅエンドポイント（汎用デバイス）の構成を実現する一例を示す図である。 第２の実施の形態における半導体装置によってＰＣＩｅエンドポイント（汎用デバイス）の構成を実現する他の一例を示す図である。 第２の実施の形態における半導体装置によってＰＣＩｅスイッチと、２つのＰＣＩｅエンドポイントとを有するトポロジの構成を実現する一例を示す図である。 第２の実施の形態における半導体装置によって３つのＰＣＩｅスイッチと、５つのＰＣＩｅエンドポイントとを有するトポロジの構成を実現する一例を示す図である。 第２の実施の形態における半導体装置によって図１１～図１４に示すトポロジを実現したときのコンフィグレーションレジスタの書き込みの動作を説明するための図である。 第２の実施の形態における半導体装置によって図１１～図１４に示すトポロジを実現したときの汎用バスに接続されるデバイスのメモリライトの動作を説明するための図である。
　図１は、ＰＣＩｅスイッチの下流側にＰＣＩｅ－ＰＣＩブリッジとＰＣＩｅエンドポイントとを並べたトポロジを構成する一例を示す図である。図１に示すように、ＰＣＩｅスイッチ１０１の下流側には、ＰＣＩｅ　Ｉ／Ｆ（Interface）を介してＰＣＩｅブリッジ１０２とＰＣＩｅエンドポイント１０３とが接続される。
　また、ＰＣＩｅ－ＰＣＩブリッジ１０２の下流側には、ＰＣＩ　Ｉ／Ｆを介してＰＣＩエンドポイントなどが接続される。このようなトポロジを構成する場合、最低でも３種類のＬＳＩやＩＰを用いる必要があり、上述のように開発コストが増大するなどの問題が発生する。
　（第１の実施の形態）
　図２は、第１の実施の形態における半導体装置の構成例を示すブロック図である。この半導体装置１は、ＰＣＩｅデバイスハードウェア１１と、ソフトウェアシーケンサ１２とを含む。また、ソフトウェアシーケンサ１２は、ＣＰＵ１３と、ワークＲＡＭ（Random　Access　Memory）１４と、コードＲＡＭ／ＲＯＭ（Read　Only　Memory）１５とを含む。半導体装置１は、ＰＣＩｅ　Ｉ／Ｆを介して、ＰＣＩｅホストとの通信を行なう。
　ＰＣＩｅデバイスハードウェア１１は、ＰＣＩｅ　Ｉ／Ｆに接続され、主に物理レイヤおよびデータリンクレイヤの制御を行なう。また、ＣＰＵ１３は、コードＲＡＭ／ＲＯＭ１５に記憶されるプログラムを実行することにより、主にトランザクションレイヤの制御を行なう。なお、ワークＲＡＭ１４は、コンフィグレーションレジスタを格納するが、その詳細は後述する。
　トランザクションレイヤは、主にトランザクションレイヤパケット（ＴＬＰ：Transaction　Layer　Packet）の生成と、復号とを行なう。ＴＬＰは、リードやライトといったコマンド、アドレス、データなどで構成される。また、トランザクションレイヤは、接続相手とのフロー制御も行なう。
　ＰＣＩｅのフロー制御はクレジットベースで行なわれる。クレジットベースとは、予め自分が受信できるバッファのサイズを相手に通知しておき、バッファに空きができるたびにその旨を伝える方式である。送信側は、自身が受信したパケットのサイズを積算してゆき、また送信相手からバッファの空きが伝えられるとその分を減算する。これによって、送信相手のバッファサイズを超えることなく、パケットの転送が可能となる。
　トランザクションレイヤは、メモリ空間、Ｉ／Ｏ空間およびコンフィグレーション空間の３つのアドレス空間をサポートする。
　ＰＣＩｅ（ＰＣＩ）デバイスを制御する場合、ＰＣＩｅバス（ＰＣＩバス）のコンフィグレーションレジスタの操作によって当該制御が行なわれる。詳細は、ＰＣＩの仕様書などを参照されたい。
　図３は、ＰＣＩｅデバイスハードウェア１１がリクエストパケットを受け取ったときの、ＰＣＩｅデバイスハードウェア１１およびソフトウェアシーケンサ１２の動作を説明するためのフローチャートである。
　まず、ＰＣＩｅデバイスハードウェア１１が、ＰＣＩｅ　Ｉ／Ｆを介してＰＣＩｅホストからリクエストパケット（Ｒｅｑ　ＴＬＰ）を受けると、そのＴＬＰをデコードしてどのような要求であるかを判断し、要求に応じた割り込み要求をソフトウェアシーケンサ１２のＣＰＵ１３に出力する（Ｓ１１）。なお、リクエストパケットは、メモリに対する読み出し／書き込み要求であるメモリリクエスト、Ｉ／Ｏに対する読み出し／書き込み要求であるＩ／Ｏリクエスト、コンフィグレーション空間に対する読み出し／書き込み要求であるコンフィグレーションリクエストなどを含む。
　ソフトウェアシーケンサ１２内のＣＰＵ１３は、ＰＣＩｅデバイスハードウェア１１から割り込み要求を受けると、ＴＬＰのヘッダおよびデータをチェックし（Ｓ１２）、リクエストパケットに対するレスポンスを生成し、レスポンスを生成したことを制御レジスタに設定して通知する（Ｓ１３）。このとき、ワークＲＡＭ１４に格納されるコンフィグレーションレジスタの値が適宜参照される。
　ＰＣＩｅデバイスハードウェア１１は、ソフトウェアシーケンサ１２からレスポンスを生成したことを受けると、ＰＣＩｅ　Ｉ／Ｆを介してレスポンス（Ｃｐｌ　ＴＬＰ：コンプリーション）を送信する（Ｓ１４）。このとき、読み出しの場合には、レスポンスにデータも含まれる。
　図４は、第１の実施の形態における半導体装置のさらに詳細な構成を説明するためのブロック図である。半導体装置１は、ＣＰＵ１３と、ＲＡＭ１４，１５と、ＰＣＩｅ－Ｐｈｙ部２１と、ＰＣＩｅ－Ｌｉｎｋ部２２と、Ｌｉｎｋ制御部２３と、制御レジスタ２４と、データバッファ２５と、ＰＣＩバス制御部２６と、汎用バス制御部２７と、バス選択部２８とを含む。
　ＰＣＩｅ－Ｐｈｙ部２１は、ＰＣＩｅ　Ｉ／Ｆを介してＰＣＩｅホスト２と接続されており、ＰＣＩｅの物理レイヤの機能を有している。ＰＣＩｅ－Ｌｉｎｋ部２２は、ＰＣＩｅのデータリンクレイヤの機能を有している。
　Ｌｉｎｋ制御部２３は、ＰＣＩｅ－Ｌｉｎｋ部２２から出力される受信ＴＬＰ（リクエストパケット）をデコードし、どのようなリクエストであるかを判断してＣＰＵ１３に割り込み要求を出力する。また、Ｌｉｎｋ制御部２３は、ＰＣＩｅ－Ｌｉｎｋ部２２およびＰＣＩｅ－Ｐｈｙ部２１を介して、リクエストパケットに対応したレスポンス（コンプリーション）をＰＣＩｅホスト２に送信する。
　制御レジスタ２４は、半導体装置１自身の制御のために設けられたレジスタ群であり、コンフィグレーションレジスタとは区別される。
　データバッファ２５は、ＰＣＩバスまたは汎用バスを介してデバイスＡ（３）またはデバイスＢ（４）に送信するデータ、およびＰＣＩバスまたは汎用バスを介してデバイスＡ（３）またはデバイスＢ（４）から受信したデータを一時的に格納する。
　ＰＣＩバス制御部２６は、リクエストパケットがＰＣＩバスに接続されるデバイスＡ（３）に対するメモリリード、メモリライトなどの場合に、デバイスＡ（３）との間でデータの送受信を行なう。
　汎用バス制御部２７は、リクエストパケットが汎用バスに接続されるデバイスＢ（４）に対するメモリリード、メモリライトなどの場合に、デバイスＢ（４）との間でデータの送受信を行なう。
　バス選択部２８は、ダウンローダ５、ＣＰＵ１３、ＲＡＭ１４，１５および制御レジスタ２４に接続されており、バスの切り替えを行なう。たとえば、ＣＰＵ１３で実行されるプログラムをダウンローダ５が、ＲＡＭ１５にダウンロードする場合、バス選択部２８は、ダウンローダ５から出力される処理コードがＲＡＭ１５に書き込まれるようにバスを切り替える。
　また、ＣＰＵ１３がＲＡＭ１５に格納されるプログラムを実行する場合、バス選択部２８は、ＣＰＵ１３がＲＡＭ１５に格納される処理コードをフェッチできるようにバスを切り替える。また、ＣＰＵ１３が制御レジスタ２４にアクセスする場合、バス選択部２８は、ＣＰＵ１３が制御レジスタ２４に対して読み出し／書き込みが行なえるようにバスを切り替える。
　図５～図６は、第１の実施の形態における半導体装置によって実現されるトポロジの例を示す図である。図５は、第１の実施の形態における半導体装置１によってＰＣＩｅ－ＰＣＩブリッジの構成が実現される一例を示す図である。このＰＣＩｅ－ＰＣＩブリッジ３０は、３つのデバイスファンクション（Ｆｕｎｃ．１～Ｆｕｎｃ．３）３１～３３を有しており、それぞれに対応する３つのコンフィグレーションレジスタが、図２および図４に示すＲＡＭ１４に配置される。ＣＰＵ１３がＲＡＭ１５に記憶されるプログラムを実行することによって、デバイスファンクション３１～３３の機能が実現される。
　図６は、第１の実施の形態における半導体装置１によってＰＣＩｅスイッチおよびＰＣＩｅ－ＰＣＩブリッジの構成が実現される一例を示す図である。ＰＣＩｅスイッチ４１は、上流側ポート（Ｕｐｓｔｒｅａｍ）および２つの下流側ポート（Ｄｏｗｎｓｔｒｅａｍ）を有しており、それぞれに対応する３つのコンフィグレーションレジスタが、図２および図４に示すＲＡＭ１４に配置される。また、ＰＣＩｅ－ＰＣＩブリッジ４２は、１つのコンフィグレーションレジスタを有しており、図２および図４に示すＲＡＭ１４に配置される。
　ＰＣＩｅホスト２は、システム起動時に各デバイスファンクションに対応するコンフィグレーションレジスタを読み出すことでＰＣＩｅのトポロジを検索する。ＲＡＭ１４に定義されたコンフィグレーションレジスタのデバイスファンクション番号に当該各デバイスファンクションにおけるデバイスファンクション番号がヒットしたときに、ＣＰＵ１３の指示によりＬｉｎｋ制御部２３が、そのデバイスファンクションの存在を意味するコンプリーションを返すことでＰＣＩｅホスト２にデバイスファンクションを認識させる。
　図７は、図４に示す第１の実施の形態における半導体装置１によって図５および図６に示すトポロジを実現したときのコンフィグレーションレジスタの読み出しの動作を説明するための図である。
　まず、Ｌｉｎｋ制御部２３が、ＰＣＩｅ－Ｐｈｙ部２１およびＰＣＩｅ－Ｌｉｎｋ部２２を介してＰＣＩｅホスト２からリクエストパケットを受けると（図７の（１））、そのＴＰＬをデコードする。そして、そのＴＰＬがコンフィグレーションリードであることを検出すると、Ｌｉｎｋ制御部２３は、ＣＰＵ１３に対してコンフィグレーションリードを受信したことを通知する（図７の（２））。
　この通知は、上述のようにＣＰＵ１３に対して割り込み要求を出力するようにしてもよいし、Ｌｉｎｋ制御部２３がコンフィグレーションリードを受信したことを制御レジスタ２４に書き込み、ＣＰＵ１３がそれをポーリングすることによって通知するようにしてもよい。
　ＣＰＵ１３は、Ｌｉｎｋ制御部２３から通知を受けると、ＲＡＭ１４から対応するコンフィグレーションレジスタの内容を読み出し（図７の（３））、そのデータをＬｉｎｋ制御部２３に設定する（図７の（４））。そして、Ｌｉｎｋ制御部２３は、ＰＣＩｅ－Ｌｉｎｋ部２２およびＰＣＩｅ－Ｐｈｙ部２１を介してＰＣＩｅホスト２にコンプリーションを送信すると共に、コンフィグレーションレジスタの内容を送信する。
　たとえば、本実施の形態における半導体装置１によって図５に示すトポロジが構成された場合、ＲＡＭ１４にデバイスファンクション３１～３３に対応するコンフィグレーションレジスタが格納されている。ＣＰＵ１３は、ＰＣＩｅホスト２から要求があったデバイスファンクションに対応するコンフィグレーションレジスタの内容をＲＡＭ１４から読み出し、Ｌｉｎｋ制御部２３に設定する。
　また、本実施の形態における半導体装置１によって図６に示すトポロジが構成された場合、ＲＡＭ１４に、ＰＣＩｅスイッチ４１の上流側ポート（Ｕｐｓｔｒｅａｍ）および２つの下流側ポート（Ｄｏｗｎｓｔｒｅａｍ）の３つのコンフィグレーションレジスタと、ＰＣＩｅ－ＰＣＩブリッジ４２の１つのコンフィグレーションレジスタとが格納されている。ＣＰＵ１３は、ＰＣＩｅホスト２から要求があったデバイスに対応するコンフィグレーションレジスタの内容をＲＡＭ１４から読み出し、Ｌｉｎｋ制御部２３に設定する。
　図８は、図４に示す第１の実施の形態における半導体装置１によって図５および図６に示すトポロジを実現したときのＰＣＩバスに接続されるデバイスのコンフィグレーションレジスタの読み出しの動作を説明するための図である。
　まず、Ｌｉｎｋ制御部２３が、ＰＣＩｅ－Ｐｈｙ部２１およびＰＣＩｅ－Ｌｉｎｋ部２２を介してＰＣＩｅホスト２からリクエストパケットを受けると（図８の（１））、そのＴＰＬをデコードする。そして、そのＴＰＬがデバイスＡ（３）のコンフィグレーションリードであることを検出すると、Ｌｉｎｋ制御部２３は、ＣＰＵ１３に対してコンフィグレーションリードを受信したことを通知する（図８の（２））。
　ＣＰＵ１３は、Ｌｉｎｋ制御部２３から通知を受けると、ＰＣＩバス制御部２６に対してＰＣＩのコンフィグレーションリードサイクルを要求する（図８の（３））。そして、ＰＣＩバス制御部２６がデバイスＡ（３）に対してコンフィグレーションリードを発行する（図８の（４））。
　デバイスＡ（３）は、ＰＣＩバス制御部２６からコンフィグレーションリードを受けると、コンフィグレーションレジスタの内容をＰＣＩバス制御部２６に送信する。そして、ＰＣＩバス制御部２６は、デバイスＡ（３）から受信したリードデータをＣＰＵ１３に通知する（図８の（５））。
　次に、ＣＰＵ１３がＰＣＩバス制御部２６から受けたコンフィグレーションレジスタの内容をＬｉｎｋ制御部２３に設定する（図８の（６））。そして、Ｌｉｎｋ制御部２３は、ＰＣＩｅ－Ｌｉｎｋ部２２およびＰＣＩｅ－Ｐｈｙ部２１を介してＰＣＩｅホスト２にコンプリーションを送信すると共に、コンフィグレーションレジスタの内容を送信する。
　図９は、図４に示す第１の実施の形態における半導体装置１によって図５および図６に示すトポロジを実現したときのＰＣＩバスに接続されるデバイスのメモリリードの動作を説明するための図である。
　まず、Ｌｉｎｋ制御部２３が、ＰＣＩｅ－Ｐｈｙ部２１およびＰＣＩｅ－Ｌｉｎｋ部２２を介してＰＣＩｅホスト２からリクエストパケットを受けると（図９の（１））、そのＴＰＬをデコードする。そして、そのＴＰＬがデバイスＡ（３）のメモリリードであることを検出すると、Ｌｉｎｋ制御部２３は、ＰＣＩバス制御部２６に対してメモリリードを受信したことを通知する（図９の（２））。
　ＰＣＩバス制御部２６は、Ｌｉｎｋ制御部２３から通知を受けると、デバイスＡ（３）に対してメモリリードを発行する（図９の（３））。そして、ＰＣＩバス制御部２６がデバイスＡ（３）からリードデータを受けると、それをデータバッファ２５に順次格納する（図９の（４））。
　そして、ＰＣＩバス制御部２６は、リードデータの受信を完了すると、Ｌｉｎｋ制御部２３に対してリードデータの完了を通知する（図９の（５））。Ｌｉｎｋ制御部２３がＰＣＩバス制御部２６から通知を受けると、ＰＣＩｅ－Ｌｉｎｋ部２２およびＰＣＩｅ－Ｐｈｙ部２１を介してＰＣＩｅホスト２にコンプリーションを送信すると共に、データバッファ２５に格納されるリードデータを順次送信する。
　なお、デバイスＡ（３）に対するメモリライトは、後述の図１６と同様の動作によって行なわれ、ＰＣＩバス制御部２６を介してデバイスＡ（３）にデータを書き込む点のみが異なる。
　以上説明したように、本実施の形態における半導体装置は、ＰＣＩｅトポロジを構成するＰＣＩｅデバイスのコンフィグレーションレジスタをＲＡＭ１４に格納し、ＰＣＩｅホスト２からリクエストを受けたときに、ＲＡＭ１４に格納されるコンフィグレーションレジスタを参照してレスポンスをＰＣＩｅホスト２に送信する。これによって、種々のＰＣＩｅトポロジに対応したシステム構成を実現することが可能となった。
　また、本実施の形態における半導体装置によって、ＰＣＩｅ－ＰＣＩブリッジ、ＰＣＩｅスイッチ、エンドポイントなどの複数のＰＣＩｅデバイスを任意に組み合わせたトポロジを構成する場合、そのＰＣＩｅデバイス間の物理レイヤやデータリンクレイヤなどを制御するためのハードウェアを削減することができる。したがって、基板面積や部品コストを削減したり、ゲート数やパッケージサイズを削減したりすることが可能となった。
　また、半導体装置を出荷した後でも、ＰＣＩｅトポロジやデバイスファンクションを変更することができるため、デバッグ時に判明した不具合の修正や、顧客からの要求仕様の変更などにも対応することが可能となった。
　また、本実施の形態における半導体装置においては、所望のトポロジを実現したときはＰＣＩバスに接続されるデバイスのメモリリードの動作はＣＰＵ１３を介さないで実施している。これによってメモリ転送時間の短縮を図っているが、メモリ転送はこの方法に限定されずＣＰＵ１３を介してメモリ転送を行わせてもよい。
　（第２の実施の形態）
　第２の実施の形態における半導体装置は、汎用バスに接続される汎用デバイスに対応するコンフィグレーションレジスタをＲＡＭ１４に記憶し、そのコンフィグレーションレジスタを用いることによって、汎用デバイスを擬似的にＰＣＩｅのトポロジに接続されたデバイスとして制御するものである。なお、第２の実施の形態における半導体装置の構成は、図４に示す第１の実施の形態における半導体装置の構成と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
　図１０は、第２の実施の形態における半導体装置の構成例を示すブロック図である。図２に示す第１の実施の形態における半導体装置の構成例と比較して、ＰＣＩｅデバイスハードウェア１１が汎用バスを介して汎用デバイス６および７に接続される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。ここで、汎用バスとは、上述のＰＣＩｅバスおよびＰＣＩバス以外のバスを指すものとする。
　図１１～図１４は、第２の実施の形態における半導体装置によって実現されるトポロジの例を示す図である。図１１は、第２の実施の形態における半導体装置１によってＰＣＩｅエンドポイント（汎用デバイス）５１の構成を実現する一例を示す図である。このエンドポイントは、１つのデバイスファンクション（Ｆｕｎｃ．１）のみを有しており、対応するコンフィグレーションレジスタが、図２および図４に示すＲＡＭ１４に配置される。
　図１２は、第２の実施の形態における半導体装置１によってＰＣＩｅエンドポイント（汎用デバイス）６０の構成を実現する一例を示す図である。このエンドポイントは、３つのデバイスファンクション（Ｆｕｎｃ．１～Ｆｕｎｃ．３）６１～６３を有しており、３つのデバイスファンクション６１～６３のそれぞれに対応するコンフィグレーションレジスタが、図２および図４に示すＲＡＭ１４に配置される。
　図１３は、第２の実施の形態における半導体装置１によってＰＣＩｅスイッチ７１と、２つのＰＣＩｅエンドポイント７２および７３とを有するトポロジ７０の構成を実現する一例を示す図である。ＰＣＩｅスイッチ７１と、２つのＰＣＩｅエンドポイント７２および７３のそれぞれに対応するコンフィグレーションレジスタが、図２および図４に示すＲＡＭ１４に配置される。この場合、コンフィグレーションレジスタの総数は５となる。
　図１４は、第２の実施の形態における半導体装置１によって３つのＰＣＩｅスイッチと、５つのＰＣＩｅエンドポイントとを有するトポロジ８０の構成を実現する一例を示す図である。３つのＰＣＩｅスイッチ１～３（８１～８３）と、５つのＰＣＩｅエンドポイント８４～８８のそれぞれに対応するコンフィグレーションレジスタが、図２および図４に示すＲＡＭ１４に配置される。この場合、コンフィグレーションレジスタの総数は１４となる。
　図１５は、第２の実施の形態における半導体装置１によって図１１～図１４に示すトポロジを実現したときのコンフィグレーションレジスタの書き込みの動作を説明するための図である。
　まず、Ｌｉｎｋ制御部２３が、ＰＣＩｅ－Ｐｈｙ部２１およびＰＣＩｅ－Ｌｉｎｋ部２２を介してＰＣＩｅホスト２からリクエストパケットを受けると（図１５の（１））、そのＴＰＬをデコードする。そして、そのＴＰＬがコンフィグレーションライトであることを検出すると、Ｌｉｎｋ制御部２３は、ＣＰＵ１３に対してコンフィグレーションライトを受信したことを通知する（図１５の（２））。このとき、Ｌｉｎｋ制御部２３は、ＰＣＩｅホスト２からライトデータも受信して、ＣＰＵ１３に転送する。
　ＣＰＵ１３は、Ｌｉｎｋ制御部２３から通知を受けると、ＲＡＭ１４にＬｉｎｋ制御部２３から受けたコンフィグレーションレジスタの内容を書き込み（図１５の（３））、必要に応じてＣＰＵ１３が汎用バス制御部２７を介してデバイスＢ（４）に動作設定の変更を通知する（図１５の（４））。
　また、ＣＰＵ１３は、そのレスポンスステータスをＬｉｎｋ制御部２３に設定する（図１５の（５））。そして、Ｌｉｎｋ制御部２３は、ＰＣＩｅ－Ｌｉｎｋ部２２およびＰＣＩｅ－Ｐｈｙ部２１を介してＰＣＩｅホスト２にコンプリーションを送信する（図１５の（６））。
　なお、汎用デバイスＢ（４）に対するコンフィグレーションリードの動作は、図７に示すコンフィグレーションレジスタの読み出しの動作と同様であるので、詳細な説明は繰り返さない。
　図１６は、第２の実施の形態における半導体装置１によって図１１～図１４に示すトポロジを実現したときの汎用バスに接続されるデバイスのメモリライトの動作を説明するための図である。
　まず、Ｌｉｎｋ制御部２３が、ＰＣＩｅ－Ｐｈｙ部２１およびＰＣＩｅ－Ｌｉｎｋ部２２を介してＰＣＩｅホスト２からリクエストパケットを受けると（図１６の（１））、そのＴＰＬをデコードする。そして、そのＴＰＬがデバイスＢ（４）のメモリライトであることを検出すると、Ｌｉｎｋ制御部２３は、ＰＣＩｅホスト２から受けたライトデータをデータバッファ２５に格納する（図１６の（２））。
　次に、Ｌｉｎｋ制御部２３は、汎用バス制御部２７に対してメモリライトを受信したことを通知する（図１６の（３））。そして、汎用バス制御部２７は、デバイスＢ（４）に対してメモリライトを発行し、データバッファ２５に格納されるライトデータを順次デバイスＢ（４）に送信する（図１６の（４））。
　なお、汎用バスに接続されるデバイスＢ（４）からのメモリリードは、上述の図９と同様の動作によって行なわれ、汎用バス制御部２７を介してデバイスＢ（４）からデータを読み出す点のみが異なる。
　以上説明したように、本実施の形態における半導体装置は、汎用バスに接続される汎用デバイスのコンフィグレーションレジスタをＲＡＭ１４に記憶し、ＰＣＩｅホスト２からのコンフィグレーションリードに対してこのコンフィグレーションレジスタの内容を返す。したがって、本実施の形態における半導体装置は、第１の実施の形態において説明した効果に加えて、ＰＣＩｅのトポロジに汎用レジスタを擬似的に接続することが可能である。
　以上、本発明者等によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　１　半導体装置、２　ＰＣＩｅホスト、３，４　デバイス、５　ダウンローダ、６，７
　汎用デバイス、１１　ＰＣＩｅデバイスハードウェア、１２　ソフトウェアシーケンサ、１３　ＣＰＵ、１４　ワークＲＡＭ、１５　コードＲＡＭ／ＲＯＭ、２１　ＰＣＩｅ－Ｐｈｙ部、２２　ＰＣＩｅ－Ｌｉｎｋ部、２３　Ｌｉｎｋ制御部、２４　制御レジスタ、２５　データバッファ、２６　ＰＣＩバス制御部、２７　汎用バス制御部、２８　バス選択部。

Claims (8)

  1. 　シリアルインタフェースバスのトポロジを構成するデバイスを実現する半導体装置であって、
    　プロセッサと、
    　前記プロセッサによって参照されるデータを記憶する記憶部と、
    　前記シリアルインタフェースバスの物理レイヤおよびデータリンクレイヤを制御するシリアルインタフェースバス制御部とを含み、
    　前記記憶部は、前記デバイスのファンクション情報を定義するコンフィグレーションレジスタを記憶し、
    　前記シリアルインタフェースバス制御部は、ホストから受信したリクエストをデコードし、デコード結果を前記プロセッサに出力し、
    　前記プロセッサは、前記シリアルインタフェースバス制御部から受けたデコード結果に応じて対応するコンフィグレーションレジスタを前記記憶部から読み出し、前記リクエストに対するレスポンスを生成して前記シリアルインタフェースバス制御部に送信させる、半導体装置。
  2. 　前記シリアルインタフェースバスは、ＰＣＩｅバスである、請求項１記載の半導体装置。
  3. 　前記プロセッサは、前記記憶部に記憶されるコンフィグレーションレジスタの総数および各コンフィグレーションレジスタごとの機能を変更することで、前記半導体装置によって実現されるデバイスを変更する、請求項１または２記載の半導体装置。
  4. 　前記半導体装置はさらに、ＰＣＩバスに接続されるデバイスとの間のデータの送受信を制御するＰＣＩバス制御部を含み、
    　前記シリアルインタフェースバス制御部によるデコード結果が前記ＰＣＩバスに接続されるデバイスの制御に関するリクエストである場合、前記ＰＣＩバス制御部は、前記ＰＣＩバスに接続されるデバイスとの間でデータの送受信を行なうことにより、ブリッジの機能を実現する、請求項１または２に記載の半導体装置。
  5. 　前記記憶部は、上流側ポートおよび下流側ポートのそれぞれのコンフィグレーションレジスタを記憶し、
    　前記シリアルインタフェースバス制御部によるデコード結果が前記上流側ポートまたは下流側ポートのコンフィグレーションリードの場合、前記プロセッサは対応するコンフィグレーションレジスタを前記記憶部から読み出して前記シリアルインタフェースバス制御部に送信させることにより、前記ブリッジおよびスイッチの機能を実現する、請求項４記載の半導体装置。
  6. 　前記半導体装置はさらに、汎用バスに接続される汎用デバイスとの間のデータの送受信を制御する汎用バス制御部を含み、
    　前記記憶部は、前記汎用デバイスに対応するコンフィグレーションレジスタを記憶し、
    　前記シリアルインタフェースバス制御部によるデコード結果が前記汎用デバイスのコンフィグレーションリードの場合、前記プロセッサは前記汎用デバイスに対応するコンフィグレーションレジスタを前記記憶部から読み出して前記シリアルインタフェースバス制御部に送信させ、前記シリアルインタフェースバス制御部によるデコード結果が前記汎用デバイスの制御に関するリクエストである場合、前記汎用バス制御部は、前記汎用デバイスとの間でデータの送受信を行なうことにより、前記汎用デバイスを擬似的に前記シリアルインタフェースバスのトポロジに接続されたデバイスとして制御する、請求項１または２に記載の半導体装置。
  7. 　前記シリアルインタフェースバス制御部は、前記ホストから受信したリクエストのデコード結果に対応する割込み要求を前記プロセッサに出力し、
    　前記プロセッサは、前記シリアルインタフェースバス制御部から受けた割込み要求に応じて対応するコンフィグレーションレジスタを参照する、請求項１記載の半導体装置。
  8. 　前記シリアルインタフェースバス制御部は、前記ホストから受信したリクエストのデコード結果をレジスタに書き込み、
    　前記プロセッサは、前記レジスタに書き込まれたデコード結果をポーリングすることによって、前記シリアルインタフェースバス制御部から受けたリクエストを判断し、対応するコンフィグレーションレジスタを参照する、請求項１記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140289444A1 (en) * 2013-03-19 2014-09-25 Fujitsu Limited Information processing apparatus and method of controlling
KR20160106486A (ko) * 2015-03-02 2016-09-12 삼성전자주식회사 불휘발성 메모리 모듈 어레이 시스템
CN107992438A (zh) * 2017-11-24 2018-05-04 郑州云海信息技术有限公司 一种服务器及在服务器内灵活配置PCIe拓扑的方法
US20220086101A1 (en) * 2020-09-17 2022-03-17 Honda Motor Co., Ltd. Communication control apparatus, communication system, communication control method, and storage medium

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006195870A (ja) * 2005-01-17 2006-07-27 Ricoh Co Ltd データ転送システム及び電子機器
JP2009169842A (ja) * 2008-01-18 2009-07-30 Hitachi Ltd 複合型計算機システムの管理方法及び複合型計算機システム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6076160A (en) * 1997-11-20 2000-06-13 Advanced Micro Devices, Inc. Hardware-based system for enabling data transfers between a CPU and chip set logic of a computer system on both edges of bus clock signal
JPH11238030A (ja) * 1998-02-20 1999-08-31 Mitsubishi Electric Corp Ｐｃｉ−ｐｃｉブリッジおよびそのための先入れ先出しメモリ
JPH11288400A (ja) * 1998-04-03 1999-10-19 Nec Shizuoka Ltd Ｐｃｉブリッジデバイス
JP2009037674A (ja) * 2007-07-31 2009-02-19 Ntn Corp ハードディスクドライブの評価方法
US8234458B2 (en) * 2008-12-09 2012-07-31 Nvidia Corporation System and method for maintaining cache coherency across a serial interface bus using a snoop request and complete message

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006195870A (ja) * 2005-01-17 2006-07-27 Ricoh Co Ltd データ転送システム及び電子機器
JP2009169842A (ja) * 2008-01-18 2009-07-30 Hitachi Ltd 複合型計算機システムの管理方法及び複合型計算機システム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140289444A1 (en) * 2013-03-19 2014-09-25 Fujitsu Limited Information processing apparatus and method of controlling
JP2014182604A (ja) * 2013-03-19 2014-09-29 Fujitsu Ltd 情報処理装置及び制御方法
KR20160106486A (ko) * 2015-03-02 2016-09-12 삼성전자주식회사 불휘발성 메모리 모듈 어레이 시스템
KR102262807B1 (ko) 2015-03-02 2021-06-09 삼성전자주식회사 불휘발성 메모리 모듈 어레이 시스템
CN107992438A (zh) * 2017-11-24 2018-05-04 郑州云海信息技术有限公司 一种服务器及在服务器内灵活配置PCIe拓扑的方法
US20220086101A1 (en) * 2020-09-17 2022-03-17 Honda Motor Co., Ltd. Communication control apparatus, communication system, communication control method, and storage medium
US12231348B2 (en) * 2020-09-17 2025-02-18 Honda Motor Co., Ltd. Communication control apparatus, communication system, communication control method, and storage medium for determining whether to permit data transmission

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