WO2012117972A1 - 薄膜トランジスタおよびその製造方法、並びに表示装置 - Google Patents

薄膜トランジスタおよびその製造方法、並びに表示装置 Download PDF

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敏雄 水木
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Definitions

  • the present invention relates to a thin film transistor, a manufacturing method thereof, and a display device, and more particularly, to a thin film transistor using a microcrystalline semiconductor film, a manufacturing method thereof, and a display device.
  • a thin film transistor (hereinafter abbreviated as “TFT”) is used as a switching element in a pixel formation portion or a semiconductor element constituting a driving circuit.
  • TFT thin film transistor
  • an amorphous silicon film or a polycrystalline silicon film has been used for the channel layer of such a TFT.
  • a microcrystalline silicon film that has a higher mobility than an amorphous silicon film and does not require an annealing treatment such as a polycrystalline silicon film has been used.
  • Patent Document 1 as a channel layer of an inverted staggered TFT, first, a first microcrystalline silicon film whose deposition rate is slowed down by increasing the dilution rate of silane gas (SiH 4 ) is formed on a gate insulating film. Form. Next, a second microcrystalline silicon film is formed on the first microcrystalline silicon film by increasing the deposition rate by decreasing the dilution rate of the silane gas.
  • the mobility of the TFT is improved by making the crystallinity of the first microcrystalline silicon film close to the gate electrode higher than the crystallinity of the second microcrystalline silicon film.
  • hydrofluoric acid aqueous solution having a hydrofluoric acid (HF) concentration of 5% is used.
  • a microcrystalline silicon film is a columnar crystal in which crystal grains grow in a direction perpendicular to the substrate, and the physical coupling in the horizontal direction is weak. Therefore, if the second microcrystalline silicon film is immersed in a hydrofluoric acid aqueous solution in order to remove the natural oxide film formed on the surface of the second microcrystalline silicon film, the hydrofluoric acid aqueous solution becomes the second microcrystalline water.
  • the gate insulating film is etched by intruding into the first microcrystalline silicon film along the crystal grain boundary from the surface of the silicon film. When the etching of the gate insulating film proceeds, the first and second microcrystalline silicon films are lifted off, and film peeling occurs. If film peeling occurs, a channel layer is not formed and a TFT cannot be manufactured.
  • Patent Document 1 describes that the Raman peak intensity ratio of the second microcrystalline silicon film is changed to 3.52 or 6.19 by changing the dilution ratio of the silane gas. For this reason, in Patent Document 1, the natural oxide film is removed with a hydrofluoric acid aqueous solution only for the purpose of making the crystallinity of the second microcrystalline silicon film lower than the crystallinity of the first microcrystalline silicon film. The film peeling that occurs is not considered. For this reason, Patent Document 1 does not disclose a solution for preventing film peeling by increasing resistance to a hydrofluoric acid aqueous solution.
  • an object of the present invention is to provide a thin film transistor having a channel layer with high chemical resistance and a manufacturing method thereof with increased mobility.
  • Another object of the present invention is to provide a display device that can achieve high definition and high frame rate by using such a thin film transistor.
  • a first aspect of the present invention is a thin film transistor formed on an insulating substrate, A gate electrode formed on the insulating substrate; A gate insulating film formed to cover the gate electrode; A channel layer formed on the gate insulating film, The channel layer is A first microcrystalline semiconductor film formed on a surface of the gate insulating film and having a Raman peak intensity ratio of 7.0 or more; And a second microcrystalline semiconductor film formed on the surface of the first microcrystalline semiconductor film and having a Raman peak intensity ratio of 4.5 or less.
  • a third microcrystalline semiconductor film serving as a base film for the first microcrystalline semiconductor film is formed on the surface of the gate insulating film.
  • An etching stopper layer formed on the surface of the channel layer is further provided.
  • a fourth aspect of the present invention is a method of manufacturing a thin film transistor formed on an insulating substrate, Forming a gate electrode on the insulating substrate; Forming a gate insulating film so as to cover the gate electrode; Forming a channel layer on the gate insulating film in a high-density plasma CVD apparatus,
  • the step of forming the channel layer includes: Forming a first microcrystalline semiconductor film by setting the pressure in the high-density plasma CVD apparatus to a first pressure value; Forming a second microcrystalline semiconductor film by setting the pressure in the high-density plasma CVD apparatus to a second pressure value lower than the first pressure value.
  • the step of forming the channel layer further includes a process of covering an inner wall of the high-density plasma CVD apparatus with a semiconductor film before carrying the insulating substrate into the high-density plasma CVD apparatus.
  • the step of forming the channel layer is after the step of covering the inner wall of the high-density plasma CVD apparatus with a semiconductor film, and before the step of forming the first microcrystalline semiconductor film, with argon gas and hydrogen
  • the method further includes the step of cleaning the surface of the gate insulating film with gas plasma and forming a third microcrystalline semiconductor film to be a base film of the first microcrystalline silicon film on the surface of the gate insulating film. It is characterized by.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the thickness of the third microcrystalline semiconductor film is 3 to 7 nm.
  • the first pressure value is 20 mTorr or more, and the second pressure value is 5 mTorr or less.
  • a ninth aspect of the present invention is an active matrix display device that displays an image, A plurality of pixel forming portions arranged in a matrix corresponding to a plurality of gate wirings, a plurality of source wirings intersecting with the plurality of gate wirings, and intersections of the plurality of gate wirings and the plurality of source wirings, respectively.
  • a display unit comprising: A drive circuit for driving the plurality of pixel formation portions, The pixel formation unit includes a switching element that is turned on or off according to a signal applied to a corresponding gate wiring, The switching element includes the thin film transistor according to the first aspect.
  • the drive circuit includes a thin film transistor according to a ninth aspect of the present invention.
  • the channel layer of the thin film transistor includes the first microcrystalline semiconductor film formed on the gate insulating film and the second microcrystalline semiconductor formed on the first microcrystalline semiconductor film. Including a membrane. Since the first microcrystalline semiconductor film has a Raman peak intensity ratio of 7.0 or more, crystal grains are grown in a columnar shape. Accordingly, the mobility of the thin film transistor can be set to 0.7 cm 2 / Vsec or more. In addition, since the second microcrystalline semiconductor film has a Raman peak intensity ratio of 4.5 or less, the second microcrystalline semiconductor film contains a large amount of an amorphous component and covers the first microcrystalline semiconductor film. Therefore, even if the channel layer is immersed in a chemical solution, the chemical solution is unlikely to enter the first microcrystalline semiconductor film. Thereby, the chemical
  • the third microcrystalline semiconductor film on the surface of the gate insulating film, it is difficult for the incubation layer to grow on the gate insulating film. Accordingly, the crystallinity of the first microcrystalline silicon film formed using the third microcrystalline silicon film as a base film is increased, and the mobility of the thin film transistor can be kept high.
  • the natural oxide film formed on the surface of the channel layer is removed without causing film peeling even when the channel layer having the etching stopper layer formed on the surface is immersed in the chemical solution. be able to. Thereby, the adhesion between the channel layer and the etching stopper layer can be improved.
  • the second microcrystalline semiconductor film is The film is formed at a second pressure value lower than the first pressure value.
  • the first microcrystalline semiconductor film crystal grains grow in a columnar shape, so that the mobility of the thin film transistor is increased.
  • the second microcrystalline semiconductor film contains a large amount of an amorphous component, the chemical liquid is covered with the second microcrystalline semiconductor film even if the channel layer is immersed in the chemical liquid. It becomes difficult to penetrate into the crystalline semiconductor film. As a result, a thin film transistor with improved chemical resistance can be manufactured while maintaining high mobility.
  • the crystallinity of the first and second microcrystalline silicon films is controlled by changing the pressure in the high-density plasma CVD apparatus, the crystallinity can be accurately controlled.
  • the inner wall of the high density plasma CVD apparatus is covered with a semiconductor film.
  • the first or second microcrystalline silicon film is formed, residual foreign matter adhering to the inner wall of the high-density plasma CVD apparatus is mixed into the first or second microcrystalline semiconductor film, and the thin film transistor Decreasing the mobility can be suppressed.
  • moisture, organic matter, metal particles, etc. adsorbed on the gate insulating film are removed, and the surface of the gate insulating film is cleaned.
  • the crystallinity of the first microcrystalline silicon film formed using the third microcrystalline silicon film formed over the gate insulating film as a base film is increased, so that the mobility of the thin film transistor can be kept higher.
  • the incubation film grows and the crystallinity of the first microcrystalline silicon film formed thereon is grown. Becomes lower. Further, if the film thickness is thicker than 7 nm, the time for forming the third microcrystalline silicon film becomes longer. Therefore, if the thickness of the third microcrystalline semiconductor film is 3 to 7 nm, these problems are eliminated.
  • the mobility of the thin film transistor is set to 0.7 cm 2 / Vsec or more by setting the first pressure value when forming the first microcrystalline semiconductor film to 20 mTorr or more. Can do.
  • the second pressure value in forming the second microcrystalline semiconductor film is set to 5 mTorr or less, a hydrofluoric acid aqueous solution is formed in the first semiconductor film covered with the second microcrystalline semiconductor film. Since it becomes difficult to penetrate, the chemical resistance can be increased to 180 seconds or more.
  • the thin film transistor according to the first aspect when used as the switching element of the pixel formation portion, the on-current flowing through the thin film transistor is increased.
  • the thin film transistor can charge the pixel capacitor with the signal voltage of the image signal in a short time, the number of pixel formation portions can be increased and high definition can be achieved.
  • the chemical resistance of the thin film transistor is improved, the display portion including the pixel formation portion can be easily formed.
  • the on-current flowing through the thin film transistor according to the first aspect is large.
  • the driving circuit is configured using the thin film transistor according to the first aspect, the operating speed of the driving circuit is increased, and a high frame rate is easily achieved.
  • the circuit scale of the driver circuit can be reduced, the frame of the display portion can be reduced and the power consumption of the display device can be reduced.
  • the chemical resistance of the thin film transistor is improved, a highly reliable driving circuit can be formed.
  • FIG. 5 is a diagram showing Raman peak intensity ratios of a microcrystalline silicon film, chemical resistance, and TFT mobility for the first to third comparative examples.
  • FIG. (A) is sectional drawing which shows the structure of TFT which concerns on a 1st comparative example, (b) shows only the manufacturing process which forms the microcrystal silicon film used as the channel layer of TFT shown to (a).
  • FIG. (A) is sectional drawing which shows the structure of TFT which concerns on a 2nd comparative example, (b) shows only the manufacturing process which forms the microcrystal silicon film used as the channel layer of TFT shown to (a).
  • FIG. (A) is sectional drawing which shows the structure of TFT which concerns on a 3rd comparative example, (b) shows only the manufacturing process which forms the microcrystal silicon film used as the channel layer of TFT shown to (a).
  • FIG. 6 is a diagram showing gate voltage-drain current characteristics of TFTs according to the first to third embodiments.
  • FIG. 6 is a diagram showing a Raman peak intensity ratio, chemical resistance, and TFT mobility of a microcrystalline silicon film for the first to third embodiments.
  • A) is sectional drawing which shows the structure of TFT concerning the 1st Embodiment of this invention
  • (b) is a manufacturing which forms the microcrystal silicon film used as the channel layer of TFT shown to (a) It is a flowchart which shows only a process. It is sectional drawing which shows the structure of TFT which concerns on the modification of 1st Embodiment.
  • FIG. 18 is a plan view showing a pattern arrangement in a pixel formation portion provided in the liquid crystal panel of the liquid crystal display device shown in FIG. 17.
  • FIG. 18 is a cross-sectional view of a TFT that functions as a switching element of a pixel formation portion of the liquid crystal display device shown in FIG.
  • FIG. 1 is a cross-sectional view showing the configuration of the inverted staggered TFT 10.
  • the configuration of the TFT 10 will be described with reference to FIG.
  • a gate electrode 20 made of a titanium (Ti) film having a thickness of 100 nm is formed on a glass substrate 15 which is an insulating substrate.
  • a gate insulating film 25 made of a silicon nitride film (SiNx) is formed so as to cover the entire glass substrate 15 including the gate electrode 20.
  • the film thickness of the gate insulating film 25 is, for example, 410 nm.
  • An island-shaped channel layer 30 is formed on the surface of the gate insulating film 25 so as to extend left and right across the gate electrode 20 in plan view.
  • the film thickness of the channel layer 30 is, for example, 70 nm.
  • the channel layer 30 is made of a microcrystalline silicon film that does not contain impurities. The specific configuration of the channel layer 30 differs for each comparative example and embodiment described later.
  • An etching stopper layer 40 made of a silicon nitride film is formed on the surface of the channel layer 30 facing the gate electrode 20.
  • the film thickness of the etching stopper layer 40 is, for example, 150 nm.
  • An ohmic contact layer 50a extending from the left upper surface of the etching stopper layer 40 to the left end of the channel layer 30, and an ohmic contact extending to cover the right upper surface of the etching stopper layer 40 to the right end of the channel layer 30 A layer 50b is formed.
  • These ohmic contact layers 50 a and 50 b are made of a microcrystalline silicon film (n + silicon film) doped with an n-type impurity such as phosphorus (P) at a high concentration, and are separated from each other on the upper surface of the etching stopper layer 40. Yes.
  • a drain electrode 60b extending to the top of the film 25 is formed.
  • the source electrode 60a is in ohmic contact with the channel layer 30 through the ohmic contact layer 50a
  • the drain electrode 60b is in ohmic contact with the channel layer 30 through the ohmic contact layer 50b.
  • a passivation film 70 made of a silicon nitride film is formed so as to cover the entire glass substrate 15 including the source electrode 60a and the drain electrode 60b.
  • FIG. 2 is a flowchart showing a process flow for manufacturing the TFT 10 shown in FIG. 3A to FIG. 3C, FIG. 4A to FIG. 4C, FIG. 5A, and FIG. 5B show each manufacturing process of the TFT 10 shown in FIG. It is sectional drawing. 2 and the cross-sectional views shown in FIGS. 3 (a) to 3 (c), 4 (a) to 4 (c), 5 (a) and 5 (b). The manufacturing process of the TFT 10 will be described with reference to FIG.
  • a titanium film or a metal film containing titanium as a main component is formed on the glass substrate 15 by a sputtering method.
  • the thickness of the titanium film is, for example, 100 nm.
  • a metal film such as tungsten (W), molybdenum (Mo), or aluminum (Al), a metal film containing them as a main component, or a metal film formed by stacking them may be formed. .
  • a resist pattern is formed on the surface of the titanium film using a photolithography method.
  • the gate electrode 20 is formed by etching the titanium film by a wet etching method using a resist pattern (not shown) as a mask. Thereafter, the resist pattern is peeled off. Note that the gate electrode 20 may be formed by etching using a dry etching method instead of the wet etching method.
  • a parallel plate chemical vapor deposition (hereinafter referred to as “parallel plate CVD”) apparatus is provided so as to cover the entire glass substrate 15 including the gate electrode 20.
  • a silicon nitride film to be the gate insulating film 25 is formed from a source gas containing silane gas and nitrogen gas (N 2 ).
  • the film thickness of the silicon nitride film is, for example, 410 nm.
  • a silicon oxide (SiO 2 ) film, a silicon oxynitride (SiON) film, or a stacked film thereof may be formed instead of the silicon nitride film.
  • a microcrystalline silicon film 31 composed of a plurality of layers is formed on the surface of the gate insulating film 25.
  • the microcrystalline silicon film 31 is formed using a high-density plasma CVD apparatus such as a surface wave plasma method or an ICP (Inductively-Coupled-Plasma) method.
  • the film thickness of the microcrystalline silicon film 31 is, for example, 70 nm. Note that the structure and film formation conditions of the plurality of layers included in the microcrystalline silicon film 31 are different for each comparative example and embodiment, and will be described later.
  • step S40 the natural oxide film formed on the surface of the microcrystalline silicon film 31 is removed.
  • the microcrystalline silicon film 31 is immersed in a thin acid solution for 40 seconds, then washed with water and dried. Thereby, the natural oxide film formed on the surface of the microcrystalline silicon film 31 is removed.
  • a thin acid aqueous solution in which the microcrystalline silicon film 31 is immersed for example, a hydrofluoric acid aqueous solution having a hydrofluoric acid concentration of 0.5%, buffered hydrofluoric acid, or the like is used.
  • the natural oxide film is removed before forming the silicon nitride film to be the etching stopper layer 40 for the following reason.
  • step S50 the glass substrate 15 immediately after removal of the natural oxide film is carried into a parallel plate CVD apparatus, and a source gas containing silane gas and ammonia gas (NH 3 ) is used.
  • a silicon nitride film 41 is formed on the surface of the microcrystalline silicon film 31.
  • the film thickness of the silicon nitride film 41 is 150 nm, for example.
  • a resist pattern 45 is formed on the surface of the silicon nitride film 41 at a position facing the gate electrode 20 by photolithography. Using the resist pattern 45 as a mask, the silicon nitride film 41 is etched by dry etching to form an etching stopper layer 40. Note that the etching stopper layer 40 may be formed by etching a silicon oxide film or a silicon oxynitride film.
  • step S60 the natural oxide film formed on the surface of the microcrystalline silicon film 31 not covered with the etching stopper layer 40 is removed. Since the method for removing the natural oxide film is the same as that for removing the natural oxide film in step S40, the description thereof is omitted. Note that the time for immersing the microcrystalline silicon film 31 in the hydrofluoric acid aqueous solution is 20 seconds. As described above, the natural oxide film is removed without removing the natural oxide film formed on the surface of the microcrystalline silicon film 31, and an amorphous silicon film 51 described later is formed on the surface of the microcrystalline silicon film 31. This is because when the film is formed, the adhesion between the microcrystalline silicon film 31 and the amorphous silicon film 51 is deteriorated, and the ohmic contact layers 50a and 50b are easily peeled off.
  • the amorphous silicon film 51 to be the ohmic contact layers 50a and 50b is formed so as to cover the entire glass substrate 15 including the etching stopper layer 40 and the microcrystalline silicon film 31. Is deposited.
  • the amorphous silicon film 51 is an amorphous silicon film (hereinafter referred to as “amorphous silicon film”) doped with an n-type impurity such as phosphorus (P) at a high concentration so that the source electrode 60a and the drain electrode 60b are in ohmic contact with the channel layer 30. , Referred to as “n + silicon film 51”).
  • step S80 as shown in FIG. 4C, a resist pattern 55 is formed on the surface of the n + silicon film 51 by using a photolithography technique. Using the resist pattern 55 as a mask, the n + silicon film 51 and the microcrystalline silicon film 31 are continuously etched by dry etching. Thereafter, the resist pattern 55 is peeled off. Thereby, the island-shaped channel layer 30 is formed, and the n + silicon film 51 has the same shape as the channel layer 30.
  • a source metal film 61 is formed using a sputtering apparatus.
  • the source metal film 61 is, for example, a titanium film or a metal film containing titanium as a main component.
  • a resist pattern 65 having an opening above the etching stopper layer 40 is formed on the source metal film 61 by photolithography.
  • the source metal film 61 is etched by a wet etching method to form a source electrode 60a and a drain electrode 60b.
  • the source metal film 61 may be etched by a dry etching method instead of the wet etching method.
  • the n + silicon film 51 is etched by a dry etching method to form two ohmic contact layers 50 a and 50 b separated from each other on the upper surface of the etching stopper layer 40. Since the etching stopper layer 40 made of silicon nitride is formed on the upper surface of the channel layer 30, the etching of the n + silicon film 51 is stopped by the etching stopper layer 40 and the surface of the channel layer 30 is etched. There is no.
  • the source electrode 60a extends from the right upper surface of the ohmic contact layer 50a to the left gate insulating film 25 so as to cover the ohmic contact layer 50a
  • the drain electrode 60b extends from the left upper surface of the ohmic contact layer 50b to the ohmic contact layer 50b. Covering and extending to the right gate insulating film 25.
  • a passivation film 70 made of silicon nitride is formed so as to cover the entire glass substrate 15 including the source electrode 60a and the drain electrode 60b.
  • the passivation film 70 is formed by a parallel plate plasma CVD apparatus using a source gas containing silane gas and ammonia gas, and has a film thickness of, for example, 265 nm.
  • the glass substrate 15 on which the TFT 10 is formed is heated at 200 ° C. for 1 hour in a nitrogen atmosphere so that the source electrode 60a and the ohmic contact layer 50a and the drain electrode 60b and the ohmic contact layer 50b are in ohmic contact, respectively.
  • the TFT 10 shown in FIG. 1 is manufactured through the series of manufacturing steps described above.
  • the method for forming the microcrystalline silicon film 31 shown in step S30 of FIG. 2 includes the following four processing steps. That is, a pre-coating process in which the inner wall of the chamber of the high-density plasma CVD apparatus is coated with a silicon film and an argon / hydrogen plasma process are performed to clean the surface of the gate insulating film 25 and form a thin microcrystalline silicon film. Includes a hydrogen plasma treatment, a step of forming a first microcrystalline silicon film having high crystallinity, and a step of forming a second microcrystalline silicon film having lower crystallinity than the first microcrystalline silicon film. Yes. Therefore, these processing steps will be described.
  • Gap in the following process conditions refers to the distance between the surface of the glass substrate 15 and the surface of the electrode of the high-density plasma CVD apparatus.
  • Microwave frequency 915 MHz
  • Power 0.8 W / cm 2
  • Pressure 20mTorr
  • Gap 90mm SiH 4 flow rate: 400 sccm
  • Ar flow rate 600sccm
  • Chamber temperature 100 ° C Processing time: 600 sec
  • the film thickness is 3 to 7 nm, preferably 4 to 6 nm. Since the thin microcrystalline silicon film is formed by chemical transport described later, the film thickness falls within the range of 3 to 7 nm. If the thickness of the thin microcrystalline silicon film is thinner than 3 nm, the incubation film grows and the crystallinity of the microcrystalline silicon film 31 formed thereon is lowered. In addition, when the film thickness is greater than 7 nm, the formation time of the thin microcrystalline silicon film becomes longer. For this reason, the thickness of the thin microcrystalline silicon film formed by chemical transport is preferably 3 to 7 nm, and more preferably 4 to 6 nm.
  • Microwave frequency 915 MHz
  • Power 3.2 W / cm 2
  • Pressure 20mTorr H 2 flow rate: 48sccm
  • Ar flow rate 504 sccm
  • Gap 150mm
  • Chamber temperature 100 ° C
  • Substrate set temperature 200 ° C Processing time: 15msec
  • the silicon film adhering to the inner wall of the chamber at the time of pre-coating is chemically transported to form a thin microcrystalline silicon film. Is deposited.
  • the crystallinity of the microcrystalline silicon film is evaluated by a Raman peak intensity ratio (Ic / Ia) obtained from a Raman scattering spectrum.
  • the microcrystalline silicon film has a peak in which a sharp peak near 520 cm ⁇ 1 due to the crystalline silicon component and a wide peak near 480 cm ⁇ 1 due to the amorphous silicon component are superimposed.
  • Ic represents the peak intensity near 520 cm ⁇ 1 in the Raman scattering spectrum
  • Ia represents the peak intensity near 480 cm ⁇ 1 .
  • the value of Raman peak intensity ratio Ic / Ia represents crystallinity (crystallization rate), and the larger the value of Raman peak intensity ratio Ic / Ia, the more crystallinity (crystallization rate) of the microcrystalline silicon film becomes. It turns out that it is a high film
  • the step of forming the microcrystalline silicon film 31 shown in step S30 includes a step of forming a first microcrystalline silicon film having a high crystallization rate, and a step of forming a crystallization rate lower than that of the first microcrystalline silicon film. And 2 forming a microcrystalline silicon film.
  • the crystallization rate of these microcrystalline silicon films is controlled by changing the pressure in the chamber of the high-density plasma CVD apparatus. As described above, controlling the crystallization rate of the microcrystalline silicon film by changing the pressure in the chamber controls the crystallization rate with higher accuracy than when controlling by changing the dilution ratio of the silane gas. Because you can.
  • This process condition is characterized in that the pressure in the chamber at the time of film formation is as high as 20 mTorr as compared with a film formation step of a second microcrystalline silicon film described later.
  • the pressure value at the time of forming the first microcrystalline silicon film may be referred to as a “first pressure value”.
  • the first pressure value for this process condition is 20 mTorr.
  • Microwave frequency 915 MHz
  • Power 3.2 W / cm 2 (Input power: 4.0 kW)
  • Pressure 20mTorr SiH 4 flow rate: 12 sccm Ar flow rate: 126sccm
  • Gap 150mm
  • Substrate set temperature 200 ° C
  • the first microcrystalline silicon film formed under the above-described process conditions is a film containing a large number of crystal grains grown in a columnar shape and having a high crystallization rate, as will be described in each embodiment described later.
  • the crystal grains grow in a columnar shape (longitudinal direction)
  • the crystal grain boundary also extends in the vertical direction.
  • the hydrofluoric acid aqueous solution tends to enter the first microcrystalline silicon film along the crystal grain boundary.
  • the aqueous hydrofluoric acid solution that has penetrated into the first microcrystalline silicon film etches the underlying gate insulating film.
  • the first microcrystalline silicon film is lifted off and peeled off.
  • the first microcrystalline silicon film when the first microcrystalline silicon film is immersed in a hydrofluoric acid aqueous solution, if the first microcrystalline silicon film peels off in a short time of 30 seconds or less, the chemical resistance of the microcrystalline silicon film is poor. . As described above, the first microcrystalline silicon film formed under high pressure has high mobility but poor chemical resistance.
  • Microwave frequency 915 MHz Power: 3.2 W / cm 2 (Input power: 4.0 kW) Pressure: 5mTorr SiH 4 flow rate: 12 sccm Ar flow rate: 126sccm Gap: 150mm Substrate set temperature: 200 ° C
  • the second microcrystalline silicon film is a film that contains a large amount of amorphous components and has a low crystallization rate instead of not including columnar-grown crystal components, as will be described in each embodiment described later. Thereby, the mobility of the second microcrystalline silicon film is reduced. However, even if the second microcrystalline silicon film is immersed in a hydrofluoric acid aqueous solution, there are few crystal grain boundaries, so the hydrofluoric acid aqueous solution is unlikely to enter the second microcrystalline silicon film. Accordingly, the time until the aqueous hydrofluoric acid solution that has penetrated into the second microcrystalline silicon film etches the underlying gate insulating film is increased, and the second microcrystalline silicon film is hardly peeled off. As described above, the second microcrystalline silicon film formed under a low pressure has a feature that the chemical resistance is improved although the mobility is small because the crystal component is small.
  • step S30 for forming the microcrystalline silicon film of each comparative example and each embodiment described below a precoat process, an argon / hydrogen plasma process, a process of forming a first microcrystalline silicon film, and Of the steps of forming the second microcrystalline silicon film on the first microcrystalline silicon film, at least three or more processes or steps are included in a different order.
  • the process conditions of the process or process having the same name are the same.
  • the precoat process is performed in step S31
  • the argon / hydrogen plasma process is performed in step S32
  • the process of forming the first microcrystalline silicon film 36 is performed in step S33
  • the first microcrystalline silicon film 36 is formed on the first microcrystalline silicon film 36.
  • the step of forming the second microcrystalline silicon film 37 will be described as step S34.
  • FIG. 6 is a graph showing the Raman peak intensity ratio, chemical resistance, and TFT mobility of the microcrystalline silicon film for the first to third comparative examples.
  • FIG. 7A is a cross-sectional view showing the configuration of the TFT 110 according to the first comparative example.
  • FIG. 7B is a flowchart showing only a manufacturing process for forming a microcrystalline silicon film that will be the channel layer 30 of the TFT 110 shown in FIG. Since steps other than step S30 shown in FIG. 2 are the same in the manufacturing process of TFT 110, the description thereof is omitted.
  • the channel layer 30 of the TFT 110 is composed only of the second microcrystalline silicon film 37 having a thickness of 70 nm including the base film formed by the argon / hydrogen plasma treatment.
  • the microcrystalline silicon film is formed by a pre-coating process (step S31) in which the inner wall of the chamber is covered with a silicon film before the glass substrate 15 is carried into the chamber.
  • Argon / hydrogen plasma treatment step S32 for forming a thin microcrystalline silicon film by cleaning the surface, and a step (step S34) for forming a second microcrystalline silicon film 37 having a low crystallization rate.
  • step S31 a pre-coating process
  • Argon / hydrogen plasma treatment for forming a thin microcrystalline silicon film by cleaning the surface
  • step S34 for forming a second microcrystalline silicon film 37 having a low crystallization rate.
  • the Raman peak intensity ratio Ic / Ia on the second microcrystalline silicon film 37 constituting the channel layer 30 was as small as 2.2. From this, it can be seen that the second microcrystalline silicon film 37 is a film containing a large amount of an amorphous component and having a low crystallization rate. For this reason, the chemical resistance of the second microcrystalline silicon film 37 to the hydrofluoric acid aqueous solution was 180 seconds or more. However, the mobility of the TFT 110 was as small as 0.4 cm 2 / Vsec. As described above, in the TFT 110, the chemical resistance of the channel layer 30 is sufficient, but there is a problem that the mobility is small.
  • FIG. 8A is a cross-sectional view showing the configuration of the TFT 120 according to the second comparative example.
  • FIG. 8B is a flowchart showing only a manufacturing process for forming a microcrystalline silicon film that will be the channel layer 30 of the TFT 120 shown in FIG. Note that steps other than step S30 shown in FIG.
  • FIG. 8A shows the TFT 120 that could not be manufactured.
  • the channel layer 30 of the TFT 120 shown in FIG. 8A is scheduled to be composed only of the first microcrystalline silicon film 36 having a thickness of 70 nm including the base film formed by the argon / hydrogen plasma treatment. It was.
  • the microcrystalline silicon film is formed by a precoat process (step S31), an argon / hydrogen plasma process (step S32), and a first microcrystalline silicon film 36 having a high crystallization rate.
  • a film forming step (step S33) is included.
  • the first microcrystalline silicon film 36 having a high crystallization rate is formed in this comparative example.
  • the process conditions of each step are the same as the above-mentioned process conditions, those descriptions are omitted.
  • the Raman peak intensity ratio Ic / Ia on the first microcrystalline silicon film 36 constituting the channel layer 30 is as large as 11.7. From this, it can be seen that the first microcrystalline silicon film 36 is a film containing many columnar crystal grains. By immersing such a first microcrystalline silicon film 36 in a hydrofluoric acid aqueous solution, the hydrofluoric acid aqueous solution enters the first microcrystalline silicon film 36 along the crystal grain boundary, and a short time of 30 seconds or less. The film peeled off. For this reason, the TFT 120 having a channel layer made only of the first microcrystalline silicon film 36 cannot be manufactured. Therefore, the mobility of the TFT 120 could not be measured.
  • FIG. 9A is a cross-sectional view showing the configuration of the TFT 130 according to the third comparative example.
  • FIG. 9B is a flowchart showing only a manufacturing process for forming a microcrystalline silicon film that will be the channel layer 30 of the TFT 130 shown in FIG. It is a flowchart which shows only the step peculiar to a manufacturing process. Since steps other than step S30 shown in FIG. 2 are the same in the manufacturing process of the TFT 130, the description thereof is omitted.
  • FIG. 9A shows the configuration of the TFT 130 that could not be manufactured.
  • the channel layer 30 of the TFT 130 shown in FIG. 9A has a film thickness of 50 nm on the second microcrystalline silicon film 37 having a film thickness of 20 nm including the base film formed by the argon / hydrogen plasma treatment.
  • the first microcrystalline silicon film 36 is laminated to form a laminated film.
  • the microcrystalline silicon film is formed by a pre-coating process (Step S31), an argon / hydrogen plasma process (Step S32), and a second microcrystalline silicon film 37 having a low crystallization rate. And a step of forming the first microcrystalline silicon film 36 having a high crystallization rate on the second microcrystalline silicon film (step S33).
  • the Raman peak intensity ratio Ic / Ia on the second microcrystalline silicon film 37 formed on the gate insulating film 25 is as small as 2.4. Has a large Raman peak intensity ratio Ic / Ia of 6.6. From this, it can be seen that the first microcrystalline silicon film 36 includes many columnar crystal grains. If the first microcrystalline silicon film 36 is formed and then immersed in a hydrofluoric acid aqueous solution to remove the natural oxide film on the surface, the hydrofluoric acid aqueous solution is moved along the crystal grain boundary to the first microcrystalline silicon film 36. And reaches the interface between the first microcrystalline silicon film 36 and the second microcrystalline silicon film 37 in a short time.
  • the second microcrystalline silicon film 37 contains a lot of amorphous components, but its film thickness is as thin as 20 nm. For this reason, the hydrofluoric acid aqueous solution passes through the second microcrystalline silicon film 37 and reaches the surface of the gate insulating film 25 in a relatively short time, and the gate insulating film 25 is etched. As a result, the first and second microcrystalline silicon films 36 and 37 peeled off in a short immersion time of 30 seconds or less, and the TFT 130 could not be manufactured. Therefore, the mobility of the TFT 130 could not be measured.
  • the first microcrystalline silicon film 36 having a high crystallization rate and the first crystallization rate having a low crystallization rate are obtained. It can be seen that the channel layer 30 may be formed by stacking the two microcrystalline silicon films 37 in this order.
  • FIG. 10 is a diagram schematically showing a cross section of a channel layer 30 of the present embodiment to be described later.
  • the configuration of the channel layer 30 will be described with reference to FIG.
  • a thin microcrystalline silicon film 35 having a thickness of about 5 nm is formed on the gate insulating film 25 cleaned by the argon / hydrogen plasma treatment.
  • a first microcrystalline silicon film 36 is formed using a thin microcrystalline silicon film 35 as a base film.
  • large crystal grains 36a grow in a columnar shape, and the crystal grain boundaries 36b extend so as to be perpendicular to the gate insulating film 25 (the vertical direction in FIG. 10).
  • a second microcrystalline silicon film 37 is formed on the upper surface of the first microcrystalline silicon film 36.
  • the second microcrystalline silicon film 37 includes crystal grains 37a having a small grain size and a small number, and amorphous silicon 37c formed between the crystal grains 37a.
  • the mobility ⁇ of the TFT was obtained by the following equation (1) from the conductance g obtained by measuring the gate voltage-drain current characteristics, the carrier density Ns obtained by the CV method, and L / W of the TFT.
  • ⁇ (L / W) ⁇ ⁇ g / (qNs) ⁇ (1)
  • q is measured as an elementary charge
  • TFT L / W 12/20 ⁇ m
  • FIG. 11 shows the gate voltage-drain current characteristics measured in this way.
  • FIG. 12 is a graph showing the Raman peak intensity ratio, chemical resistance, and TFT mobility of the microcrystalline silicon film for the first to third embodiments.
  • FIG. 13A is a cross-sectional view showing the configuration of the TFT 210 according to the first embodiment of the present invention.
  • FIG. 13B is a flowchart showing only a manufacturing process for forming a microcrystalline silicon film that will be the channel layer 30 of the TFT 210 shown in FIG. Since steps other than step S30 shown in FIG. 2 are the same in the manufacturing process of the TFT 210, the description thereof is omitted.
  • a second microcrystalline silicon film 37 having a thickness of 20 nm is formed on a first microcrystalline silicon film 36 having a thickness of 50 nm including the base film. It is comprised by the laminated film laminated
  • the microcrystalline silicon film is formed by a precoat process (step S31), an argon / hydrogen plasma process (step S32), and a first microcrystalline silicon film 36. (Step S33) and a step of forming a second microcrystalline silicon film 37 on the first microcrystalline silicon film 36 (Step S34).
  • the Raman peak intensity ratio Ic / Ia on the first microcrystalline silicon film 36 is 8.3, and the Raman peak intensity ratio Ic / I on the second microcrystalline silicon film 37 is.
  • Ia is 4.6.
  • the mobility of the TFT 210 was 1.1 cm 2 / Vsec. It can be seen that this mobility is very large as compared with the mobility of the TFT 110 according to the first comparative example, which is 0.4 cm 2 / Vsec. This is considered to be because the first microcrystalline silicon film 36 is formed on the channel layer 30 of the TFT 210 on the side close to the gate electrode 20.
  • a second microcrystalline silicon film 37 containing a large amount of an amorphous component is formed so as to cover the first microcrystalline silicon film 36 having a high crystallization rate.
  • the second microcrystalline silicon film 37 can be removed without causing film peeling, the second microcrystalline silicon film 37, the etching stopper layer 40, and Adhesion with the ohmic contact layers 50a and 50b can be improved. Thereby, the reliability of the TFT 210 can be increased.
  • FIG. 14 is a cross-sectional view showing a configuration of a TFT 220 according to a modification of the first embodiment. As shown in FIG. 14, unlike the TFT 210, no etching stopper layer is formed on the surface of the channel layer 30 of the TFT 220.
  • N + The TFT 220 having a high mobility can be manufactured without peeling off the silicon film. Since the TFT 220 has the same configuration as the TFT 210 shown in FIG. 13A except that no etching stopper layer is provided, the same reference numerals as those of the TFT 210 are used and description thereof is omitted.
  • the TFT 210 according to the first embodiment has been described as an n-channel TFT.
  • a p-channel TFT may be formed by doping the ohmic contact layers 50a and 50b with p-type impurities at a high concentration.
  • not providing an etching stopper layer or being a p-channel type can be similarly applied to the TFTs according to the second and third embodiments described later.
  • FIG. 15 is a flowchart showing only steps unique to the manufacturing process of the TFT 230 in the flowchart showing the manufacturing process shown in FIG. Since steps other than step S30 shown in FIG. 2 are the same in the manufacturing process of the TFT 230, the description thereof is omitted.
  • the microcrystalline silicon film is formed by argon / hydrogen plasma treatment (step S32), the first microcrystalline silicon film 36 is formed (step S33), and the first microcrystalline silicon film is formed.
  • a step (step S34) of forming a second microcrystalline silicon film 37 on the crystalline silicon film 36 is included.
  • the film forming process of the microcrystalline silicon film according to the present embodiment does not include the precoat process (step S31) included in the first embodiment.
  • the Raman peak intensity ratio Ic / Ia on the first microcrystalline silicon film 36 is 7.7
  • the second microcrystalline silicon film 37 containing a large amount of amorphous silicon is formed on the surface of the first microcrystalline silicon film 36 having a high crystallization rate.
  • the chemical resistance of the channel layer 30 with respect to the hydrofluoric acid aqueous solution is 180 seconds or more, and film peeling does not occur.
  • the mobility of the TFT 230 was 0.8 cm 2 / Vsec, which was larger than the mobility of the TFT 110 according to the first comparative example, which was 0.4 cm 2 / Vsec.
  • the TFT 230 since the natural oxide film formed on the surface of the second microcrystalline silicon film 37 can be removed, the reliability of the TFT 230 can be increased.
  • the mobility of the TFT 230 is smaller than the mobility of the TFT 210 according to the first embodiment.
  • the mobility of the TFT 230 is reduced because the pre-coating process (step S31) for covering the inner wall of the chamber with the silicon film before carrying the glass substrate 15 into the chamber was not performed. This is considered to be because the residual foreign matter adhering to the inner wall of the chamber was mixed into the first or second microcrystalline silicon films 36 and 37 during the formation of the microcrystalline silicon films 36 and 37. Therefore, by providing the precoat treatment, the residual foreign matter attached to the inner wall of the chamber is less likely to be mixed into the microcrystalline silicon film 31, and the decrease in mobility of the TFT 10 due to the residual foreign matter can be suppressed. From this, it can be seen that it is preferable to provide a pre-coating treatment in the step of forming the microcrystalline silicon film 31 shown in step S30.
  • FIG. 16 is a flowchart showing only steps specific to the manufacturing process of the TFT 240 in the flowchart showing the manufacturing process shown in FIG. Since steps other than step S30 shown in FIG. 2 are the same in the manufacturing process of the TFT 240, the description thereof is omitted.
  • the microcrystalline silicon film is formed by a pre-coating process (step S31), a first microcrystalline silicon film 36 (step S33), and a first microcrystalline silicon film 36.
  • a step (step S34) of forming a second microcrystalline silicon film 37 thereon is included.
  • the film forming process of the present embodiment does not include the argon / hydrogen plasma process (step S32) included in the first embodiment.
  • the Raman peak intensity ratio Ic / Ia on the first microcrystalline silicon film 36 is 6.9
  • the Raman peak intensity ratio Ic / I on the second microcrystalline silicon film 37 is. Ia is 3.5.
  • the second microcrystalline silicon film 37 containing a large amount of amorphous silicon is formed on the surface of the first microcrystalline silicon film 36 having high crystallinity.
  • the chemical resistance of the channel layer 30 to the hydrofluoric acid aqueous solution is 180 seconds or more, and no film peeling occurs.
  • the channel layer of the TFT 240 has a configuration in which the order of stacking the first microcrystalline silicon film 36 and the second microcrystalline silicon film constituting the channel layer of the TFT 130 shown in FIG. 9A is reversed.
  • the chemical resistance is very different. This is because the ease of film peeling is not determined only by the immersion time in the chemical solution, but by changing the stacking order, the surface state of the lower microcrystalline silicon film changes, and accordingly the upper microcrystalline This is because the ease of peeling of the silicon film also changes.
  • the mobility of the TFT240 is 0.7 cm 2 / Vsec, increased as compared to 0.4 cm 2 / Vsec is a mobility of TFT110 according to the first comparative example.
  • the TFT 240 film peeling does not occur and the mobility increases.
  • the reliability of the TFT 240 can be increased.
  • the mobility of the TFT 240 is smaller than the mobility of the TFT 210 according to the first embodiment.
  • the mobility of the TFT 240 is thus reduced because the argon / hydrogen plasma treatment (step S32) for cleaning the surface of the gate insulating film 25 and forming a thin microcrystalline silicon film was not performed. This is probably because a thin amorphous silicon film was formed on the surface of the film 25. Therefore, by providing the argon / hydrogen plasma treatment, it is difficult for the incubation film to grow on the surface of the gate insulating film 25, and a decrease in mobility of the TFT 240 can be suppressed. From this, it can be seen that it is preferable to provide argon / hydrogen plasma treatment in the step of forming the microcrystalline silicon film 31 shown in step S30.
  • step S30 shown in FIG. 2 includes at least one of pre-coating processing and argon / hydrogen plasma processing.
  • step S30 may not include any of the precoat process and the argon / hydrogen plasma process.
  • the crystallization rate of the first microcrystalline silicon film 36 is low, the mobility of the TFT is low compared to the cases of the first to third embodiments.
  • the mobility is 0.7 cm 2 / Vsec or more and the chemical resistance to the hydrofluoric acid aqueous solution is 180 seconds or more. Therefore, as can be seen from FIG. 12, the Raman peak intensity ratio Ic / Ia of the first microcrystalline silicon film 36 is set to 7.0 or higher, preferably 7.5 or higher, and the Raman peak of the second microcrystalline silicon film 37 is increased.
  • the intensity ratio Ic / Ia is 4.5 or less, preferably 4.0 or less.
  • the pressure (first pressure value) at the time of forming the first microcrystalline silicon film 36 is set to 20 mTorr or more, preferably 23 mTorr or more, and the pressure at the time of forming the second microcrystalline silicon film 37 (second pressure).
  • the pressure value is 5 mTorr or less.
  • the ratio of the crystal component in the microcrystalline silicon film which greatly affects the mobility and chemical resistance is determined depending on the pressure in the chamber when the microcrystalline silicon film is formed. That is, the higher the pressure in the chamber, the higher the crystallization rate of the microcrystalline silicon film. From this, the pressure (first pressure value) when forming the first microcrystalline silicon film is at least higher than the pressure (second pressure value) when forming the second microcrystalline silicon film. It can be seen that the first microcrystalline silicon film may be formed under such a condition that the height of the first microcrystalline silicon film increases. The Raman peak intensity ratio Ic / Ia of the first microcrystalline silicon film formed under such conditions is larger than the Raman peak intensity ratio Ic / Ia of the second microcrystalline silicon film.
  • the first pressure value is set to 40 mTorr or more, and the second pressure It can be seen that the value should be 5 mTorr or less.
  • FIG. 17 is a block diagram showing a configuration of the liquid crystal display device 1 including any of the TFTs 210 to 240 according to the first to third embodiments.
  • a liquid crystal display device 1 shown in FIG. 17 includes a liquid crystal panel 2, a display control circuit 3, a gate driver 4, and a source driver 5.
  • the liquid crystal panel 2 includes n (n is an integer of 1 or more) gate wirings G1 to Gn extending in the horizontal direction and m (m is an integer of 1 or more) extending in a direction intersecting the gate wirings G1 to Gn.
  • Source wirings S1 to Sm are formed.
  • Pixel forming portions Pij are arranged near intersections of the i-th gate line Gi (i is an integer of 1 to n) and the j-th source line Sj (j is an integer of 1 to m). .
  • the display control circuit 3 is supplied with a control signal SC such as a horizontal synchronizing signal and a vertical synchronizing signal and an image signal DT from the outside of the liquid crystal display device 1. Based on these signals, the display control circuit 3 outputs a control signal SC1 to the gate driver 4, and outputs a control signal SC2 and an image signal DT to the source driver 5.
  • a control signal SC such as a horizontal synchronizing signal and a vertical synchronizing signal and an image signal DT
  • the gate driver 4 is connected to the gate lines G1 to Gn, and the source driver 5 is connected to the source lines S1 to Sm.
  • the gate driver 4 sequentially applies a high level signal indicating the selected state to the gate lines G1 to Gn.
  • the gate wirings G1 to Gn are sequentially selected one by one. For example, when the i-th gate line Gi is selected, the pixel formation portions Pi1 to Pim for one row are selected at once.
  • the source driver 5 applies a signal voltage corresponding to the image signal DT to each of the source lines S1 to Sm. As a result, the signal voltage corresponding to the image signal DT is written into the pixel formation portions Pi1 to Pim for one selected row. In this way, the liquid crystal display device 1 displays an image on the liquid crystal panel 2.
  • the liquid crystal panel 2 is sometimes referred to as a “display unit”, and the gate driver 4 and the source driver 5 may be collectively referred to as a “drive circuit”.
  • FIG. 18 is a plan view showing a pattern arrangement in the pixel formation portion Pij provided in the liquid crystal panel 2.
  • the liquid crystal panel 2 is surrounded by an i-th gate line Gi extending in the horizontal direction, a j-th source line Sj extending in a direction intersecting the gate line Gi, the gate line Gi, and the source line Sj.
  • a pixel forming portion Pij disposed in the region.
  • the pixel formation portion Pij includes a TFT 210 shown in FIG. 13A as a TFT that functions as a switching element.
  • the gate electrode 20 of the TFT 210 is electrically connected to the gate wiring Gi.
  • an island-shaped channel layer 30 extending left and right across the gate electrode 20 is formed.
  • the left end of the channel layer 30 is electrically connected to the source electrode connected to the source wiring Sj, and the right end of the channel layer 30 is electrically connected to the drain electrode. Further, the drain electrode is connected to the pixel electrode 7 through the contact hole 6.
  • the pixel electrode 7 and a counter electrode constitute a pixel capacitor that holds a signal voltage corresponding to the image signal DT for a predetermined time.
  • FIG. 19 is a cross-sectional view of the TFT 210 that functions as a switching element of the pixel formation portion Pij of the liquid crystal display device 1.
  • FIG. 19 is a cross-sectional view showing that the pixel electrode 7 is connected to the drain electrode 60b of the TFT 210 shown in FIG. 13A.
  • the same reference numerals are given to the same components as those of the TFT 210, and The description is omitted.
  • the planarization film 8 is formed on the surface of the passivation film 70, and the contact hole 6 reaching the drain electrode 60 b is opened in the planarization film 8.
  • a pixel electrode 7 made of a transparent metal such as ITO (Indium Tin Oxide) is formed on the surface of the planarizing film 8, and the pixel electrode 7 is electrically connected to the drain electrode 60 b through the contact hole 6. ing.
  • the gate electrode 20 is connected to any one of the gate lines G1 to Gn, and the source electrode 60a is connected to any one of the source lines S1 to Sm.
  • the TFT 210 As described above, if the TFT 210 according to the present embodiment is used as a switching element of each pixel formation portion Pij provided in the liquid crystal panel 2, the mobility is increased. In this case, since the TFT 210 can charge the pixel capacitor with the signal voltage of the image signal supplied from the source wiring Sj in a short time, the number of pixel formation portions Pij can be increased to achieve high definition. Further, since the chemical resistance of the channel layer 30 of the TFT 210 is improved, the liquid crystal panel 2 including the pixel formation portion Pij can be easily formed.
  • the gate driver 4 and the source driver 5 can be configured on the frame of the liquid crystal panel 2 using the TFT 210 according to the present embodiment.
  • the on-current of the TFT 210 is large, the operation speed of the gate driver 4 and the source driver 5 is increased, and a high frame rate can be realized.
  • the circuit scale of the gate driver 4 and the source driver 5 can be reduced, the frame of the liquid crystal panel 2 can be reduced, and the power consumption of the liquid crystal display device 1 can be reduced.
  • the chemical resistance of the channel layer 30 of the TFT 210 is improved, the reliability of the TFT 210 is improved, and as a result, the reliability of the gate driver 4 and the source driver 5 is improved.
  • FIGS. 18 and 19 have described the case where the TFT 210 is used as the switching element of each pixel formation portion Pij, any of the TFTs 220 to 240 may be used instead of the TFT 210.
  • the present invention can also be applied to an organic EL (Electro-Luminescence) display device.
  • the present invention is suitable for a thin film transistor used in a display device such as an active matrix liquid crystal display device, and in particular, a switching element formed in the pixel formation portion or a transistor of a drive circuit for driving the pixel formation portion. Suitable for

Landscapes

  • Thin Film Transistor (AREA)

Abstract

　移動度を大きく保った状態で、薬液耐性が高いチャネル層を有する薄膜トランジスタおよびその製造方法を提供する。　ＴＦＴ（２１０）のチャネル層（３０）は、高密度プラズマＣＶＤ装置により、ゲート絶縁膜（２５）上に成膜された第１の微結晶シリコン膜（３６）と、第１の微結晶シリコン膜（３６）の成膜時の圧力よりも低い圧力で第１の微結晶シリコン膜（３６）上に成膜された第２の微結晶シリコン膜（３７）によって構成されている。第１の微結晶シリコン膜（３６）は柱状に成長した結晶粒を多く含むので、ＴＦＴ（２１０）の移動度が大きくなる。また、第２の微結晶シリコン膜（３７）は非晶質成分を多く含むので、チャネル層（３０）の表面に形成された自然酸化膜を除去する際に、チャネル層（３０）を薬液に浸漬しても、チャネル層（３０）の膜剥がれは生じにくい。

Description

薄膜トランジスタおよびその製造方法、並びに表示装置
　本発明は、薄膜トランジスタおよびその製造方法、並びに表示装置に関し、特に、微結晶半導体膜を用いた薄膜トランジスタおよびその製造方法、並びに表示装置に関する。
　アクティブマトリクス型液晶表示装置において、画素形成部のスイッチング素子や、駆動回路を構成する半導体素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と略す）が用いられている。このようなＴＦＴのチャネル層には、従来、非晶質シリコン膜または多結晶シリコン膜が使用されていた。しかし、近年、非晶質シリコン膜よりも移動度が大きく、また多結晶シリコン膜のようにアニール処理を必要としない微結晶シリコン膜が使用されるようになってきた。
　例えば、特許文献１では、逆スタガード型ＴＦＴのチャネル層として、まずゲート絶縁膜上に、シランガス（ＳｉＨ4）の希釈倍率を大きくすることによって成膜速度を遅くした第１の微結晶シリコン膜を形成する。次に、第１の微結晶シリコン膜上に、シランガスの希釈倍率を小さくすることによって成膜速度を速くした第２の微結晶シリコン膜を形成する。これにより、ゲート電極に近い第１の微結晶シリコン膜の結晶性を第２の微結晶シリコン膜の結晶性よりも高くして、ＴＦＴの移動度を向上させている。
日本国特開２００９－７１２９０号公報
　ＴＦＴを製造するには、第２の微結晶シリコン膜上に、エッチングストッパ層を形成したり、オーミックコンタクト層を形成したりする必要がある。これらの層と第２の微結晶シリコン膜との密着性を良くするために、第２の微結晶シリコン膜の表面に形成されている自然酸化膜をあらかじめ除去しておくことが好ましい。自然酸化膜の除去には、例えばフッ酸（ＨＦ）の濃度を５％とした水溶液（以下、「フッ酸水溶液」という）等のフッ酸系の薬液が用いられる。
　一般に微結晶シリコン膜は、結晶粒が基板に垂直な方向に成長した柱状結晶になり、水平方向の物理的結合が弱くなっている。そこで、第２の微結晶シリコン膜の表面に形成されている自然酸化膜を除去するために、第２の微結晶シリコン膜をフッ酸水溶液に浸漬すれば、フッ酸水溶液は第２の微結晶シリコン膜の表面から結晶粒界に沿って第１の微結晶シリコン膜内に侵入し、ゲート絶縁膜をエッチングする。ゲート絶縁膜のエッチングが進めば、第１および第２の微結晶シリコン膜はリフトオフされて膜剥がれが生じる。膜剥がれが生じればチャネル層は形成されず、ＴＦＴを製造することができない。
　しかし、特許文献１では、シランガスの希釈倍率を変えて、第２の微結晶シリコン膜のラマンピーク強度比を３．５２にしたり、６．１９にしたりすることが記載されている。このことから、特許文献１では、第２の微結晶シリコン膜の結晶性を、第１の微結晶シリコン膜の結晶性よりも低くすることだけを目的とし、自然酸化膜をフッ酸水溶液によって除去したときに生じる膜剥がれについては考慮されていない。このため、特許文献１には、フッ酸水溶液に対する耐性を高くして膜剥がれを防止する解決方法は開示されていない。
　そこで、本発明の目的は、移動度を大きくした状態で、薬液耐性が高いチャネル層を有する薄膜トランジスタおよびその製造方法を提供することである。また、本発明の他の目的は、そのような薄膜トランジスタを用いて高精細化およびハイフレームレート化が可能な表示装置を提供することである。
　本発明の第１の局面は、絶縁基板上に形成された薄膜トランジスタであって、
　前記絶縁基板上に形成されたゲート電極と、
　前記ゲート電極を覆うように形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたチャネル層とを備え、
　前記チャネル層は、
　　前記ゲート絶縁膜の表面に形成され、ラマンピーク強度比が７．０以上である第１の微結晶半導体膜と、
　　前記第１の微結晶半導体膜の表面に形成され、ラマンピーク強度比が４．５以下である第２の微結晶半導体膜とを含むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記ゲート絶縁膜の表面上に、前記第１の微結晶半導体膜の下地膜になる第３の微結晶半導体膜が形成されていることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記チャネル層の表面上に形成されたエッチングストッパ層をさらに備えていることを特徴とする。
　本発明の第４の局面は、絶縁基板上に形成された薄膜トランジスタの製造方法であって、
　前記絶縁基板上にゲート電極を形成する工程と、
　前記ゲート電極を覆うようにゲート絶縁膜を成膜する工程と、
　前記ゲート絶縁膜上に高密度プラズマＣＶＤ装置内でチャネル層を形成する工程とを備え、
　前記チャネル層を形成する工程は、
　　前記高密度プラズマＣＶＤ装置内の圧力を第１の圧力値にして、第１の微結晶半導体膜を成膜する工程と、
　　前記高密度プラズマＣＶＤ装置内の圧力を前記第１の圧力値よりも低い第２の圧力値にして、第２の微結晶半導体膜を成膜する工程とを含むことを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記チャネル層を形成する工程は、前記絶縁基板を前記高密度プラズマＣＶＤ装置内に搬入する前に、前記高密度プラズマＣＶＤ装置の内壁を半導体膜で覆う処理をさらに含むことを特徴とする。
　本発明の第６の局面は、本発明の第４または第５の局面において、
　前記チャネル層を形成する工程は、前記高密度プラズマＣＶＤ装置の内壁を半導体膜で覆う工程の後であって、前記第１の微結晶半導体膜を成膜する工程の前に、アルゴンガスおよび水素ガスのプラズマによって前記ゲート絶縁膜の表面を清浄にし、前記第１の微結晶シリコン膜の下地膜になる第３の微結晶半導体膜を前記ゲート絶縁膜の表面に成膜する処理をさらに含むことを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記第３の微結晶半導体膜の膜厚は、３～７ｎｍであることを特徴とする。
　本発明の第８の局面は、本発明の第４の局面において、
　前記第１の圧力値は２０ｍＴｏｒｒ以上であり、前記第２の圧力値は５ｍＴｏｒｒ以下であることを特徴とする。
　本発明の第９の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備える表示部と、
　前記複数の画素形成部を駆動する駆動回路とを備え、
　前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
　前記スイッチング素子は、第１の局面に係る薄膜トランジスタを含むことを特徴とする。
　本発明の第１０の局面は、本発明の第９の局面において、
　前記駆動回路は、本発明の第９の局面に係る薄膜トランジスタによって構成されていることを特徴とする。
　上記第１の局面によれば、薄膜トランジスタのチャネル層は、ゲート絶縁膜上に形成された第１の微結晶半導体膜と、第１の微結晶半導体膜上に形成された第２の微結晶半導体膜とを含む。第１の微結晶半導体膜は、ラマンピーク強度比が７．０以上であるので、結晶粒が柱状に成長している。これにより、薄膜トランジスタの移動度を０．７ｃｍ2／Ｖｓｅｃ以上にすることができる。また、第２の微結晶半導体膜は、ラマンピーク強度比が４．５以下であるので、非晶質成分が多く含むとともに、第１の微結晶半導体膜を覆っている。そこで、チャネル層を薬液に浸漬しても、薬液は第１の微結晶半導体膜内に侵入しにくい。これにより、チャネル層のフッ酸水溶液に対する薬液耐性を１８０秒以上にすることができる。このように、薄膜トランジスタでは、移動度を高く保った状態で、薬液耐性が向上する。
　上記第２の局面によれば、ゲート絶縁膜の表面上に、第３の微結晶半導体膜を形成することにより、ゲート絶縁膜上にインキュベーション層が成長しにくくなる。これにより、第３の微結晶シリコン膜を下地膜として成膜する第１の微結晶シリコン膜の結晶性が高くなり、薄膜トランジスタの移動度を高く保つことができる。
　上記第３の局面によれば、表面にエッチングストッパ層が形成されたチャネル層を薬液に浸漬しても、膜剥がれが生じることなく、チャネル層の表面に形成されている自然酸化膜を除去することができる。これにより、チャネル層とエッチングストッパ層との密着性を良くすることができる。
　上記第４の局面によれば、高密度プラズマＣＶＤ装置内の圧力を第１の圧力値にして、第１の微結晶半導体膜を成膜した後に、第２の微結晶半導体膜を、第１の圧力値よりも低い第２の圧力値にして成膜する。第１の微結晶半導体膜では、結晶粒が柱状に成長するので、薄膜トランジスタの移動度が大きくなる。また、第２の微結晶半導体膜には非晶質成分が多く含まれているので、チャネル層を薬液に浸漬しても、薬液は第２の微結晶半導体膜によって覆われた第１の微結晶半導体膜内に侵入しにくくなる。これにより、移動度を高く保った状態で、薬液耐性が向上した薄膜トランジスタを製造することができる。また、高密度プラズマＣＶＤ装置内の圧力を変えることにより第１および第２の微結晶シリコン膜の結晶性を制御するので、結晶性を精度よく制御することができる。
　上記第５の局面によれば、絶縁基板を高密度プラズマＣＶＤ装置内に搬入する前に、高密度プラズマＣＶＤ装置の内壁を半導体膜で覆う。これにより、第１または第２の微結晶シリコン膜の成膜時に、高密度プラズマＣＶＤ装置の内壁に付着していた残留異物が、第１または第２の微結晶半導体膜内に混入して薄膜トランジスタの移動度を低下させることを抑制することができる。
　上記第６の局面によれば、ゲート絶縁膜上に吸着された水分、有機物、金属粒子等が除去されて、ゲート絶縁膜の表面が清浄にされる。これにより、ゲート絶縁膜の表面上にインキュベーション膜の成長をしにくくしたり、水分中の酸素原子等が第１の微結晶シリコン膜内に混入して、薄膜トランジスタの移動度を低下させたりすることを防ぐことができる。また、ゲート絶縁膜上に形成された第３の微結晶シリコン膜を下地膜として成膜する第１の微結晶シリコン膜の結晶性が高くなり、薄膜トランジスタの移動度をより高く保つことができる。
　上記第７の局面によれば、第３の微結晶半導体膜の膜厚を３ｎｍよりも薄くすれば、インキュベーション膜が成長し、その上に成膜される第１の微結晶シリコン膜の結晶性が低くなる。また、膜厚が７ｎｍよりも厚くすれば、第３の微結晶シリコン膜の形成時間が長くなる。そこで、第３の微結晶半導体膜の膜厚を３～７ｎｍにすれば、これらの問題点がなくなる。
　上記第８の局面によれば、第１の微結晶半導体膜を成膜する際の第１の圧力値を２０ｍＴｏｒｒ以上にすることにより、薄膜トランジスタの移動度を０．７ｃｍ2／Ｖｓｅｃ以上にすることができる。また、第２の微結晶半導体膜を成膜する際の第２の圧力値を５ｍＴｏｒｒ以下にすることにより、第２の微結晶半導体膜によって覆われた第１の半導体膜内にフッ酸水溶液が侵入しにくくなるので、薬液耐性を１８０秒以上にすることができる。
　上記第９の局面によれば、画素形成部のスイッチング素子として、第１の局面に係る薄膜トランジスタを用いれば、薄膜トランジスタに流れるオン電流は大きくなる。この場合、薄膜トランジスタは、画像信号の信号電圧を、短時間で画素容量に充電できるので、画素形成部の数を増やして高精細化を図ることが可能になる。また、薄膜トランジスタの薬液耐性が向上するので、画素形成部を含む表示部の形成が容易になる。
　上記第１０の局面によれば、第１の局面に係る薄膜トランジスタに流れるオン電流は大きい。この場合、第１の局面に係る薄膜トランジスタを用いて駆動回路を構成すれば、駆動回路の動作速度が速くなり、ハイフレームレート化しやすくなる。また、駆動回路の回路規模を小さくすることができるので、表示部の額縁を小さくすることができるとともに、表示装置の低消費電力化を図ることができる。さらに、薄膜トランジスタの薬液耐性が向上するので、信頼性が高い駆動回路を形成することができる。
逆スタガード型ＴＦＴの構成を示す断面図である。 図１に示すＴＦＴを製造するためのプロセスフローを示すフロー図である。 （ａ）～（ｃ）は、図１に示すＴＦＴの各製造工程を示す断面図である。 （ａ）～（ｃ）は、図１に示すＴＦＴの各製造工程を示す断面図である。 （ａ）および（ｂ）は、図１に示すＴＦＴの各製造工程を示す断面図である。 第１～第３の比較例について、微結晶シリコン膜のラマンピーク強度比、薬液耐性、およびＴＦＴの移動度をそれぞれ示す図である。 （ａ）は、第１の比較例に係るＴＦＴの構成を示す断面図であり、（ｂ）は、（ａ）に示すＴＦＴのチャネル層となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。 （ａ）は、第２の比較例に係るＴＦＴの構成を示す断面図であり、（ｂ）は、（ａ）に示すＴＦＴのチャネル層となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。 （ａ）は、第３の比較例に係るＴＦＴの構成を示す断面図であり、（ｂ）は、（ａ）に示すＴＦＴのチャネル層となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。 本実施形態に係るＴＦＴのチャネル層の断面を模式的に表わした図である。 第１～第３の実施形態に係るＴＦＴのゲート電圧－ドレイン電流特性を示す図である。 第１～第３の実施形態について、微結晶シリコン膜のラマンピーク強度比、薬液耐性、およびＴＦＴの移動度をそれぞれ示す図である。 （ａ）は、本発明の第１の実施形態に係るＴＦＴの構成を示す断面図であり、（ｂ）は、（ａ）に示すＴＦＴのチャネル層となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。 第１の実施形態の変形例に係るＴＦＴの構成を示す断面図である。 図２に示す製造工程を示すフロー図のうち、第２の実施形態に係るＴＦＴの製造工程に特有のステップのみを示すフロー図である。 図２に示す製造工程を示すフロー図のうち、第２の実施形態に係るＴＦＴの製造工程に特有のステップのみを示すフロー図である。 第１から第３の実施形態に係るＴＦＴを含む液晶表示装置の構成を示すブロック図である。 図１７に示す液晶表示装置の液晶パネルに設けられた画素形成部内のパターン配置を示す平面図である。 図１７に示す液晶表示装置の画素形成部のスイッチング素子として機能するＴＦＴの断面図である。
＜１．ＴＦＴの構成＞
　図１は、逆スタガード型ＴＦＴ１０の構成を示す断面図である。図１を参照して、ＴＦＴ１０の構成を説明する。絶縁基板であるガラス基板１５上に、膜厚１００ｎｍのチタン（Ｔｉ）膜からなるゲート電極２０が形成されている。ゲート電極２０を含むガラス基板１５の全体を覆うように、窒化シリコン膜（ＳｉＮｘ）からなるゲート絶縁膜２５が形成されている。ゲート絶縁膜２５の膜厚は、例えば４１０ｎｍである。
　ゲート絶縁膜２５の表面に、平面視においてゲート電極２０を跨いで左右に延びる島状のチャネル層３０が形成されている。チャネル層３０の膜厚は、例えば７０ｎｍである。チャネル層３０は、不純物を含まない微結晶シリコン膜からなる。チャネル層３０の具体的な構成は、後述する比較例および実施形態ごとに異なる。ゲート電極２０と対向するチャネル層３０の表面には、窒化シリコン膜からなるエッチングストッパ層４０が形成されている。エッチングストッパ層４０の膜厚は、例えば１５０ｎｍである。
　エッチングストッパ層４０の左上面からチャネル層３０の左端までを覆うように延在するオーミックコンタクト層５０ａと、エッチングストッパ層４０の右上面からチャネル層３０の右端までを覆うように延在するオーミックコンタクト層５０ｂが形成されている。これらのオーミックコンタクト層５０ａ、５０ｂは、リン（Ｐ）等のｎ型不純物を高濃度にドープした微結晶シリコン膜（ｎ+シリコン膜）からなり、エッチングストッパ層４０の上面で左右に分離されている。
　オーミックコンタクト層５０ａの右端上面からオーミックコンタクト層５０ａを覆って左側のゲート絶縁膜２５上まで延在するソース電極６０ａと、オーミックコンタクト層５０ｂの左端上面からオーミックコンタクト層５０ｂを覆って右側のゲート絶縁膜２５上まで延在するドレイン電極６０ｂとが形成されている。ソース電極６０ａはオーミックコンタクト層５０ａを介してチャネル層３０とオーミック接触し、ドレイン電極６０ｂはオーミックコンタクト層５０ｂを介してチャネル層３０とオーミック接触している。さらに、ソース電極６０ａとドレイン電極６０ｂを含むガラス基板１５の全体を覆うように、窒化シリコン膜からなるパッシベーション膜７０が形成されている。
＜１．１　ＴＦＴの製造方法＞
　図２は、図１に示すＴＦＴ１０を製造するためのプロセスフローを示すフロー図である。また、図３（ａ）～図３（ｃ）、図４（ａ）～図４（ｃ）、図５（ａ）および図５（ｂ）は、図１に示すＴＦＴ１０の各製造工程を示す断面図である。図２に示すプロセスフロー、並びに、図３（ａ）～図３（ｃ）、図４（ａ）～図４（ｃ）、図５（ａ）および図５（ｂ）に示す各断面図を参照して、ＴＦＴ１０の製造工程を説明する。
　ステップＳ１０では、ガラス基板１５上に例えばチタン膜またはチタンを主成分とする金属膜をスパッタリング法によって成膜する。チタン膜の膜厚は、例えば１００ｎｍである。なお、チタン膜の代わりに、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属膜、それらを主成分とする金属膜、またはそれらを積層した金属膜を成膜してもよい。
　次に、チタン膜の表面に、フォトリソグラフィ法を用いてレジストパターンを形成する。図３（ａ）に示すように、レジストパターン（図示しない）をマスクにして、チタン膜をウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。なお、ウエットエッチング法の代わりに、ドライエッチング法によりエッチングしてゲート電極２０を形成してもよい。
　ステップＳ２０では、図３（ｂ）に示すように、ゲート電極２０を含むガラス基板１５の全体を覆うように、平行平板化学気相成長（Chemical Vapor Deposition：以下、「平行平板ＣＶＤ」という）装置により、シランガスと窒素ガス（Ｎ2）を含む原料ガスからゲート絶縁膜２５となる窒化シリコン膜を成膜する。窒化シリコン膜の膜厚は、例えば４１０ｎｍである。なお、ゲート絶縁膜２５として、窒化シリコン膜の代わりに酸化シリコン（ＳｉＯ2）膜、酸窒化シリコン（ＳｉＯＮ）膜、またはそれらの積層膜を成膜してもよい。
　ステップＳ３０では、図３（ｃ）に示すように、ゲート絶縁膜２５の表面に、複数層からなる微結晶シリコン膜３１を成膜する。微結晶シリコン膜３１は、表面波プラズマ方式またはＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）方式等の高密度プラズマＣＶＤ装置を用いて成膜される。微結晶シリコン膜３１の膜厚は、例えば７０ｎｍである。なお、微結晶シリコン膜３１に含まれる複数層の構成および成膜条件は比較例および実施形態ごとに異なるので、それらについては後述する。
　ステップＳ４０では、微結晶シリコン膜３１の表面に形成されている自然酸化膜を除去する。具体的には、微結晶シリコン膜３１を薄い酸系の溶液に４０秒間浸漬し、その後水洗して乾燥させる。これにより、微結晶シリコン膜３１の表面に形成されていた自然酸化膜が除去される。微結晶シリコン膜３１を浸漬する薄い酸系の水溶液として、例えばフッ酸の濃度が０．５％のフッ酸水溶液、バッファードフッ酸等を使用する。このように、エッチングストッパ層４０となる窒化シリコン膜を成膜する前に自然酸化膜を除去するのは以下の理由による。すなわち、自然酸化膜を除去しないで、微結晶シリコン膜３１の表面に後述する窒化シリコン膜４１を成膜すれば、微結晶シリコン膜３１と窒化シリコン膜４１との密着性が悪くなり、エッチングストッパ層４０が剥がれやすくなるからである。
　ステップＳ５０では、図４（ａ）に示すように、自然酸化膜を除去した直後のガラス基板１５を平行平板ＣＶＤ装置内に搬入し、シランガスとアンモニアガス（ＮＨ3）を含む原料ガスを用いて微結晶シリコン膜３１の表面に窒化シリコン膜４１を成膜する。窒化シリコン膜４１の膜厚は例えば１５０ｎｍである。窒化シリコン膜４１の表面上であって、ゲート電極２０と対向する位置に、フォトリソグラフィ法によってレジストパターン４５を形成する。レジストパターン４５をマスクにして、窒化シリコン膜４１をドライエッチング法によりエッチングし、エッチングストッパ層４０を形成する。なお、エッチングストッパ層４０は、酸化シリコン膜または酸窒化シリコン膜をエッチングして形成してもよい。
　ステップＳ６０では、エッチングストッパ層４０で覆われていない微結晶シリコン膜３１の表面に形成されている自然酸化膜を除去する。自然酸化膜の除去方法は、ステップＳ４０における自然酸化膜の除去と同じであるので、その説明を省略する。なお、微結晶シリコン膜３１をフッ酸水溶液に浸漬する時間は２０秒間である。このように、自然酸化膜を除去するのは、微結晶シリコン膜３１の表面に形成されている自然酸化膜を除去しないで、微結晶シリコン膜３１の表面に後述する非晶質シリコン膜５１を成膜すれば、微結晶シリコン膜３１と非晶質シリコン膜５１との密着性が悪くなり、オーミックコンタクト層５０ａ、５０ｂが剥がれやすくなるからである。
　ステップＳ７０では、図４（ｂ）に示すように、エッチングストッパ層４０および微結晶シリコン膜３１を含むガラス基板１５の全体を覆うように、オーミックコンタクト層５０ａ、５０ｂとなる非晶質シリコン膜５１を成膜する。非晶質シリコン膜５１は、ソース電極６０ａおよびドレイン電極６０ｂがチャネル層３０とオーミック接触するように、例えばリン（Ｐ）等のｎ型不純物が高濃度にドープされた非晶質シリコン膜（以下、「ｎ＋シリコン膜５１」という）である。
　ステップＳ８０では、図４（ｃ）に示すように、ｎ+シリコン膜５１の表面に、フォトリソグラフィ技術を用いてレジストパターン５５を形成する。レジストパターン５５をマスクにして、ドライエッチング法により、ｎ+シリコン膜５１と微結晶シリコン膜３１とを連続してエッチングする。その後、レジストパターン５５を剥離する。これにより、島状のチャネル層３０が形成されるとともに、ｎ+シリコン膜５１はチャネル層３０と同じ形状になる。
　ステップＳ９０では、図５（ａ）に示すように、スパッタリング装置を用いてソースメタル膜６１を成膜する。ソースメタル膜６１は、例えばチタン膜またはチタンを主成分とする金属膜である。ソースメタル膜６１上に、フォトリソグラフィ法を用いて、エッチングストッパ層４０の上方に開口部を有するレジストパターン６５を形成する。
　次に、図５（ｂ）に示すように、レジストパターン６５をマスクにして、ウエットエッチング法によりソースメタル膜６１をエッチングし、ソース電極６０ａおよびドレイン電極６０ｂを形成する。なお、ウエットエッチング法の代わりにドライエッチング法によって、ソースメタル膜６１をエッチングしてもよい。
　さらに、レジストパターン６５をマスクにして、ドライエッチング法によりｎ+シリコン膜５１をエッチングし、エッチングストッパ層４０の上面で左右に分離された２つのオーミックコンタクト層５０ａ、５０ｂを形成する。なお、チャネル層３０の上面に、窒化シリコンからなるエッチングストッパ層４０が形成されているので、ｎ+シリコン膜５１のエッチングはエッチングストッパ層４０によって停止し、チャネル層３０の表面がエッチングされることはない。ソース電極６０ａは、オーミックコンタクト層５０ａの右端上面からオーミックコンタクト層５０ａを覆って左側のゲート絶縁膜２５上まで延在し、ドレイン電極６０ｂは、オーミックコンタクト層５０ｂの左端上面からオーミックコンタクト層５０ｂを覆って右側のゲート絶縁膜２５上まで延在する。
　ステップＳ１００では、ソース電極６０ａとドレイン電極６０ｂを含むガラス基板１５の全体を覆うように、窒化シリコンからなるパッシベーション膜７０を成膜する。パッシベーション膜７０は、平行平板プラズマＣＶＤ装置により、シランガスとアンモニアガスを含む原料ガスを用いて成膜され、その膜厚は例えば２６５ｎｍである。その後、ソース電極６０ａとオーミックコンタクト層５０ａ、および、ドレイン電極６０ｂとオーミックコンタクト層５０ｂがそれぞれオーミック接触するように、ＴＦＴ１０を形成したガラス基板１５を窒素雰囲気中において２００℃で１時間加熱する。以上説明した一連の製造工程によって、図１に示すＴＦＴ１０が製造される。
＜１．２　微結晶シリコン膜の成膜方法＞
　図２のステップＳ３０に示す微結晶シリコン膜３１の成膜方法には、次の４つの処理工程が含まれる。すなわち、高密度プラズマＣＶＤ装置のチャンバの内壁をシリコン膜で被覆するプリコート処理、アルゴン・水素プラズマ処理を施すことによりゲート絶縁膜２５の表面を清浄にして薄い微結晶シリコン膜を成膜するアルゴン・水素プラズマ処理、結晶性が高い第１の微結晶シリコン膜を成膜する工程、第１の微結晶シリコン膜よりも結晶性が低い第２の微結晶シリコン膜を成膜する工程が含まれている。そこで、これらの処理工程について説明する。
＜１．２．１　プリコート処理＞
　ガラス基板１５を高密度プラズマＣＶＤ装置のチャンバ内に搬入する前に、チャンバ内にシランガスを導入してプラズマを生成し、チャンバの内壁をシリコン膜で被覆する。このようなプリコート処理を施すことにより、微結晶シリコン膜３１の成膜中に、チャンバの内壁に付着していた残留異物が剥がれて微結晶シリコン膜３１内に混入することが少なくなる。
　次に、プリコート処理のプロセス条件の詳細を以下に示す。なお、下記プロセス条件における「ギャップ」とは、ガラス基板１５の表面と高密度プラズマＣＶＤ装置の電極の表面との間隔をいう。
　　マイクロ波周波数　：　９１５ＭＨｚ
　　パワー　　　　　　：　０．８Ｗ／ｃｍ2（投入パワー：１．０ｋＷ）
　　圧力　　　　　　　：　２０ｍＴｏｒｒ
　　ギャップ　　　　　：　９０ｍｍ
　　ＳｉＨ4流量　     ：　４００ｓｃｃｍ
　　Ａｒ流量　　　　　：　６００ｓｃｃｍ
　　チャンバ内温度　　：　１００℃
　　処理時間　　　　　：　６００ｓｅｃ
＜１．２．２　アルゴン・水素プラズマ処理＞
　微結晶シリコン膜３１を成膜する際に、ゲート絶縁膜２５の表面に水分、有機物、金属粒子等が吸着していれば、ゲート絶縁膜上にインキュベーション膜が形成されやすくなったり、水分中の酸素原子等が微結晶シリコン膜３１内に混入したりするおそれがある。微結晶シリコン膜３１にインキュベーション膜が形成されたり酸素原子等が混入したりすれば、ＴＦＴ１０の移動度が低下するので、好ましくない。そこで、アルゴンガスのプラズマによりゲート絶縁膜２５上に吸着した水分、金属粒子等をスパッタリング効果によって除去するとともに、水素プラズマによりゲート絶縁膜２５の表面を薄くエッチングして清浄にする。このようにして清浄にされたゲート絶縁膜２５の表面では、インキュベーション膜の成長が抑えられ、微結晶シリコン膜３１の下地膜となる薄い微結晶シリコン膜が成膜される。その膜厚は、３～７ｎｍ、好ましくは４～６ｎｍである。薄い微結晶シリコン膜は後述のケミカルトランスポートによって成膜されるので、その膜厚は３～７ｎｍの範囲に収まる。もし、薄い微結晶シリコン膜の膜厚が３ｎｍよりも薄くなれば、インキュベーション膜が成長し、その上に成膜される微結晶シリコン膜３１の結晶性が低くなる。また、膜厚が７ｎｍよりも厚くなれば、薄い微結晶シリコン膜の形成時間が長くなる。このことから、ケミカルトランスポートによって成膜される薄い微結晶シリコン膜では、膜厚として３～７ｎｍが好ましく、さらに４～６ｎｍがより好ましい。
　次に、アルゴン・水素プラズマ処理条件の詳細を以下に示す。
　　マイクロ波周波数　：　９１５ＭＨｚ
　　パワー　　　　　　：　３．２Ｗ／ｃｍ2（投入パワー：４．０ｋＷ）
　　圧力　　　　　　　：　２０ｍＴｏｒｒ
　　Ｈ2流量           ：　４８ｓｃｃｍ
　　Ａｒ流量　　　　　：　５０４ｓｃｃｍ
　　ギャップ　　　　　：　１５０ｍｍ
　　チャンバ内温度　　：　１００℃
　　基板設定温度　　　：　２００℃
　　処理時間　　　　　：　１５ｍｓｅｃ
　上述のアルゴン・水素プラズマ処理では、シランガスを流していないにもかかわらず、ゲート絶縁膜上に３～７ｎｍの薄い微結晶シリコン膜が成膜される理由について説明する。量産では、微結晶シリコン膜を連続して成膜するので、高密度プラズマＣＶＤ装置のチャンバの内壁にシリコン膜が付着する。アルゴン・水素プラズマ処理中に、チャンバの内壁に付着していたシリコン膜がエッチングされ、これによって発生したシリコンがゲート絶縁膜上に堆積し、薄い微結晶シリコン膜が成膜される。このように、チャンバの内壁に付着していた堆積膜がエッチングされ、別の場所に堆積することをケミカルトランスポートという。なお、アルゴン・水素プラズマ処理を施す前に、チャンバの内壁をシリコン膜でプリコートしておく場合には、プリコート時にチャンバの内壁に付着していたシリコン膜がケミカルトランスポートされ、薄い微結晶シリコン膜が成膜される。
＜１．２．３　第１の微結晶シリコン膜の成膜工程＞
　本明細書では、微結晶シリコン膜の結晶性を、ラマン散乱スペクトルから求めるラマンピーク強度比（Ｉｃ／Ｉａ）によって評価する。微結晶シリコン膜は、結晶シリコン成分に起因した５２０ｃｍ-1付近の鋭いピークと、非晶質シリコン成分に起因した４８０ｃｍ-1付近の幅広いピークが重畳したピークを持つ。Ｉｃはラマン散乱スペクトルにおける５２０ｃｍ-1付近のピーク強度を表わし、Ｉａは４８０ｃｍ-1付近のピーク強度を表わす。このことから、ラマンピーク強度比Ｉｃ／Ｉａの値は結晶性（結晶化率）を表わし、ラマンピーク強度比Ｉｃ／Ｉａの値が大きいほど、微結晶シリコン膜は結晶性（結晶化率）が高い膜であることがわかる。
　ステップＳ３０に示す微結晶シリコン膜３１の成膜工程には、結晶化率が高い第１の微結晶シリコン膜を成膜する工程と、第１の微結晶シリコン膜よりも結晶化率が低い第２の微結晶化シリコン膜を成膜する工程とが含まれる。これらの微結晶シリコン膜の結晶化率は、高密度プラズマＣＶＤ装置のチャンバ内の圧力を変えることによって制御される。このように、チャンバ内の圧力を変えることによって微結晶シリコン膜の結晶化率を制御するのは、シランガスの希釈倍率を変えることによって制御する場合よりも、結晶化率を高い精度で制御することができるからである。
　第１の微結晶シリコン膜の成膜工程のプロセス条件の詳細を以下に示す。このプロセス条件の特徴は、後述の第２の微結晶シリコン膜の成膜工程と比べて、成膜時のチャンバ内の圧力が２０ｍＴｏｒｒと高いことである。なお、第１の微結晶シリコン膜の成膜時の圧力値を「第１の圧力値」という場合がある。例えば、このプロセス条件の第１の圧力値は２０ｍＴｏｒｒである。
　　マイクロ波周波数　：　９１５ＭＨｚ
　　パワー　　　　　　：　３．２Ｗ／ｃｍ2（投入パワー：４．０ｋＷ）
　　圧力　　　　　　　：　２０ｍＴｏｒｒ
　　ＳｉＨ4流量　　   ：　１２ｓｃｃｍ
　　Ａｒ流量　　　　　：　１２６ｓｃｃｍ
　　ギャップ　　　　　：　１５０ｍｍ
　　基板設定温度　　　：　２００℃
　上述のプロセス条件により成膜される第１の微結晶シリコン膜は、後述する各実施形態において説明するように、柱状に成長した結晶粒を多く含み、結晶化率が高い膜である。しかし、結晶粒が柱状（縦方向）に成長しているので、結晶粒界も縦方向に延びている。このため、フッ酸水溶液は結晶粒界に沿って第１の微結晶シリコン膜内に侵入しやすい。第１の微結晶シリコン膜内に侵入したフッ酸水溶液は下地のゲート絶縁膜をエッチングする。これにより、第１の微結晶シリコン膜はリフトオフされて剥がれてしまう。例えば、第１の微結晶シリコン膜をフッ酸水溶液に浸漬した場合、３０秒以下の短時間で第１の微結晶シリコン膜の膜剥がれが生じれば、微結晶シリコン膜の薬液耐性は悪いという。このように、高い圧力下で成膜された第１の微結晶シリコン膜の移動度は高いが、薬液耐性は悪いという特徴がある。
＜１．２．４　第２の微結晶シリコン膜の成膜工程＞
　第２の微結晶シリコン膜の成膜工程のプロセス条件の詳細を以下に示す。このプロセス条件の特徴は、前述の第１の微結晶シリコン膜の成膜工程に比べて、成膜時のチャンバ内の圧力が５ｍＴｏｒｒと低いことである。なお、第２の微結晶シリコン膜の成膜時の圧力値を「第２の圧力値」という場合がある。例えば、このプロセス条件の第２の圧力値は５ｍＴｏｒｒである。
　　マイクロ波周波数　：　９１５ＭＨｚ
　　パワー　　　　　　：　３．２Ｗ／ｃｍ2（投入パワー：４．０ｋＷ）
　　圧力　　　　　　　：　５ｍＴｏｒｒ
　　ＳｉＨ4流量　　   ：　１２ｓｃｃｍ
　　Ａｒ流量　　　　　：　１２６ｓｃｃｍ
　　ギャップ　　　　　：　１５０ｍｍ
　　基板設定温度　　　：　２００℃
　第２の微結晶シリコン膜は、後述する各実施形態において説明するように、柱状に成長した結晶成分を含まない代わりに、非晶質成分を多く含み、結晶化率が低い膜である。これにより、第２の微結晶シリコン膜の移動度は小さくなる。しかし、第２の微結晶シリコン膜をフッ酸水溶液に浸漬しても、結晶粒界が少ないので、フッ酸水溶液は第２の微結晶シリコン膜内に侵入しにくい。したがって、第２の微結晶シリコン膜内に侵入したフッ酸水溶液が下地のゲート絶縁膜をエッチングするまでの時間が長くなり、第２の微結晶シリコン膜は剥がれにくくなる。このように、低い圧力下で成膜された第２の微結晶シリコン膜には、結晶成分が少ないので移動度は小さいが、薬液耐性は向上するという特徴がある。
＜２．比較例＞
　ＴＦＴのチャネル層を構成する微結晶シリコン膜の結晶化率により、ＴＦＴの移動度および薬液耐性がどのように変化するのかについて調べるために、ゲート絶縁膜上に成膜する微結晶シリコン膜の成膜条件と薬液に浸漬する時間を変えて評価を行なった。この評価結果を、第１～第３の比較例として順に説明する。なお、本明細書において説明するＴＦＴのサイズは、その効果を比較しやすくするためにいずれもＬ／Ｗ＝１２／２０μｍとしたが、本発明を適用可能なＴＦＴのサイズはこれに限定されない。また、以下に説明する各比較例および各実施形態の微結晶シリコン膜を成膜するステップＳ３０には、プリコート処理、アルゴン・水素プラズマ処理、第１の微結晶シリコン膜を成膜する工程、および、第１の微結晶シリコン膜上に第２の微結晶シリコン膜を成膜する工程のうち少なくとも３つ以上の処理または工程がその順序を変えて含まれている。しかし、いずれの比較例および実施形態においても、名称が同じ処理または工程のプロセス条件はそれぞれ同一である。そこで、以下の説明では、プリコート処理をステップＳ３１、アルゴン・水素プラズマ処理をステップＳ３２、第１の微結晶シリコン膜３６を成膜する工程をステップＳ３３、第１の微結晶シリコン膜３６上に第２の微結晶シリコン膜３７を成膜する工程をステップＳ３４として説明する。
　図６は、第１～第３の比較例について、微結晶シリコン膜のラマンピーク強度比、薬液耐性、およびＴＦＴの移動度をそれぞれ示す図である。
＜２．１　第１の比較例＞
　図７（ａ）は、第１の比較例に係るＴＦＴ１１０の構成を示す断面図である。また、図７（ｂ）は、図７（ａ）に示すＴＦＴ１１０のチャネル層３０となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。なお、図２に示すステップＳ３０以外のステップは、ＴＦＴ１１０の製造工程でも同じであるため、その説明を省略する。
　また、ＴＦＴ１１０の構成のうち、図１に示すＴＦＴ１０と同じ構成要素については同じ参照符号を付してその説明を省略し、チャネル層３０の構成について詳しく説明する。ＴＦＴ１１０のチャネル層３０は、アルゴン・水素プラズマ処理によって成膜された下地膜を含む膜厚が７０ｎｍである第２の微結晶シリコン膜３７のみにより構成されている。
　微結晶シリコン膜の成膜工程は、図７（ｂ）に示すように、ガラス基板１５をチャンバ内に搬入する前にチャンバの内壁をシリコン膜で覆うプリコート処理（ステップＳ３１）、ゲート絶縁膜の表面を清浄にして薄い微結晶シリコン膜を成膜するアルゴン・水素プラズマ処理（ステップＳ３２）、および、結晶化率が低い第２の微結晶シリコン膜３７を成膜する工程（ステップＳ３４）を含む。なお、各ステップのプロセス条件は、それぞれ上述のプロセス条件と同じであるため、それらの説明を省略する。
　図６に示すように、チャネル層３０を構成する第２の微結晶シリコン膜３７上のラマンピーク強度比Ｉｃ／Ｉａは２．２と小さかった。このことから、第２の微結晶シリコン膜３７は、非晶質成分を多く含む結晶化率が低い膜であることがわかる。このため、第２の微結晶シリコン膜３７のフッ酸水溶液に対する薬液耐性は１８０秒以上であった。しかし、ＴＦＴ１１０の移動度は、０．４ｃｍ2／Ｖｓｅｃと小さかった。このように、ＴＦＴ１１０では、チャネル層３０の薬液耐性は十分であるが、移動度が小さいという問題がある。
＜２．２　第２の比較例＞
　図８（ａ）は、第２の比較例に係るＴＦＴ１２０の構成を示す断面図である。また、図８（ｂ）は、図８（ａ）に示すＴＦＴ１２０のチャネル層３０となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。なお、図２に示すステップＳ３０以外のステップは、ＴＦＴ１２０の製造工程でも同じであるため、それらの説明を省略する。
　本比較例では、後述するように薬液耐性が非常に悪く、膜剥がれが生じたのでＴＦＴ１２０を製造することができなかった。このため、図８（ａ）は、製造できなかったＴＦＴ１２０を示す。ＴＦＴ１２０の構成のうち、図１に示すＴＦＴ１０と同じ構成要素については同じ参照符号を付してその説明を省略し、チャネル層３０について説明する。図８（ａ）に示すＴＦＴ１２０のチャネル層３０は、アルゴン・水素プラズマ処理によって成膜された下地膜を含む膜厚が７０ｎｍである第１の微結晶シリコン膜３６のみにより構成される予定であった。
　微結晶シリコン膜の成膜工程は、図に示すように、プリコート処理（ステップＳ３１）、アルゴン・水素プラズマ処理（ステップＳ３２）、および、結晶化率が高い第１の微結晶シリコン膜３６を成膜する工程（ステップＳ３３）を含む。このように、第１の比較例の場合と異なり、本比較例では結晶化率が高い第１の微結晶シリコン膜３６を成膜する。なお、各ステップのプロセス条件は、それぞれ上述のプロセス条件と同じであるため、それらの説明を省略する。
　図６に示すように、チャネル層３０を構成する第１の微結晶シリコン膜３６上のラマンピーク強度比Ｉｃ／Ｉａは１１．７と大きい。このことから、第１の微結晶シリコン膜３６は柱状の結晶粒を多く含む膜であることがわかる。このような第１の微結晶シリコン膜３６をフッ酸水溶液に浸漬することにより、結晶粒界に沿って第１の微結晶シリコン膜３６内にフッ酸水溶液が侵入し、３０秒以下の短い時間で膜剥がれが生じた。このため、第１の微結晶シリコン膜３６のみからなるチャネル層を有するＴＦＴ１２０を製造することができなかった。したがって、ＴＦＴ１２０の移動度を測定することができなかった。
＜２．３　第３の比較例＞
　図９（ａ）は、第３の比較例に係るＴＦＴ１３０の構成を示す断面図である。また、図９（ｂ）は、図９（ａ）に示すＴＦＴ１３０のチャネル層３０となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。
製造工程に特有のステップのみを示すフロー図である。なお、図２に示すステップＳ３０以外のステップは、ＴＦＴ１３０の製造工程でも同じであるため、その説明を省略する。
　本比較例でも、後述するように薬液耐性が非常に悪く、膜剥がれが生じたのでＴＦＴ１３０を製造することができなかった。このため、図９（ａ）は、製造できなかったＴＦＴ１３０の構成を示す。ＴＦＴ１３０の構成のうち、図１に示すＴＦＴ１０と同じ構成要素については同じ参照符号を付してその説明を省略し、チャネル層３０について説明する。図９（ａ）に示すＴＦＴ１３０のチャネル層３０は、アルゴン・水素プラズマ処理によって成膜された下地膜を含む膜厚が２０ｎｍである第２の微結晶シリコン膜３７上に、膜厚が５０ｎｍである第１の微結晶シリコン膜３６を積層した積層膜によって構成されている。
　微結晶シリコン膜の成膜工程は、図９（ｂ）に示すように、プリコート処理（ステップＳ３１）、アルゴン・水素プラズマ処理（ステップＳ３２）、結晶化率が低い第２の微結晶シリコン膜３７を成膜する工程（ステップＳ３４）、および、第２の微結晶シリコン膜上に結晶化率が高い第１の微結晶シリコン膜３６を成膜する工程（ステップＳ３３）を含む。
　図６に示すように、ゲート絶縁膜２５上に成膜された第２の微結晶シリコン膜３７上のラマンピーク強度比Ｉｃ／Ｉａは２．４と小さく、第１の微結晶シリコン膜３６上のラマンピーク強度比Ｉｃ／Ｉａは６．６と大きい。このことから、第１の微結晶シリコン膜３６には、柱状の結晶粒が多く含まれていることがわかる。第１の微結晶シリコン膜３６を成膜後、表面の自然酸化膜を除去するためにフッ酸水溶液に浸漬すれば、フッ酸水溶液は、結晶粒界に沿って第１の微結晶シリコン膜３６内に侵入し、第１の微結晶シリコン膜３６と第２の微結晶シリコン膜３７との界面に短時間で到達する。第２の微結晶シリコン膜３７は非晶質成分を多く含むが、その膜厚は２０ｎｍと薄い。このため、フッ酸水溶液は第２の微結晶シリコン膜３７内を通って、比較的短時間でゲート絶縁膜２５の表面まで到達し、ゲート絶縁膜２５をエッチングする。これにより、３０秒以下という短い浸漬時間で、第１および第２の微結晶シリコン膜３６、３７の膜剥がれが生じ、ＴＦＴ１３０を製造することができなかった。したがって、ＴＦＴ１３０の移動度を測定することができなかった。
＜３．実施形態＞
　第１～第３の比較例の結果から、ＴＦＴの移動度を大きくするとともに、薬液耐性を向上させるために、結晶化率が高い第１の微結晶シリコン膜３６と、結晶化率が低い第２の微結晶シリコン膜３７とをこの順に積層してチャネル層３０を形成すればよいことがわかる。
　図１０は、後述する本実施形態のチャネル層３０の断面を模式的に表わした図である。図１０を参照して、チャネル層３０の構成を説明する。まず、アルゴン・水素プラズマ処理によって清浄にされたゲート絶縁膜２５上に、膜厚が約５ｎｍの薄い微結晶シリコン膜３５が成膜されている。薄い微結晶シリコン膜３５を下地膜として、第１の微結晶シリコン膜３６が成膜されている。第１の微結晶シリコン膜３６には、大きな結晶粒３６ａが柱状に成長し、結晶粒界３６ｂがゲート絶縁膜２５に垂直（図１０の縦方向）になるように延びている。さらに、第１の微結晶シリコン膜３６の上面に第２の微結晶シリコン膜３７が形成されている。第２の微結晶シリコン膜３７は、粒径が小さく、数も少ない結晶粒３７ａと、結晶粒３７ａ間に形成された非晶質シリコン３７ｃを含む。
　ＴＦＴの移動度μは、ゲート電圧－ドレイン電流特性の測定により求めたコンダクタンスｇ、Ｃ－Ｖ法によって求めたキャリア密度Ｎｓ、およびＴＦＴのＬ／Ｗから、次式（１）により求めた。
　　　μ＝（Ｌ／Ｗ）×｛ｇ／（ｑＮｓ）｝　…　（１）
なお、式（１）において、ｑは電気素量、ＴＦＴのＬ／Ｗ＝１２／２０μｍであり、ゲート電圧－ドレイン電流特性はドレイン電圧Ｖｄｓ＝１０Ｖとして測定した。このようにして測定したゲート電圧－ドレイン電流特性を図１１に示す。
　また、図１２は、第１～第３の実施形態について、微結晶シリコン膜のラマンピーク強度比、薬液耐性、およびＴＦＴの移動度をそれぞれ示す図である。
＜３．１　第１の実施形態＞
＜３．１．１　ＴＦＴの構成および製造方法＞
　図１３（ａ）は、本発明の第１の実施形態に係るＴＦＴ２１０の構成を示す断面図である。また、図１３（ｂ）は、図１３（ａ）に示すＴＦＴ２１０のチャネル層３０となる微結晶シリコン膜を成膜する製造工程のみを示すフロー図である。なお、図２に示すステップＳ３０以外のステップは、ＴＦＴ２１０の製造工程でも同じであるため、その説明を省略する。
　ＴＦＴ２１０の構成のうち、図１に示すＴＦＴ１０と同じ構成要素については同じ参照符号を付してその説明を省略し、チャネル層３０の構成について詳しく説明する。図１３（ａ）に示すＴＦＴ２１０のチャネル層３０は、下地膜を含む膜厚が５０ｎｍである第１の微結晶シリコン膜３６上に、膜厚が２０ｎｍである第２の微結晶シリコン膜３７を積層した積層膜によって構成されている。
　微結晶シリコン膜の成膜工程は、図１３（ｂ）に示すように、プリコート処理（ステップＳ３１）、アルゴン・水素プラズマ処理（ステップＳ３２）、第１の微結晶シリコン膜３６を成膜する工程（ステップＳ３３）、および、第１の微結晶シリコン膜３６上に第２の微結晶シリコン膜３７を成膜する工程（ステップＳ３４）を含む。この場合、図１２からわかるように、第１の微結晶シリコン膜３６上のラマンピーク強度比Ｉｃ／Ｉａは８．３であり、第２の微結晶シリコン膜３７上のラマンピーク強度比Ｉｃ／Ｉａは４．６である。
＜３．１．２　効果＞
　本実施形態によれば、ＴＦＴ２１０の移動度は１．１ｃｍ2／Ｖｓｅｃであった。この移動度は、第１の比較例に係るＴＦＴ１１０の移動度０．４ｃｍ2／Ｖｓｅｃと比較して非常に大きいことがわかる。これは、ＴＦＴ２１０のチャネル層３０のゲート電極２０に近い側に、第１の微結晶シリコン膜３６が形成されていることによるものと考えられる。
　また、結晶化率が高い第１の微結晶シリコン膜３６を覆うように、非晶質成分を多く含む第２の微結晶シリコン膜３７が形成されている。これにより、第２および第３の比較例に係るＴＦＴ１２０、１３０と比べて、薬液耐性が１８０秒以上と大幅に向上し、膜剥がれが生じなかった。これは、チャネル層３０をフッ酸水溶液に浸漬しても、フッ酸水溶液は第１の微結晶シリコン膜３６内に侵入しにくくなったためである。
　さらに、膜剥がれを生じさせることなく、第２の微結晶シリコン膜３７の表面に形成された自然酸化膜を除去することができるので、第２の微結晶シリコン膜３７と、エッチングストッパ層４０およびオーミックコンタクト層５０ａ、５０ｂとの密着性を良くすることができる。これにより、ＴＦＴ２１０の信頼性を高くすることができる。
＜３．１．３　変形例＞
　図１４は、第１の実施形態の変形例に係るＴＦＴ２２０の構成を示す断面図である。図１４に示すように、ＴＦＴ２１０の場合と異なり、ＴＦＴ２２０のチャネル層３０の表面には、エッチングストッパ層が形成されていない。
　この場合、Ｎ+シリコン膜を成膜する前に、フッ酸水溶液にガラス基板１５を浸漬して第２の微結晶シリコン膜３７の表面に形成されている自然酸化膜を除去しても、Ｎ+シリコン膜は膜剥がれすることなく、移動度が大きなＴＦＴ２２０を製造することができる。なお、ＴＦＴ２２０は、エッチングストッパ層が設けられていないことを除き、図１３（ａ）に示すＴＦＴ２１０と同じ構成であるので、ＴＦＴ２１０と同じ参照符号を付してその説明を省略する。
　なお、第１の実施形態に係るＴＦＴ２１０は、ｎチャネル型ＴＦＴとして説明した。しかし、オーミックコンタクト層５０ａ、５０ｂにｐ型不純物を高濃度にドープすることにより、ｐチャネル型ＴＦＴとしてもよい。また、エッチングストッパ層を設けないこと、または、ｐチャネル型であることは、後述する第２および第３の実施形態に係るＴＦＴの場合にも同様に適用可能である。
＜３．２　第２の実施形態＞
＜３．２．１　ＴＦＴの構成および製造方法＞
　本発明の第２の実施形態に係るＴＦＴ２３０の構成は、図１３（ａ）に示すＴＦＴ２１０の構成と同じであるので、ＴＦＴ２３０の構成を図１３（ａ）によって示し、その説明を省略する。
　図１５は、図２に示す製造工程を示すフロー図のうち、ＴＦＴ２３０の製造工程に特有のステップのみを示すフロー図である。なお、図２に示すステップＳ３０以外のステップは、ＴＦＴ２３０の製造工程でも同じであるため、その説明を省略する。
　微結晶シリコン膜の成膜工程は、図１５に示すように、アルゴン・水素プラズマ処理（ステップＳ３２）、第１の微結晶シリコン膜３６を成膜する工程（ステップＳ３３）、および第１の微結晶シリコン膜３６上に第２の微結晶シリコン膜３７を成膜する工程（ステップＳ３４）を含む。このように、本実施形態の微結晶シリコン膜の成膜工程には、第１の実施形態で含まれていたプリコート処理（ステップＳ３１）が含まれていない。この場合、図１２からわかるように、第１の微結晶シリコン膜３６上のラマンピーク強度比Ｉｃ／Ｉａは７．７であり、第２の微結晶シリコン膜上のラマンピーク強度比Ｉｃ／Ｉａは３．９である。
＜３．２．２　効果＞
　本実施形態によれば、結晶化率が高い第１の微結晶シリコン膜３６の表面に非晶質シリコンを多く含む第２の微結晶シリコン膜３７が形成されている。このため、第１の実施形態の場合と同様に、チャネル層３０のフッ酸水溶液に対する薬液耐性は１８０秒以上となり、膜剥がれは生じなかった。また、ＴＦＴ２３０の移動度は０．８ｃｍ2／Ｖｓｅｃであり、第１の比較例に係るＴＦＴ１１０の移動度である０．４ｃｍ2／Ｖｓｅｃと比較して大きくなった。このように、ＴＦＴ２３０では、膜剥がれは生じず、また移動度は大きくなる。また、第１の実施形態の場合と同様に、第２の微結晶シリコン膜３７の表面に形成された自然酸化膜を除去することができるので、ＴＦＴ２３０の信頼性を高くすることができる。
　しかし、ＴＦＴ２３０の移動度は、第１の実施形態に係るＴＦＴ２１０の移動度に比べて小さくなっている。このようにＴＦＴ２３０の移動度が小さくなったのは、ガラス基板１５をチャンバ内に搬入する前にチャンバの内壁をシリコン膜で覆うプリコート処理（ステップＳ３１）を行わなかったために、第１または第２の微結晶シリコン膜３６、３７の成膜中に、チャンバの内壁に付着していた残留異物が第１または第２の微結晶シリコン膜３６、３７内に混入したことが原因と考えられる。そこで、プリコート処理を設けることによって、チャンバの内壁に付着していた残留異物が微結晶シリコン膜３１内に混入しにくくなり、残留異物によるＴＦＴ１０の移動度の低下を抑制することができる。このことから、ステップＳ３０に示す微結晶シリコン膜３１の成膜工程に、プリコート処理を設けた方が好ましいことがわかる。
＜３．３　第３の実施形態＞
＜３．３．１　ＴＦＴの構成および製造方法＞
　本発明の第３の実施形態に係るＴＦＴ２４０の構成も、図１３（ａ）に示すＴＦＴ２１０の構成と同じであるので、ＴＦＴ２４０の構成を図１３（ａ）によって示し、その説明を省略する。
　図１６は、図２に示す製造工程を示すフロー図のうち、ＴＦＴ２４０の製造工程に特有のステップのみを示すフロー図である。なお、図２に示すステップＳ３０以外のステップは、ＴＦＴ２４０の製造工程でも同じであるため、その説明を省略する。
　微結晶シリコン膜の成膜工程は、図に示すように、プリコート処理（ステップＳ３１）、第１の微結晶シリコン膜３６を成膜する工程（ステップＳ３３）、および第１の微結晶シリコン膜３６上に第２の微結晶シリコン膜３７を成膜する工程（ステップＳ３４）を含む。このように、本実施形態の成膜工程には、第１の実施形態で含まれていたアルゴン・水素プラズマ処理（ステップＳ３２）が含まれていない。この場合、図１２からわかるように、第１の微結晶シリコン膜３６上のラマンピーク強度比Ｉｃ／Ｉａは６．９であり、第２の微結晶シリコン膜３７上のラマンピーク強度比Ｉｃ／Ｉａは３．５である。
＜３．３．２　効果＞
　本実施形態によれば、結晶性が高い第１の微結晶シリコン膜３６の表面に非晶質シリコンを多く含む第２の微結晶シリコン膜３７が形成されている。このため、第１の実施形態に係るＴＦＴ２１０と同様に、チャネル層３０のフッ酸水溶液に対する薬液耐性は１８０秒以上になり、膜剥がれは生じなかった。なお、ＴＦＴ２４０のチャネル層は、図９（ａ）に示すＴＦＴ１３０のチャネル層を構成する第１の微結晶シリコン膜３６と第２の微結晶シリコン膜の積層の順序を逆にした構成であるが、薬液耐性が大きく異なっている。これは、膜剥がれのしやすさが、薬液への浸漬時間のみによって決まるのではなく、積層順序を変えることによって、下層の微結晶シリコン膜の表面状態が変化し、それに伴って上層の微結晶シリコン膜の膜剥がれのしやすさも変化するからである。
　また、ＴＦＴ２４０の移動度は０．７ｃｍ2／Ｖｓｅｃであり、第１の比較例に係るＴＦＴ１１０の移動度である０．４ｃｍ2／Ｖｓｅｃと比較して大きくなった。このように、ＴＦＴ２４０では、膜剥がれは生じず、また移動度は大きくなる。また、第１の実施形態の場合と同様に、第２の微結晶シリコン膜３７の表面に形成された自然酸化膜を除去することができるので、ＴＦＴ２４０の信頼性を高くすることができる。
　なお、ＴＦＴ２４０の移動度は、第１の実施形態に係るＴＦＴ２１０の移動度に比べて小さくなっている。このようにＴＦＴ２４０の移動度が小さくなったのは、ゲート絶縁膜２５の表面を清浄にして薄い微結晶シリコン膜を成膜するアルゴン・水素プラズマ処理（ステップＳ３２）を行なわなかったために、ゲート絶縁膜２５の表面に薄い非晶質シリコン膜が形成されたことによるものと考えられる。そこで、アルゴン・水素プラズマ処理を設けることによって、ゲート絶縁膜２５の表面にインキュベーション膜が成長しにくくなり、ＴＦＴ２４０の移動度の低下を抑制することができる。このことから、ステップＳ３０に示す微結晶シリコン膜３１の成膜工程に、アルゴン・水素プラズマ処理を設けた方が好ましいことがわかる。
　第１～第３の実施形態では、図２に示すステップＳ３０において、プリコート処理またはアルゴン・水素プラズマ処理のうち、少なくともいずれかの処理を含んでいる。しかし、ステップＳ３０はプリコート処理およびアルゴン・水素プラズマ処理のいずれも含んでいなくてもよい。この場合、第１の微結晶シリコン膜３６の結晶化率が低くなるので、第１～第３の実施形態の場合に比べて、ＴＦＴの移動度は低くなる。
＜３．４　第１および第２の微結晶シリコン膜の成膜条件と結晶性＞
　本実施形態のＴＦＴ２１０～２４０では、移動度を０．７ｃｍ2／Ｖｓｅｃ以上にするとともに、フッ酸水溶液に対する薬液耐性を１８０秒以上にすることが好ましい。そこで、図１２からわかるように、第１の微結晶シリコン膜３６のラマンピーク強度比Ｉｃ／Ｉａを７．０以上、好ましくは７．５以上にし、第２の微結晶シリコン膜３７のラマンピーク強度比Ｉｃ／Ｉａを４．５以下、好ましくは４．０以下にする。また、第１の微結晶シリコン膜３６の成膜時の圧力（第１の圧力値）を２０ｍＴｏｒｒ以上、好ましくは２３ｍＴｏｒｒ以上にし、第２の微結晶シリコン膜３７の成膜時の圧力（第２の圧力値）を５ｍＴｏｒｒ以下にする。
　また、移動度および薬液耐性に大きく影響する微結晶シリコン膜内の結晶成分の割合は、微結晶シリコン膜を成膜するときのチャンバ内の圧力に依存して決まる。すなわち、チャンバ内の圧力が高ければ高いほど、微結晶シリコン膜の結晶化率が高くなる。このことから、第１の微結晶シリコン膜を成膜する際の圧力（第１の圧力値）が、少なくとも第２の微結晶シリコン膜を成膜する際の圧力（第２の圧力値）よりも高くなるような条件で、第１の微結晶シリコン膜を形成すればよいことがわかる。このような条件で成膜された第１の微結晶シリコン膜のラマンピーク強度比Ｉｃ／Ｉａは、第２の微結晶シリコン膜のラマンピーク強度比Ｉｃ／Ｉａよりも大きくなる。
　特に、ＴＦＴ２１０～２４０の移動度を０．７ｃｍ2／Ｖｓｅｃ以上にするとともに、フッ酸水溶液に対する薬液耐性を１８０秒以上にするためには、第１の圧力値を４０ｍＴｏｒｒ以上とし、第２の圧力値を５ｍＴｏｒｒ以下にすればよいことがわかる。
＜４．第４の実施形態＞
　図１７は、第１から第３の実施形態に係るＴＦＴ２１０～２４０のいずれかを含む液晶表示装置１の構成を示すブロック図である。図１７に示す液晶表示装置１は、液晶パネル２と、表示制御回路３と、ゲートドライバ４と、ソースドライバ５とを含む。液晶パネル２には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１～Ｇｎと、ゲート配線Ｇ１～Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１～Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
　表示制御回路３には、液晶表示装置１の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対して制御信号ＳＣ１を出力し、ソースドライバ５に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
　ゲートドライバ４はゲート配線Ｇ１～Ｇｎに接続され、ソースドライバ５はソース配線Ｓ１～Ｓｍに接続されている。ゲートドライバ４は、選択状態を示すハイレベルの信号をゲート配線Ｇ１～Ｇｎに順に与える。これにより、ゲート配線Ｇ１～Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート配線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１～Ｐｉｍが一括して選択される。ソースドライバ５は、各ソース配線Ｓ１～Ｓｍに対して画像信号ＤＴに応じた信号電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１～Ｐｉｍに画像信号ＤＴに応じた信号電圧が書き込まれる。このようにして、液晶表示装置１は液晶パネル２に画像を表示する。なお、液晶パネル２を「表示部」といい、ゲートドライバ４およびソースドライバ５をまとめて「駆動回路」ということがある。
　図１８は、液晶パネル２に設けられた画素形成部Ｐｉｊ内のパターン配置を示す平面図である。図１８に示すように、液晶パネル２は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴとして、図１３（ａ）に示すＴＦＴ２１０を含む。ＴＦＴ２１０のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、ゲート電極２０を跨いで左右に延びる島状のチャネル層３０が形成されている。チャネル層３０の左端は、ソース配線Ｓｊに接続されたソース電極と電気的に接続され、チャネル層３０の右端は、ドレイン電極と電気的に接続されている。さらに、ドレイン電極は、コンタクトホール６を介して画素電極７と接続されている。画素電極７は、対向電極（図示しない）とともに、画像信号ＤＴに応じた信号電圧を所定時間保持する画素容量を構成する。
　図１９は、液晶表示装置１の画素形成部Ｐｉｊのスイッチング素子として機能するＴＦＴ２１０の断面図である。図１９は、図１３（ａ）に示すＴＦＴ２１０のドレイン電極６０ｂに画素電極７が接続されていることを示す断面図であり、ＴＦＴ２１０と同一の構成要素には同一の参照符号を付して、その説明を省略する。図１９に示すように、パッシベーション膜７０の表面に平坦化膜８が形成され、平坦化膜８には、ドレイン電極６０ｂに達するコンタクトホール６が開口されている。平坦化膜８の表面に、ＩＴＯ（Indium Tin Oxide：酸化インジウム錫）等の透明金属からなる画素電極７が形成され、画素電極７はコンタクトホール６を介してドレイン電極６０ｂと電気的に接続されている。また、ゲート電極２０はゲート配線Ｇ１～Ｇｎのいずれかに接続され、ソース電極６０ａはソース配線Ｓ１～Ｓｍのいずれかに接続されている。
　このように、本実施形態に係るＴＦＴ２１０を、液晶パネル２に設けられた各画素形成部Ｐｉｊのスイッチング素子として用いれば、その移動度が大きくなる。この場合、ＴＦＴ２１０は、ソース配線Ｓｊから与えられる画像信号の信号電圧を、短時間で画素容量に充電できるので、画素形成部Ｐｉｊの数を増やして高精細化を図ることが可能になる。また、ＴＦＴ２１０のチャネル層３０の薬液耐性が向上するので、画素形成部Ｐｉｊを含む液晶パネル２の形成が容易になる。
　また、本実施形態に係るＴＦＴ２１０を用いて、液晶パネル２の額縁にゲートドライバ４およびソースドライバ５を構成することもできる。この場合、ＴＦＴ２１０のオン電流が大きいので、ゲートドライバ４およびソースドライバ５の動作速度が速くなり、ハイフレームレート化を実現することができる。また、ゲートドライバ４およびソースドライバ５の回路規模を小さくすることができるので、液晶パネル２の額縁を小さくすることができるとともに、液晶表示装置１の低消費電力化を図ることができる。また、ＴＦＴ２１０のチャネル層３０の薬液耐性が向上するので、ＴＦＴ２１０の信頼性が向上し、ひいてはゲートドライバ４およびソースドライバ５の信頼性が向上する。
　なお、図１８および図１９では、各画素形成部Ｐｉｊのスイッチング素子としてＴＦＴ２１０を用いた場合について説明したが、ＴＦＴ２１０の代わりに、ＴＦＴ２２０～２４０のいずれかを用いてもよい。
　また、上記説明では、ＴＦＴ２１０を液晶表示装置１に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
　本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に用いられる薄膜トランジスタに適しており、特に、その画素形成部に形成されるスイッチング素子、または、画素形成部を駆動する駆動回路のトランジスタに適している。
　１…液晶表示装置
　２…液晶パネル
　４…ゲートドライバ
　５…ソースドライバ
　１０、２１０、２２０、２３０、２４０…薄膜トランジスタ（ＴＦＴ）
　１５…ガラス基板
　２０…ゲート電極
　２５…ゲート絶縁膜
　３０…チャネル層
　３１…微結晶シリコン膜
　３６…第１の微結晶シリコン膜
　３７…第２の微結晶シリコン膜
　４０…エッチングストッパ層
　４１…窒化シリコン膜
　６０ａ…ソース電極
　６０ｂ…ドレイン電極

Claims (10)

  1. 　絶縁基板上に形成された薄膜トランジスタであって、
    　前記絶縁基板上に形成されたゲート電極と、
    　前記ゲート電極を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたチャネル層とを備え、
    　前記チャネル層は、
    　　前記ゲート絶縁膜の表面に形成され、ラマンピーク強度比が７．０以上である第１の微結晶半導体膜と、
    　　前記第１の微結晶半導体膜の表面に形成され、ラマンピーク強度比が４．５以下である第２の微結晶半導体膜とを含むことを特徴とする、薄膜トランジスタ。
  2. 　前記ゲート絶縁膜の表面上に、前記第１の微結晶半導体膜の下地膜になる第３の微結晶半導体膜が形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ。
  3. 　前記チャネル層の表面上に形成されたエッチングストッパ層をさらに備えていることを特徴とする、請求項１に記載の薄膜トランジスタ。
  4. 　絶縁基板上に形成された薄膜トランジスタの製造方法であって、
    　前記絶縁基板上にゲート電極を形成する工程と、
    　前記ゲート電極を覆うようにゲート絶縁膜を成膜する工程と、
    　前記ゲート絶縁膜上に高密度プラズマＣＶＤ装置内でチャネル層を形成する工程とを備え、
    　前記チャネル層を形成する工程は、
    　　前記高密度プラズマＣＶＤ装置内の圧力を第１の圧力値にして、第１の微結晶半導体膜を成膜する工程と、
    　　前記高密度プラズマＣＶＤ装置内の圧力を前記第１の圧力値よりも低い第２の圧力値にして、第２の微結晶半導体膜を成膜する工程とを含むことを特徴とする、薄膜トランジスタの製造方法。
  5. 　前記チャネル層を形成する工程は、前記絶縁基板を前記高密度プラズマＣＶＤ装置内に搬入する前に、前記高密度プラズマＣＶＤ装置の内壁を半導体膜で覆う処理をさらに含むことを特徴とする、請求項４に記載の薄膜トランジスタの製造方法。
  6. 　前記チャネル層を形成する工程は、前記高密度プラズマＣＶＤ装置の内壁を半導体膜で覆う工程の後であって、前記第１の微結晶半導体膜を成膜する工程の前に、アルゴンガスおよび水素ガスのプラズマによって前記ゲート絶縁膜の表面を清浄にし、前記第１の微結晶シリコン膜の下地膜になる第３の微結晶半導体膜を前記ゲート絶縁膜の表面に成膜する処理をさらに含むことを特徴とする、請求項４または５に記載の薄膜トランジスタの製造方法。
  7. 　前記第３の微結晶半導体膜の膜厚は、３～７ｎｍであることを特徴とする、請求項６に記載の薄膜トランジスタの製造方法。
  8. 　前記第１の圧力値は２０ｍＴｏｒｒ以上であり、前記第２の圧力値は５ｍＴｏｒｒ以下であることを特徴とする、請求項４に記載の薄膜トランジスタの製造方法。
  9. 　画像を表示するアクティブマトリクス型の表示装置であって、
    　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備える表示部と、
    　前記複数の画素形成部を駆動する駆動回路とを備え、
    　前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
    　前記スイッチング素子は、請求項１に記載の薄膜トランジスタを含むことを特徴とする、表示装置。
  10. 　前記駆動回路は、請求項１に記載の薄膜トランジスタによって構成されていることを特徴とする、請求項９に記載の表示装置。
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