WO2012108314A1 - 表示装置の駆動方法、表示装置の駆動装置、およびテレビ受信装置 - Google Patents

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    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Definitions

  • the present invention relates to a display device driving method, a display device driving device, and a television receiving device which improve display quality by reducing a difference in amplitude of ripples generated in each of a plurality of storage capacitor lines.
  • Patent Documents 1 and 2 high-performance display devices such as large-screen televisions are becoming widespread (for example, Patent Documents 1 and 2).
  • These display devices include a plurality of display pixels, and by inputting signals to the display pixels via wiring such as gate lines and source lines, the display pixels are individually controlled, and the display pixels and the storage capacitor lines A display image is formed on the display device by holding the input signal using a holding capacitor provided between the two.
  • These display devices are required to have a technique for driving the display device at high speed for the purpose of improving 3D display and viewing angle characteristics.
  • a so-called “W source panel” has been realized.
  • the W source panel two source lines are provided for each display pixel group arranged in the direction along the source line.
  • the two display pixels are controlled simultaneously. That is, when a signal is input to the display pixel, the voltage applied to the two adjacent gate lines is simultaneously switched to the on voltage, and the corresponding signal is input to each of the two source lines.
  • a display device provided with a W source panel can control two display pixels at the same time, and can be driven at a higher speed than a conventional display device that can control only one display pixel at a time.
  • the display device including the W source panel has a problem in that the difference in the amplitude of the ripple generated in the storage capacitor line becomes larger than that of the conventional display device.
  • the storage capacitor line is disposed between the adjacent gate lines, and generally ripples occur as the voltage applied to the adjacent gate lines changes.
  • the ripple generated in the storage capacitor line is attenuated by canceling the influence of the gate lines on both sides adjacent to each other, or is caused only by the influence of the gate line on one side.
  • the ripple generated in the storage capacitor line may be attenuated by canceling out the influence of the adjacent gate lines on both sides, or amplified by increasing the influence of the adjacent gate lines on each other. In some cases, the difference in the amplitude of the ripple generated in each storage capacitor line becomes large. When the difference in the amplitude of the ripple generated in the storage capacitor line increases, the difference in the amount of shift in the voltage value of the display pixel signal held between the storage capacitor line and the display quality deteriorates. .
  • the present invention has been made in view of such a situation, and an object of the present invention is to suppress a difference in amplitude of ripples generated in a plurality of storage capacitor lines and to improve display quality.
  • a display device driving method includes a display pixel including a switching element and a pixel electrode corresponding to each of a portion where a plurality of gate lines and a plurality of source lines intersect. And a driving method of a display device including a plurality of storage capacitor lines arranged between adjacent gate lines and forming storage capacitors with the pixel electrode, wherein the display device is connected to the first gate line.
  • a first timing at which a voltage applied to three gate lines is raised to turn on the second display pixel and the third display pixel, and a voltage applied to the first gate line is lowered; and the second gate line
  • the second timing for raising the voltage applied to the third gate line is set to a different timing.
  • a voltage is temporarily applied to the negative side at the first timing due to the influence from the first gate line.
  • a changing negative ripple is generated, and a positive ripple in which the voltage temporarily changes to the positive side at the second timing due to the influence of the second gate line.
  • a positive ripple occurs at the second timing due to the influence from the second gate line, and the third gate Similarly, a positive ripple occurs at the second timing due to the influence from the line. That is, in the second storage capacitor line, a ripple generated by combining the ripples generated by the influences from the second gate line and the third gate line at the second timing is generated.
  • the first timing and the second timing are set to different timings. Therefore, as in the case where the first timing and the second timing are set to the same timing, ripples generated due to the influence from the first gate line and the second gate line are synthesized in the first storage capacitor line. Generation of a damped ripple is suppressed. As a result, the ripple generated in the storage capacitor line is not mixed with the attenuated ripple and the amplified ripple, and the difference in the amplitude of the ripple generated in each storage capacitor line can be suppressed. The quality can be improved.
  • the display device includes a fourth display pixel connected to a fourth gate line adjacent to the third gate line on a side different from the second gate line,
  • the voltage applied to the gate line and the third gate line is lowered to turn off the second display pixel and the third display pixel, the voltage applied to the fourth gate line is raised to increase the fourth display.
  • the third timing for lowering the voltage applied to the second gate line and the third gate line is different from the fourth timing for raising the voltage applied to the fourth gate line. It is preferable that it is set.
  • a negative ripple is generated at the third timing due to the influence from the second gate line, and the negative ripple is also caused at the third timing due to the influence from the third gate line. Occurs. That is, in the second storage capacitor line, the ripple generated by the influence from the second gate line and the third gate line at the third timing is combined to generate an amplified ripple. Further, in the third storage capacitor line arranged between the adjacent third gate line and the fourth gate line, a negative ripple occurs at the third timing due to the influence from the third gate line, and the fourth gate A positive ripple occurs at the fourth timing due to the influence from the line.
  • the third timing and the fourth timing are set to different timings. Therefore, as in the case where the third timing and the fourth timing are set to the same timing, ripples generated due to the influence from the third gate line and the fourth gate line are synthesized in the third storage capacitor line. Generation of a damped ripple is suppressed. As a result, the ripple generated in the storage capacitor line is not mixed with the amplified ripple and the attenuated ripple, and the difference in the amplitude of the ripple generated in each storage capacitor line can be suppressed. The quality can be improved.
  • the second gate line and the second gate line at the fifth timing prior to the third timing when the voltage applied to the second gate line and the third gate line is lowered, the second gate line and the second gate line at the fifth timing prior to the third timing.
  • the voltage applied to the third gate line is switched from the on voltage to an intermediate voltage set to a voltage between the on voltage and the off voltage, and applied to the second gate line and the third gate line at the third timing. It is preferable that the voltage to be switched is switched from the intermediate voltage to the off-voltage.
  • the voltage applied to the second gate line and the third gate line is lowered, the voltage applied to the gate line is divided into two times, the fifth timing and the third timing. To off voltage. Therefore, the amount of voltage change at the third timing can be suppressed as compared with the case of switching from the on voltage to the off voltage at the third timing.
  • the amplitude of the ripple generated in the storage capacitor line is proportional to the amount of change in the voltage applied to the gate line. According to this display device driving method, the amount of change in the voltage applied to the second gate line and the third gate line at the third timing is suppressed, so that the amplification generated in the second storage capacitor line at the third timing. Ripple amplitude can be suppressed. As a result, the difference in the amplitude of the ripple generated in each storage capacitor line can be suppressed, and the display quality can be improved.
  • the display device is disposed to face the substrate on which the display pixel is formed, and the display substrate is disposed to face the counter substrate on which the counter electrode is provided.
  • a voltage generation circuit configured to generate a voltage to be applied to the gate line when controlling flicker generated between the electrode and the counter electrode.
  • the voltage generation circuit also serves as a circuit that generates an intermediate voltage applied to the gate line at the fifth timing.
  • a technique for reducing flicker by applying an intermediate voltage or the like to a gate line connected to a display pixel when flicker occurs between a pixel electrode and a counter electrode included in a display pixel of a display device is known.
  • a circuit for generating an intermediate voltage or the like is provided in the gate line, and an intermediate voltage or the like to be applied to the gate line is generated using the circuit.
  • a circuit provided for reducing flicker of the display device is used to generate an intermediate voltage for suppressing a difference in amplitude of ripples generated in the respective storage capacitor lines.
  • the apparatus can be simplified and configured.
  • the present invention is also embodied in a display device drive device that realizes the display device drive method described above.
  • a display device driving device of the present invention a display pixel including a switching element and a pixel electrode is disposed corresponding to each of a portion where a plurality of gate lines and a plurality of source lines intersect, and the adjacent gates
  • a display device driving device including a plurality of storage capacitor lines arranged between the lines and forming a storage capacitor with the pixel electrode, the voltage application unit applying a voltage to the gate line; and the voltage
  • the application unit includes a setting unit that sets a timing for applying a voltage to the gate line.
  • the voltage application unit includes a first display pixel connected to a first gate line, a second display pixel connected to a second gate line adjacent to the first gate line, and the side different from the first gate line.
  • a third display pixel connected to a third gate line adjacent to the second gate line, when the voltage applied to the first gate line is lowered to turn off the first display pixel, the second gate line and A voltage applied to the third gate line is raised to turn on the second display pixel and the third display pixel.
  • the setting unit sets a first timing at which a voltage applied to the first gate line is lowered and a second timing at which a voltage applied to the second gate line and the third gate line is raised to different timings. .
  • the first timing and the second timing are set to the same timing by using the driving device of this display device. Therefore, it is possible to suppress the ripple generated in the storage capacitor line from being mixed with the attenuated ripple and the amplified ripple. As a result, the difference in the amplitude of the ripple generated in each storage capacitor line can be suppressed, and the display quality can be improved.
  • the display device is preferably a liquid crystal display device using a liquid crystal panel. According to the driving device of this display device, it is possible to suppress a difference in the amplitude of ripples generated in the respective storage capacitor lines in the plurality of storage capacitor lines provided in the liquid crystal panel, and the liquid crystal display using the liquid crystal panel The display quality of the apparatus can be improved.
  • the present invention is also embodied in a television receiver including the display device driving circuit and the display device. According to this television receiver, the difference in the amplitude of the ripple generated in each storage capacitor line can be suppressed in a plurality of storage capacitor lines provided in the display device, and the display quality of the television receiver is improved. be able to.
  • the invention's effect According to the present invention, it is possible to suppress a difference in amplitude of ripples generated in each of the plurality of storage capacitor lines, and to improve display quality.
  • FIG. 3 is a diagram illustrating a time chart of the first embodiment. It is a figure which shows the problem of a prior art.
  • 10 is a diagram illustrating a time chart of Embodiment 2.
  • FIG. 10 is a diagram illustrating a time chart of Embodiment 3.
  • FIG. 10 is a diagram illustrating a time chart of Embodiment 2.
  • the liquid crystal display device 10 is a display device for television reception, and includes a drive circuit 12, a display unit 14, a backlight drive circuit 16, and a power supply device 18.
  • the display unit 14 includes a liquid crystal panel 40 and a backlight unit 60.
  • the liquid crystal panel 40 has a display area 42 for displaying an image.
  • FIG. 2 shows an equivalent circuit of the display area 42.
  • the display area 42 includes a plurality of gate lines G, a plurality of source lines S, a plurality of pixels (an example of display pixels) P, and a plurality of storage capacitor lines CS.
  • the gate line G is formed of a conductive material such as aluminum and is arranged in the horizontal direction on the paper surface.
  • the source line S is also formed of a conductive material such as aluminum and is arranged in the vertical direction on the paper surface.
  • the gate line G and the source line S are orthogonal to each other, and the pixel P is disposed at each of the portions where the gate line G and the source line S intersect.
  • the pixel P is a unit display element when driving the liquid crystal panel 40, and includes two switching elements 48 and two pixel electrodes (an example of a pixel electrode) 46, respectively.
  • the switching element 48 is provided with a switch electrode 48A and data electrodes 48B and 48C.
  • the switch electrode 48A is connected to the corresponding gate line G
  • one data electrode 48B is connected to the corresponding source line S
  • the other data electrode 48C is connected to the pixel electrode 46.
  • the pixel electrode 46 is an electrode formed of a conductive material such as ITO, and is disposed opposite to the counter electrode 52 connected to the ground voltage through the liquid crystal molecules sealed in the liquid crystal panel 40.
  • the two switching elements 48 included in the same pixel P are connected to the same gate line G. Further, the two switching elements 48 included in the same pixel P are connected to the same source line S. The plurality of pixels P arranged side by side in the direction along the gate line G are connected to the same gate line G.
  • the plurality of pixels P arranged in the direction along the source line S are not necessarily connected to the same source line S.
  • two source lines S (for example, source lines S1 and S2) are provided for a plurality of pixels P arranged side by side in a direction along the source line S. W source panel ". Therefore, when any pixel P included in the plurality of pixels P is connected to one source line S, the pixel P adjacent to the pixel P in the direction along the source line S is connected to the other source line S. Has been.
  • the pixels P1 and P3 are connected to the source line S1
  • the pixels P2 and P4 are connected to the source line S2. It is connected.
  • the storage capacitor line CS is made of a conductive material such as aluminum and is arranged in the horizontal direction on the paper surface.
  • the storage capacitor line CS is disposed between the adjacent gate lines G, and is disposed between the pixels P adjacent in the direction along the source line S.
  • the pixel electrode 46 included in the pixel P is insulated from the storage capacitor line CS via an insulator.
  • the pixel electrode 46 is disposed opposite to the adjacent storage capacitor line CS with the insulator interposed therebetween, and the storage capacitor 50 is formed between the pixel electrode 46 and the adjacent storage capacitor line CS.
  • the storage capacitor line CS forms a storage capacitor 50 between the pixel electrodes 46 of the pixels P adjacent to each other in the direction along the source line S. Therefore, the storage capacitor line CS is affected by the gate line G adjacent to the one side via the pixel electrode 46 of the pixel P adjacent to the one side in the direction along the source line S. The storage capacitor line CS is affected by the gate line G adjacent to the other side via the pixel electrode 46 of the pixel P adjacent to the other side in the direction along the source line S. That is, the storage capacitor line CS is affected by the adjacent gate lines G on both sides.
  • the backlight unit 60 is disposed on the back surface of the liquid crystal panel 40.
  • the backlight unit 60 includes a light source LED 64 (Light Emitting Diode) and a light guide plate 62.
  • the LED 64 is disposed to face the side surface of the light guide plate 62.
  • the main surface of the light guide plate 62 is disposed to face the liquid crystal panel 40.
  • the side surface of the light guide plate 62 functions as a light incident surface 62 ⁇ / b> A that takes in the light emitted from the LEDs 64 into the light guide plate 62.
  • the main surface of the light guide plate 62 functions as a light output surface 62 ⁇ / b> B that irradiates the liquid crystal panel 40 with light guided through the light guide plate 62.
  • the backlight unit 60 is of a so-called edge light type (side light type) in which the LEDs 64 are arranged at both ends on the long side and the light guide plate 62 is arranged at the center thereof.
  • the backlight drive circuit 16 is connected to a plurality of LEDs 64 constituting the backlight unit 60 and drives these LEDs 64.
  • the backlight drive circuit 16 controls the amount of light incident on the light guide plate 62 from each LED 64 by supplying current to each LED 64 and controlling the amount of current supplied to the LED 64.
  • the power supply device 18 is connected to the drive circuit 12 and supplies the drive circuit 12 with a plurality of reference voltages V necessary for generating various voltages necessary for display on the liquid crystal panel 40.
  • the reference voltage V includes at least an on voltage Von and an off voltage Voff necessary for turning on the switching element 48 included in the pixel P of the liquid crystal panel 40.
  • the drive circuit 12 includes a central processing unit (hereinafter referred to as “CPU”) 20 and a memory 22 including a ROM, a RAM, and the like.
  • CPU central processing unit
  • a program, a gamma function, and the like are stored in the memory 22, and the CPU 20 functions as a timer unit 24, a timing setting unit 26, a voltage generation unit 28, a voltage application unit 30, and the like according to the program read from the memory 22.
  • the CPU 20 When image data configured as gradation value data is input from an external device, the CPU 20 generates various voltages necessary for display on the liquid crystal panel 40 and applies the voltages generated at a predetermined timing to the liquid crystal panel 40. .
  • the CPU 20 of the drive circuit 12 starts processing when image data is input from an external device and generates various voltages (S12). At this time, the CPU 20 functions as a voltage generation unit (an example of a voltage generation circuit), and from the image data to the source line S using the reference voltage V supplied from the power supply device 18 and the gamma function stored in the memory 22. A data voltage Vd to be applied is generated.
  • the CPU 20 determines the data voltage Vd corresponding to the image data using the gamma function, and generates the data voltage Vd using the reference voltage V supplied from the power supply device 18. Further, the CPU 20 generates a gate voltage (on voltage Von and off voltage Voff) to be applied to the gate line G using the reference voltage V, and a holding voltage Vc to be applied to the storage capacitor line CS.
  • the CPU 20 sets the timing for applying the generated gate voltage or the like (S14). At this time, the CPU 20 functions as a timer unit 24 and a timing setting unit (an example of a setting unit) 26. After starting the liquid crystal display device 10, the CPU 20 measures an elapsed time T after the CPU 20 starts control. The CPU 20 uses the elapsed time T to set the timing for applying a voltage to the gate line G, the source line S, and the storage capacitor line CS connected to the same pixel P.
  • the CPU 30 sets the timing for applying a voltage to each of a plurality of lines formed on the liquid crystal panel 40 using the elapsed time T.
  • a plurality of gate lines G are formed on the liquid crystal panel 40, and by sequentially inputting an ON voltage Von to each gate line G, all the pixels P included in the liquid crystal panel 40 can be displayed.
  • the CPU 20 uses the elapsed time T to switch the voltage applied to each gate line G from the off voltage Voff to the on voltage Von (ie, rise), and to switch from the on voltage Von to the off voltage Voff (ie, Set the (falling) timing.
  • the CPU 20 applies the generated various voltages to the liquid crystal panel based on the set timing (S16). At this time, the CPU 20 functions as a voltage application unit.
  • the CPU 20 is connected to each line provided in the liquid crystal panel 40 and applies various generated voltages to the corresponding line.
  • the switching element 48 of the pixel P is switched on.
  • the liquid crystal panel 40 application of the data voltage Vd to the source line S is started in synchronization with the switching element 48 of the pixel P being turned on, and the applied data voltage Vd is applied to the data electrodes 48B and 48C. Is applied to the pixel electrode 46 via When the data voltage Vd is applied to the pixel electrode 46, the liquid crystal molecules arranged corresponding to the pixel electrode 46 are deflected, and the light transmittance of the pixel P changes.
  • the display unit 14 light having a predetermined luminance is emitted from the backlight unit 60 disposed on the back surface of the liquid crystal panel 40 toward the liquid crystal panel 40. Therefore, the display brightness of the pixel P can be changed by changing the transmittance of the pixel P.
  • the light transmittance of the liquid crystal molecules in the pixel P can be variously changed according to the data voltage Vd, and thereby the pixel P can be controlled to a desired display luminance.
  • the gate voltage applied to the gate line G is switched from the off voltage Voff to the on voltage Von, and after a predetermined display period has elapsed, the gate voltage applied to the gate line G is switched from the on voltage Von to the off voltage Voff. , The switching element 48 of the pixel P is switched off. In addition, the application of the data voltage Vd to the source line S is completed in synchronization with the switching element 48 of the pixel P being switched off. As a result, the voltage of the pixel electrode 46 is maintained at a voltage just before the switching element 48 is turned off.
  • the holding voltage Vc is applied to the holding capacitor line CS. As a result, the voltage of the pixel electrode 46 is held, and the display brightness of the pixel P is held over a predetermined display period.
  • a so-called “W source panel” is used as the liquid crystal panel 40, and two pixels P are controlled simultaneously. Therefore, in the liquid crystal panel 40 of the present embodiment, it is possible to simultaneously control two pixels P (for example, pixels P2 and P3) arranged side by side in the direction along the source line S. For example, when applying a voltage to the pixels P2 and P3, the voltage applied to the gate lines G2 and G3 is simultaneously switched from the off voltage to the on voltage, and the data voltage Vd corresponding to each pixel P is applied to the source lines S1 and S2. input.
  • the voltage applied to the gate lines G2 and G3 is simultaneously switched from the on voltage to the off voltage.
  • the pixel P1 is controlled simultaneously with the pixel P arranged on the upper side of the paper than the pixel P1
  • the pixel P4 is controlled simultaneously with the pixel P arranged on the lower side of the paper than the pixel P4.
  • FIG. 4 shows changes in voltages of the gate lines G1 to G4 and the storage capacitor lines CS1 to CS3 during a period in which the pixels P1 to P4 are controlled by the driving method of the present embodiment.
  • Vu means the amplitude of the positive voltage side ripple generated in the storage capacitor line CS
  • Vd means the amplitude of the negative voltage side ripple generated in the storage capacitor line CS.
  • a constant holding voltage Vc is applied from the driving circuit 12 to each of the holding capacitor lines CS1 to CS3.
  • the voltage applied to the gate line G1 is switched from the off voltage Voff to the on voltage Von (starts up) at timing t0.
  • a ripple having an amplitude Vu1 is generated in the storage capacitor line CS1 connected to the pixel P1 connected to the gate line G1 via the storage capacitor 50.
  • timing t1 an example of first timing
  • the voltage applied to the gate line G1 is switched from the on voltage Von to the off voltage Voff (falls).
  • the voltage applied to the gate lines G2 and G3 is maintained at the off voltage Voff, and the voltage applied to the gate lines G2 and G3 is not raised.
  • a ripple with an amplitude Vd1 is generated in the storage capacitor line CS1.
  • the voltage applied to the gate lines G2 and 3 is raised.
  • a ripple having an amplitude Vu1 is generated in the storage capacitor lines CS1 and CS3.
  • the storage capacitor line CS2 connected to both of the pixels P2 and 3 connected to the gate lines G2 and 3 via the storage capacitor 50 has a ripple with an amplitude Vu1 generated by the gate lines G2 and G3.
  • the amplitude Vu2 is larger than the amplitude Vu1 and is approximately twice the amplitude Vu1.
  • the voltage applied to the gate lines G2 and 3 is lowered.
  • the voltage applied to the gate line G4 is maintained at the off voltage Voff, and the voltage applied to the gate line G4 is not raised.
  • a ripple with an amplitude Vd1 is generated in the storage capacitor lines CS1 and CS3.
  • the ripple having the amplitude Vd2 generated by the gate lines G2 and 3 is combined with the storage capacitor line CS2 to generate a ripple having the amplitude Vd2.
  • the amplitude Vd2 is larger than the amplitude Vd1 and is approximately twice as large as the amplitude Vd1.
  • timing t4 (an example of the fourth timing)
  • the voltage applied to the gate line G4 is raised.
  • a ripple with an amplitude Vu1 is generated in the storage capacitor line CS3.
  • the rising timing of the gate line G and the falling timing of the gate line G adjacent to the gate line G are set to different timings. Therefore, when the gate voltage applied to the gate line G is changed, a ripple always occurs in the storage capacitor line CS disposed adjacent to the gate line G.
  • the gate lines G1 to G4 when the rising timing of the gate line G and the falling timing of the gate line G adjacent to the gate line G are set to the same timing.
  • a change in voltage of the storage capacitor lines CS1 to CS3 is shown.
  • timing t1 (timing t2)
  • the voltage applied to the gate line G1 is lowered and the voltages applied to the gate lines G2 and G3 are raised.
  • ripples generated by the gate lines G1 and G2 cancel each other in the storage capacitor line CS1, and almost no ripples are generated.
  • timing t3 (timing t4), the voltage applied to the gate lines G2 and 3 is lowered and the voltage applied to the gate line G4 is raised. As a result, ripples generated by the gate lines G3 and 4 cancel each other in the storage capacitor line CS3, and almost no ripple is generated.
  • the amplitude of the ripple generated in the storage capacitor line CS arranged adjacent to the gate line G is Vu1. It is limited to two types (Vd1) and Vu2 (Vd2). As a result, compared to the case where the rising timing of the gate line G and the falling timing of the gate line G adjacent to the gate line G are set to the same timing, there is a variation in the amplitude of the ripple generated in the storage capacitor line CS. It is suppressed. Thus, for example, when the corresponding voltage Vs is input so as to cancel the generated ripple, the corresponding voltage Vs can be determined with high accuracy.
  • the timing t1 at which the voltage applied to the gate line G1 is lowered and the timing t2 at which the voltage applied to the gate lines G2 and 3 are raised are set at different timings. Therefore, the ripple generated in the storage capacitor line CS1 is suppressed from being attenuated as in the case where the timing t1 and the timing t2 are set to the same timing.
  • the ripple generated in the storage capacitor line CS1 is attenuated, and the ripple generated in the storage capacitor line CS2 is amplified, so that the storage capacitor line A difference in amplitude between the ripple generated in CS1 and the ripple generated in the storage capacitor line CS2 can be suppressed, and the display quality can be improved.
  • the timing t3 at which the voltage applied to the gate lines G2 and 3 is lowered and the timing t4 at which the voltage applied to the gate line G4 is raised are set at different timings. Therefore, the ripple generated in the storage capacitor line CS3 is suppressed from being attenuated as in the case where the timing t3 and the timing t4 are set to the same timing.
  • the ripple generated in the storage capacitor line CS3 is amplified, and the ripple generated in the storage capacitor line CS2 is attenuated, so that the storage capacitor line A difference in amplitude between the ripple generated in CS2 and the ripple generated in the storage capacitor line CS3 can be suppressed, and the display quality can be improved.
  • the voltage applied to the gate line G4 is raised when the voltage applied to the gate lines G2 and 3 is lowered, the voltage applied to the gate line G4 is raised and then applied to the gate lines G2 and G3. This is different from the driving method of the liquid crystal display device 10 of the first embodiment in which the voltage applied to the gate line G4 is raised after the voltage applied to the gate lines G2 and 3 is lowered.
  • the timing t1 at which the voltage applied to the gate line G1 falls and the timing t2 at which the voltage applied to the gate lines G2 and 3 are raised are set to different timings. Further, the timing t3 at which the voltage applied to the gate lines G2 and 3 is lowered and the timing t4 at which the voltage applied to the gate line G4 is raised are set to different timings. Accordingly, it is possible to suppress an increase in the difference in amplitude between the ripples generated in the storage capacitor lines CS1 and CS3 and the ripples generated in the storage capacitor line CS2, and the display quality can be improved.
  • the CPU 20 functioning as the voltage generation unit 28 has a function of transforming the reference voltage V supplied from the power supply device 18.
  • the drive circuit 12 includes a circuit for changing the resistance division by switching the wiring and transforming the reference voltage V, for example.
  • the CPU 20 transforms the reference voltage V supplied from the power supply device 18 by using the circuit included in the drive circuit 12.
  • the CPU 30 transforms the on voltage Von supplied from the power supply device 18 to generate the central voltage Vm when applying the central voltage Vm to the gate lines G2 and G3.
  • the CPU 30 applies the generated central voltage Vm to the gate lines G2 and G3.
  • the liquid crystal display device 10 smoothes the change in the voltage so that the influence of the dull change in voltage caused by the wiring resistance of the gate line G is affected. Is provided with a so-called “gate slope function” that suppresses flickering and improves in-plane flicker.
  • the CPU 30 When switching the voltage applied to the gate line G, the CPU 30 generates a plurality of voltages between the on-voltage Von and the off-voltage Voff, thereby smoothly changing the voltage applied to the gate line G.
  • the central voltage Vm is generated using this existing gate slope function. Therefore, the central voltage Vm can be generated using the function of the existing drive circuit 12.
  • the voltage applied to the gate line G4 at the timing t4 is changed to the voltage applied to the gate lines G2 and 3 at the timing t3.
  • the off voltage Voff is switched to the on voltage Von.
  • the voltage applied to the gate line G4 is switched from the off voltage Voff to the on voltage Von, and the voltage applied to the gate lines G2 and 3 is switched from the on voltage Von to the central voltage. Switch to Vm.
  • ripples are generated in the storage capacitor lines CS1, CS2, and CS3.
  • a ripple with an amplitude Vd3 is generated in the storage capacitor line CS1 due to the influence from the gate line G1.
  • the amplitude of the ripple generated in the storage capacitor line CS is proportional to the change in voltage generated in the adjacent gate line G. Therefore, the amplitude Vd3 is smaller than the amplitude Vd1 of the ripple generated in accordance with the switching from the on voltage Von to the off voltage Voff, and is substantially half the amplitude Vd1.
  • a ripple with an amplitude Vd3 is generated from each of the gate lines G2 and 3 in the storage capacitor line CS2, and this is combined to generate a ripple with an amplitude Vd1.
  • a ripple with an amplitude Vd3 from the gate line G3 and a ripple with an amplitude Vu1 from the gate line G4 are generated in the storage capacitor line CS2, and these are canceled out to generate a ripple with an amplitude Vu3.
  • the amplitude Vu3 is smaller than the amplitude Vu1 and is substantially half the amplitude Vu1.
  • the voltage applied to the gate line G falls, the voltage applied to the gate line G is switched from the on voltage Von to the off voltage Voff in two timings. For this reason, the amplitude of the ripple generated in the storage capacitor line CS arranged adjacent to each other is suppressed.
  • the driving method of the present embodiment when the gate voltage applied to the gate line G is changed, ripples on the negative voltage side generated in the storage capacitor line CS arranged adjacent to the gate line G are reduced.
  • the amplitude is limited to two types, Vd1 and Vd3, and the amplitude difference is reduced to Vd3.
  • the amplitude difference can be suppressed compared to the amplitude difference Vd1 when the voltage applied to the gate line G at a time is switched from the on voltage Von to the off voltage Voff, and the ripple generated in the storage capacitor line CS can be reduced. Amplitude variation is suppressed.
  • the central voltage Vm is used by using the function of generating a voltage between the on-voltage Von and the off-voltage Voff that the driving circuit 12 of the liquid crystal display device 10 has to realize the gate slope function. Is generated. Therefore, it is not necessary to newly incorporate a circuit for generating the central voltage Vm in the drive circuit 12, and the configuration of the drive circuit 12 included in the liquid crystal display device 10 can be simplified.
  • the timing at which the voltage applied to the gate line G is switched from the on voltage Von to the central voltage Vm is the timing at which the voltage to be applied to the gate line G to be controlled next is switched from the off voltage Voff to the on voltage Von.
  • the two timings may be set to different timings. Even in this case, the amplitude of the ripple generated in the storage capacitor line CS is limited to two types of Vu1 (Vd1) and Vu3 (Vd3), and the difference between the two types of amplitude is reduced to Vu3 (Vd3). As a result, variations in the amplitude of the ripple generated in the storage capacitor line CS are suppressed.
  • the present invention is not limited to this.
  • a part of the drive circuit 12 such as the CPU 20 may be disposed on the liquid crystal panel 40 as a gate driver, a source driver, or the like.
  • the intermediate voltage may be set to another voltage as long as it is set to an intermediate voltage between the on voltage Von and the off voltage Voff.
  • the light source using the LED 64 is exemplified, but a light source other than the LED may be used. Further, although an example using an edge light type as an arrangement of the light source is illustrated, a direct type in which the light source is arranged on the back surface of the light guide plate 62 may be used.
  • SYMBOLS 10 Liquid crystal display device, 12: Drive circuit, 14: Display part, 18: Power supply device, 20: CPU, 22: Memory, 24: Time measuring part, 26: Timing setting part, 28: Voltage generation part, 30: Voltage application Part: 40: liquid crystal panel, 46: pixel electrode, 48: switching element, 50: holding capacitor, 52: counter electrode, P: pixel, G: gate line, S: source line, CS: holding capacitor line, V: reference Voltage, Von: On voltage, Voff: Off voltage, Vm: Center voltage, Vd: Data voltage, Vc: Holding voltage, Vu, Vd: Ripple amplitude

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Abstract

本発明に係る液晶表示装置では、液晶パネルの駆動において、ゲートラインＧ１に印加する電圧を立ち下げてピクセルＰ１をオフする際に、ゲートラインＧ２及びゲートラインＧ３に印加する電圧を立ち上げてピクセルＰ２及びピクセルＰ３をオンにする。この際、ゲートラインＧ１に印加する電圧を立ち下げるタイミングｔ１と、ゲートラインＧ２、Ｇ３に印加する電圧を立ち上げるタイミングｔ３とが異なるタイミングに設定されている。この駆動方法によれば、保持容量ラインＣＳ１に発生する振幅Ｖｕ１、Ｖｄ１のリップルが打ち消し合しあって、減衰してしまうことが抑制される。各保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を高めることができる。

Description

表示装置の駆動方法、表示装置の駆動装置、およびテレビ受信装置
　本発明は、複数の保持容量ラインの各々に発生するリップルの振幅の差を低減することで、表示品位を高める表示装置の駆動方法、表示装置の駆動装置、およびテレビ受信装置に関する。
　近年、大画面テレビジョンなどの高性能な表示装置が普及しつつある（例えば、特許文献１、２）。これらの表示装置は複数の表示画素を含んでおり、表示画素にゲートライン、ソースラインなどの配線を介して信号を入力することで、表示画素を個別に制御するとともに、表示画素と保持容量ラインとの間に設けられた保持容量を用いて入力された信号を保持することで、表示装置に表示画像を形成している。
　これらの表示装置では、３Ｄ表示や視野角特性の改善などの目的から、表示装置を高速に駆動する技術が求められている。表示装置を高速に駆動する方法として、いわゆる「Ｗソースパネル」が実現化されている。Ｗソースパネルでは、ソースラインに沿う方向に並ぶ各表示画素群に対してそれぞれ２本のソースラインが設けられている。そして、Ｗソースパネルを駆動する際には、ソースラインに沿う方法に隣接して配置された２つの表示画素を選択し、その２つの表示画素を同時に制御する。つまり、表示画素に信号を入力する場合には、隣接して配置された２本のゲートラインに印加する電圧を同時にオン電圧に切り換え、当該２本のソースラインにそれぞれ対応する信号を入力する。また、表示画素に信号を入力し終わった場合には、当該２本のゲートラインに印加する電圧を同時にオフ電圧に切り換える。Ｗソースパネルを備えた表示装置では、同時に２つの表示画素を制御することができ、一度に１つの表示画素しか制御できない従来の表示装置に比べ、高速駆動が可能となる。
特開平１１－１８３８７４号公報 特開２００９－６３９３８号公報
（発明が解決しようとする課題）
　しかし、Ｗソースパネルを備えた表示装置では、従来の表示装置に比べて保持容量ラインに発生するリップルの振幅の差が大きくなってしまう問題が生じていた。保持容量ラインは、隣接するゲートラインの間に配置され、一般に隣接するゲートラインに印加される電圧の変化に伴ってリップルが発生する。従来の表示装置では、保持容量ラインが隣接する一方のゲートラインに印加される電圧がオン電圧に切り換えられる場合、隣接する他方のゲートラインに印加される電圧はオフ電圧に切り換えられ、あるいはオフ電圧のまま維持される。そのため、保持容量ラインに発生するリップルは、隣接する両側のゲートラインの影響がお互いに打ち消された減衰したものとなるか、隣接する片側のゲートラインの影響だけによるものであった。
　その一方、Ｗソースパネルを備えた表示装置では、保持容量ラインが隣接する一方のゲートラインに印加される電圧がオン電圧に切り換えられる場合、隣接する他方のゲートラインに印加される電圧が逆にオフ電圧に切り換えられることもあれば、等しくオン電圧に切り換えられることもある。そのため、保持容量ラインに発生するリップルは、隣接する両側のゲートラインの影響がお互いに打ち消された減衰したものとなることもあれば、隣接する両側のゲートラインの影響がお互いに強め合って増幅したものとなることもあり、各保持容量ラインに発生するリップルの振幅の差が大きくなってしまう。保持容量ラインに発生するリップルの振幅の差が大きくなると、保持容量ラインとの間で保持されている表示画素の信号の電圧値がシフトする量の差が大きくなり、表示品位が低下してしまう。
　本発明は、このような状況に鑑みてなされたものであり、複数の保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることを目的とする。
（課題を解決するための手段）
　上記課題を解決するために、本発明の表示装置の駆動方法は、複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応してスイッチング素子と画素電極とを含む表示画素が配置されるとともに、隣接する前記ゲートラインの間に配置され、前記画素電極との間で保持容量を形成する複数の保持容量ラインを備える表示装置の駆動方法であって、第１ゲートラインに接続する第１表示画素、及び前記第１ゲートラインに隣接する第２ゲートラインに接続する第２表示画素、及び前記第１ゲートラインと異なる側において前記第２ゲートラインに隣接する第３ゲートラインに接続する第３表示画素につき、前記第１ゲートラインに印加する電圧を立ち下げて前記第１表示画素をオフする際に、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げて前記第２表示画素及び前記第３表示画素をオンしており、前記第１ゲートラインに印加する電圧を立ち下げる第１タイミングと、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げる第２タイミングとが異なるタイミングに設定されている。
　この表示装置では、隣接する第１ゲートラインと第２ゲートラインの間に配置された第１の保持容量ラインにおいて、第１ゲートラインからの影響によって第１タイミングにおいて負側に一時的に電圧が変化する負側のリップルが発生し、第２ゲートラインからの影響によって第２タイミングにおいて正側に一時的に電圧が変化する正側のリップルが発生する。また、隣接する第２ゲートラインと第３ゲートラインの間に配置された第２の保持容量ラインにおいて、第２ゲートラインからの影響によって第２タイミングにおいて正側のリップルが発生し、第３ゲートラインからの影響によって同じく第２タイミングにおいて正側のリップルが発生する。つまり、第２の保持容量ラインでは、第２タイミングにおいて第２ゲートライン及び第３ゲートラインからの影響によって発生するリップルが合成されて増幅したリップルが発生する。
　この表示装置の駆動方法では、第１タイミングと第２タイミングとが異なるタイミングに設定されている。そのため、第１タイミングと第２タイミングとが同一のタイミングに設定された場合のように、第１の保持容量ラインにおいて、第１ゲートライン及び第２ゲートラインからの影響によって発生するリップルが合成されて減衰したリップルが発生することが抑制される。これによって、保持容量ラインに発生するリップルに、減衰したリップルと、増幅したリップルとが混在してしまうことがなく、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
　また、上記の表示装置の駆動方法では、前記表示装置は、前記第２ゲートラインと異なる側において前記第３ゲートラインに隣接する第４ゲートラインに接続する第４表示画素を備え、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち下げて前記第２表示画素及び前記第３表示画素をオフする際に、前記第４ゲートラインに印加する電圧を立ち上げて前記第４表示画素をオンしており、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち下げる第３タイミングと、前記第４ゲートラインに印加する電圧を立ち上げる第４タイミングとが異なるタイミングに設定されていることが好ましい。
　この表示装置では、第２の保持容量ラインにおいて、第２ゲートラインからの影響によって第３タイミングにおいて負側のリップルが発生し、第３ゲートラインからの影響によって同じく第３タイミングにおいて負側のリップルが発生する。つまり、第２の保持容量ラインでは、第３タイミングにおいて第２ゲートライン及び第３ゲートラインからの影響によって発生するリップルが合成されて増幅したリップルが発生する。また、隣接する第３ゲートラインと第４ゲートラインの間に配置された第３の保持容量ラインにおいて、第３ゲートラインからの影響によって第３タイミングにおいて負側のリップルが発生し、第４ゲートラインからの影響によって第４タイミングにおいて正側のリップルが発生する。
　この表示装置の駆動方法では、第３タイミングと第４タイミングとが異なるタイミングに設定されている。そのため、第３タイミングと第４タイミングとが同一のタイミングに設定された場合のように、第３の保持容量ラインにおいて、第３ゲートライン及び第４ゲートラインからの影響によって発生するリップルが合成されて減衰したリップルが発生することが抑制される。これによって、保持容量ラインに発生するリップルに、増幅したリップルと、減衰したリップルとが混在してしまうことがなく、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
　また、上記の表示装置の駆動方法では、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち下げる際に、前記第３タイミングに先立つ第５タイミングにおいて、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧をオン電圧からオン電圧とオフ電圧の間の電圧に設定されている中間電圧に切り換え、前記第３タイミングにおいて、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を中間電圧からオフ電圧に切り換えて立ち下げることが好ましい。
　この表示装置の駆動方法では、第２ゲートライン及び第３ゲートラインに印加する電圧を立ち下げる際に、第５タイミングと第３タイミングの２回に分けて当該ゲートラインに印加する電圧をオン電圧からオフ電圧へと切り換える。そのため、第３タイミングでオン電圧からオフ電圧へと切り換える場合に比べて、第３タイミングにおける電圧の変化量を抑えることができる。一般に、保持容量ラインに発生するリップルの振幅は、ゲートラインに印加される電圧の変化量に比例する。この表示装置の駆動方法によれば、第３タイミングにおける第２ゲートライン及び第３ゲートラインに印加される電圧の変化量を抑えることで、第３タイミングにおいて第２の保持容量ラインに発生する増幅したリップルの振幅を抑えることができる。これによって、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
　また、上記の表示装置の駆動方法では、前記表示装置が、前記表示画素が形成された基板に対向して配置され、対向電極が設けられた対向基板と、対向配置される前記表示画素の画素電極と前記対向電極との間に発生するフリッカを制御する際に前記ゲートラインに印加される電圧を生成する電圧生成回路と、を備えていても良い。この場合、前記電圧生成回路は、前記第５タイミングにおいて前記ゲートラインに印加される中間電圧を生成する回路を兼ねることが好ましい。
　表示装置の表示画素に含まれる画素電極と対向電極との間にフリッカが発生した場合に、表示画素に接続するゲートラインに中間電圧等を印加して、フリッカを低減させる技術が知られている。上記技術を実現可能な表示装置では、ゲートラインに中間電圧等を生成する回路が備えられており、その回路を用いてゲートラインに印加する中間電圧等を生成する。この表示装置の駆動方法では、表示装置のフリッカを低減させるために備えられた回路を用いて、各保持容量ラインに発生するリップルの振幅の差を抑制するための中間電圧を生成するので、表示装置を簡略化して構成することができる。
　本発明は、上記の表示装置の駆動方法を実現する表示装置の駆動装置にも具現化される。本発明の表示装置の駆動装置は、複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応してスイッチング素子と画素電極とを含む表示画素が配置されるとともに、隣接する前記ゲートラインの間に配置され、前記画素電極との間で保持容量を形成する複数の保持容量ラインを備える表示装置の駆動装置であって、前記ゲートラインに電圧を印加する電圧印加部と、前記電圧印加部が前記ゲートラインに電圧を印加するタイミングを設定する設定部を備える。前記電圧印加部は、第１ゲートラインに接続する第１表示画素、及び前記第１ゲートラインに隣接する第２ゲートラインに接続する第２表示画素、及び前記第１ゲートラインと異なる側において前記第２ゲートラインに隣接する第３ゲートラインに接続する第３表示画素につき、前記第１ゲートラインに印加する電圧を立ち下げて前記第１表示画素をオフする際に、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げて前記第２表示画素及び前記第３表示画素をオンする。前記設定部は、前記第１ゲートラインに印加する電圧を立ち下げる第１タイミングと、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げる第２タイミングとが異なるタイミングに設定する。
　この表示装置の駆動装置を用いることで、第１タイミングと第２タイミングとが同一のタイミングに設定される。そのため、保持容量ラインに発生するリップルに、減衰したリップルと、増幅したリップルとが混在してしまうことが抑制される。これによって、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
　また、上記の表示装置の駆動装置では、前記表示装置が液晶パネルを用いた液晶表示装置であることが好ましい。この表示装置の駆動装置によれば、液晶パネル内に設けられた複数の保持容量ラインにおいて、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、液晶パネルを用いた液晶表示装置の表示品位を向上させることができる。
　本発明は、上記の表示装置の駆動回路と、表示装置とを備えるテレビ受信装置にも具現化される。このテレビ受信装置によれば、表示装置内に設けられた複数の保持容量ラインにおいて、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、テレビ受信装置の表示品位を向上させることができる。
（発明の効果）
　本発明によれば、複数の保持容量ラインの各々に発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
液晶表示装置の構成を示す図である。 ピクセルの等価回路を示す図である。 表示処理のフローチャートを示す図である。 実施形態１のタイムチャートを示す図である。 従来技術の問題点を示す図である。 実施形態２のタイムチャートを示す図である。 実施形態３のタイムチャートを示す図である。
　＜実施形態１＞
　本発明の実施形態１を、図面を参照して説明する。
（１．液晶表示装置の構成）
　図１に示すように、液晶表示装置１０は、テレビ受信用の表示装置であり、駆動回路１２と表示部１４とバックライト駆動回路１６と電源装置１８を含んでいる。表示部１４は、液晶パネル４０とバックライトユニット６０を含んで構成されている。
　液晶パネル４０には、画像を表示する表示領域４２を有する。図２に、表示領域４２の等価回路を示す。表示領域４２は、複数のゲートラインＧ、複数のソースラインＳ、複数のピクセル（表示画素の一例）Ｐ、複数の保持容量ラインＣＳを含む。ゲートラインＧは、アルミなどの導電性材料で形成されており、紙面横方向に配置されている。ソースラインＳは、同じくアルミなどの導電性材料で形成されており、紙面縦方向に配置されている。表示領域４２において、ゲートラインＧとソースラインＳは直交しており、ゲートラインＧとソースラインＳとが交差する部分のそれぞれにピクセルＰが配置されている。
　ピクセルＰは、液晶パネル４０を駆動する際の単位表示素子であり、それぞれ２つのスイッチング素子４８と２つのピクセル電極（画素電極の一例）４６を含む。スイッチング素子４８には、スイッチ電極４８Ａとデータ電極４８Ｂ、４８Ｃが設けられている。スイッチ電極４８Ａは対応するゲートラインＧに接続されており、一方のデータ電極４８Ｂは対応するソースラインＳに接続されており、他方のデータ電極４８Ｃはピクセル電極４６に接続されている。ピクセル電極４６は、ＩＴＯなどの導電性材料で形成された電極であり、液晶パネル４０内に封入された液晶分子を介して接地電圧に接続された対向電極５２に対向配置されている。
　同一のピクセルＰに含まれる２つのスイッチング素子４８は、同一のゲートラインＧに接続される。また、同一のピクセルＰに含まれる２つのスイッチング素子４８は、同一のソースラインＳに接続されている。ゲートラインＧに沿う方向に並んで配置されている複数のピクセルＰは、同一のゲートラインＧに接続されている。
　その一方、ソースラインＳに沿う方向に並んで配置されている複数のピクセルＰは、必ずしも同一のソースラインＳに接続されない。本実施形態の液晶パネル４０は、ソースラインＳに沿う方向に並んで配置されている複数のピクセルＰに対して２本のソースラインＳ（例えば、ソースラインＳ１、Ｓ２）が設けられる、いわゆる「Ｗソースパネル」である。そのため、当該複数のピクセルＰに含まれる任意のピクセルＰが一方のソースラインＳに接続されている場合、そのピクセルＰにソースラインＳに沿う方向に隣接するピクセルＰは他方のソースラインＳに接続されている。つまり、ソースラインＳ１、Ｓ２に沿う方向に並んで配置されているピクセルＰ１、Ｐ２、Ｐ３，Ｐ４において、ピクセルＰ１、Ｐ３がソースラインＳ１に接続されており、ピクセルＰ２、Ｐ４がソースラインＳ２に接続されている。
　保持容量ラインＣＳは、アルミなどの導電性材料で形成されており、紙面横方向に配置されている。保持容量ラインＣＳは、隣接するゲートラインＧの間に配置されるとともに、ソースラインＳに沿う方向に隣接するピクセルＰの間に配置されている。ピクセルＰに含まれるピクセル電極４６は、絶縁体を介して保持容量ラインＣＳから絶縁されている。ピクセル電極４６は、当該絶縁体を介して隣接する保持容量ラインＣＳと対向配置されており、ピクセル電極４６と隣接する保持容量ラインＣＳとの間に保持容量５０が形成されている。
　保持容量ラインＣＳは、ソースラインＳに沿う方向において隣接する両側のピクセルＰのピクセル電極４６との間に保持容量５０を形成している。そのため、保持容量ラインＣＳは、ソースラインＳに沿う方向の一方側に隣接するピクセルＰのピクセル電極４６を介して、当該一方側に隣接するゲートラインＧからの影響を受ける。また、保持容量ラインＣＳは、ソースラインＳに沿う方向の他方側に隣接するピクセルＰのピクセル電極４６を介して、当該他方側に隣接するゲートラインＧからの影響を受ける。つまり、保持容量ラインＣＳは、隣接する両側のゲートラインＧからの影響を受ける。
　バックライトユニット６０は、液晶パネル４０の背面に配置されている。バックライトユニット６０は、光源であるＬＥＤ６４（Light Emitting Diode：発光ダイオード）と、導光板６２を備えている。ＬＥＤ６４は、導光板６２の側面に対向して配置されている。導光板６２は、その主面が液晶パネル４０に対向して配置されている。導光板６２では、ＬＥＤ６４から側面に入射された光を液晶パネル４０に対向する主面に導光している。そのため、導光板６２の側面は、ＬＥＤ６４から照射された光を導光板６２内に取り込む入光面６２Ａとして機能している。また導光板６２の主面は、導光板６２内を導光した光を液晶パネル４０へと照射する出光面６２Ｂとして機能している。このようにバックライトユニット６０は、その長辺側の両端部にＬＥＤ６４が配置され、その中央に導光板６２を配してなる、いわゆるエッジライト型（サイドライト型）とされている。
　バックライト駆動回路１６は、バックライトユニット６０を構成する複数のＬＥＤ６４に接続されており、これらＬＥＤ６４を駆動している。バックライト駆動回路１６は、各ＬＥＤ６４に電流を供給し、ＬＥＤ６４に供給する電流量を制御することによって、各ＬＥＤ６４から導光板６２に入光される光量を制御している。
　電源装置１８は、駆動回路１２に接続されており、液晶パネル４０の表示に必要な各種電圧を生成するのに必要な複数の基準電圧Ｖを駆動回路１２に供給している。基準電圧Ｖには、少なくとも液晶パネル４０のピクセルＰに含まれるスイッチング素子４８をオンさせるのに必要なオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを備える。
　駆動回路１２は、中央処理装置（以下「ＣＰＵ」という）２０、ＲＯＭ、ＲＡＭ等からなるメモリ２２を含む。メモリ２２には、プログラム、ガンマ関数等が記憶されており、ＣＰＵ２０は、メモリ２２から読み出したプログラムに従って、計時部２４、タイミング設定部２６、電圧生成部２８、電圧印加部３０等として機能する。ＣＰＵ２０は、外部装置から階調値データとして構成される画像データが入力されると、液晶パネル４０の表示に必要な各種電圧を生成し、所定のタイミングで生成した電圧を液晶パネル４０に印加する。
（２．表示処理）
　図３ないし図６を用いて、液晶表示装置１０の表示処理を説明する。
　図３に示すように、駆動回路１２のＣＰＵ２０は、外部装置から画像データが入力されると処理を開始し、各種電圧を生成する（Ｓ１２）。この際、ＣＰＵ２０は電圧生成部（電圧生成回路の一例）として機能し、電源装置１８から供給される基準電圧Ｖ、及びメモリ２２に記憶されたガンマ関数を用いて、画像データからソースラインＳに印加するデータ電圧Ｖｄを生成する。ＣＰＵ２０は、ガンマ関数を用いて画像データに対応するデータ電圧Ｖｄを決定し、電源装置１８から供給される基準電圧Ｖを用いてそのデータ電圧Ｖｄを生成する。また、ＣＰＵ２０は、基準電圧Ｖを用いてゲートラインＧに印加するゲート電圧（オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ）、及び保持容量ラインＣＳに印加する保持電圧Ｖｃを生成する。
　次に、ＣＰＵ２０は、生成したゲート電圧等を印加するタイミングを設定する（Ｓ１４）。この際、ＣＰＵ２０は計時部２４及びタイミング設定部（設定部の一例）２６として機能する。ＣＰＵ２０は、液晶表示装置１０を起動後、ＣＰＵ２０が制御を開始してからの経過時間Ｔを計時している。ＣＰＵ２０は、経過時間Ｔを用いて、同一のピクセルＰに接続されるゲートラインＧ、ソースラインＳ、保持容量ラインＣＳに電圧を印加するタイミングを設定する。
　また、ＣＰＵ３０は、経過時間Ｔを用いて、液晶パネル４０に複数本形成されたラインの各々に電圧を印加するタイミングを設定する。例えば、液晶パネル４０には複数のゲートラインＧが形成されており、各々のゲートラインＧに順次オン電圧Ｖｏｎを入力することで、液晶パネル４０に含まれる全てのピクセルＰが表示可能となる。ＣＰＵ２０は、経過時間Ｔを用いて、各々のゲートラインＧに印加する電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える（すなわち、立ち上げ）タイミングと、オン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える（すなわち、立ち下げ）タイミングと、を設定する。
　次に、ＣＰＵ２０は、設定したタイミングに基づいて、生成した各種電圧を液晶パネルに印加する（Ｓ１６）。この際、ＣＰＵ２０は電圧印加部として機能する。ＣＰＵ２０は、液晶パネル４０に設けられた各ラインに接続されており、生成した各種電圧を対応するラインに印加する。
　液晶パネル４０では、制御の対象となるピクセルＰのゲートラインＧに印加されるゲート電圧がオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換わると、ピクセルＰのスイッチング素子４８がオンに切り換わる。
　また、液晶パネル４０では、ピクセルＰのスイッチング素子４８がオンに切り換わるのに同期して、ソースラインＳへのデータ電圧Ｖｄの印加が開始され、印加されたデータ電圧Ｖｄがデータ電極４８Ｂ、４８Ｃを介してピクセル電極４６に印加される。データ電圧Ｖｄがピクセル電極４６に印加されると、ピクセル電極４６に対応配置された液晶分子が偏向し、ピクセルＰの光透過率が変化する。表示部１４では、液晶パネル４０の背面に配置されているバックライトユニット６０から液晶パネル４０に向かって所定輝度の光が照射されている。そのため、ピクセルＰの透過率が変化することで、ピクセルＰの表示輝度を変化させることができる。ピクセルＰにおける液晶分子の光透過率は、データ電圧Ｖｄによって種々に変化させることができ、これによって、ピクセルＰを所望の表示輝度に制御することができる。
　ゲートラインＧに印加されるゲート電圧がオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換わってから所定の表示期間経過後、ゲートラインＧに印加されるゲート電圧がオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換わると、ピクセルＰのスイッチング素子４８がオフに切り換わる。また、ピクセルＰのスイッチング素子４８がオフに切り換わるのに同期して、ソースラインＳへのデータ電圧Ｖｄの印加が終了される。これによって、ピクセル電極４６の電圧が、スイッチング素子４８をオフする直前の電圧に維持される。
　また、ピクセル電極４６にデータ電圧Ｖｄが印加されるのに先だって、保持容量ラインＣＳに保持電圧Ｖｃが印加されている。これによってピクセル電極４６の電圧が保持され、所定の表示期間に亘ってピクセルＰの表示輝度が保持される。
（３．印加タイミング）
　図２に示すように、本実施形態では、液晶パネル４０としていわゆる「Ｗソースパネル」を用いており、同時に２つのピクセルＰを制御している。そのため、本実施形態の液晶パネル４０では、ソースラインＳに沿う方向に並んで配置されている２つのピクセルＰ（例えばピクセルＰ２、Ｐ３）を同時に制御することが可能である。例えば、ピクセルＰ２、Ｐ３に電圧を印加する際には、ゲートラインＧ２、Ｇ３に印加する電圧を同時にオフ電圧からオン電圧に切り換え、ソースラインＳ１、Ｓ２に各ピクセルＰに対応したデータ電圧Ｖｄを入力する。また、ピクセルＰ２、Ｐ３に電圧を印加するのを終える際には、ゲートラインＧ２、Ｇ３に印加する電圧を同時にオン電圧からオフ電圧に切り換える。同様に、ピクセルＰ１はピクセルＰ１よりも紙面上側に配置されたピクセルＰと同時に制御されており、ピクセルＰ４はピクセルＰ４よりも紙面下側に配置されたピクセルＰと同時に制御されている。
　図４に、本実施形態の駆動方法による、ピクセルＰ１～Ｐ４が制御される期間におけるゲートラインＧ１～Ｇ４及び保持容量ラインＣＳ１～ＣＳ３の電圧の変化を示す。ここで、Ｖｕは、保持容量ラインＣＳに発生する正電圧側のリップルの振幅を意味しており、Ｖｄは、保持容量ラインＣＳに発生する負電圧側のリップルの振幅を意味している。また、図４に示す期間において、駆動回路１２から保持容量ラインＣＳ１～ＣＳ３の各々に、一定の保持電圧Ｖｃが印加されている。
　図４に示すように、本実施形態の駆動方法では、タイミングｔ０においてゲートラインＧ１に印加する電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える（立ち上げる）。これによって、ゲートラインＧ１に接続されているピクセルＰ１に保持容量５０を介して接続されている保持容量ラインＣＳ１に振幅Ｖｕ１のリップルが発生する。
　次に、タイミングｔ１（第１タイミングの一例）において、ゲートラインＧ１に印加する電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える（立ち下げる）。この際、ゲートラインＧ２、Ｇ３に印加する電圧をオフ電圧Ｖｏｆｆに維持し、ゲートラインＧ２、Ｇ３に印加する電圧を立ち上げない。これによって、保持容量ラインＣＳ１に振幅Ｖｄ１のリップルが発生する。
　次に、タイミングｔ２（第２タイミングの一例）において、ゲートラインＧ２、３に印加する電圧を立ち上げる。これによって、保持容量ラインＣＳ１、３に振幅Ｖｕ１のリップルが発生する。また、ゲートラインＧ２、３に接続されているピクセルＰ２、３の双方に保持容量５０を介して接続されている保持容量ラインＣＳ２には、各々のゲートラインＧ２、３により発生する振幅Ｖｕ１のリップルが合成されて、振幅Ｖｕ２のリップルが発生する。振幅Ｖｕ２は、振幅Ｖｕ１よりも大きく、振幅Ｖｕ１の略２倍の振幅となる。
　次に、タイミングｔ３（第３タイミングの一例）において、ゲートラインＧ２、３に印加する電圧を立ち下げる。この際、ゲートラインＧ４に印加する電圧をオフ電圧Ｖｏｆｆに維持し、ゲートラインＧ４に印加する電圧を立ち上げない。これによって、保持容量ラインＣＳ１、３に振幅Ｖｄ１のリップルが発生する。また、保持容量ラインＣＳ２には、各々のゲートラインＧ２、３により発生する振幅Ｖｄ１のリップルが合成されて、振幅Ｖｄ２のリップルが発生する。振幅Ｖｄ２は、振幅Ｖｄ１よりも大きく、振幅Ｖｄ１の略２倍の振幅となる。
　次に、タイミングｔ４（第４タイミングの一例）において、ゲートラインＧ４に印加する電圧を立ち上げる。これによって、保持容量ラインＣＳ３に振幅Ｖｕ１のリップルが発生する。
　次に、タイミングｔ５において、ゲートラインＧ４に印加する電圧を立ち下げる。これによって、保持容量ラインＣＳ３に振幅Ｖｄ１のリップルが発生する。
　本実施形態の駆動方法では、ゲートラインＧの立ち上げタイミングと、そのゲートラインＧに隣接するゲートラインＧの立ち下げタイミングを異なるタイミングに設定している。そのため、ゲートラインＧに印加されるゲート電圧を変化させると、そのゲートラインＧに隣接して配置される保持容量ラインＣＳに必ずリップルが発生している。
　図５に、本実施形態の駆動方法と異なり、ゲートラインＧの立ち上げタイミングと、そのゲートラインＧに隣接するゲートラインＧの立ち下げタイミングを等しいタイミングに設定した場合のゲートラインＧ１～Ｇ４及び保持容量ラインＣＳ１～ＣＳ３の電圧の変化を示す。
　この場合、タイミングｔ１（タイミングｔ２）において、ゲートラインＧ１に印加する電圧を立ち下げるとともに、ゲートラインＧ２、Ｇ３に印加する電圧を立ち上げる。これによって、保持容量ラインＣＳ１には、各々のゲートラインＧ１、２により発生するリップルが打ち消しあい、ほぼリップルが発生しない。
　また、タイミングｔ３（タイミングｔ４）において、ゲートラインＧ２、３に印加する電圧を立ち下げるとともに、ゲートラインＧ４に印加する電圧を立ち上げる。これによって、保持容量ラインＣＳ３には、各々のゲートラインＧ３、４により発生するリップルが打ち消しあい、ほぼリップルが発生しない。
　ゲートラインＧの立ち上げタイミングと、そのゲートラインＧに隣接するゲートラインＧの立ち下げタイミングを等しいタイミングに設定した場合、ゲートラインＧに印加されるゲート電圧を変化させたとしても、そのゲートラインＧに隣接して配置される保持容量ラインＣＳにリップルが発生しない（つまり、振幅が「０」のリップルが発生する）ことがある。そのため、ゲートラインＧに印加されるゲート電圧を変化させた場合に、そのゲートラインＧに隣接して配置される保持容量ラインＣＳに発生するリップルの振幅は、０、Ｖｕ１（Ｖｄ１）、Ｖｕ２（Ｖｄ２）の３種類の１つとなる。
　一方、本実施形態の駆動方法では、ゲートラインＧに印加されるゲート電圧を変化させた場合に、そのゲートラインＧに隣接して配置される保持容量ラインＣＳに発生するリップルの振幅は、Ｖｕ１（Ｖｄ１）、Ｖｕ２（Ｖｄ２）の２種類に限られる。これによって、ゲートラインＧの立ち上げタイミングと、そのゲートラインＧに隣接するゲートラインＧの立ち下げタイミングを等しいタイミングに設定した場合に比べて、保持容量ラインＣＳに発生するリップルの振幅のバラツキが抑制される。これによって、例えば発生するリップルを打ち消すように対応電圧Ｖｓを入力する場合に、対応電圧Ｖｓを精度よく決定することが可能である。
（４．本実施形態の効果）
（１）本実施形態では、ゲートラインＧ１に印加する電圧を立ち下げるタイミングｔ１と、ゲートラインＧ２、３に印加する電圧を立ち上げるタイミングｔ２と、が異なるタイミングに設定されている。そのため、タイミングｔ１とタイミングｔ２とが同一のタイミングに設定された場合のように、保持容量ラインＣＳ１に発生するリップルが減衰してしまうことが抑制される。これによって、タイミングｔ１とタイミングｔ２とが同一のタイミングに設定された場合のように、保持容量ラインＣＳ１では発生するリップルが減衰し、保持容量ラインＣＳ２では発生するリップルが増幅して、保持容量ラインＣＳ１に発生するリップルと保持容量ラインＣＳ２に発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
（２）本実施形態では、ゲートラインＧ２、３に印加する電圧を立ち下げるタイミングｔ３と、ゲートラインＧ４に印加する電圧を立ち上げるタイミングｔ４と、が異なるタイミングに設定されている。そのため、タイミングｔ３とタイミングｔ４とが同一のタイミングに設定された場合のように、保持容量ラインＣＳ３に発生するリップルが減衰してしまうことが抑制される。これによって、タイミングｔ３とタイミングｔ４とが同一のタイミングに設定された場合のように、保持容量ラインＣＳ３では発生するリップルが増幅し、保持容量ラインＣＳ２では発生するリップルが減衰して、保持容量ラインＣＳ２に発生するリップルと保持容量ラインＣＳ３に発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
　＜実施形態２＞
　本発明の実施形態２を、図６を用いて説明する。
（１．印加タイミング）
　本実施形態の液晶表示装置１０の駆動方法では、ゲートラインＧ１に印加する電圧を立ち下げる際に、ゲートラインＧ２、３に印加する電圧を立ち上げる場合において、ゲートラインＧ２、３に印加する電圧を立ち上げた後に、ゲートラインＧ１に印加する電圧を立ち下げる点で、ゲートラインＧ１に印加する電圧を立ち下げた後に、ゲートラインＧ２、３に印加する電圧を立ち上げる実施形態１の液晶表示装置１０の駆動方法と異なる。また、ゲートラインＧ２、３に印加する電圧を立ち下げる際に、ゲートラインＧ４に印加する電圧を立ち上げる場合において、ゲートラインＧ４に印加する電圧を立ち上げた後に、ゲートラインＧ２、３に印加する電圧を立ち下げる点で、ゲートラインＧ２、３に印加する電圧を立ち下げた後に、ゲートラインＧ４に印加する電圧を立ち上げる実施形態１の液晶表示装置１０の駆動方法と異なる。
（２．本実施形態の効果）
（１）本実施形態でも、ゲートラインＧ１に印加する電圧を立ち下げるタイミングｔ１と、ゲートラインＧ２、３に印加する電圧を立ち上げるタイミングｔ２と、が異なるタイミングに設定されている。また、ゲートラインＧ２、３に印加する電圧を立ち下げるタイミングｔ３と、ゲートラインＧ４に印加する電圧を立ち上げるタイミングｔ４と、が異なるタイミングに設定されている。これによって、保持容量ラインＣＳ１、３に発生するリップルと保持容量ラインＣＳ２に発生するリップルの振幅の差が拡大してしまうことを抑制することができ、表示品位を向上させることができる。
（２）本実施形態では、ピクセルＰ１にオン電圧Ｖｏｎが印加される期間の一部と、ピクセルＰ１の次に制御されるピクセルＰ３にオン電圧Ｖｏｎが印加される期間の一部とが、重なるように設定されている。同様に、ピクセルＰ２にオン電圧Ｖｏｎが印加される期間の一部と、ピクセルＰ２の次に制御されるピクセルＰ４にオン電圧Ｖｏｎが印加される期間の一部とが、重なるように設定されている。これによって、ピクセルＰ１（Ｐ２）を制御した後にピクセルＰ３（Ｐ４）を制御する場合において、そのいずれものピクセルＰにオン電圧Ｖｏｎが印加されておらず、制御不能な期間を省くことができ、液晶表示装置１０を高速に駆動することが可能である。
（３）本実施形態では、同時に制御することを意図しない複数のピクセルＰに同時にオン電圧Ｖｏｎが印加される期間が存在する。そのため、本実施形態では、１つ前に制御されるピクセルＰのスイッチング素子４８がオフに切り換わるのと同期して、ソースラインＳへのデータ電圧Ｖｄの印加を開始する。また、１つ後に制御されるピクセルＰのスイッチング素子４８がオンに切り換わるのに先立って、ソースラインＳへのデータ電圧Ｖｄの印加を終了する。これによって、ピクセルＰに意図しないデータ電圧Ｖｄが印加されることが防止される。
　＜実施形態３＞
　本発明の実施形態３を、図７を用いて説明する。本実施形態の液晶表示装置１０の駆動方法では、ゲートラインＧに印加する電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える際に、まずオン電圧Ｖｏｎからオン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの中央の電圧に設定された中央電圧（中間電圧の一例）Ｖｍ（＝（Ｖｏｎ＋Ｖｏｆｆ）／２）に切り換え、次に、中央電圧Ｖｍに切り換えたタイミングと異なるタイミングで中央電圧Ｖｍからオフ電圧Ｖｏｆｆに切り換える点で、一度にオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える実施形態２の液晶表示装置１０の駆動方法と異なる。以下では、ゲートラインＧ２、３に印加する電圧を異なる２回のタイミングでオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える例を用いて説明する。
（１．液晶表示装置の構成）
　本実施形態の液晶表示装置１０では、電圧生成部２８として機能するＣＰＵ２０が、電源装置１８から供給される基準電圧Ｖを変圧する機能を有する。駆動回路１２には、例えば配線の切り換えにより抵抗分割を変更し、基準電圧Ｖを変圧する等の回路が含まれる。ＣＰＵ２０は、駆動回路１２に含まれる当該回路を用いて、電源装置１８から供給される基準電圧Ｖを変圧する。
　ＣＰＵ３０は、ゲートラインＧ２、３に中央電圧Ｖｍを印加する際に、電源装置１８から供給されるオン電圧Ｖｏｎを変圧して中央電圧Ｖｍを生成する。ＣＰＵ３０は、この生成した中央電圧ＶｍをゲートラインＧ２、３に印加する。
　また、液晶表示装置１０は、液晶パネル４０のゲートラインＧに印加する電圧を切り換える際に、その電圧の変化をなだらかにすることで、ゲートラインＧの配線抵抗によって生じる電圧の変化の鈍りの影響を抑制し、面内フリッカを改善する、いわゆる「ゲートスロープ機能」を備える。ＣＰＵ３０は、ゲートラインＧに印加される電圧を切り換える際に、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの間の複数の電圧を生成することで、ゲートラインＧに印加する電圧をなだらかに変化させている。
　本実施形態の液晶表示装置１０では、この既存のゲートスロープ機能を用いて中央電圧Ｖｍを生成する。そのため、既存の駆動回路１２が有している機能を用いて、中央電圧Ｖｍを生成することができる。
（２．印加タイミング）
　図７に示すように、本実施形態の駆動方法では、タイミングｔ３において、ゲートラインＧ２、３に印加する電圧をオフ電圧Ｖｏｆｆに切り換えるに先立って、タイミングｔ４において、ゲートラインＧ４に印加する電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える。この際、タイミングｔ４（第５のタイミングの一例）において、ゲートラインＧ４に印加する電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換えるとともに、ゲートラインＧ２、３に印加する電圧をオン電圧Ｖｏｎから中央電圧Ｖｍに切り換える。これによって、保持容量ラインＣＳ１、ＣＳ２、ＣＳ３にリップルが発生する。
　保持容量ラインＣＳ１には、ゲートラインＧ１からの影響により、振幅Ｖｄ３のリップルが発生する。保持容量ラインＣＳに発生するリップルの振幅は、隣接するゲートラインＧに発生する電圧の変化に比例する。そのため、振幅Ｖｄ３は、オン電圧Ｖｏｎからオフ電圧Ｖｏｆｆへの切り換えに伴って発生するリップルの振幅Ｖｄ１よりも小さく、振幅Ｖｄ１の略半分の振幅となる。
　また、保持容量ラインＣＳ２には、ゲートラインＧ２、３の各々から振幅Ｖｄ３のリップルが発生し、これが合成されて振幅Ｖｄ１のリップルが発生する。また、保持容量ラインＣＳ２には、ゲートラインＧ３からの振幅Ｖｄ３のリップルとゲートラインＧ４からの振幅Ｖｕ１のリップルが発生し、これが打ち消されて、振幅Ｖｕ３のリップルが発生する。振幅Ｖｕ３は、振幅Ｖｕ１よりも小さく、振幅Ｖｕ１の略半分の振幅となる。
　次に、タイミングｔ３において、ゲートラインＧ２、３に印加する電圧をオフ電圧Ｖｏｆｆに切り換える。これによって、これによって、保持容量ラインＣＳ１、３には、振幅Ｖｄ３のリップルが発生し、保持容量ラインＣＳ２には、振幅Ｖｄ１のリップルが発生する。尚、ゲートラインＧ１、４に印加する電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える場合も同様であり、重複した説明を省略する。
　本実施形態の駆動方法では、ゲートラインＧに印加されている電圧を立ち下げる際に、２回のタイミングに分けてゲートラインＧに印加されている電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える。そのため、それぞれのタイミングにおいて隣接して配置される保持容量ラインＣＳに発生するリップルの振幅が抑制される。
　そのため、本実施形態の駆動方法では、ゲートラインＧに印加されるゲート電圧を変化させた場合に、そのゲートラインＧに隣接して配置される保持容量ラインＣＳに発生する負電圧側のリップルの振幅は、Ｖｄ１、Ｖｄ３の２種類に限られ、その振幅差がＶｄ３に縮小される。これによって、一度にゲートラインＧに印加されている電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える場合の振幅差Ｖｄ１に比べて振幅差を抑制することができ、保持容量ラインＣＳに発生するリップルの振幅のバラツキが抑制される。
（３．本実施形態の効果）
（１）本実施形態では、ゲートラインＧ２、３に印加する電圧を立ち下げる際に、タイミングｔ４とタイミングｔ３の２回に分けてゲートラインＧ２、３に印加する電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆへと切り換える。そのため、タイミングｔ３のみでオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆへと切り換える場合に比べて、タイミングｔ３における電圧の変化量を抑えることができる。これによって、タイミングｔ３のみでオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆへと切り換える場合に比べて、タイミングｔ３において発生するリップルの振幅を抑制することができる。その結果、各保持容量ラインＣＳに発生するリップルの振幅の差が拡大してしまうことを抑制され、表示品位を向上させることができる。
（２）本実施形態では、液晶表示装置１０の駆動回路１２がゲートスロープ機能を実現するために有していたオン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの間の電圧を生成する機能を用いて中央電圧Ｖｍを生成する。そのため、中央電圧Ｖｍを生成するための回路を駆動回路１２に新たに組み込む必要がなく、液晶表示装置１０に含まれる駆動回路１２の構成を簡略化することができる。
　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では、ゲートラインＧに印加する電圧をオン電圧Ｖｏｎから中央電圧Ｖｍに切り換えるタイミングが、次に制御するゲートラインＧに印加する電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換えるタイミングと等しい例を用いて説明を行ったが、これに限られない。上記２つのタイミングが異なるタイミングに設定されていてもよい。この場合でも、保持容量ラインＣＳに発生するリップルの振幅は、Ｖｕ１（Ｖｄ１）、Ｖｕ３（Ｖｄ３）の２種類に限られ、その２種類の振幅差がＶｕ３（Ｖｄ３）に縮小される。これによって、保持容量ラインＣＳに発生するリップルの振幅のバラツキが抑制される。
（２）上記実施形態では、駆動回路１２を液晶パネル４０から分離した例を用いて説明を行ったが、本発明はこれに限られない。例えば、ＣＰＵ２０等の駆動回路１２の一部がゲートドライバ、ソースドライバ等として液晶パネル４０上に配置されていても良い。
（３）上記実施形態では、ゲートラインＧに印加する電圧を２段階で立ち下げる際に、中間電圧として中央電圧Ｖｍを用いて説明を行ったが、本発明はこれに限られない。中間電圧は、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの中間の電圧に設定されれば、他の電圧に設定されても良い。
（４）上記実施形態では、ゲートラインＧに印加する電圧をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える際に、異なる２回のタイミングでオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える例を用いて説明を行ったが、ゲートラインＧに印加する電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える際に、異なる２回のタイミングでオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換えてもよい。これによって、一度にゲートラインＧに印加されている電圧をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える場合に比べて、保持容量ラインＣＳに発生する正電圧側のリップルの振幅振幅差を抑制することができ、保持容量ラインＣＳに発生するリップルの振幅のバラツキが抑制される。
（５）上記実施形態では、光源としてＬＥＤ６４を用いたものを例示したが、ＬＥＤ以外の光源を用いたものであってもよい。また、光源の配置としてエッジライト型を用いたものを例示したが、光源が導光板６２の背面に配された直下型を用いたものであってもよい。
１０：液晶表示装置、１２：駆動回路、１４：表示部、１８：電源装置、２０：ＣＰＵ、２２：メモリ、２４：計時部、２６：タイミング設定部、２８：電圧生成部、３０：電圧印加部、４０：液晶パネル、４６：ピクセル電極、４８：スイッチング素子、５０：保持容量、５２：対向電極、Ｐ：ピクセル、Ｇ：ゲートライン、Ｓ：ソースライン、ＣＳ：保持容量ライン、Ｖ：基準電圧、Ｖｏｎ：オン電圧、Ｖｏｆｆ：オフ電圧、Ｖｍ：中央電圧、Ｖｄ：データ電圧、Ｖｃ：保持電圧、Ｖｕ、Ｖｄ：リップルの振幅

Claims (7)

  1. 　複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応してスイッチング素子と画素電極とを含む表示画素が配置されるとともに、隣接する前記ゲートラインの間に配置され、前記画素電極との間で保持容量を形成する複数の保持容量ラインを備える表示装置の駆動方法であって、
    　第１ゲートラインに接続する第１表示画素、及び前記第１ゲートラインに隣接する第２ゲートラインに接続する第２表示画素、及び前記第１ゲートラインと異なる側において前記第２ゲートラインに隣接する第３ゲートラインに接続する第３表示画素につき、前記第１ゲートラインに印加する電圧を立ち下げて前記第１表示画素をオフする際に、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げて前記第２表示画素及び前記第３表示画素をオンしており、
    　前記第１ゲートラインに印加する電圧を立ち下げる第１タイミングと、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げる第２タイミングとが異なるタイミングに設定されていることを特徴とする表示装置の駆動方法。
  2. 　前記表示装置は、前記第２ゲートラインと異なる側において前記第３ゲートラインに隣接する第４ゲートラインに接続する第４表示画素を備え、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち下げて前記第２表示画素及び前記第３表示画素をオフする際に、前記第４ゲートラインに印加する電圧を立ち上げて前記第４表示画素をオンしており、
    　前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち下げる第３タイミングと、前記第４ゲートラインに印加する電圧を立ち上げる第４タイミングとが異なるタイミングに設定されていることを特徴とする請求項１に記載の表示装置の駆動方法。
  3. 　前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち下げる際に、前記第３タイミングに先立つ第５タイミングにおいて、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧をオン電圧からオン電圧とオフ電圧の間の電圧に設定されている中間電圧に切り換え、前記第３タイミングにおいて、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を中間電圧からオフ電圧に切り換えて立ち下げることを特徴とする請求項２に記載の表示装置の駆動方法。
  4. 　前記表示装置は、
    　前記表示画素が形成された基板に対向して配置され、対向電極が設けられた対向基板と、
    　対向配置される前記表示画素の画素電極と前記対向電極との間に発生するフリッカを制御する際に前記ゲートラインに印加される電圧を生成する電圧生成回路と、を備え、
    　前記電圧生成回路は、前記第５タイミングにおいて前記ゲートラインに印加される中間電圧を生成する回路を兼ねることを特徴とする請求項３に記載の表示装置の駆動方法。
  5. 　複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応してスイッチング素子と画素電極とを含む表示画素が配置されるとともに、隣接する前記ゲートラインの間に配置され、前記画素電極との間で保持容量を形成する複数の保持容量ラインを備える表示装置の駆動装置であって、
    　前記ゲートラインに電圧を印加する電圧印加部と、
    　前記電圧印加部が前記ゲートラインに電圧を印加するタイミングを設定する設定部を備えており、
    　前記電圧印加部は、第１ゲートラインに接続する第１表示画素、及び前記第１ゲートラインに隣接する第２ゲートラインに接続する第２表示画素、及び前記第１ゲートラインと異なる側において前記第２ゲートラインに隣接する第３ゲートラインに接続する第３表示画素につき、前記第１ゲートラインに印加する電圧を立ち下げて前記第１表示画素をオフする際に、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げて前記第２表示画素及び前記第３表示画素をオンしており、
    　前記設定部は、前記第１ゲートラインに印加する電圧を立ち下げる第１タイミングと、前記第２ゲートライン及び前記第３ゲートラインに印加する電圧を立ち上げる第２タイミングとが異なるタイミングに設定することを特徴とする表示装置の駆動装置。
  6. 　前記表示装置が液晶パネルを用いた液晶表示装置であることを特徴とする請求項５に記載の表示装置の駆動装置。
  7. 　請求項５または請求項６に記載の表示装置の駆動装置と、表示装置とを備えるテレビ受信装置。
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