WO2012069719A2 - Mémoire électronique - Google Patents

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WO2012069719A2
WO2012069719A2 PCT/FR2011/052376 FR2011052376W WO2012069719A2 WO 2012069719 A2 WO2012069719 A2 WO 2012069719A2 FR 2011052376 W FR2011052376 W FR 2011052376W WO 2012069719 A2 WO2012069719 A2 WO 2012069719A2
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Damien Bretegnier
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Altis Semiconductor
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    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to an electronic memory that can be used in particular in computing devices.
  • an array of memory units comprising:
  • each column of memory units comprising:
  • each memory unit combining column:
  • a memory controller connected to the common conductor and the column conductor, and adapted to selectively read each memory cell:
  • the memory units of each column are connected in parallel between the common conductor and the column conductor.
  • the high resistance of the open switches is always finished, so that a leakage current, very low, can pass through each of them.
  • the current flowing in the column conductor and the common conductor corresponds to the current flowing through the memory cell being read and to the sum of the leakage currents flowing through the open switches associated with the other memory cells.
  • the current passing through the memory cell being read is also very small and of the same order of magnitude as the leakage currents.
  • the following conditions cause an increase in leakage currents: thin conductors, high temperature, high voltage between the common conductor and the column conductor.
  • the sum of the leakage currents increases with the number of rows (i.e., the number of memory units in each column).
  • Another solution to these problems could be to divide the lines into groups of lines by segmenting the columns. Each group of lines would thus have a limited number of lines. However, this would lead to a multiplication of the control devices, and thus would affect the density of the memory. In addition, this would require additional processing, for example to select a group of lines, which would reduce the performance of the memory.
  • Another solution to these problems might be to divide the columns into groups of columns by segmenting the rows. Each group of columns, also called page, could then contain a limited number of lines while limiting the risk of overconsumption inherent in the first option. However, as for the previous solution, the density of the memory would be reduced.
  • WO 2008/041278 - published April 10, 2008 describes a resistive type electronic memory array.
  • the manufacture of the cells generates dispersions in the value of the resistances which causes malfunctions during the reading step. This requires a fine analysis of the resistance that passes through the cell.
  • the selection voltage threshold of the transistor becomes high by applying a negative voltage VBN to the substrate PW of the transistor CT, the leakage current flowing through the unselected cells is reduced in reading.
  • the present invention aims to overcome at least in part the previous problems during the write operation.
  • the subject of the invention is an electronic memory comprising:
  • an array of memory units comprising:
  • each column of memory units comprising:
  • a first driver called a common driver
  • ⁇ at least two memory units, each memory unit combining column: + a switch adapted to selectively assume an open reading position and a closed read position, said switch consisting of an insulated gate field effect transistor having a substrate terminal with
  • a memory controller connected to the common conductor and the column conductor, and adapted to selectively read each memory cell:
  • a setting system adapted to apply a respective setting signal to at least one switch, the setting signal having, when writing to a memory cell (RMCi, k ):
  • the switch is in the open reading position, a second value applied to the substrate terminal of the field effect transistor, different from the first value, so that the switch has a high resistance, the high resistance being greater than the resistance it would present if the adjustment signal at the first value was applied to it in the open reading position.
  • each switch is provided with a setting input to which the adjustment signal is applied
  • the electronic memory comprises conductors, called adjustment conductors, connecting the adjustment inputs to the resistance adjustment system
  • the signal setting is a polarization signal of the setting input.
  • the switches are insulated gate field effect transistors, each provided with a substrate terminal, the setting input of each switch is the substrate terminal.
  • the setting conductors comprise, for each line of memory units, a setting conductor connecting the adjustment inputs of all the switches of the line to the resistance adjustment system.
  • the electronic memory furthermore comprises an electrical mass, and the first value of the adjustment signal is negative or zero with respect to the electrical mass and the second value of the adjustment signal is positive or zero with respect to the mass. electric.
  • the resistance adjusting system is designed for, when reading a memory cell of a column of memory units: applying the first value of the adjustment signal to the switch associated with the memory cell being read, and apply the second value of the adjustment signal to at least one of the switches associated with the other memory cells of the column.
  • the resistance adjusting system is designed for, when reading a memory cell of a column of memory units: applying the first value of the adjustment signal to the switch associated with the memory cell being read, and apply the second value of the adjustment signal to all switches associated with the other memory cells of the column.
  • the memory cells are resistive memory cells.
  • the subject of the invention is also a method for adjusting an electronic memory comprising:
  • an array of memory units comprising:
  • each column of memory units comprising:
  • each memory unit combining column:
  • a memory controller connected to the common conductor and the column conductor, and adapted to selectively read each memory cell:
  • a first value is applied to the switch so that the switch has a low resistance
  • a second value is applied to the switch so that the switch has a high resistance, the high resistance being greater than the resistance it would show if the setting signal at the first value was applied to it in the open reading position.
  • the invention also relates to a computer program comprising instructions which, when executed by a computer, causes the implementation by this computer of the steps of the method of the invention.
  • FIG. 1 is a simplified view of an electronic memory according to the invention, comprising a general matrix of memory units,
  • FIG. 2 is a simplified view of a matrix of memory units forming a sub-matrix of the general matrix of FIG. 1;
  • FIG. 3 is a sectional view of a switch of the electronic memory of FIG. 2,
  • FIG. 4 is a block diagram of a method for reading a memory cell of the electronic memory of FIG. 2;
  • FIG. 5 is a simplified view of a column of memory units of the electronic memory of FIG. 1, in which a memory cell is being read according to the method of FIG. 4, and
  • FIG. 6 is a block diagram of a method for sequentially writing a memory cell of the electronic memory of FIG. 1, comprising one or more times the writing of the memory cell and then its verification.
  • an electronic memory 100 firstly comprises a general matrix MG of I lines per J columns of memory units 102.
  • the general matrix MG is divided into NxM under matrices 103 of the same sizes, more precisely, in N rows of M columns of sub-matrices 103.
  • the electronic memory 100 further comprises a memory controller 104.
  • Each sub-matrix 103 has L rows by K columns of memory units.
  • each sub-matrix of the sub-matrix column n (1 ⁇ n ⁇ N) has the n-th bits of L words (the row number of this sub-matrix).
  • each column corresponds to the n-th bit of one of the L words: the column k (1 ⁇ k ⁇ K) on the line of this sub-matrix records (or stores) the n- th bit of the k-th word of this line.
  • the electronic memory 100 further comprises an electrical mass, in particular used by the memory controller 104.
  • the potentials or polarizations
  • a zero potential will correspond to a potential connected to the electrical ground.
  • Each column k comprises a first driver, here called “common driver”. In English, it can be called “common line”.
  • CL k derived from the English name, will be used to identify the common driver of column k.
  • Each column k further comprises a second conductor, here called “column conductor”. In English, it can be called “bit line”.
  • bit line In English, it can be called “bit line”.
  • the reference “BL k ", derived from the English name, will be used to identify the column driver of column k.
  • / k associates a switch T
  • each memory cell RMCi, k can take two states called respectively "up” and “down", allowing it to store a data bit.
  • the memory cells RMCI, k are for example programmable metallization cells (Programmable metallization cell).
  • Programmable metallization cells are a form of nonvolatile electronic memory using the physical relocation of ions in a solid electrolyte.
  • a programmable metallization cell is generally composed of two solid metal electrodes, one relatively inert, such as tungsten, and the other electrochemically active, such as copper or silver, with a thin film of electrolyte between the electrodes. two electrodes.
  • the two states of the memory cells RMCi, k correspond to two resistance values. More precisely, the high state corresponds to a high value of resistance, while the low state corresponds to a low value of resistance.
  • / k is designed to selectively be in the open or closed position.
  • / k is provided with an adjustment input B
  • / k it is possible to increase or reduce the resistance that the switch presents, whether in the open or closed position.
  • the control signal is a bias signal.
  • the memory controller 104 is connected to the common conductors CL k and to the column conductors BL k .
  • the memory controller 104 is further adapted to selectively read each memory cell RMQ, k , by closing the switch T
  • the current is created by applying a small potential difference between the common driver and the column driver.
  • the reading by the memory controller 104 will be detailed with reference to FIGS. 4 and 5.
  • the memory controller 104 is further adapted to write selectively in each memory cell RMCi, k , also by closing the switch T
  • the verification comprises in particular a reading of the contents of the memory cell.
  • the writing by the memory controller 104 will be detailed with reference to FIG.
  • the adjustment system 104 may be implemented by hardware components and / or in the form of a computer program, stored in a volatile memory or not, and executed by a computer in the broad sense, for example a microcontroller.
  • the indices I, k will designate the line and the column of the memory cell RMQ, k being read. The other rows and columns will then respectively have the indices I *, k *.
  • the electronic memory 100 includes third conductors, here called line drivers.
  • Each line I thus comprises a line conductor connecting the memory controller 104 to each switch T
  • word line In English, it can be called "word line”.
  • WL The reference "WL”, derived from the English name, will be used to identify the line conductor of line I.
  • the memory controller 104 further comprises an adjustment system 106 adapted to apply a respective control signal to the switches T
  • the electronic memory 100 comprises fourth conductors, here called setting conductors and designated by the reference Wel_i (from the English name "well line", for the reasons that will be apparent with reference to Figure 2).
  • WeL adjustment conductors connect the adjustment inputs B
  • each line I, a setting conductor Wel_i connects the resistance adjusting system 106 to B control inputs
  • the resistance adjusting system 106 is designed to apply to the adjustment input B
  • the first and second values of the adjustment signal, V- and V + are chosen so that the first high resistance presented by a switch in the open position for reading (respectively writing) to which the second adjustment signal V- is applied, it is greater than the resistance it would present if the adjustment signal at the first value was applied to it in the closed reading (respectively writing) position.
  • the amplitude of resistance between the closed position and the open position of the switch is increased by this setting, compared to the case where the same setting signal value (e.g., zero potential) was applied. in both positions.
  • / k is an insulated gate field effect transistor comprising a N or P-doped substrate (called “substrate”, “body” or “well”), a source 204 and a drain 206, which are regions doped P or N in contrast to the substrate, and a gate 208 (called “gate”) isolated from the substrate 202 by a dielectric layer 209. It is provided with a gate terminal 210i, k to which is connected the line conductor WL
  • the memory controller 104 supplies a voltage V f e rm eture to the line conductor WL
  • the voltage V f e rm eture is generally up to 3V.
  • / k * of line I are closed, while all switches of other lines T
  • the memory controller 104 provides an AV (non-zero) voltage difference between the column conductor BL k and the common conductor CL k .
  • the AV voltage difference is typically up to -3V, which allows for faster playback.
  • the column conductors BL k * and the common conductors CL k * of the other columns are left at the same potential, for example at zero potential.
  • the resistor control system 106 supplies a positive voltage V + to the setting conductor WeLi of the line I, so that the input terminal B
  • V + is positive, to lower the resistance of the switches T
  • the voltage V + is generally up to 0.7V.
  • / k * are polarized in the same way, and the resistances of the transistors T
  • a difference of zero potentials is applied to the other columns, it does not matter.
  • the resistor control system 106 supplies a negative voltage V- to the control conductors WeL * of the lines I *, so that all the input terminals Bi *, k of the switches T 1 * , k , of these lines I * ((open switches Ti *, k of the column k of the memory cell RMQ, k to be read) are set to the potential V-.
  • This has the effect, because the voltage V- is negative, to increase their resistance to the first high resistor RH1 which is greater than the resistance they would present if the input terminal is left at zero potential
  • the voltage V- is generally up to -0.7 volts.
  • * / k * are polarized in the same way, and the resistances of the transistors T
  • a difference of zero potentials is applied to the other columns, it does not matter.
  • the memory controller 104 measures the current flowing in the column conductor CL k . Due to the difference in resistance between the closed switch T 1, k and the other switches T 1 *, k of the column k, the leakage currents do not disturb or very little the current flowing through the memory cell RM k .
  • the memory controller 104 determines the state of the memory cell RMQ, k from the measured current.
  • Figure 4 illustrates the state of column k at the time of step 306.
  • an integer word of the matrix is read at a time, so that the preceding method is implemented at the same time for all the matrices 103 of the same row of matrices 103, with the same index k. It will be noted that the matrices of the other lines are not solicited. In particular, no potential difference is applied, which saves electrical energy.
  • the invention particularly relates to operations performed at the time of writing.
  • a method 500 for writing a memory cell RMQ, k will be described.
  • the writing method 500 firstly comprises, for controlling the switches and adjusting their resistance, steps 502 and 504, identical to the steps 302 and 306, respectively, except for the value of the closing voltage V f e rm eture, which is now generally around 1.5 volts, to place the switch in the closed write position. It will be noted that the null potential is applied to the other switches, so that the open write position is identical to the open reading position.
  • the memory controller 104 provides a voltage difference AV between the column conductor BL k and the common conductor CL k .
  • the voltage difference AV is generally between +/- 1.8 and +/- 1 Volt to pass the memory cell RMCi, k from its high state to its low state, or up to 3V (for example around 2.2 Volts ) to move the memory cell DMCi, k from its high state to its low state.
  • Step 506 preferably lasts between 1 nanosecond and 1 microsecond.
  • the memory controller 104 measures the current flowing in the column conductor CL k , maintaining this voltage difference AV. Thanks to the difference in resistance between the closed switch T
  • the setting of the resistors avoids the large leakage currents because of the large potential difference, these large leakage currents can even, without adjusting the resistors, prevent the write method verification.
  • the memory controller 104 determines the resistance of the memory cell RMQ, k from the measured current.
  • the memory controller 104 checks whether the determined resistance corresponds to the state to be written in the memory cell RMQ, k . If the determined resistance corresponds to the state to be written, the writing method 500 stops. Otherwise, it returns to step 508 possibly increasing the duration of step 506. From the previous description, it clearly appears that an electrical memory according to the invention makes it possible to improve the characteristics of the electrical memories.
  • the setting of the resistances of the switches makes it possible to improve the accuracy of the measurement of the current and therefore the speed of reading.
  • writing in dynamic mode (with write and verify succession) can also be improved.
  • multi-bit cells In addition, in the case of cells that can take more than two states (referred to as "multi-bit" cells), discrimination between states can be improved.
  • the capacity of the memory can be increased, for example up to several gigabits.
  • the structure of the electronic memory can be applied to very thin conductor manufacturing methods.
  • the resistance control system could only increase the high resistance of a portion of the open switches of the read memory cell column instead of all as previously described.
  • the resistance control system could either only increase the high resistance of the open switches, or only decrease the low resistance of the closed switch, instead of both at the same time as previously described.

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Abstract

Cette mémoire comporte une matrice (M L,K) d'unités de mémoire et un contrôleur de mémoire ( 104) connecté au conducteur commun (CLk) et au conducteur de colonne (BLk), et conçu pour lire sélectivement chaque cellule de mémoire (PMCI,k), en fermant l'interrupteur (TI,k) associé à la cellule de mémoire (PMCI,k) en cours d'écriture, en ouvrant les interrupteurs (TI,k) associés aux autres cellules de mémoire (PMCI,k) de la colonne (k) de la cellule de mémoire (PMCI,k) en cours d'écriture, et en mesurant un courant circulant dans le conducteur commun (CLk) et le conducteur de colonne (BLk) et traversant la cellule de mémoire (PMCI,k) en cours d'écriture, La mémoire comporte un système de réglage de résistance ( 106) conçu pour appliquer un signal de réglage ayant : si l'interrupteur (TI,k) est en position fermée de lecture, une première valeur, et si l'interrupteur (TI*,k*) est en position ouverte de lecture, une seconde valeur, différente de la première valeur.

Description

Mémoire électronique
La présente invention concerne une mémoire électronique pouvant être utilisée notamment dans les dispositifs informatiques.
Il existe dans l'état de la technique des mémoires électroniques comportant :
- une matrice d'unités de mémoire comprenant :
• au moins une colonne d'unités de mémoire, chaque colonne d'unités de mémoire comportant :
■ un premier conducteur, appelé conducteur commun,
■ un second conducteur, appelé conducteur de colonne,
■ au moins deux unités de mémoire, chaque unité de mémoire de la colonne associant :
+ un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec
+ une cellule de mémoire connectée, d'une part, au conducteur commun, et, d'autre part, au conducteur de colonne par l'intermédiaire de l'interrupteur,
- un contrôleur de mémoire connecté au conducteur commun et au conducteur de colonne, et conçu pour lire sélectivement chaque cellule de mémoire :
• en plaçant en position fermée de lecture l'interrupteur associé à la cellule de mémoire en cours de lecture,
• en plaçant en position ouverte de lecture les interrupteurs associés aux autres cellules de mémoire de la colonne de la cellule de mémoire en cours de lecture, et
• en mesurant un courant circulant dans le conducteur commun et le conducteur de colonne et traversant la cellule de mémoire en cours de lecture.
Ainsi, dans l'état de la technique, les unités de mémoire de chaque colonne sont connectées en parallèle entre le conducteur commun et le conducteur de colonne. Or, la résistance haute des interrupteurs ouverts est toujours finie, de sorte qu'un courant de fuite, très faible, peut passer au travers de chacun d'eux.
Il en résulte que le courant circulant dans le conducteur de colonne et le conducteur commun correspond au courant traversant la cellule de mémoire en cours de lecture et à la somme des courants de fuite traversant les interrupteurs ouverts associés aux autres cellules de mémoire.
Or, en particulier pour les mémoires de type résistive, le courant passant au travers de la cellule de mémoire en cours de lecture est également très faible et du même ordre de grandeur que les courants de fuite.
Ainsi, en particulier sous certaines conditions, il peut devenir très difficile de distinguer le courant traversant réellement la cellule de mémoire en cours de lecture des courants de fuite.
En particulier, les conditions suivantes entraînent une augmentation des courants de fuite : conducteurs fins, température élevée, tension élevée entre le conducteur commun et le conducteur de colonne.
Par ailleurs, la somme des courants de fuite augmente avec le nombre de lignes (c'est-à-dire le nombre d'unités de mémoire dans chaque colonne).
Une solution à ces problèmes pourrait être d'augmenter le nombre de colonnes et de réduire le nombre de lignes. Cependant, cela entraînerait une très mauvaise densité. En outre, lorsque tous les interrupteurs d'une même ligne sont commandés en même temps (ce qui est souvent le cas), cette solution entraînerait une consommation excessive d'énergie électrique à cause de l'augmentation du nombre de colonnes.
Une autre solution à ces problèmes pourrait être de répartir les lignes en groupes de lignes en segmentant les colonnes. Chaque groupe de lignes présenterait ainsi un nombre limité de lignes. Cependant, cela entraînerait une multiplication des dispositifs de contrôle, et nuirait donc à la densité de la mémoire. En outre, cela nécessiterait des traitements supplémentaires, par exemple pour sélectionner un groupe de lignes, ce qui diminuerait la performance de la mémoire. Une autre solution à ces problèmes pourrait être de répartir les colonnes en groupes de colonnes en segmentant les lignes. Chaque groupe de colonnes, aussi appelée page, pourrait alors contenir un nombre limité de lignes tout en limitant le risque de surconsommation inhérent à la première option. Cependant, comme pour la précédente solution, la densité de la mémoire serait réduite.
Le document WO 2008/041278 - publié le 10 Avril 2008 décrit une matrice de mémoire électronique de type résistif. La fabrication des cellules engendre des dispersions dans la valeur des résistances ce qui entraîne des disfonctionnement lors de l'étape de lecture. Ce qui nécessite une analyse fine de la résistance qui traverse la cellule. Lorsque le seuil de tension de sélection du transistor devient haut en appliquant une tension négative VBN au substrat PW du transistor CT, le courant de fuite qui traverse les cellules non sélectionnées est réduit en lecture.
Le document US 2009/285015 - publié le 19 novembre 2009 décrit une matrice de mémoire électronique dont la cellule est résistive. La mémoire est organisée en matrice de cellule avec contrôle d'accès à des mots entier.
Le document US 2007/0217254 - publié le 20 septembre 2007 décrit une matrice de mémoire électronique contenant des cellules dotées de matériaux à changement de phase tel que des chalcogenide. Pour éviter les perturbations associées à de tels matériaux, une polarisation est appliquée entre le substrat et le conducteur source de la cellule mémoire.
La présente invention a pour but de pallier au moins en partie les problèmes précédents, lors de l'opération d'écriture.
A cet effet, l'invention a pour objet une mémoire électronique comportant :
- une matrice d'unités de mémoire comprenant :
• au moins une colonne d'unités de mémoire, chaque colonne d'unités de mémoire comportant :
■ un premier conducteur, appelé conducteur commun,
■ un second conducteur, appelé conducteur de colonne,
■ au moins deux unités de mémoire, chaque unité de mémoire de la colonne associant : + un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, ledit interrupteur étant constitué d'un transistor à effet de champ à grille isolée muni d'une borne de substrat avec
+ une cellule de mémoire connectée, d'une part, au conducteur commun, et, d'autre part, au conducteur de colonne par l'intermédiaire de l'interrupteur,
- un contrôleur de mémoire connecté au conducteur commun et au conducteur de colonne, et conçu pour lire sélectivement chaque cellule de mémoire :
• en plaçant en position fermée de lecture l'interrupteur associé à la cellule de mémoire en cours d'écriture,
• en plaçant en position ouverte de lecture les interrupteurs associés aux autres cellules de mémoire de la colonne de la cellule de mémoire en cours d'écriture, et
• en mesurant un courant circulant dans le conducteur commun et le conducteur de colonne et traversant la cellule de mémoire en cours d'écriture,
caractérisée en ce qu'elle comporte un système de réglage conçu pour appliquer un signal de réglage respectif à au moins un interrupteur, le signal de réglage ayant, lors de l'écriture dans une cellule de mémoire (RMCi,k) :
- si l'interrupteur est en position fermée de lecture, une première valeur appliquée sur la borne de substrat du transistor à effet de champ de manière à ce que l'interrupteur présente une résistance basse, et
- si l'interrupteur est en position ouverte de lecture, une seconde valeur appliquée sur la borne de substrat du transistor à effet de champ, différente de la première valeur, de manière à ce que l'interrupteur présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture. Grâce à l'invention, en jouant sur les résistances des interrupteurs, il est possible d'augmenter le rapport entre le courant traversant la cellule de mémoire en cours d'écriture, par rapport aux courants de fuite. Ainsi, le courant d'écriture est ajusté à la quantité qui est nécessaire pour écrire dans la cellule, et de ce fait le temps d'écriture est optimisé.
Selon une autre caractéristique, chaque interrupteur est muni d'une entrée de réglage à laquelle le signal de réglage est appliqué, la mémoire électronique comporte des conducteurs, appelés conducteurs de réglage, connectant les entrées de réglage au système de réglage de résistance, le signal de réglage est un signal de polarisation de l'entrée de réglage.
Selon une autre caractéristique, les interrupteurs sont des transistors à effet de champ à grille isolée, chacun muni d'une borne de substrat, l'entrée de réglage de chaque interrupteur est la borne de substrat.
Selon une autre caractéristique, les conducteurs de réglages comportent, pour chaque ligne d'unités de mémoire, un conducteur de réglage connectant les entrées de réglage de tous les interrupteurs de la ligne au système de réglage de résistance.
Selon une autre caractéristique, la mémoire électronique comporte en outre une masse électrique, et la première valeur du signal de réglage est négative ou nulle par rapport à la masse électrique et la seconde valeur du signal de réglage est positive ou nulle par rapport à la masse électrique.
Selon une autre caractéristique, le système de réglage de résistance est conçu pour, lors d'une lecture d'une cellule mémoire d'une colonne d'unités de mémoire : appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours de lecture, et appliquer la seconde valeur du signal de réglage à au moins un des interrupteurs associés aux autres cellules de mémoire de la colonne.
Selon une autre caractéristique, le système de réglage de résistance est conçu pour, lors d'une lecture d'une cellule mémoire d'une colonne d'unités de mémoire : appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours de lecture, et appliquer la seconde valeur du signal de réglage à tous les interrupteurs associés aux autres cellules de mémoire de la colonne. Selon une autre caractéristique, les cellules de mémoire sont des cellules à mémoire résistive.
L'invention a également pour objet un procédé de réglage d'une mémoire électronique comportant :
- une matrice d'unités de mémoire comprenant :
• au moins une colonne d'unités de mémoire, chaque colonne d'unités de mémoire comportant :
■ un premier conducteur, appelé conducteur commun,
■ un second conducteur, appelé conducteur de colonne,
■ au moins deux unités de mémoire, chaque unité de mémoire de la colonne associant :
+ un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec
+ une cellule de mémoire connectée, d'une part, au conducteur commun, et, d'autre part, au conducteur de colonne par l'intermédiaire de l'interrupteur,
- un contrôleur de mémoire connecté au conducteur commun et au conducteur de colonne, et conçu pour lire sélectivement chaque cellule de mémoire :
• en plaçant en position fermée de lecture l'interrupteur associé à la cellule de mémoire en cours de lecture,
• en plaçant en position ouverte de lecture les interrupteurs associés aux autres cellules de mémoire de la colonne de la cellule de mémoire en cours de lecture, et
• en mesurant un courant circulant dans le conducteur commun et le conducteur de colonne et traversant la cellule de mémoire en cours de lecture,
caractérisé en ce que qu'il comporte, lors de la lecture d'une cellule de mémoire, une étape de réglage d'au moins un interrupteur, dans laquelle :
- si l'interrupteur est en position fermée de lecture, une première valeur est appliquée à l'interrupteur de manière à ce que l'interrupteur présente une résistance basse, et - si l'interrupteur est en position ouverte de lecture, une seconde valeur, différente de la première valeur, est appliquée à l'interrupteur de manière à ce que l'interrupteur présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture.
L'invention a également pour objet un programme d'ordinateur comportant des instructions qui, lorsque exécutées par un ordinateur, entraîne la mise en œuvre par cet ordinateur des étapes du procédé de l'invention.
Un exemple de réalisation de l'invention va à présente être décrit, en référence aux figures annexées, parmi lesquelles :
- la figure 1 est une vue simplifiée d'une mémoire électronique selon l'invention, comportant une matrice générale d'unités de mémoire,
- la figure 2 est une vue simplifiée d'une matrice d'unités de mémoire formant une sous matrice de la matrice générale de la figure 1,
- la figure 3 est une vue en coupe d'un interrupteur de la mémoire électronique de la figure 2,
- la figure 4 est un schéma blocs d'un procédé de lecture d'une cellule de mémoire de la mémoire électronique de la figure 2,
- la figure 5 est une vue simplifiée d'une colonne d'unités de mémoire de la mémoire électronique de la figure 1, dans laquelle une cellule de mémoire est en cours de lecture selon le procédé de la figure 4, et
- la figure 6 est un schéma blocs d'un procédé d'écriture séquentiel d'une cellule de mémoire de la mémoire électronique de la figure 1, comportant une ou plusieurs fois l'écriture de la cellule de mémoire puis sa vérification.
En référence à la figure 1, une mémoire électronique 100 selon un exemple de réalisation de l'invention comporte tout d'abord une matrice générale MG de I lignes par J colonnes d'unités de mémoire 102.
La matrice générale MG est divisée en NxM sous matrices 103 de mêmes tailles, plus précisément, en N lignes de M colonnes de sous matrices 103. La mémoire électronique 100 comporte en outre un contrôleur de mémoire 104.
Chaque sous matrice 103 comporte L lignes par K colonnes d'unités de mémoire.
Chaque ligne de la matrice générale MG comporte J = M x K unités de mémoire 102 et enregistre M mots, de l'anglais « word », de K bits en groupant les bits de même rang dans la même sous matrice. Ainsi, chaque sous matrice de la colonne n (1 < n < N) de sous matrices comporte les n- ièmes bits de L mots (le nombre de ligne de cette sous matrice). Sur une même ligne de cette sous matrice, chaque colonne correspond au n-ième bit de l'un des L mots : la colonne k (1 < k < K) sur la ligne de cette sous matrice enregistre (ou mémorise) le n-ième bit du k-ième mot de cette ligne.
La mémoire électronique 100 comporte en outre une masse électrique, en particulier utilisée par le contrôleur de mémoire 104. Dans la suite de la description, les potentiels (ou polarisations) utiliseront cette masse électrique comme référence. En particulier, un potentiel nul correspondra à un potentiel relié à la masse électrique.
En référence à la figure 2, l'une de ces sous matrice 103 va être décrite plus en détails, sachant que les autres sous matrices sont similaires. Pour raison de clarté, la sous matrice 103 sera simplement appelée dans la suite « matrice M ».
Chaque colonne k comporte un premier conducteur, appelé ici « conducteur commun ». En anglais, il peut être appelé « common line ». La référence « CLk », issue de l'appellation anglaise, sera utilisée pour identifier le conducteur commun de la colonne k.
Chaque colonne k comporte en outre un second conducteur, appelé ici « conducteur de colonne ». En anglais, il peut être appelé « bit line ». La référence « BLk », issue de l'appellation anglaise, sera utilisée pour identifier le conducteur de colonne de la colonne k.
Chaque unité de mémoire 102|/k associe un interrupteur T|/k avec une cellule à mémoire résistive, appelée cellule de mémoire RMQ,k, connectée, d'une part, au conducteur commun CLk, et, d'autre part, au conducteur de colonne BLk par l'intermédiaire de l'interrupteur T|/k. Dans l'exemple décrit, chaque cellule de mémoire RMCi,k peut prendre deux états appelés respectivement « haut » et « bas », lui permettant de mémoriser un bit de données.
Toujours, dans l'exemple décrit, les cellules de mémoire RMCI,k sont par exemple des cellules à métallisation programmable (de l'anglais « Programmable metallization cell »). Les cellules à métallisation programmable sont une forme de mémoire électronique non volatile utilisant la relocalisation physique d'ions dans un électrolyte solide. Une cellule à métallisation programmable est généralement constituée de deux électrodes en métal solide, l'une relativement inerte, tel du tungstène, et l'autre active électrochimiquement, tel du cuivre ou de l'argent, avec un fin film d'électrolyte entre les deux électrodes. Ainsi, les deux états des cellules de mémoire RMCi,k correspondent à deux valeurs de résistance. Plus précisément, l'état haut correspond à une valeur haute de résistance, tandis que l'état bas correspond à une valeur basse de résistance.
Par ailleurs, chaque interrupteur T|/k est conçu pour sélectivement être en position ouverte ou fermée. En outre, chaque interrupteur T|/k est muni d'une entrée de réglage B|/k dont dépend la résistance que cet interrupteur T|/k présente. Ainsi, selon le signal de réglage appliqué à cette entrée de réglage B|/k, il est possible d'augmenter ou de réduire la résistance que présente l'interrupteur, qu'il soit en position ouverte ou fermée. Un exemple d'un tel interrupteur sera décrit plus en détails en référence à la figure 3, dans lequel le signal de réglage est un signal de polarisation.
Le contrôleur de mémoire 104 est connecté aux conducteurs communs CLk et aux conducteurs de colonne BLk.
Le contrôleur de mémoire 104 est en outre conçu pour lire sélectivement chaque cellule de mémoire RMQ,k, en fermant l'interrupteur T|/k associé (position fermée de lecture), en ouvrant les interrupteurs T|/k (position ouverte de lecture) associés aux autres cellules de mémoire RMQ,k de la colonne k de la cellule de mémoire RMQ,k en cours de lecture, et en mesurant un courant circulant dans le conducteur commun BLk et le conducteur de colonne BLk et traversant la cellule de mémoire RMQ,k en cours de lecture. Le courant est créé en appliquant une différence de potentiels faible entre le conducteur commun et le conducteur de colonne. La lecture par le contrôleur de mémoire 104 sera détaillée en référence aux figures 4 et 5.
Le contrôleur de mémoire 104 est en outre conçu pour écrire sélectivement dans chaque cellule de mémoire RMCi,k, également en fermant l'interrupteur T|/k associé (position fermée d'écriture), en ouvrant les interrupteurs Tï,k (position ouverte d'écriture) associés aux autres cellules de mémoire RMCi,k de la colonne k de la cellule de mémoire RMQ,k en cours d'écriture, puis, alternativement, en imposant une différence de potentiels élevée entre le conducteur commun et le conducteur de colonne et en vérifiant l'écriture dans la cellule de mémoire. La vérification comporte en particulier une lecture du contenu de la cellule de mémoire. L'écriture par le contrôleur de mémoire 104 sera détaillée en référence à la figure 6.
Le système de réglage 104 peut être implémenté par des composants matériels et/ou sous la forme d'un programme d'ordinateur, enregistré dans une mémoire volatile ou non, et exécuté par un ordinateur au sens large, par exemple un microcontrôleur.
Dans la suite de la description, lorsque cela sera utile, les indices I, k désigneront la ligne et la colonne de la cellule de mémoire RMQ,k en cours de lecture. Les autres lignes et colonnes auront alors respectivement les indices I*, k* .
Afin que le contrôleur de mémoire 104 commande les interrupteurs Ti,k, la mémoire électronique 100 comporte des troisièmes conducteurs, appelés ici conducteurs de ligne. Chaque ligne I comporte ainsi un conducteur de ligne connectant le contrôleur de mémoire 104 à chaque interrupteur T|/k de la ligne I . En anglais, il peut être appelé « word line » . La référence « WL », issue de l'appellation anglaise, sera utilisée pour identifier le conducteur de ligne de la ligne I .
Le contrôleur de mémoire 104 comporte en outre un système de réglage 106 conçu pour appliquer un signal de réglage respectif aux interrupteurs T|/k d'une colonne dont l'une des cellules de mémoire RMQ,k est en cours de lecture.
A cet effet, la mémoire électronique 100 comporte des quatrièmes conducteurs, appelés ici conducteurs de réglage et désignés par la référence Wel_i (provenant de l'appellation anglaise « well line », pour les raisons qui seront apparentes en référence à la figure 2). Les conducteurs de réglage WeL connectent les entrées de réglage B|/k au système de réglage de résistance 106. Dans l'exemple décrit, pour chaque ligne I, un conducteur de réglage Wel_i connecte le système de réglage de résistance 106 aux entrées de réglage B|/k de tous les interrupteurs T|/k de la ligne I .
Le système de réglage de résistance 106 est conçu appliquer à l'entrée de réglage B|/k de chaque interrupteur T|/k de la colonne dont une cellule est en cours de lecture : si l'interrupteur T|/k est en position fermée de lecture ou d'écriture, une première valeur V+ de signal de réglage de manière à ce que l'interrupteur T|/k présente une résistance basse, et, si l'interrupteur T|*/k* est en position ouverte de lecture ou d'écriture, une seconde valeur V- de signal de réglage, différente de la première valeur, de manière à ce que l'interrupteur T|*/k* présente une résistance haute.
Les premières et secondes valeurs du signal de réglage, V- et V+, sont choisies de sorte que la première résistance haute présentée par un interrupteur en position ouverte de lecture (respectivement d'écriture) auquel est appliqué le second signal de réglage V-, soit supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position fermée de lecture (respectivement d'écriture). En d'autres termes, l'amplitude de résistance entre la position fermée et la position ouverte de l'interrupteur est augmentée par ce réglage, par rapport au cas où une même valeur de signal de réglage (par exemple, potentiel nul) était appliquée dans les deux positions.
En référence à la figure 3, dans l'exemple décrit, chaque interrupteur
T|/k est un transistor à effet de champ à grille isolée comportant un substrat 202 (appelé en anglais « substract », « body » ou encore « well ») dopé N ou P, une source 204 et un drain 206, qui sont des régions dopées P ou N à l'inverse du substrat, ainsi qu'une grille 208 (appelée en anglais « gâte ») isolée du substrat 202 par une couche diélectrique 209. Il est muni d'une borne de grille 210i,k à laquelle est connectée le conducteur de ligne WL| de sa ligne I. Il est en outre muni d'une borne de drain 212|/k et d'une borne de source 214|/k, connectées respectivement au conducteur de colonne BLk et à la cellule de mémoire RMCi,k à laquelle il est associé. Enfin, il est muni d'une borne de substrat correspondant à l'entrée de réglage B|/k et de ce fait connectée au conducteur de réglage Wel_| .
Les valeurs de tension données par la suite sont relatives à un transistor N MOS.
En référence à la figure 4, un procédé 300 de lecture d'une cellule de mémoire RMCi,k va être décrit.
Au cours d'une étape 302, le contrôleur de mémoire 104 fournit une tension Vfermeture au conducteur de ligne WL| (position fermée de lecture), tandis que tous les autres conducteurs de lignes WL|* sont laissés à la tension nulle (position ouverte de lecture) . La tension Vfermeture vaut généralement jusqu'à 3V. Ainsi, tous les interrupteurs T|/k, T|/k* de la ligne I sont fermés, tandis que tous les interrupteurs des autres lignes T|*/k, T|*/k* sont ouverts.
Au cours d'une étape 304, le contrôleur de mémoire 104 fournit une différence de tension AV (non nulle) entre le conducteur de colonne BLk et le conducteur commun CLk. La différence de tension AV vaut généralement jusqu'à -3V, ce qui permet une lecture plus rapide. Les conducteurs de colonne BLk* et les conducteurs communs CLk* des autres colonnes sont laissés au même potentiel, par exemple au potentiel nul .
On remarquera que la différence de potentiels AV est plus importante que celle utilisée sans réglage de la résistance des interrupteurs et qui vaut entre +/-0,5V et +/-0.3V. Ainsi, la vitesse de lecture avec réglage est beaucoup plus rapide.
Au cours d'une étape 306, le système de réglage de résistance 106 fournit une tension positive V+ au conducteur de réglage WeLi de la ligne I, de sorte que la borne d'entrée B|/k de l 'interrupteurs T|/k, de la ligne I est mise au potentiel V+ . Ceci à comme effet, parce que la tension V+ est positive, de baisser la résistance de l 'interrupteurs T|/k de la ligne I associé à la cellule de mémoire RMQ,k devant être lue, à la première résistance basse RBl qui est inférieure à la résistance qu'il présenterait si la borne d'entrée était laissée au potentiel nul . La tension V+ vaut généralement jusqu'à 0.7V.
Bien sûr, les bornes d'entrée B|/k* des autres transistors T|/k* sont polarisées de la même manière, et les résistances des transistors T|/k* sont affectées de la même manière. Cependant, comme une différence de potentiels nulles est appliquée aux autres colonnes, cela n'a pas d'importance.
Toujours au cours de l'étape 304, le système de réglage de résistance 106 fournit une tension négative V- aux conducteurs de réglage WeL* des lignes I*, de sorte que toutes les bornes d'entrées Bi*,k des interrupteurs Tï*,k, de ces lignes I* ((interrupteurs ouverts Tï*,k de la colonne k de la cellule de mémoire RMQ,k devant être lue) sont mises au potentiel V-. Ceci à comme effet, parce que la tension V- est négative, d'augmenter leur résistance à la première résistance haute RHl qui est supérieure à la résistance qu'ils présenteraient si la borne d'entrée étant laissée au potentiel nul. La tension V- vaut généralement jusqu'à -0.7 Volt.
Bien sûr, les bornes d'entrée B|*/k* des autres transistors T|*/k* sont polarisées de la même manière, et les résistances des transistors T|*/k* sont affectées de la même manière. Cependant, comme une différence de potentiels nulles est appliquée aux autres colonnes, cela n'a pas d'importance.
Au cours d'une étape 308, le contrôleur de mémoire 104 mesure le courant circulant dans le conducteur de colonne CLk. Grâce à la différence de résistance entre l'interrupteur fermé Tï,k et les autres interrupteurs Tï*,k de la colonne k, les courants de fuite perturbent pas ou très peu le courant traversant la cellule de mémoire RMQ,k lue.
Au cours d'une étape 310, le contrôleur de mémoire 104 détermine l'état de la cellule de mémoire RMQ,k à partir du courant mesuré.
La figure 4 illustre l'état de la colonne k au moment de l'étape 306.
En général, un mot entier de la matrice est lu à la fois, de sorte que le procédé précédent est mis en œuvre en même temps pour toutes les matrices 103 d'une même ligne de matrices 103, avec le même indice k. On remarquera que les matrices des autres lignes ne sont pas sollicitées. En particulier, aucune différence de potentiels n'est appliquée, ce qui permet d'économiser de l'énergie électrique.
L'invention concerne notamment les opérations effectuées au moment de l'écriture. En référence à la figure 5, un procédé 500 d'écriture d'une cellule de mémoire RMQ,k va être décrit. Le procédé d'écriture 500 comporte tout d'abord, pour commander les interrupteurs et régler leur résistance, des étapes 502 et 504, identiques respectivement aux étapes 302 et 306, si ce n'est pour la valeur de la tension de fermeture Vfermeture, qui vaut à présent généralement autour de 1.5 Volt, pour placer l'interrupteur en position fermée d'écriture. On remarquera que le potentiel nul est appliqué aux autres interrupteurs, de sorte que la position ouverte d'écriture est identique à la position ouverte de lecture.
Au cours d'une étape 506, le contrôleur de mémoire 104 fournit une différence de tension AV entre le conducteur de colonne BLk et le conducteur commun CLk. La différence de tension AV vaut généralement entre +/- 1.8 et +/- 1 Volt pour faire passer la cellule de mémoire RMCi,k de son état haut à son état bas, ou bien jusqu'à 3V (par exemple autour de 2.2 Volts) pour faire passer la cellule de mémoire DMCi,k de son état haut à son état bas. L'étape 506 dure de préférence entre 1 nanoseconde et 1 microseconde.
Au cours d'une étape 508, le contrôleur de mémoire 104 mesure le courant circulant dans le conducteur de colonne CLk, en maintenant cette différence de tension AV. Grâce à la différence de résistance entre l'interrupteur fermé T|/k et les autres interrupteurs T|*/k de la colonne k, les courants de fuite perturbent pas ou très peu le courant traversant la cellule de mémoire RMQ,k lue.
En outre, le réglage des résistances permet d'éviter les courants de fuite importants à cause de la grande différence de potentiels, ces courants de fuite important pouvant même, sans réglage des résistances, empêcher la méthode d'écriture par vérification .
Au cours d'une étape 510, le contrôleur de mémoire 104 détermine la résistance de la cellule de mémoire RMQ,k à partir du courant mesuré.
Au cours d'une étape 512, le contrôleur de mémoire 104 vérifie si la résistance déterminée correspond à l'état devant être écrit dans la cellule de mémoire RMQ,k. Si la résistance déterminée correspond à l'état devant être écrit, le procédé d'écriture 500 s'arrête. Sinon, il retourne à l'étape 508 en augmentant éventuellement la durée de l'étape 506. D'après la description précédente, il apparaît clairement qu'une mémoire électrique selon l'invention permet d'améliorer des caractéristiques des mémoires électriques.
En particulier, le réglage des résistances des interrupteurs permet d'améliorer la précision de la mesure du courant et donc la vitesse de lecture.
En outre, l'écriture en mode dynamique (avec succession d'écriture et de vérification) peut également être améliorée.
En outre, dans le cas de cellules pouvant prendre plus de deux états (on parle de cellules « multi bits »), la discrimination entre les états peut être améliorée.
En outre, la capacité de la mémoire peut être augmentée, par exemple jusqu'à plusieurs gigabits.
En outre, la structure de la mémoire électronique peut être appliquée à des méthodes de fabrication de conducteurs très fins.
Par ailleurs, l'invention n'est pas limitée au mode de réalisation décrit précédemment.
En particulier, le système de réglage de résistance pourrait n'augmenter la résistance haute que d'une partie des interrupteurs ouverts de la colonne de la cellule de mémoire lue au lieu de tous comme décrit précédemment.
En outre, le système de réglage de résistance pourrait soit seulement augmenter la résistance haute des interrupteurs ouverts, soit seulement diminuer la résistance basse de l'interrupteur fermé, au lieu des deux en même temps comme décrit précédemment.

Claims

REVENDICATIONS
1. Mémoire électronique comportant :
- une matrice (ML,K) d'unités de mémoire comprenant :
• au moins une colonne (1...K) d'unités de mémoire, chaque colonne (k) d'unités de mémoire comportant :
■ un premier conducteur, appelé conducteur commun (CLk),
■ un second conducteur, appelé conducteur de colonne (BLk),
■ au moins deux unités de mémoire, chaque unité de mémoire de la colonne (k) associant :
+ un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, ledit interrupteur étant constitué d'un transistor à effet de champ à grille isolée muni d'une borne de substrat avec
+ une cellule de mémoire (RMCi,k) connectée, d'une part, au conducteur commun (CLk), et, d'autre part, au conducteur de colonne (BLk) par l'intermédiaire de l'interrupteur (T|/k),
- un contrôleur de mémoire (104) connecté au conducteur commun (CLk) et au conducteur de colonne (BLk), et conçu pour lire sélectivement chaque cellule de mémoire (RMQ,k) :
• en plaçant en position fermée de lecture l'interrupteur (T|/k) associé à la cellule de mémoire (RMQ,k) en cours d'écriture,
• en plaçant en position ouverte de lecture les interrupteurs (Ti,k) associés aux autres cellules de mémoire (RMQ,k) de la colonne (k) de la cellule de mémoire (RMQ,k) en cours d'écriture, et
• en mesurant un courant circulant dans le conducteur commun (CLk) et le conducteur de colonne (BLk) et traversant la cellule de mémoire (RMQ,k) en cours d'écriture, caractérisée en ce qu'elle comporte un système de réglage (106) conçu pour appliquer un signal de réglage respectif à au moins un interrupteur (T|/k), le signal de réglage ayant, lors de l'écriture dans une cellule de mémoire (RMQ,k) :
- si l'interrupteur (T|/k) est en position fermée de lecture, une première valeur est appliquée sur la borne de substrat du transistor à effet de champ de manière à ce que l'interrupteur (Ti,k) présente une résistance basse, et
- si l'interrupteur (T|*/k*) est en position ouverte de lecture, une seconde valeur est appliquée sur la borne de substrat du transistor à effet de champ, différente de la première valeur, de manière à ce que l'interrupteur (T|*/k*) présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture.
2. Mémoire électronique selon l'une quelconque des revendications 1 à 5, dans laquelle :
- chaque interrupteur (T|/k) est muni d'une entrée de réglage (B|/k) à laquelle le signal de réglage est appliqué,
- la mémoire électronique (100) comporte des conducteurs, appelés conducteurs de réglage (WeU), connectant les entrées de réglage (B|/k) au système de réglage de résistance (106),
- le signal de réglage est un signal de polarisation de l'entrée de réglage (E¾,k).
3. Mémoire électronique selon la revendication 2, dans laquelle :
- les interrupteurs (T|/k) sont des transistors à effet de champ à grille isolée, chacun muni d'une borne de substrat,
- l'entrée de réglage (B|/k) de chaque interrupteur (Tï,k) est la borne de substrat.
4. Mémoire électronique selon la revendication 2 ou 3, dans laquelle les conducteurs de réglages (WeLi) comportent, pour chaque ligne (I) d'unités de mémoire, un conducteur de réglage (Wel_i) connectant les entrées de réglage (B|/k) de tous les interrupteurs (Tï,k) de la ligne (I) au système de réglage de résistance ( 106) .
5. Mémoire électrique selon l'une quelconque des revendications 2 à 4, comportant en outre une masse électrique et dans laquelle la première valeur du signal de réglage est négative ou nulle par rapport à la masse électrique et dans laquelle la seconde valeur du signal de réglage est positive ou nulle par rapport à la masse électrique.
6. Mémoire électronique selon l'une quelconque des revendications 1 à 5, dans laquelle la résistance de l'interrupteur est modifiée de façon monotone en fonction de la valeur du signal de réglage.
7. Mémoire électronique selon l'une quelconque des revendications 1 à 6, dans laquelle le système de réglage ( 106) est conçu pour, lors d'une écriture d'une cellule mémoire d'une colonne d'unités de mémoire :
- appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours d'écriture, et
- appliquer la seconde valeur du signal de réglage à au moins un des interrupteurs associés aux autres cellules de mémoire de la colonne.
8. Mémoire électronique selon la revendication 7, dans laquelle le système de réglage ( 106) est conçu pour, lors d'une écriture d'une cellule mémoire d'une colonne d'unités de mémoire :
- appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours d'écriture, et
- appliquer la seconde valeur du signal de réglage à tous les interrupteurs associés aux autres cellules de mémoire de la colonne.
9. Mémoire électronique selon l'une quelconque des revendications 1 à 8, dans laquelle les cellules de mémoire (RMCi,k) sont des cellules à mémoire résistive.
10. Mémoire électronique selon l'une quelconque des revendications 1 à 9, dans laquelle la différence de tension permettant de faire passer la cellule de mémoire RMCi,k de son état haut à son état bas est comprise entre +/- 1.8 et +/- 1 Volts.
11. Procédé de réglage d'une mémoire électronique comportant :
- une matrice (M L,K) d'unités de mémoire comprenant :
• au moins une colonne ( 1...K) d'unités de mémoire, chaque colonne (k) d'unités de mémoire comportant :
■ un premier conducteur, appelé conducteur commun (CLk),
■ un second conducteur, appelé conducteur de colonne (BLk),
■ au moins deux unités de mémoire, chaque unité de mémoire de la colonne (k) associant :
+ un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, ledit interrupteur étant constitué d'un transistor à effet de champ à grille isolée muni d'une borne de substrat avec
+ une cellule de mémoire (RMCi,k) connectée, d'une part, au conducteur commun (CLk), et, d'autre part, au conducteur de colonne (BLk) par l'intermédiaire de l'interrupteur (T|/k),
- un contrôleur de mémoire ( 104) connecté au conducteur commun (CLk) et au conducteur de colonne (BLk), et conçu pour lire sélectivement chaque cellule de mémoire (RMQ,k) :
• en plaçant en position fermée de lecture l'interrupteur (Tï/k) associé à la cellule de mémoire (RMQ,k) en cours d'écriture,
• en plaçant en position ouverte de lecture les interrupteurs (T|/k) associés aux autres cellules de mémoire (RMQ,k) de la colonne (k) de la cellule de mémoire (RMQ,k) en cours d'écriture, et • en mesurant un courant circulant dans le conducteur commun (CLk) et le conducteur de colonne (BLk) et traversant la cellule de mémoire (RMCi,k) en cours d'écriture, caractérisé en ce que qu'il comporte, lors de l'écriture dans une cellule de mémoire, une étape de réglage d'au moins un interrupteur, dans laquelle :
- si l'interrupteur est en position fermée de lecture, une première valeur est appliquée sur la borne de substrat du transistor à effet de champ de manière à ce que l'interrupteur présente une résistance basse, et
- si l'interrupteur est en position ouverte de lecture, une seconde valeur, différente de la première valeur, est appliquée sur la borne de substrat du transistor à effet de champ de manière à ce que l'interrupteur présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture.
12. Programme d'ordinateur comportant des instructions qui, lorsque exécutées par un ordinateur, entraîne la mise en œuvre par cet ordinateur des étapes du procédé de la revendication 11.
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