WO2012058912A1 - 时间同步方法及节点 - Google Patents

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WO2012058912A1
WO2012058912A1 PCT/CN2011/073661 CN2011073661W WO2012058912A1 WO 2012058912 A1 WO2012058912 A1 WO 2012058912A1 CN 2011073661 W CN2011073661 W CN 2011073661W WO 2012058912 A1 WO2012058912 A1 WO 2012058912A1
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node
time
clock
clk
reference clock
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PCT/CN2011/073661
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Inventor
胡亮
Original Assignee
中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • H04J3/0667—Bidirectional timestamps, e.g. NTP or PTP for compensation of clock drift and for compensation of propagation delays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators

Definitions

  • the present invention relates to the field of communications, and in particular to a time synchronization method and a node.
  • clock synchronization is the basis of time synchronization, and the synchronized clock can be used for communication of communication
  • high-precision time synchronization is the direction and inevitable trend of future communication development such as 3G/4G.
  • time synchronization can be achieved, it is usually low in accuracy and takes a long time to reach acceptable synchronization accuracy.
  • the method of synchronizing multiple time and clocks is to connect a unified high-level clock time source to each node, such as Global Position System (GPS), which can achieve better time precision.
  • GPS Global Position System
  • the network cannot be synchronized.
  • the time synchronization method in the related art has a problem that the device is expensive and limited in installation due to the use of an advanced clock source.
  • a primary object of the present invention is to provide a time synchronization method and node to solve at least the above-described time synchronization method in the related art, which is expensive and limited in installation due to the use of an advanced clock source.
  • a time synchronization method is provided.
  • the time synchronization according to the present invention includes: the first node acquires a source clock signal from the second node, wherein the source clock signal comprises: a clock (CLK) and a time (TIME); the first node uses the support on the first node according to the CLK The physical layer device of the Ethernet clock recovery recovers the CLK in the reference clock, and according to TIME, uses the time clock synchronization to determine the TIME in the reference clock; the first node ⁇ 1 is sent to the other nodes connected thereto for the reference clock. Time synchronization. Before the first node acquires the source clock signal from the second node, the method further includes: injecting the source clock signal into the second node.
  • the first node recovers CLK according to CLK, using the physical layer device supporting the Ethernet clock recovery on the first node, and determines the TIME in the reference clock according to the TIME using the time clock synchronization protocol: the first node is used according to CLK
  • the physical layer device recovers the CLK in the reference clock; the first node determines the delay time at the first node using the physical layer device and the time clock synchronization protocol; the first node determines the reference clock based on the CLK and the delay time in the reference clock.
  • Determining, by the first node, the delay time at the first node by using the physical layer device and the time clock synchronization protocol includes: the first node uses the physical layer device to generate a first timestamp when the first node receives the source clock signal; the first node acquires the second The second timestamp generated when the node sends the reference clock to the first node; the first node uses the physical layer device to determine the delay time as the difference between the second timestamp and the first timestamp.
  • the first timestamp and the second timestamp are implemented by a Field Programmable Gate Array (FPGA) device.
  • the first node, the second node, and other nodes connected to the first node are connected by a device or cable with a fixed delay.
  • a node in order to achieve the above object, in accordance with an aspect of the present invention, includes: an obtaining module configured to acquire a source clock signal from the second node, wherein the source clock signal comprises: a clock CLK and a time TIME; a generating module configured to use the support on the node according to the CLK The physical layer device of the Ethernet clock recovery recovers the CLK in the reference clock; the first determining module is set to determine the TIME in the reference clock according to the TIME, using the time clock synchronization protocol; and the sending module is configured to send the reference clock to the same The other nodes are used for time synchronization.
  • the above node further includes: a recovery module configured to recover the CLK in the reference clock using the physical layer device according to the CLK; the second determining module is configured to determine a delay time of the node at the node using the time clock synchronization protocol; the clock determining module , set to determine the reference clock based on CLK and delay time in the reference clock.
  • a recovery module configured to recover the CLK in the reference clock using the physical layer device according to the CLK
  • the second determining module is configured to determine a delay time of the node at the node using the time clock synchronization protocol
  • the clock determining module set to determine the reference clock based on CLK and delay time in the reference clock.
  • the second determining module includes: generating a submodule, configured to generate a first timestamp when the node where the node is located receives the source clock signal; and the timestamp obtaining submodule is configured to obtain the second node to send the reference clock to the node where the node is located The generated second timestamp; the time determining sub-module is configured to determine the delay time as the difference between the second timestamp and the first timestamp.
  • the node, other nodes connected to the node, and the second node are connected by a device or cable with a fixed delay.
  • the first node obtains the CLK and TIME of the source clock signal, and according to the parameter, the physical layer device is used to recover the reference layer clock, and the reference clock is sent to other nodes for time synchronization, and the correlation is solved.
  • the time synchronization method in the technology has the problem of expensive and limited installation due to the use of an advanced clock source, thereby increasing the synchronization speed and accuracy while reducing the cost of equipment for achieving synchronization.
  • FIG. 1 is a flow chart of a time synchronization method according to an embodiment of the present invention
  • FIG. 2 is a structural block diagram of a node in an embodiment of the present invention
  • FIG. 3 is a preferred embodiment of a node in an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a time synchronization network according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of a node internal connection according to an embodiment of the present invention
  • FIG. 6 is a time synchronization method application scenario according to an embodiment of the present invention
  • Schematic diagram 1 is a schematic diagram 2 of a time synchronization method application scenario according to an embodiment of the present invention.
  • Step S102 The first node is from the second node.
  • the source clock signal is obtained, wherein the source clock signal includes: a clock (CLK) and a time (TIME).
  • Step S104 The first node recovers the CLK in the reference clock according to the CLK, using the physical layer device supporting the Ethernet clock recovery on the first node, and determines the TIME in the reference clock according to the TIME using the time clock synchronization protocol.
  • Step S106 The first node sends a reference clock to other nodes connected thereto for time synchronization.
  • the first node generates a reference clock using the physical layer device supporting the Ethernet clock recovery on the first node according to the CLK and TIME in the obtained source clock signal, and sends the reference clock to other nodes connected to the network
  • the method overcomes the problem that the advanced clock source in the related art is relatively expensive and difficult to install by adding an inexpensive Ethernet device in the network node (most existing synchronization devices need to access high precision at each node).
  • the time clock source cannot be synchronized if there is no access condition, which improves the accuracy and time of time synchronization and reduces the cost of time synchronization equipment.
  • the method further includes: injecting the source clock signal into the second node before the first node acquires the source clock signal from the second node.
  • the source clock signal is injected into the second node to avoid simultaneous injection of the source clock signal at multiple nodes, reducing the cost of time synchronization equipment.
  • a preferred embodiment of step S104 is described below.
  • the first node recovers the CLK in the reference clock using the physical layer device according to CLK; the first node determines the delay time at the first node using the physical layer device and the time clock synchronization protocol; the first node is based on the CLK and the delay in the reference clock Time determines the reference clock.
  • the accurate clock is recovered by the physical layer device and the delay time is determined, and then the reference clock is determined, improving the accuracy of the time synchronization.
  • a preferred embodiment of determining the delay time at the first node using the physical layer device and the time clock synchronization protocol for the first node is described below.
  • the first node uses the physical layer device to generate a first timestamp when the first node receives the source clock signal; the first node acquires a second timestamp generated when the second node sends the reference clock to the first node; the first node uses the physical
  • the layer device determines the delay time as the difference between the second timestamp and the first timestamp.
  • the calculation of the transfer delay between the devices is realized, and the accuracy of the reference clock calculation is improved.
  • the first timestamp and the second timestamp are implemented by a Field Programmable Gate Array (FPGA) device.
  • FPGA Field Programmable Gate Array
  • time-stamping is achieved with a relatively inexpensive FPGA, reducing the cost of equipment for time synchronization.
  • the first node, the second node, and other nodes connected to the first node are connected by a device or cable with a fixed delay.
  • the delay of transmission of the data packet in the network node is fixed, or it can be changed but the delay can be calculated, which improves the accuracy and efficiency of time synchronization.
  • the present embodiment provides a node for implementing the time synchronization method described above.
  • FIG. 2 is a structural block diagram of a node according to an embodiment of the present invention. As shown in FIG.
  • the node includes: an obtaining module 22, a generating module 24, The first determining module 25 and the sending module 26 are described in detail below.
  • the obtaining module 22 is configured to obtain a source clock signal from the second node, where the source clock signal comprises: a clock (CLK) and a time (TIME)
  • the generating module 24 is connected to the obtaining module 22, and configured to recover the CLK in the reference clock by using the physical layer device supporting the Ethernet clock recovery on the node where the acquiring module 22 is based on the CLK acquired by the obtaining module 22; 25, connected to the obtaining module 22, configured to determine the TIME in the reference clock according to the TIME acquired by the obtaining module 22, using the time clock synchronization protocol, the sending module 26, connected to the generating module 24 and the first determining module 25, set to be
  • the reference clock determined by the generation module 24 and the first determination module 25 is sent to other nodes connected thereto for time synchronization.
  • the node further includes: a recovery module 32, a second determining module 34, and a clock determining module 36.
  • the second determining module 34 includes: generating The sub-module 342, the timestamp acquisition sub-module 344, and the time determination sub-module 346.
  • the recovery module 32 is configured to recover the CLK in the reference clock using the physical layer device according to the CLK;
  • Module 34 configured to determine a delay time of a node at which it is located using a time clock synchronization protocol;
  • a clock determination module 36 coupled to the recovery module 32 and the second determination module 34, configured to be in accordance with a reference clock recovered by the recovery module 32 The delay time determined by CLK and second determination module 34 determines the reference clock.
  • the second determining module 34 includes: a generating submodule 342, configured to generate a first timestamp when the node where the node is located receives the source clock signal; and the timestamp obtaining submodule 344 is configured to obtain the second node to send the reference clock to the location The second timestamp generated by the node; the time determining sub-module 346, connected to the generating sub-module 342 and the timestamp obtaining sub-module 344, configured to determine the delay time as the difference between the second timestamp and the first timestamp.
  • the node, other nodes connected to the node, and the second node are connected by a delay controlled device.
  • Embodiment 1 This embodiment combines the above embodiments and preferred embodiments thereof.
  • a time synchronization network is provided. As shown in FIG. 4, three nodes A, B, and C are included in the network (the three block diagrams of A, B, and C respectively represent three nodes). Briefly indicated as the entire network, the above structure will be described in detail below.
  • the A node injects a high-precision clock time source into the node.
  • the clock (CLK) + time (TIME) input of the block diagram of Figure A is the source, where the clock (CLK) is used as a reference for the physical layer device.
  • the clock is used to send data packets.
  • the time information is used for the reference time of the time clock synchronization protocol and is sent to the next node in the form of a data packet.
  • the B node can be an intermediate node, and the function is an extended node.
  • the node is divided into two parts. One is to support the physical layer device of the synchronous Ethernet, and recover the clock of the physical layer of the A node to send data, that is, the external part of the A node.
  • the second part is a physical layer device for transmitting clock time information to the next node, which uses the recovered clock as a reference clock, which ensures that the node is synchronized with the clock of the previous node and the next node.
  • C node which can only have the content of the first part of the Node B. In this node, after running the time clock synchronization protocol, the time is synchronized with the A node and can be applied by the client.
  • Embodiment 2 A node is provided in this embodiment.
  • FIG. 5 is a schematic diagram of internal connection of a node according to an embodiment of the present invention. As shown in FIG.
  • the physical layer device used supports synchronous Ethernet and timestamp, and then the timestamp part of the connection diagram is used, and the data packet enters and exits the physical layer device. It is time stamped, so that data transmission on the link will only have delays on the physical line, devices and devices that have not undergone any delay changes, so that the synchronization accuracy can be achieved; in addition, when the physical layer device does not When time stamping is supported, a time-stamped function can be implemented between a physical layer device and a switching device (SWITCH) using a Field Programmable Gate Array (FPGA) device. The purpose of this design is because when the data packet passes SWITCH, the delay is not fixed and cannot be calculated. The delay of this change will greatly reduce the synchronization precision.
  • SWITCH switching device
  • FPGA Field Programmable Gate Array
  • Embodiment 3 This embodiment provides a clock synchronization network. This embodiment provides a time synchronization scenario. As shown in FIG. 6, in this embodiment, the A node accesses a high-precision clock time source, and The Node B does not have the condition of accessing the clock time source.
  • the clock time method in the above embodiment is used, and the time synchronization is improved by the synchronous Ethernet and the 1588 time synchronization protocol. Accuracy and time.
  • Embodiment 4 another application scenario for implementing the foregoing time synchronization method is provided. As shown in Figure 7, multiple nodes need time clock synchronization, and the clock time source is connected at node A. If you want to use the time clock at A at 8, C, and D nodes, you must perform time and clock. Transfer.
  • the reference source at A is injected into the synchronous Ethernet, and the clock is recovered by the physical layer device, so that the clock at the node A can be used at each node;
  • the time of the node can eventually be synchronized to the time source of the A node.
  • the third embodiment and the fourth embodiment only provide two application scenarios.
  • the time synchronization method can be extended to multiple nodes, and the precision loss is low.
  • the clock time source can be accessed at different nodes.
  • a certain priority selection algorithm automatically selects a better source as the reference source, and can also implement hot backup of several input clock time sources.
  • a time synchronization method and a node are provided, where the first node obtains a CLK and a TIME in a source clock signal, and a physical layer device supporting the Ethernet clock recovery on the first node generates a reference clock, and It is sent to other nodes connected to the network.
  • This method can realize time synchronization of the entire network clock. It can access the reference clock time source at any node, or access multiple sources as backup. When one clock time source fails. When you switch seamlessly, you can ensure synchronization accuracy and improve reliability.
  • the synchronization accuracy of the whole network can reach the nanometer level, which satisfies the requirements of clock synchronization precision in various applications.
  • modules or steps of the present invention can be implemented by a general-purpose computing device, which can be concentrated on a single computing device or distributed over a network composed of multiple computing devices.
  • they may be implemented by program code executable by the computing device, such that they may be stored in the storage device by the computing device and, in some cases, may be different from the order herein.
  • Perform the steps shown or described, or separate them It is implemented by making individual integrated circuit modules, or by making a plurality of modules or steps of them into a single integrated circuit module.
  • the invention is not limited to any specific combination of hardware and software.

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Abstract

本发明公开了一种时间同步方法及节点，该方法包括：第一节点从第二节点获取源时钟信号，其中，源时钟信号包括：CLK和TIME；第一节点根据CLK，使用第一节点上的支持以太网时钟恢复的物理层器件恢复出参考时钟中的CLK，并根据TIME，使用时间时钟同步协议确定参考时钟中的TIME；第一节点将参考时钟发送给与其相连的其它节点用于时间同步。通过本发明，提高了时间同步的精度和时间，同时降低了时间同步的设备成本。

Description

时间同步方法及节点 技术领域 本发明涉及通信领域， 具体而言， 涉及一种时间同步方法及节点。 背景技术 随着通讯技术的不断发展， 时钟和时间同步的应用和需求也将越来越多。 由于时钟同步是时间同步的基础， 且同步的时钟可用于通信的业务传送， 高精 度的时间同步更是 3G/4G 等未来通信发展的方向和必然趋势。 在传统的网络 中， 虽然可以实现时间同步， 但通常精度低， 且需要较长时间才能到达可接受 的同步精度。 目前， 艮多时间和时钟同步的方法是在各个节点接入一个统一的高等级时 钟时间源， 比如全球定位系统 （Global Position System, 简称为 GPS ), 这种方 法也能达到较好的时间精度， 但是完全依赖于 GPS , 对网络的战略发展不利， 而且 GPS接收器价格比较昂贵， 且安装条件也受很大限制， 在一些不具备安装 GPS接收器或无法提供高等级时钟时间源的情况下， 网络无法实现同步。 由此可见， 相关技术中的时间同步方法由于使用高级时钟源存在设备价格 昂贵且安装受限的问题。 发明内容 本发明的主要目的在于提供一种时间同步方法及节点， 以至少解决上述的 相关技术中的时间同步方法由于使用高级时钟源存在价格昂贵且安装受限的 问题。 为了实现上述目的， 才艮据本发明的一个方面， 提供了一种时间同步方法。 根据本发明的时间同步包括： 第一节点从第二节点获取源时钟信号，其中， 源时钟信号包括： 时钟（ CLK )和时间 （ TIME ); 第一节点根据 CLK, 使用第 一节点上的支持以太网时钟恢复的物理层器件恢复出参考时钟中的 CLK,并根 据 TIME, 使用时间时钟同步十办议确定参考时钟中的 TIME; 第一节点^ 1参考 时钟发送给与其相连的其它节点用于时间同步。 在第一节点从第二节点获取源时钟信号之前， 还包括： 向第二节点注入源 时钟信号。 第一节点根据 CLK,使用第一节点上的支持以太网时钟恢复的物理层器件 恢复出 CLK,并才艮据 TIME使用时间时钟同步协议确定参考时钟中的 TIME包 括： 第一节点根据 CLK, 使用物理层器件恢复出参考时钟中的 CLK; 第一节 点使用物理层器件及时间时钟同步协议确定在第一节点的延迟时间； 第一节点 才艮据参考时钟中的 CLK和延迟时间确定参考时钟。 第一节点使用物理层器件及时间时钟同步协议确定在第一节点的延迟时 间包括： 第一节点使用物理层器件在第一节点接收源时钟信号时生成第一时间 戳； 第一节点获取第二节点将参考时钟发送给第一节点时生成的第二时间戳； 第一节点使用物理层器件确定延迟时间为第二时间戳与第一时间戳之差。 第一时间戳和第二时间戳通过现场可编程门阵列 （FPGA ) 器件实现。 第一节点、 第二节点和与第一节点相连的其它节点之间通过延时固定不变 的器件或线缆连接。 为了实现上述目的， 才艮据本发明的一个方面， 提供了一种节点。 根据本发明的节点包括： 获取模块， 设置为从第二节点获取源时钟信号， 其中， 源时钟信号包括： 时钟 CLK和时间 TIME; 生成模块，设置为根据 CLK, 使用其所在的节点上的支持以太网时钟恢复的物理层器件恢复出参考时钟中 的 CLK; 第一确定模块， 设置为根据 TIME, 使用时间时钟同步协议确定参考 时钟中的 TIME; 发送模块， 设置为将参考时钟发送给与其相连的其他节点用 于时间同步。 上述节点还包括： 恢复模块， 设置为根据 CLK, 使用物理层器件恢复出参 考时钟中的 CLK; 第二确定模块， 设置为使用时间时钟同步协议确定在其所在 的节点的延迟时间； 时钟确定模块， 设置为才艮据参考时钟中的 CLK和延迟时 间确定参考时钟。 第二确定模块包括： 生成子模块， 设置为在其所在的节点接收源时钟信号 时生成第一时间戳； 时间戳获取子模块， 设置为获取第二节点将参考时钟发送 给其所在的节点时生成的第二时间戳； 时间确定子模块， 设置为确定延迟时间 为第二时间戳与第一时间戳之差。 节点、 与节点相连的其它节点和第二节点通过延时固定不变的器件或线缆 连接。 通过本发明， 釆用第一节点获取源时钟信号的 CLK和 TIME , 根据该参数 使用支持以太网时钟恢复物理层器件生成参考时钟， 将该参考时钟发送给其它 节点用于时间同步， 解决了相关技术中的时间同步方法由于使用高级时钟源存 在价格昂贵且安装受限的问题， 进而提高了同步速度和精度， 同时降低了实现 同步的设备成本。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部 分， 本发明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的不 当限定。 在附图中： 图 1是才艮据本发明实施例的时间同步方法的流程图； 图 2是 居本发明实施例的节点的结构框图； 图 3是 居本发明实施例的节点的优选的结构框图； 图 4是才艮据本发明实施例的时间同步网络的示意图； 图 5是根据本发明实施例的节点内部连接的示意图 图 6是才艮据本发明实施例的时间同步方法应用场景的示意图一； 以及 图 7是才艮据本发明实施例的时间同步方法应用场景的示意图二。 具体实施方式 下文中将参考附图并结合实施例来详细说明本发明。 需要说明的是， 在不 冲突的情况下， 本申请中的实施例及实施例中的特征可以相互组合。 本实施例提供了一种时间同步方法， 图 1是才艮据本发明实施例的时间同步 方法的流程图， 如图 1所示， 该方法包括： 步骤 S 102: 第一节点从第二节点获取源时钟信号，其中，源时钟信号包括: 时钟 ( CLK ) 和时间 （TIME )。 步骤 S 104: 第一节点根据 CLK, 使用第一节点上的支持以太网时钟恢复 的物理层器件恢复出参考时钟中的 CLK, 并根据 TIME, 使用时间时钟同步协 议确定参考时钟中的 TIME。 步骤 S 106: 第一节点将参考时钟发送给与其相连的其它节点用于时间同 步。 通过上述步骤， 第一节点根据获得的源时钟信号中的 CLK和 TIME, 使用 第一节点上的支持以太网时钟恢复的物理层器件生成参考时钟， 并发送给网络 中与其相连的其他节点， 该方法通过在网络节点中增加价格低廉的以太网器 件， 克服了相关技术中釆用高级时钟源价格比较昂贵， 且不易安装的问题（现 有的大多数同步设备， 需要在各个节点接入高精度时间时钟源， 若在不具备接 入条件的情况下则无法同步）， 提高了时间同步的精度和时间， 同时降低了时 间同步的设备成本。 优选地， 在第一节点从第二节点获取源时钟信号之前， 还包括： 向第二节 点注入源时钟信号。 通过该优选实施例， 在第二节点中注入源时钟信号， 避免 在多个节点同时注入源时钟信号， 降低了时间同步的设备成本。 优选地， 下面对步骤 S 104 的一个优选的实施方式进行说明。 第一节点根 据 CLK, 使用物理层器件恢复出参考时钟中的 CLK; 第一节点使用物理层器 件及时间时钟同步协议确定在第一节点的延迟时间； 第一节点根据参考时钟中 的 CLK和延迟时间确定参考时钟。 通过该优选实施例， 通过物理层器件恢复 出精确时钟和确定出延迟时间， 然后确定出参考时钟，提高了时间同步的精度。 优选地， 下面对第一节点使用物理层器件及时间时钟同步协议确定在第一 节点的延迟时间的一个优选的实施方式进行说明。 第一节点使用物理层器件在 第一节点接收源时钟信号时生成第一时间戳； 第一节点获取第二节点将参考时 钟发送给第一节点时生成的第二时间戳； 第一节点使用物理层器件确定延迟时 间为第二时间戳与第一时间戳之差。 通过该优选实施例， 实现了时钟在器件间 传递延迟的计算， 提高了参考时钟计算的准确度。 优选地， 第一时间戳和第二时间戳通过现场可编程门阵列 （FPGA ) 器件 实现。 通过该优选实施例， 釆用价格比较低的 FPGA来实现时间戳， 降低了时 间同步的设备成本。 优选地， 第一节点、 第二节点和与第一节点相连的其它节点之间通过延时 固定不变的器件或线缆连接。 通过该优选实施例， 数据包在网络节点中传输的 延时都是固定的， 或者是可变化但能计算出其延时的， 提高了时间同步的精度 和效率。 本实施例提供了一种节点， 用于实现上述的时间同步方法， 图 2是根据本 发明实施例的节点的结构框图， 如图 2所示， 该节点包括： 获取模块 22、 生成 模块 24、 第一确定模块 25和发送模块 26 , 下面对上述结构进行详细描述： 获取模块 22 ,设置为从第二节点获取源时钟信号，其中， 源时钟信号包括： 时钟 （CLK ) 和时间 （TIME ); 生成模块 24 , 连接至获取模块 22 , 设置为根 据获取模块 22获取到的 CLK, 使用其所在的节点上的支持以太网时钟恢复的 物理层器件恢复出参考时钟中的 CLK; 第一确定模块 25 , 连接至获取模块 22 , 设置为根据获取模块 22获取到的 TIME,使用时间时钟同步协议确定参考时钟 中的 TIME, 发送模块 26 , 连接至生成模块 24和第一确定模块 25 , 设置为将 生成模块 24和第一确定模块 25确定的参考时钟发送给与其相连的其他节点用 于时间同步。 图 3是 居本发明实施例的节点的优选的结构框图， 如图 3所示， 该节点 还包括： 恢复模块 32、 第二确定模块 34、 时钟确定模块 36; 第二确定模块 34 包括： 生成子模块 342 , 时间戳获取子模块 344 , 时间确定子模块 346 , 下面对 上述结构进行详细描述： 恢复模块 32 ,设置为根据 CLK,使用物理层器件恢复出参考时钟中的 CLK; 第二确定模块 34 ,设置为使用时间时钟同步协议确定在其所在的节点的延迟时 间； 时钟确定模块 36 , 连接至恢复模块 32和第二确定模块 34 , 设置为根据恢 复模块 32恢复出的参考时钟中的 CLK和第二确定模块 34确定的延迟时间确 定参考时钟。 第二确定模块 34包括： 生成子模块 342 , 设置为在其所在的节点接收源时 钟信号时生成第一时间戳； 时间戳获取子模块 344 , 设置为获取第二节点将参 考时钟发送给其所在节点时生成的第二时间戳； 时间确定子模块 346 , 连接至 生成子模块 342和时间戳获取子模块 344 , 设置为确定延迟时间为第二时间戳 与第一时间戳之差。 优选地， 节点、 与节点相连的其它节点和第二节点通过延时可控的器件连 接。 实施例一 本实施例结合了上述实施例及其中的优选实施方式。 在该实施例中提供了 一种时间同步的网络， 如图 4所示， 在该网络中包括了 A、 B、 C三个节点（A, B, C三个框图分别代表三个节点）， 简要示意为整个网络， 下面对上述结构进 行详细说明。
A节点作为源节点， 即在该节点注入高精度的时钟时间源， 如图中 A框图 的时钟 ( CLK ) +时间 （ TIME ) 输入即是源， 其中时钟 ( CLK ), 作为物理层 器件的参考时钟， 用于发送数据包， 时间信息用于时间时钟同步协议的基准时 间， 以数据包的形式发送给下一节点。 B节点可以是一个中间节点， 作用是扩展节点， 该节点分为两部分， 一是 支持同步以太网的物理层器件， 恢复出 A节点的物理层发送数据的时钟， 也即 注入 A节点的外部 CLK; 第二部分是用于往下一节点发送时钟时间信息的物 理层器件， 它使用恢复出来的时钟作为参考时钟， 这就保证了本节点与上一节 点和下一节点的时钟同步。 C节点， 该节点可以只有 B节点的第一部分的内容， 在该节点中， 运行时 间时钟同步协议后， 使得时间与 A节点同步， 可被客户应用。 实施例二 在本实施例中提供了一种节点。 图 5是根据本发明实施例的节点内部连接 的示意图， 如图 5所示， 使用的物理层器件支持同步以太网及时间戳， 则连接 图中时间戳部分， 数据包在进出物理层器件时被打上时戳， 这样， 数据在链路 上传输只会有物理线路上的延时， 没有经过任何延时变化的器件和设备， 这样 能达到的同步精度很高； 此外， 当物理层器件不支持时间戳时， 则可以在物理 层器件和交换器件（ SWITCH )之间使用现场可编程门阵列（ Field Programmable Gate Array, 简称为 FPGA )器件实现时间戳的功能。 这样设计的目的是因为数 据包在经过 SWITCH的时候， 其延时不是固定的， 且无法计算， 这个变化的延 迟会大大降低其同步精度。数据在进入 SWITCH之前被打上时间戳， 由于物理 层器件的延时相对固定， 可以提高时间的同步精度。 需要说明的是， 该同步方法及节点不仅使用与通信网络， 还可以广泛应用 于各个领域， 比如电力系统， 自动控制及实时控制系统， 该方法具有很好的通 用性。 实施例三 本实施例提供了一种时钟同步网络， 该实施例提供了一种时间同步的场 景， 如图 6所示， 在本实施例中， A节点接入高精度的时钟时间源， 而 B节点 不具备接入时钟时间源的条件， 此时为了使得 B节点也能同步到 A节点上， 则 使用上述实施例中的时钟时间方法， 并通过同步以太网和 1588 时间同步协议 提高时间同步的精度和时间。 实施例四 在本实施例中提供了一种实现上述时间同步方法的另一个应用场景。 如图 7所示， 多个节点需要进行时间时钟同步， 其时钟时间源在 A节点接入， 若想 在8、 C、 D三个节点使用 A处的时间时钟， 则必须进行时间和时钟的传送。 使用上述实施例的时间同步的方法， 将 A处的基准源注入同步以太网中， 通过 物理层器件恢复时钟， 即可在各个节点使用 A处的时钟； 通过时间时钟同步协 议的运行， 使得各个节点的时间最终能同步到 A节点的时间源上。 需要说明的是， 实施例三和实施例四仅给出了两种应用场景， 使用上述时 间同步方法可以扩展至多个节点， 精度损失低， 此外， 可以在不同的节点接入 时钟时间源， 按照一定的优先级选择算法， 自动选择更优的源作为基准源， 也 能实现几个输入时钟时间源的热备份， 当正在使用的时钟时间源突然丢失或者 精度降 4氐时， 可以自动检测并切换到其它时钟时间源上， 从而提高系统的可靠 性。 通过上述实施例， 提供了一种时间同步方法及节点， 第一节点 居获得的 源时钟信号中的 CLK和 TIME,使用第一节点上的支持以太网时钟恢复的物理 层器件生成参考时钟， 并发送给网络中与其相连的其他节点， 通过该方法可以 实现全网时钟时间同步， 可以在任何一个节点接入基准时钟时间源， 也可以接 入多路源作为备份， 当一路时钟时间源发生故障时， 可以无缝切换， 保证同步 精度， 提高可靠性。 使得全网的同步精度能达到纳米级别， 满足目前各种应用 场合对时钟同步精度的要求。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可以 用通用的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布在多 个计算装置所组成的网络上， 可选地， 它们可以用计算装置可执行的程序代码 来实现， 从而， 可以将它们存储在存储装置中由计算装置来执行， 并且在某些 情况下， 可以以不同于此处的顺序执行所示出或描述的步骤， 或者将它们分别 制作成各个集成电路模块， 或者将它们中的多个模块或步骤制作成单个集成电 路模块来实现。 这样， 本发明不限制于任何特定的硬件和软件结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本领 域的技术人员来说， 本发明可以有各种更改和变化。 凡在本发明的 ^"神和原则 之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之 内。

Claims

权 利 要 求 书
1. 一种时间同步方法， 包括：
第一节点从第二节点获取源时钟信号， 其中， 所述源时钟信号包括： 时钟 CLK和时间 TIME;
所述第一节点根据所述 CLK, 使用所述第一节点上的支持以太网时 钟恢复的物理层器件恢复出参考时钟中的 CLK, 并根据所述 TIME, 使 用时间时钟同步十办议确定所述参考时钟中的 TIME;
所述第一节点将所述参考时钟发送给与其相连的其它节点用于时间 同步。
2. 根据权利要求 1所述的方法， 其中， 在第一节点从第二节点获取源时钟 信号之前， 还包括：
向所述第二节点注入所述源时钟信号。
3. 根据权利要求 1所述的方法， 其中， 所述第一节点根据所述 CLK, 使用 所述第一节点上的支持以太网时钟恢复的物理层器件恢复出 CLK, 并根 据所述 TIME使用时间时钟同步协议确定所述参考时钟中的 TIME包括： 所述第一节点根据所述 CLK, 使用所述物理层器件恢复出所述参考 时钟中的 CLK;
所述第一节点使用所述物理层器件及所述时间时钟同步协议确定在 所述第一节点的延迟时间；
所述第一节点才艮据所述参考时钟中的 CLK 和所述延迟时间确定所 述参考时钟。
4. 根据权利要求 3所述的方法， 其中， 所述第一节点使用所述物理层器件 及所述时间时钟同步协议确定在所述第一节点的延迟时间包括：
所述第一节点使用所述物理层器件在所述第一节点接收所述源时钟 信号时生成第一时间戳；
所述第一节点获取所述第二节点将所述参考时钟发送给所述第一节 点时生成的第二时间戳； 所述第一节点使用所述物理层器件确定延迟时间为所述第二时间戳 与所述第一时间戳之差。
5. 根据权利要求 4所述的方法， 其中， 所述第一时间戳和所述第二时间戳 通过现场可编程门阵列 FPGA器件实现。
6. 根据权利要求 1-5 中任一项所述的方法， 其中， 所述第一节点、 所述第 二节点和与所述第一节点相连的其它节点之间通过延时固定不变的器件 或线缆连接。
7. —种节点， 包括：
获取模块， 设置为从第二节点获取源时钟信号， 其中， 所述源时钟 信号包括： 时钟 CLK和时间 TIME;
生成模块， 设置为根据所述 CLK, 使用其所在的节点上的支持以太 网时钟恢复的物理层器件恢复出参考时钟中的 CLK;
第一确定模块， 设置为根据所述 TIME , 使用时间时钟同步协议确 定所述参考时钟中的 TIME;
发送模块， 设置为将所述参考时钟发送给与其相连的其他节点用于 时间同步。
8. 根据权利要求 7所述的节点， 其中， 还包括：
恢复模块， 设置为根据所述 CLK, 使用所述物理层器件恢复出所述 参考时钟中的 CLK;
第二确定模块， 设置为使用时间时钟同步协议确定在其所在的节点 的延迟时间；
时钟确定模块，设置为根据所述参考时钟中的 CLK和所述延迟时间 确定参考时钟。
9. 根据权利要求 8所述的节点， 其中， 所述第二确定模块包括：
生成子模块， 设置为在其所在的所述节点接收所述源时钟信号时生 成第一时间戳；
时间戳获取子模块， 设置为获取所述第二节点将所述参考时钟发送 给其所在的节点时生成的第二时间戳； 时间确定子模块， 设置为确定延迟时间为所述第二时间戳与所述第 一时间戳之差。 根据权利要求 7-9中任一项所述的节点， 其中，
所述节点、 与所述节点相连的其它节点和所述第二节点通过延时固 定不变的器件或线缆连接。
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