WO2012014291A1 - 耐タンパ性メモリ集積回路およびそれを利用した暗号回路 - Google Patents

耐タンパ性メモリ集積回路およびそれを利用した暗号回路 Download PDF

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WO2012014291A1
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transistor
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藤野　毅
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学校法人立命館
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    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/127—Trusted platform modules [TPM]

Definitions

  • the present invention relates to a semiconductor device that realizes an encryption algorithm, and in particular, secret information (mainly an encryption key) processed in the semiconductor device, power consumption of the semiconductor device, and side channel information such as a radiation electromagnetic wave depending on the power consumption.
  • the present invention relates to a tamper-resistant memory integrated circuit having a countermeasure against a stealing attack and a cryptographic circuit using the same.
  • DPA differential power attack
  • P. Kocher is an attack technique announced by P. Kocher in 1999, and is described in Non-Patent Document 1 (Paul Kocher, Joshua Jaffe, and Benjamin). Jun, “Differential Power Analysis”, anceAdvances in Cryptography- Proceedings of CRYPTO'99, Springer-Verlag, August 1999, pp.388-397)). This utilizes the fact that there is a correlation between the signal value or signal transition frequency during operation of the cryptographic device and the power consumption. This will be described in detail using the 2-input AND gate shown in FIG.
  • the transition of the input of the 2-input AND gate has 16 combinations as shown in FIG. 1B, when A1 and B1 are written before transition and A2 and B2 are written after transition.
  • A1 0 (the upper eight rows of FIG. 1B)
  • a hatched portion in FIG. 1B shows a case where the output transitions.
  • the encryption key data which is confidential information
  • the encryption key can be specified by statistically processing the power consumption during operation of the encryption device.
  • an AND gate is shown in this example, the same DPA attack is possible in the case of an OR gate, a NAND gate, a NOR gate, or a non-linear gate.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-065585
  • S-Box substitution table different for each rule.
  • a method of performing an operation has been proposed. Since different S-Box operations are performed depending on the random number R, power consumption is different even for the same input value and the same encryption key, so that a correlation between the encryption key and power consumption can be obtained. Disappear.
  • Patent Document 2 Japanese Patent Publication No.
  • Patent Document 3 International Patent Application Publication No. WO2006-006199.
  • the S-Box table used for common key encryption includes a non-linear gate such as an AND gate and an OR gate and a negative logic. It can be realized using the combinational logic circuit used.
  • the non-linear gate is characterized in that the output transition probability varies depending on the input data value as described above, and thus the power consumption proportional to the output transition probability also depends on the input data value.
  • the output transition probability when the input A is 0 is 1/4
  • the output transition probability when the input A is 1 is 1/2. For this reason, it is possible to estimate whether the input A is 1 or 0 by measuring the power consumption of the device when the input A is fixed and the input B changes randomly. Therefore, when bit information related to confidential information is input to A, this can be estimated using power consumption.
  • Non-patent document 2 K. Tiri and Ingrid Verbauwhede, “A Logic Level Design Methodology for a Secure DPA Resistant ASIC or FPGA Implementation”, Design Automation and Test in Europe Conference, pp.246-251 (2004)
  • Fig. 2 (a) For signal propagation between logic gates, two-wire complementary signals are used, and by always initializing the output node before starting logical operation (set to logic 0), either of the complementary signals will always transition during the operation. Regardless of the calculation, the transition probability of the signal line is constant.
  • FIG. 3A shows a NAND gate using the RSL method disclosed in Patent Document 3.
  • the circuit of (a) functions as a NAND gate when the random number r is 0, and functions as a NOR gate when the random number r is 1.
  • the output transition probability of the NAND gate from the precharge state is 25% and the output transition probability of the NOR gate is 75%, if the random number r transitions between 1 and 0 with a probability of 50%, the output node has a probability of 50%. Transition. Therefore, regardless of the signal value of the encryption device, the device consumes a certain amount of power, which is a countermeasure for DPA. Further, in this state, there is a problem that a desired calculation result cannot be obtained.
  • the same random number r used in the RSL method is used in the preceding stage and the subsequent stage of the target combinational logic circuit. When the EXOR operation is performed, the positive logic and the negative logic are switched in the combinational logic circuit, and a desired operation can be executed. Since the EXOR operation unit is a linear circuit with a transition probability of 50%, it is not a target of the DPA attack.
  • Non-Patent Document 3 described below (Proposal of a Domino RSL circuit that is resistant to a power difference analysis attack on a cryptographic circuit, is described in the following Non-Patent Document 3 (Yoshiaki Toyoda, Kenta Kido, Yoshiaki Shimobayashi, Satoshi Fujino) "Domino RSL method proposed in IEICE Technical Report VLD2007-77).
  • FIG. 6A shows a domino RSL AND / OR gate. In this method, the DPA tolerance is guaranteed because the AND gate and the OR gate are switched using the random number r (see FIG. 6B), as in the RSL method.
  • Non-Patent Document 4 Korean Okuyama, Kenji Kojima, Katsuhiko Iwai, Satoshi Fujino, “A cryptographic circuit implemented with an FPGA using the Domino-RSL method” It has been reported in the "DPA tolerance verification against”, Symposium on Cryptography and Information Security (SCIS2010), January 2010).
  • FIG. 7 shows a circuit block diagram of a DES encryption circuit designed using the Domino RSL method.
  • the Domino RSL method must be applied only to S-Box circuits that require nonlinear gates.
  • the S-Box circuit in the DES encryption circuit is a 6-input 4-output table, and since 8 types of tables are used, 8 types of S-Boxes (S-Box 1 to S-Box 8) are shown.
  • S-Box describes a 6-input 4-output table in a hardware description language and uses a tool capable of logic synthesis that does not include negated logic (University of California, Berkeley: SIS logic synthesis tool distributed by UC Berkley) Can be converted to a netlist including a Domino RSL gate.
  • An EXOR gate described as RT in the circuit is introduced as a countermeasure against a random mask against a Hamming distance type DPA attack using a DFF transition.
  • the present invention relates to a tamper resistant memory integrated circuit that is resistant to DPA attacks, in particular, a tamper resistant memory that can solve the problems of the ASIC design flow using the above-described Domino RSL gate and can easily design an integrated circuit. It is an object of the present invention to provide an integrated circuit and an encryption circuit (for example, an encryption circuit in which S-Box is mounted on LSI) using the integrated circuit as a hardware core (hereinafter referred to as “secure memory”).
  • secure memory for example, an encryption circuit in which S-Box is mounted on LSI
  • the peripheral circuit portion of the memory is designed using, for example, the Domino RSL method in order to have DPA tolerance. For this reason, the feature is that the random number R corresponding to the Domino RSL circuit is provided as an input control line in addition to the six address lines and data lines and the clock (CLK) as a normal memory.
  • a first memory integrated circuit is a memory integrated circuit including a memory cell array, a row decoder, a column decoder, a sense amplifier, and an input / output driver, Reading or writing data to each memory cell in the memory cell array is performed via two complementary bit lines,
  • the row decoder, the column decoder, and the sense amplifier are configured by a circuit in which the transition probability of signal lines is made uniform by random number data input from the outside.
  • the row decoder, the column decoder, and the sense amplifier include a Domino RSL circuit.
  • a third memory integrated circuit is the above-mentioned second memory integrated circuit
  • the row decoder includes a first predecoder and a word line driver that drives a word line of a memory cell;
  • a plurality of first inverters (inverters in FIG. 12A) for inverting a part of the plurality of bit data constituting the address data;
  • a plurality of first domino RSL gates (RSL_AND).
  • the first domino RSL gate (RSL_AND) includes first to eighth transistors (Tr1 to Tr8) and a second inverter (Inv1).
  • the first and fifth transistors are PMOS transistors;
  • the second to fourth and sixth to eighth transistors are NMOS transistors,
  • the first to fourth transistors (Tr1 to Tr4) are connected in series in order with their sources or drains connected to each other,
  • a power supply voltage (Vdd) is applied to the source of the first transistor (Tr1) located at one end of the first to fourth transistors (Tr1 to Tr4) connected in series,
  • a ground voltage (Gnd) is applied to the source of the fourth transistor (Tr4) located at the other end of the first to fourth transistors (Tr1 to Tr4) connected in series,
  • a clock (CLK) is input to the gates of the first transistor (Tr1) and the fourth transistor (Tr4),
  • a power supply voltage is applied to the source of the fifth transistor (Tr5),
  • the sixth and seventh transistors (Tr6, Tr7) are connected in parallel;
  • the drain of the fifth transistor (Tr5) is connected to one of connection nodes of the sixth and seventh transistors (Tr6,
  • the address data different from the data input to the gates of the second transistor (Tr2) and the sixth transistor (Tr6) is configured at the gates of the third transistor (Tr3) and the seventh transistor (Tr7).
  • 1-bit data (A [2] to A [3]) or the output data of the first inverter is input,
  • the random number data (R) or the inverted data (/ R) of the random number data is input to the gate of the eighth transistor (Tr8).
  • the row decoder includes a first predecoder and a word line driver that drives a word line of a memory cell; A plurality of first inverters (inverters in FIG. 12A) for inverting a part of the plurality of bit data constituting the address data; and a plurality of first domino RSL gates (RSL_AND).
  • the first domino RSL gate includes first to eighth transistors (Tr1 ′ to Tr8 ′) and a second inverter (Inv1 ′),
  • the first and fifth transistors are NMOS transistors;
  • the second to fourth and sixth to eighth transistors are PMOS transistors,
  • the first to fourth transistors (Tr1 ′ to Tr4 ′) are connected in series in order with their sources or drains connected to each other,
  • a ground voltage (Gnd) is applied to the source of the first transistor (Tr1 ′) located at one end of the first to fourth transistors (Tr1 ′ to Tr4 ′) connected in series,
  • a power supply voltage (Vdd) is applied to the source of the fourth transistor (Tr4 ′) located at the other end of the first to fourth transistors (Tr1 ′ to Tr4 ′) connected in series,
  • a clock (CLK) is input to the gates of the first transistor (Tr1 ′) and the fourth transistor (Tr4 ′),
  • a fifth memory integrated circuit according to the present invention is the above third or fourth memory integrated circuit.
  • the word line driver comprises a plurality of second domino RSL gates (RSL_WDrive);
  • the second domino RSL gate (RSL_WDrive) includes ninth to seventeenth transistors (Tr9 to Tr17) and a third inverter (Inv2).
  • the ninth and fourteenth transistors are PMOS transistors;
  • the tenth to thirteenth and fifteenth to seventeenth transistors are NMOS transistors,
  • the ninth to thirteenth transistors (Tr9 to Tr13) are connected in series in order with their sources or drains connected to each other,
  • a power supply voltage is applied to the source of the ninth transistor (Tr9) located at one end of the ninth to thirteenth transistors (Tr9 to Tr13) connected in series;
  • a ground voltage is applied to the source of the thirteenth transistor (Tr13) located at the other end of the ninth to thirteenth transistors (Tr9 to Tr13) connected in series;
  • a clock (CLK) is input to the gates of the ninth transistor (Tr9) and the thirteenth transistor (Tr13),
  • the fourteenth to seventeenth transistors (Tr14 to Tr17) are connected in series in order with their sources or drains connected to each other,
  • a power supply voltage is applied to the source of the fourteenth transistor (Tr14) located at one end of the fourteenth
  • the output signals (a [0] to a [3], b [0] of the first domino RSL gate do not overlap each gate (IN3, IN4) of the tenth and eleventh transistors (Tr10, Tr11).
  • An inverted signal (/ IN3) of the signal (IN3) input to the gate of the tenth transistor (Tr10) is input to the gate of the fifteenth transistor (Tr15)
  • An inverted signal (/ IN4) of the signal (IN4) input to the gate of the eleventh transistor (Tr11) is input to the gate of the sixteenth transistor (Tr16)
  • the random number data (R) or the inverted data (/ R) of the random number data is input to each of the twelfth and seventeenth transistors (Tr12, Tr17) without overlapping.
  • a sixth memory integrated circuit is the above third or fourth memory integrated circuit,
  • the word line driver comprises a plurality of second domino RSL gates (RSL_WDrive);
  • the second domino RSL gate (RSL_WDrive) includes ninth to seventeenth transistors (Tr9 ′ to Tr17 ′) and a third inverter (Inv2 ′).
  • the ninth and fourteenth transistors are NMOS transistors;
  • the tenth to thirteenth and fifteenth to seventeenth transistors are PMOS transistors,
  • the ninth to thirteenth transistors (Tr9 ′ to Tr13 ′) are connected in series in order with their sources or drains connected to each other,
  • a ground voltage is applied to the source of the ninth transistor (Tr9 ′) located at one end of the ninth to thirteenth transistors (Tr9 ′ to Tr13 ′) connected in series;
  • a power supply voltage is applied to the source of the thirteenth transistor (Tr13 ′) located at the other end of the ninth to thirteenth transistors (Tr9 ′ to Tr13 ′) connected in series,
  • a clock (CLK) is input to the gates of the ninth transistor (Tr9 ′) and the thirteenth transistor (Tr13 ′),
  • the fourteenth to seventeenth transistors (Tr14 ′ to Tr17 ′) are connected in series in order with their sources or drains connected to each other,
  • a connection node of the ninth and tenth transistors (Tr9 ′, Tr10 ′) and a connection node of the fourteenth and fifteenth transistors (Tr14 ′, Tr15 ′) are connected to form a second output node;
  • the second output node is connected to the gate of the fourteenth transistor (Tr14 ′) via the third inverter (Inv2 ′);
  • An inverted signal (/ IN3) of the signal (IN3) input to the gate of the tenth transistor (Tr10 ′) is input to the gate of the fifteenth transistor (Tr15 ′)
  • An inverted signal (/ IN4) of a signal (IN4) input to the gate of the eleventh transistor (Tr11 ′) is input to the gate of the sixteenth transistor (Tr16 ′)
  • the random number data (R) or the inverted data (/ R) of the random number data is input to each of the twelfth and seventeenth transistors (Tr12 ′, Tr17 ′) without overlapping.
  • a seventh memory integrated circuit is any one of the third to sixth memory integrated circuits.
  • the sense amplifier includes a bit line precharge unit and a cross-coupled sense amplifier unit connected to the complementary bit lines (BL, / BL), and a Domino RSL multiplexer (RSL_MUX),
  • the Domino RSL multiplexer includes 18th to 24th transistors (Tr18 to Tr24) and a fourth inverter (Inv3 ′).
  • the 18th and 22nd transistors are PMOS transistors
  • the nineteenth to twenty-first, twenty-third, and twenty-fourth transistors are NMOS transistors
  • the 18th to 21st transistors (Tr18 to Tr21) are connected in series in order with their sources or drains connected to each other, A power supply voltage is applied to the source of the 18th transistor (Tr18) located at one end of the 18th to 21st transistors (Tr18 to Tr21) connected in series, A ground voltage is applied to the source of the 21st transistor (Tr21) located at the other end of the 18th to 21st transistors (Tr18 to Tr21) connected in series, A clock (CLK) is input to the gates of the 18th transistor (Tr18) and the 21st transistor (Tr21), The twenty-second to twenty-fourth transistors (Tr22 to Tr24) are connected in series in order with their sources or drains connected to each other, A power supply voltage is applied to the source of the 22nd transistor (Tr22) located
  • An eighth memory integrated circuit is any one of the third to sixth memory integrated circuits.
  • the sense amplifier includes a bit line precharge unit and a cross-coupled sense amplifier unit connected to the complementary bit lines (BL, / BL), and a Domino RSL multiplexer (RSL_MUX),
  • the Domino RSL multiplexer includes 18th to 24th transistors (Tr18 ′ to Tr24 ′) and a fourth inverter (Inv3 ′),
  • the 18th and 22nd transistors are NMOS transistors,
  • the 19th to 21st, 23rd, and 24th transistors are PMOS transistors,
  • the eighteenth to twenty-first transistors (Tr18 ′ to Tr21 ′) are connected in series in order with their sources or drains connected to each other,
  • a ground voltage is applied to the source of the eighteenth transistor (Tr18 ′) located at one end of the eighteenth to twenty-first transistors (Tr18 ′ to Tr21 ′) connected in series;
  • connection node of the 18th and 19th transistors (Tr18 ′, Tr19 ′) and a connection node of the 22nd and 23rd transistors (Tr22 ′, Tr23 ′) are connected to form a third output node,
  • the third output node is connected to the gate of the twenty-second transistor (Tr22 ′) through the fourth inverter (Inv3 ′);
  • Signals from the complementary bit lines (BL, / BL) are input to the gates of the 19th and 23rd transistors (Tr19 ′, Tr23 ′) without overlapping,
  • the random number data (R) or inverted data of the random number data is input to the gates of the twentieth and twenty-fourth transistors (Tr20 ′, Tr24 ′).
  • the column decoder includes a second predecoder and a column decode line driver for driving a column decode line of the memory cell
  • the second predecoder includes a fifth inverter for inverting bit data not input to the first predecoder among the plurality of bit data constituting the address data, and a third domino RSL gate (RSL_AND);
  • the third domino RSL gate comprises 25th to 32nd transistors and a sixth inverter;
  • the 25th and 29th transistors are PMOS transistors,
  • the 26th to 28th and 30th to 32nd transistors are NMOS transistors,
  • the twenty-fifth to thirty-second transistors are connected in series in order with their sources or drains connected to each other, A power supply voltage is applied to the source of the 25th transistor located at one end of the 25th to 28th transistors connected in series, A ground voltage is applied to the source of the 28th transistor located at the other end of the 25
  • a tenth memory integrated circuit is any one of the third to eighth memory integrated circuits described above.
  • the column decoder includes a second predecoder and a column decode line driver for driving a column decode line of the memory cell,
  • the second predecoder includes a fifth inverter for inverting bit data not input to the first predecoder among the plurality of bit data constituting the address data, and a third domino RSL gate (RSL_AND);
  • the third domino RSL gate comprises 25th to 32nd transistors and a sixth inverter;
  • the 25th and 29th transistors are NMOS transistors,
  • the 26th to 28th and 30th to 32nd transistors are PMOS transistors,
  • the twenty-fifth to thirty-second transistors are connected in series in order with their sources or drains connected to each other, A ground voltage is applied to the source of the 25th transistor located at one end of the 25th to 28th transistors connected in series, A power supply voltage is applied to the source of the 28th
  • An eleventh memory integrated circuit is the ninth or tenth memory integrated circuit
  • the column decode line driver comprises a fourth domino RSL gate (RSL_WDrive);
  • the fourth domino RSL gate (RSL_WDrive) includes thirty-third to forty-first transistors and a seventh inverter;
  • the 33rd and 38th transistors are PMOS transistors,
  • the 34th to 37th and 39th to 41st transistors are NMOS transistors,
  • the thirty-third to thirty-seventh transistors are connected in series in order with their sources or drains connected to each other,
  • a power supply voltage is applied to the source of the 33rd transistor located at one end of the 33rd to 37th transistors connected in series,
  • a ground voltage is applied to the source of the 37th transistor located at the other end of the 33rd to 37th transistors connected in series,
  • a clock (CLK) is input to the gates of the 33rd transistor and the 37th transistor,
  • the thirty-eighth to forty-first transistors
  • a twelfth memory integrated circuit is the ninth or tenth memory integrated circuit
  • the column decode line driver comprises a fourth domino RSL gate (RSL_WDrive);
  • the fourth domino RSL gate (RSL_WDrive) includes thirty-third to forty-first transistors and a seventh inverter;
  • the 33rd and 38th transistors are NMOS transistors,
  • the 34th to 37th and 39th to 41st transistors are PMOS transistors,
  • the thirty-third to thirty-seventh transistors are connected in series in order with their sources or drains connected to each other,
  • a ground voltage is applied to the source of the 33rd transistor located at one end of the 33rd to 37th transistors connected in series,
  • a power supply voltage is applied to the source of the 37th transistor located at the other end of the 33rd to 37th transistors connected in series
  • a clock (CLK) is input to the gates of the 33rd transistor and the 37th transistor,
  • a first encryption circuit according to the present invention includes the first to twelfth memory integrated circuits.
  • the random number generation circuit includes: Random numbers obtained by performing an exclusive OR operation on a linear feedback shift register, an N-stage selector circuit connected in cascade in two columns, an arbiter circuit, an output signal of the linear feedback shift register, and an output signal of the arbiter circuit And an arithmetic gate that outputs
  • the linear feedback shift register includes N shift registers connected in series and a plurality of exclusive OR operators;
  • the arbiter circuit is A cross-coupled sense amplifier connected in series between a ground voltage and a power supply voltage; and an enable gate composed of two transistors having sources connected to each other and drains connected to each other; The first input signal is input to one input terminal, the other input terminal is connected to the first sensing node of the cross-coupled sense amplifier, and the output terminal is connected to the gate of one transistor constituting the enable gate.
  • a first NAND gate The second input signal is input to one input terminal, the other input terminal is connected to the second sensing node of the cross-coupled sense amplifier, and the output terminal is connected to the gate of the other transistor constituting the enable gate.
  • a second NAND gate The output of the shift register is input to the selector circuit as a challenge that is a selection signal, The output signals of the last two selector circuits are input to the arbiter circuit as the first and second input signals, One of the outputs of the first and second NAND gates is output as the random number from the arbiter circuit.
  • the second cryptographic circuit is: Any one of the first to twelfth memory integrated circuits and the random number generating circuit;
  • the output of the random number generation circuit is the random number data input to the memory integrated circuit.
  • the third cryptographic circuit according to the present invention is: The above-described first or second encryption circuit which is an encryption circuit for DES encryption or AES encryption,
  • the S-Box is composed of the memory integrated circuit.
  • the memory integrated circuit and the encryption circuit using the memory integrated circuit according to the present invention it is possible to realize an encryption means that is tamper resistant, resistant to DPA attacks, and highly reliable.
  • the S-Box is realized using a hardware core that uses the Domino RSL method called secure memory, so that the designer of the cryptographic circuit has DPA tolerance without being aware of the Domino RSL gate.
  • secure memory a hardware core that uses the Domino RSL method
  • a cryptographic circuit layout can be created by designing a block excluding the S-Box portion of the cryptographic circuit, and automatically routing the entire cryptographic circuit by arranging the secure memory core as a hardware macro during automatic placement and routing. . Therefore, it is not necessary to prepare a logic synthesis tool for a domino circuit or a special cell library called a domino RSL gate. Furthermore, it is not necessary to consider the load on the / CLK line required for the Domino RSL gate.
  • the DES encryption circuit requires eight types of S-Boxes. However, it is possible to use the same hardware core for all S-Boxes by simply changing the data in the secure memory. to be born. Even in the new standard AES encryption circuit that replaces the previous generation DES encryption circuit, the non-linear gate is used only in the S-Box section, which corresponds to the S-Box used in AES. If a secure memory (capacity is 2K bits) with a bit input of 8 bits is prepared, this can be handled easily.
  • FIG. 13 is a timing chart showing operation waveforms of the predecoder shown in FIG. 12.
  • FIG. 13 is a timing chart showing operation waveforms of the predecoder shown in FIG. 12.
  • FIG. 16 is a timing chart showing operation waveforms of the word line driver shown in FIG.
  • FIG. 20 is a circuit diagram which shows the conventional sense amplifier circuit.
  • 20 is a timing chart showing the operation and power consumption of the sense amplifier circuit shown in FIG. 19.
  • FIG. 1 is a circuit diagram showing a sense amplifier circuit according to an embodiment of the present invention.
  • FIG. 22 is a timing chart showing the operation and power consumption of the circuit shown in FIG. 21. It is a circuit diagram which shows an example of the Domino RSL gate which can be substituted with FIG.12 (b).
  • FIG. 16 is a circuit diagram showing an example of a Domino RSL gate that can be replaced with FIG. It is a circuit diagram which shows an example of the Domino RSL multiplexer which can be substituted with FIG.21 (b).
  • It is a circuit diagram which shows the conventional pseudorandom number generator. It is a block diagram which shows the PUF circuit using the manufacture variation of a chip
  • FIG. 8 shows a functional block diagram of the tamper resistant memory integrated circuit (secure memory) according to the embodiment of the present invention.
  • the secure memory includes a memory array, a row decoder including an address predecoder and a word line driver, a column decoder, a sense amplifier, and an input / output driver.
  • a clock CLK, address data A, and a control signal / Write are input from the outside, and data is written / read to / from corresponding memory cells in the memory array.
  • This secure memory differs from a normal memory in that a random number R is input from an external random number generator (not shown). Address A is an input, data D is an input / output, and when this secure memory is used as an S-Box of a DES encryption circuit, as shown in FIG. This is a 4-bit output.
  • a static RAM type (a) or a mask ROM type (b) as shown in FIG. 9 is used as a memory cell in the memory array.
  • the static RAM shown in FIG. 9 has a general circuit structure, and reads and writes complementary bit line data by setting the word line to Hi.
  • the ROM data is written by changing the photomask layout at the time of LSI manufacture depending on whether the S-Box table value is 1 or 0.
  • a contact layer or via array is often used.
  • the bit lines do not have a complementary structure, but the mask ROM (b) according to the present invention must take a structure in which two cells are arranged with respect to the complementary bit lines.
  • any memory cell can be used as long as it can read the bit line in a complementary format.
  • a dynamic RAM a ferroelectric memory, a magnetic material, and the like can be used. It may be a memory using When used for an DES S-Box, a 256-bit memory array with 6-bit address and 4-bit output is obtained.
  • 16 word lines W and 16 bit line pairs (BL and / BL) are provided. There is a structure with 32 pairs. Each memory cell is connected to one word line and a pair of bit lines.
  • the row decoder is a circuit that decodes a 4-bit address and selects and drives one of 16 word lines.
  • An address predecoder hereinafter also simply referred to as a predecoder
  • a word line driver And can be broadly classified.
  • the predecoder in the conventional general circuit is a circuit as shown in FIG. 11A, and generates a signal in the pattern shown in the table of FIG. That is, the four states of the address signals A [2] and A [3] are decoded, and only one of the signal lines a [0], a [1], a [2], and a [3] is logically operated. 1 is a combinational logic circuit. Similarly, the signals b [0], b [1], b [2], b [3] are predecoded from the address signals A [4] and A [5].
  • the conventional circuit shown in FIG. 11A uses a NAND gate. Since the NAND gate is a non-linear gate similar to the AND gate of FIG. 1 described in the DPA principle, it can be a target of a DPA attack.
  • the predecoder is realized by using a Domino RSL gate RSL_AND as shown in FIG. FIG. 12B shows a specific circuit of the Domino RSL gate RSL_AND.
  • the Domino RSL gate RSL_AND is an equivalent circuit to the circuit of FIG. 6A, although an inverter for driving the output is added to the circuit shown in FIG. Invx1 and invx8 shown inside the inverter indicate the difference in the size (gate width) of the NMOS and PMOS transistors that make up the inverter. The larger the value following invx, the larger the size and the greater the load capacity can be driven. (Same for circuit diagrams other than FIG. 12).
  • the clock CLK is input to the first input terminal, and the inputs A [2], A [3] or the inversion thereof are input to the second and third input terminals IN1 and IN2.
  • Signal is input.
  • R is displayed at the fourth input terminal, but a random number R or its inverted signal / R is input.
  • output signals a [0] to a [3] and / a [0] to / a [3], which are complementary signals, are generated from the inputs A [2] and A [3].
  • FIG. 12 shows only the circuits related to the inputs A [2] and A [3], but the circuits related to the inputs A [4] and A [5] are similarly configured.
  • Output signals b [0] to b [3] and / b [0] to / b [3] corresponding to the output signals a [0] to a [3] and / a [0] to / a [3] Generated.
  • a conventional word line driver is constituted by a circuit shown in FIG. That is, for the 16 word lines, one signal line is selected from each of the two types of predecode signals a [0] to a [3] and b [0] to b [3]. Is driven using a three-input AND gate wd3 obtained by adding a CLK signal to the signal line. The CLK signal is input in order to control the timing at which the word line is raised.
  • FIG. 12B is a table showing selection of the word line W by the predecode signals a [0] to a [3] and b [0] to b [3]. In (a), a part of the circuit is omitted, and only five of the sixteen three-input AND gates wd3 and five of the sixteen word lines W are shown. Similarly, the table of (b) is also omitted.
  • FIG. 15A the circuit shown in FIG. 15A is used for the word line driver of the present invention.
  • a specific circuit of the Domino RSL gate RSL_WDriv is shown in FIG.
  • the word line driver according to the present invention is configured to include 16 domino RSL gates RSL_WDlive.
  • FIG. 15A only the domino RSL gate RSL_WDdrive for driving the word lines w [0] to w [4] is included. Show. Further, the symbol b shown in the Domino RSL gate RSL_WDdrive in FIG. 15A indicates that an inverted signal is input.
  • FIG. 16 shows operation waveforms of the circuit shown in FIG.
  • w [0] Hi.
  • FIG. 17 is a circuit diagram for confirming the operation of the row decoder including the predecoder and the word line driver.
  • the path from the memory array to the output includes a column decoder and a sense amplifier circuit that reads data from the memory array.
  • the column decoder is a circuit that selects data necessary for output from the data read from the memory array.
  • the address decoder A [0] to A [1] is decoded to obtain the memory array. 4 are selected from the 16 data output from.
  • the column decoder of the present invention is configured in the same manner as the above-described row decoder of the present invention using a Domino RSL gate. That is, the column decoder according to the present invention includes a predecoder (see FIG.
  • the output signal of the column decode line driver (corresponding to OUT2 in FIG. 15B) becomes a column data selection signal, that is, a column decode signal (see FIG. 21 described later).
  • FIG. 19 shows a conventional sense amplifier circuit.
  • the bit line precharge unit is used to set the bit line signal pair (BL and / BL) to the Vdd potential before reading.
  • the same precharge portion also exists in the memory array.
  • the CLK signal becomes Hi
  • the precharge unit is inactivated, and at the same time, the word line (w [0] or w [1]) in the memory array is activated and the bit line signal pair (BL And / BL), data is output (data reading from the memory cell).
  • the potential of the bit line signal pair reaches the cross-coupled sense amplifier unit (cross-coupled sense amplifier unit) via the NMOS transmission gate to which the column decode signal is input, and data is amplified here.
  • FIG. 20 shows operation waveforms (lower stage) and power consumption (upper stage) of a conventional sense amplifier circuit.
  • the sense amplifier circuit of the invention is configured as shown in FIG.
  • the operation from the memory array to the cross-coupled sense amplifier unit is the same as the conventional one, but a Domino RSL multiplexer RSL_MUX is used instead of the RS flip-flop.
  • 0 and 1 described in the Domino RSL multiplexer RSL_MUX shown in FIG. 21A indicate input terminals.
  • Bit lines BL and / BL are connected to input terminals 1 and 0 through inverters, respectively.
  • the inverted signal of BL (the / BL signal, that is, the inverted data of cell data) is used.
  • Logic is propagated to the output buffer and output to DOUT. Note that this circuit is designed completely symmetrically on the BL side and / BL side from the memory array to DOUT.
  • a feature of the present invention is that a memory cell uses cells having complementary input / output lines BL and / BL lines, and row and column decoders use two types of domino RSLs in place of AND gates in the address decoding circuit.
  • FIGS. 12, 15, and 21 are examples of an address predecoder, word line driver, and sense amplifier circuit to which a Domino RSL circuit is applied, and are not limited to these.
  • a circuit having a similar function can be configured by replacing an NMOS transistor and a PMOS transistor with each other.
  • 23 to 25 are circuit diagrams showing examples of domino RSL circuits in which the NMOS transistor and the PMOS transistor are replaced in FIGS. 12B, 15B, and 21B, respectively.
  • FIGS. 23 to 25 are circuits having the same functions as those of the circuits of FIGS. 12B, 15B, and 21B, but having the same functions as those of FIGS. 12B, 15B, and 21B. It can be used in place of each circuit of (b) and FIG. 21 (b).
  • 23 to 25 the reference numerals corresponding to the elements in FIG. 12B, FIG. 15B, and FIG. 21B are denoted by “′”. Yes.
  • circuits other than the memory array and the input / output driver can be implemented other than the Domino RSL as long as the circuit system can uniformize the transition probability of the signal line using random numbers.
  • a scheme is also possible.
  • the random number R may be generated using a known random number generation circuit, but in order to further improve tamper resistance, it is desirable to employ a random number generation circuit described below.
  • the most commonly used random number generating circuit is a linear feedback shift register (LFSR) type pseudo random number generator shown in FIG.
  • LFSR linear feedback shift register
  • This random number generator is composed of 16 shift registers SR and 3 EXOR gates, and the operation thereof is well known, so that the description thereof is omitted.
  • the linear feedback shift register type pseudo-random number generator (16-bit LFSR) shown in FIG. 26 the same data string having 65535 data strings as one cycle is generated. If this data string has the same initial value of 16-bit data, the same random number sequence is generated in all chips. In the unlikely event that a cryptographic circuit with the same design is investigated and the random number generation circuit information of this secure memory is stolen, it is not impossible to correct the power consumption value based on the random number value and perform a DPA attack. .
  • FIG. 27 is called a PUF (Physically Unclonable ⁇ Function) circuit that uses the performance variation of the transistor at the time of chip manufacture.
  • the principle of this circuit is described in Non-Patent Document 5 (Jae W Lee, et. Al. “A Technique to Build a). Secret Key in Integrated Circuits for Identification and Authentication Applications ”, 2004 Symposium on VLSI Circuits, pp.176-179).
  • N-stage selector circuits are cascaded in two columns, and a rising edge signal is propagated using two types of paths according to a challenge (selection signal) given from the outside.
  • the same 1-bit challenge signal is input to two selectors corresponding to the upper and lower sides. Therefore, signals propagated to the end without interruption in the middle take two paths that do not overlap each other.
  • the signals of these two types of paths should be output at the same timing, but an arrival time difference ⁇ t is generated due to manufacturing variations of the transistors constituting each selector.
  • the arrival time difference of the rising edge is detected, and when the upper output signal arrives early ( ⁇ t> 0), data 1 is obtained, and when the lower output signal arrives early ( ⁇ t ⁇ 0). Outputs data 0 as a response.
  • the output of the arbiter circuit changes randomly reflecting manufacturing variations by switching the upper and lower paths by changing the input value of the multiplexer.
  • This arbiter circuit is an important circuit for detecting a minute time difference, but non-patent document 5 does not disclose an internal circuit.
  • This circuit is characterized in that, as an arbiter circuit, the sense amplifier is operated using the rising edge on the side that has arrived first as a trigger signal.
  • As an output (response) of the arbiter circuit either OUT1 or OUT2 in FIG. 28A may be used.
  • the inverter may not be provided. However, since it is desirable that the PMOS gate node for operating the sense amplifier is set to Lo as soon as either IN1 or IN2 becomes Hi, the capacitive load needs to be minimized. Therefore, it is desirable that the external outputs OUT1 and OUT2 are output via an inverter.
  • FIG. 29 shows an example of a circuit that can generate different random numbers for each chip using such a PUF circuit.
  • the PUF circuit circuit of FIG. 27
  • the outputs of the shift registers constituting the 16-bit LFSR pseudo random number generation circuit are connected.
  • the exclusive OR of the response of the PUF circuit obtained as a result and the output of the LFSR pseudo random number generation circuit is calculated, and the result is set as a random number R used in the secure memory. Reflecting the fact that the number of 1 and 0 is almost the same, the output of the LFSR pseudorandom number generator is almost the same as 1 and 0, and the bias of the power consumption is eliminated, and the output of the PUF circuit is the chip. Different for each.
  • the random number generation circuit using the manufacturing variation for each chip according to the present invention, it is possible to invalidate the DPA attack performed by estimating the regular pseudorandom number data.
  • the output of the PUF may be directly used as the random number R.
  • the 1/0 appearance rate of PUF tends to be biased depending on the layout of the arbiter circuit (parasitic capacitance of the node), but in order to design it to be 50%, an additional circuit for tuning is used as shown in FIG. It is possible to cope with this by providing it in the circuit.
  • random number generation circuit described above is not limited to the application to the encryption circuit, but can be used for all applications (such as Monte Carlo simulation) that require irregular random numbers as much as possible in LSI circuit applications.
  • a tamper-resistant memory integrated circuit that is resistant to DPA attacks, in particular, a tamper-resistant memory integrated circuit that can solve the problems of an ASIC design flow using a Domino RSL gate and can easily design an integrated circuit.
  • an encryption circuit using the same as a secure memory for example, an encryption circuit in which an S-Box is mounted on an LSI
  • Tr1 to Tr24, Tr1 ′ to Tr24 ′ Transistors Inv1 to Inv3, Inv1 ′ to Inv3 ′ Inverter BL, / BL Bit line w Word lines OUT1 to OUT3, DOUT Output terminals (output signals)
  • Address data a [0] to a [3], / a [0] to / a [3], b [0] to b [3], / b [0] to / b [3]

Abstract

　ロウデコーダ、コラムデコーダ、及びセンスアンプをドミノＲＳＬ回路によって構成し、メモリセルアレイ内の各メモリセルに対するデータの読み出し又は書き込みが２本の相補ビット線を介して行われる、暗号回路のＳ－Ｂｏｘに使用可能なメモリ集積回路に、アービター回路を用いた乱数発生回路から出力された乱数データを入力することによって、信号線の遷移確率が均一化される回路を構成する。

Description

耐タンパ性メモリ集積回路およびそれを利用した暗号回路
　本発明は、暗号アルゴリズムを実現する半導体デバイスに関し、特に、半導体デバイス内で処理される秘密情報（主として暗号鍵）を、半導体デバイスの消費電力、および消費電力に依存する輻射電磁波などのサイドチャネル情報を用いて、窃取する攻撃に対しての対抗措置を備えた耐タンパ性メモリ集積回路およびそれを利用した暗号回路に関する。
　近年、ＩＣカードのように、ＬＳＩを利用して金銭情報や個人情報を保管するシステムが社会基盤として広く普及しており、このようなセキュリティＬＳＩの信頼性・安全性保証の重要性はきわめて高い。セキュリティＬＳＩにおいては、内部に搭載する暗号回路を用いて機密情報を守秘しており、暗号回路鍵の情報を外部に漏えいさせないことが必須となる。３ＤＥＳ（Triple Data Encryption Standard）やＡＥＳ（Advanced Encryption Standard）といった現代暗号では、入出力となっている平文―暗号文のペアを入手し、最高速のコンピュータを駆使しても、現実的な時間内では暗号鍵を特定できないような暗号アルゴリズムが採用されており、安全性が確認されている。
　これ以外の暗号鍵の窃取方法として、暗号アルゴリズム実行時の半導体デバイスの消費電力、および消費電力に依存する輻射電磁波などのサイドチャネル情報を用いて、暗号鍵を特定する手法が、脅威とされている。このようなサイドチャネル攻撃の中で、差分電力攻撃（ＤＰＡ：Differential Power Analysis）は１９９９年にP. Kocherによって発表された攻撃手法であり、下記非特許文献１（Paul Kocher, Joshua Jaffe, and Benjamin Jun,“Differential Power Analysis”, Advances in Cryptography- Proceedings of CRYPTO’99, Springer-Verlag, August 1999, pp.388-397、）に開示された方法が最も強力な攻撃であるとされている。これは、暗号デバイス動作時の信号値または信号遷移頻度と、消費電力との間には相関関係があることを利用している。このことを、図１の（ａ）に示した２入力ＡＮＤゲートを用いて具体的に説明する。２入力ＡＮＤゲートの入力の遷移は、遷移前をＡ１、Ｂ１、遷移後をＡ２、Ｂ２と書くと、図１の（ｂ）に示すように１６通りの組み合わせが存在する。遷移前のＡ端子の入力（Ａ１）の状態が機密情報（「注目ビット」で示す）であり、Ｂ端子はランダムに遷移すると仮定すると、Ａ１＝０（図１（ｂ）の上側８行を参照）の時の出力遷移確率は２／８＝１／４であるのに対して、Ａ１＝１（図１（ｂ）の下側８行を参照）の時の出力遷移確率は４／８＝１／２である。図１（ｂ）における斜線部分が、出力が遷移する場合を示す。従って遷移前のＡ端子の入力すなわちＡ１のデータと消費電力とには相関がある。暗号デバイスにおいて、機密情報である暗号鍵データはデバイス内部の電気信号として伝搬されることから、暗号デバイス動作時の消費電力を統計処理することで、機密情報である暗号鍵を特定することができる。本例ではＡＮＤゲートの例を示したが、ＯＲゲートでも、ＮＡＮＤ、ＮＯＲゲートでも非線形ゲートの場合には同じＤＰＡ攻撃が可能である。
　このＤＰＡ攻撃に対する対抗措置としては、第１に暗号デバイスの電気信号値と暗号情報に相関を無くす対策、第２に暗号デバイスの信号値に関わらずデバイスが一定の電力を消費するような対策が提案されている。
　前者の対策例としては、下記特許文献１（特開２０００－０６６５８５号公報）に開示されているように、共通鍵ブロック暗号ＤＥＳに対して、そのアルゴリズムで使用されるＳ－Ｂｏｘと呼ばれる置換テーブルの入力値を、乱数パラメータＲによって一定の規則の下に変化させ、変化させた入力に対して、正規アルゴリズムと同じ出力演算結果を得るために規則ごとに異なったＳ－Ｂｏｘ置換テーブルを用いて演算を行う方法が提案されている。乱数Ｒに依存して異なったＳ－Ｂｏｘ演算が行われるため、同一の入力値、同一の暗号鍵に対しても異なった消費電力となるので、暗号鍵と消費電力との相関関係が得られなくなる。この他に、下記特許文献２（特表２００２－５１９７２２号公報）に開示された方法も類似の対抗措置であり、乱数パラメータＲを利用して、演算前に通常のＳ－Ｂｏｘ置換テーブルと異なるテーブルを用意して処理を行う点は共通である。これらの暗号演算処理はＣＰＵ（Central Processing Unit）とＣＰＵから参照できるメモリとから構成されたハードウエアを用いてソフトウエアで処理することが一般的であり、後述のハードウエアを用いた手法と比較して暗号処理演算時間が長く、処理速度が遅くなるという欠点がある。
　後者の対策例としては、下記特許文献３（国際特許出願公開ＷＯ２００６－００６１９９号パンフレット）に開示されている手法がある。特許文献３中の図１２、１３のＤＥＳ暗号用Ｓ－Ｂｏｘの構成例で示されるように、共通鍵暗号に用いられるＳ－Ｂｏｘテーブルは、ＡＮＤゲートやＯＲゲートなどの非線形ゲートと否定論理を用いた組み合わせ論理回路を用いて実現することが可能である。
　このうち、非線形ゲートは、上記したように入力データ値に依存して出力の遷移確率が異なるため、出力の遷移確率に比例する消費電力も入力データ値に依存するという特徴を持つ。図１に示した２入力ＡＮＤゲートの例では、入力Ａが０の時の出力遷移確率は１／４であり、入力Ａが１の時の出力遷移確率は１／２となる。このため入力Ａが固定され、入力Ｂがランダムに変化しているときのデバイスの消費電力を計測すれば入力Ａが１か０かを推定することが可能となる。したがってＡに機密情報に関連したビット情報が入力されている場合には、消費電力を用いてこれを推定することが可能となる。
　このような、非線形ゲートに内在する消費電力の均一化対策としては、下記非特許文献２（K.Tiri and Ingrid Verbauwhede,“A Logic Level Design Methodology for a Secure DPA Resistant ASIC or FPGA Implementation”, Design Automation and Test in Europe Conference, pp.246-251 (2004)）に開示されている、図２の（ａ）に示すような相補的な動作を行うゲートを使用したプリチャージ付き２線相補ロジックがある。論理ゲート間の信号伝搬は２線の相補信号を用い、出力ノードを論理演算開始前に必ず初期化（論理０とする）ことにより、演算時は相補信号のどちらかが必ず遷移することとなり、どのような演算を行ったとしても信号線の遷移確率は一定となる。図２の（ｂ）に示す遷移テーブルでは、最下行が初期化（／ｐｒｃｈ＝０即ちｐｒｃｈ＝１）を表しており、このとき出力Ｚ、／Ｚは共に０である。その後、どのような入力パターンであっても、出力Ｚ、／Ｚのどちらかが必ず遷移することが分かる。
　しかしながら、一定の消費電力を保証するためには、Ａと／Ａ、Ｚと／Ｚといった相補信号を伝搬する信号線の寄生容量を完全に同一にする必要があり、ＬＳＩレイアウト設計上の観点からは極めて難しく、またゲートおよび配線が増加するため実装面積が３倍以上になる点が実用上の問題点となっている。
　これに対して、特許文献３に示されている「ＲＳＬ（Random Switching Logic)ゲート」は、乱数を用いてゲートの遷移確率を均一化する手法を採用することにより１線式で消費電力の均一化を達成している。図３の（ａ）は特許文献３に示されているＲＳＬ方式を用いたＮＡＮＤゲートである。（ａ）の回路は、（ｂ）に示すように、乱数ｒが０の場合はＮＡＮＤゲートとして、乱数ｒが１の場合はＮＯＲゲートとして機能する。演算前には／ｅｎ信号は１とされ、出力ｚ＝０となり、前述の２線相補ロジックと同様のプリチャージが行われる。プリチャージ状態からのＮＡＮＤゲートの出力遷移確率は２５％、ＮＯＲゲートの出力遷移確率は７５％なので、乱数ｒが確率５０％で１と０の間を遷移すれば、出力ノードは確率５０％で遷移する。したがって、暗号デバイスの信号値に関わらずデバイスが一定の電力を消費することとなり、ＤＰＡ対策となる。また、この状態では所望の演算結果が得られないという問題があるが、図４に示すように目的とする組合せ論理回路の前段および後段において、ＲＳＬ方式で使用するのと同じ乱数ｒを用いてＥＸＯＲ演算を行うと、組合せ論理回路内で正論理と負論理を切り替えることとなり、所望の演算を実行することができる。ＥＸＯＲ演算部は遷移確率５０％の線形回路であるため、ＤＰＡ攻撃の対象とはならない。
　ＤＰＡ攻撃に対する完全な耐性を得るためには、論理回路においてハザード（配線遅延や素子遅延のために瞬間的に生じる信号値の変化）が発生しないことを保証しなければならない。このため／ｅｎ端子は入力信号ｘ、ｙの値の入力決定後に１から０に遷移しなければならない（図５の（ａ）参照。図５の（ａ）は図３の（ａ）と同じ回路である）。また、／ｅｎ端子は０から１に遷移する際には、前段から０にリセットされたデータが到達する前に実行しなければならない。このために図５の（ｂ）に示すような非同期信号回路（破線領域）の実装と制御が必要とされている。なお、図５（ｂ）において、ＴＧはタイミングジェネレータ、ＴＣはタイミングコントローラである。ＬＳＩにおいては、トランジスタは電源電圧や環境温度によって駆動能力が大きく変化するため、正確に時間を制御しなければならない非同期信号回路の実装は困難である。
　上記の問題点を解決したものが、下記非特許文献３（豊田善靖、木戸健太、下林義明、藤野毅、「暗号回路の電力差分解析攻撃に対して耐性があるドミノ型ＲＳＬ回路の提案」、電子情報通信学会技術報告VLD2007-77）で提案されたドミノＲＳＬ方式である。図６の（ａ）にドミノ型ＲＳＬ方式ＡＮＤ／ＯＲゲートを示す。本方式は、ＲＳＬ方式と同様に乱数ｒを用いてＡＮＤゲートとＯＲゲートが切り替わる（図６の（ｂ）参照）ことからＤＰＡ耐性が保証される。かつ、入力Ｘ、Ｙが０であるとき出力Ｚが０になる論理を使用するドミノ方式を使用しているために、出力は１回しか変化することなく本質的にハザードが発生しない。このため、ＲＳＬ方式で実装が困難であった／ｅｎ信号の非同期タイミング制御が不要となる特長がある。また、ＲＳＬ回路と比較するとトランジスタ数が少なく１ゲートあたりの面積が小さいという特長もある。本ドミノＲＳＬ回路を用いたＤＥＳ暗号回路がＤＰＡ耐性を持つことは、下記非特許文献４（奥山一樹、小島憲司、岩井克彦、藤野毅、「Domino-RSL方式を用いてFPGA実装された暗号回路に対するDPA耐性検証」、暗号と情報セキュリティーシンポジウム(SCIS2010)、2010年1月）にて報告されている。
　図７にドミノＲＳＬ方式を用いて設計したＤＥＳ暗号回路の回路ブロック図を示す。ドミノＲＳＬ方式を適用しなければならないのは、非線形ゲートが必要なＳ－Ｂｏｘ回路だけである。ＤＥＳ暗号回路におけるＳ－Ｂｏｘ回路は６入力４出力のテーブルであり、８種類のテーブルが使われるため、８種類のＳ－Ｂｏｘ（Ｓ－Ｂｏｘ１～Ｓ－Ｂｏｘ８）を示している。Ｓ－Ｂｏｘは６入力４出力のテーブルをハードウエア記述言語で記載し、否定論理を含まない論理合成が可能なツール（カリフォルニア大学バークレー校：UC Berkleyが配布しているＳＩＳ論理合成ツール）を用いてドミノＲＳＬゲートを含むネットリストに変換できる。なお、回路中にＲＴと記載されたＥＸＯＲゲートは、ＤＦＦの遷移を利用したハミングディスタンス型のＤＰＡ攻撃に対するランダムマスク対策として導入されている。
特開２０００－０６６５８５号公報 特表２００２－５１９７２２号公報 国際特許出願公開ＷＯ２００６－００６１９９号パンフレット
Paul Kocher, Joshua Jaffe, and Benjamin Jun,"Differential Power Analysis", Advances in Cryptography- Proceedings of CRYPTO’99, Springer-Verlag, August 1999, pp.388-397 K.Tiri and Ingrid Verbauwhede,"A Logic Level Design Methodology for a Secure DPA Resistant ASIC or FPGA Implementation", Design Automation and Test in Europe Conference, pp.246-251 (2004) 豊田善靖、木戸健太、下林義明、藤野毅、「暗号回路の電力差分解析攻撃に対して耐性があるドミノ型RSL回路の提案」、電子情報通信学会技術報告VLD2007-77 奥山一樹、小島憲司、岩井克彦、藤野毅、「Domino-RSL方式を用いてFPGA実装された暗号回路に対するDPA耐性検証」、暗号と情報セキュリティーシンポジウム(SCIS2010)、2010年1月 Jae W Lee, et. al. "A Technique to Build a Secret Key in Integrated Circuits for Identification and Authentication Applications", 2004 Symposium on VLSI Circuits, pp.176-179
　ドミノＲＳＬ回路を用いたＳ－ＢｏｘのＬＳＩ実装における現実的な問題点は、以下の３点である。
（１）ドミノ方式に対応するためには入力初段以外では否定論理を使用しないようにする論理合成ツールを使用しなければならないが、実用ＬＳＩ設計において一般的に普及している論理合成ツールであるシノプシス社のデザインコンパイラでは、そのような論理合成をすることができない。
（２）ドミノＲＳＬゲートという一般的なＬＳＩ設計ライブラリに含まれないセルを用意して自動配置配線を行わなければならず、本セル用のツールライブラリを作成しなければならない。
（３）ドミノＲＳＬゲートごとに／ＣＬＫ信号を配線しなければならないため、／ＣＬＫ信号線負荷が大きくクロック設計が困難である。
　本発明は、ＤＰＡ攻撃に強い耐タンパ性メモリ集積回路、特に、上記のようなドミノＲＳＬゲートを用いたＡＳＩＣ設計フローの問題点を解決でき、容易に集積回路設計を可能にできる耐タンパ性メモリ集積回路、及び、それをハードウエアコア（以降「セキュアメモリ」と呼ぶ）として用いた暗号回路（例えばＳ－ＢｏｘをＬＳＩ実装した暗号回路）を提供することを目的とする。
　例えば、ＤＥＳ暗号回路のＳ－ＢＯＸ１個を実装するのに必要な６入力４出力のテーブルは６ビットのアドレス線と４ビットのデータ線を持つ２６×４＝２５６ビットのセキュアメモリとして実現できる。本発明のセキュアメモリでは、ＤＰＡ耐性を持たせるために、メモリの周辺回路部は、例えばドミノＲＳＬ方式を用いて設計を行う。このため、通常のメモリとしての６本のアドレス線およびデータ線およびクロック（ＣＬＫ）以外に、ドミノＲＳＬ回路に対応した乱数Ｒを入力制御線として備える点が大きく異なる特徴点である。
　以下において、括弧を付して符号を記載するが、これは、発明の理解を容易にするためであり、発明を限定することを意図していない。
　上記した課題を解決するために、本発明に係る第１のメモリ集積回路は、メモリセルアレイ、ロウデコーダ、コラムデコーダ、センスアンプ、及び入出力ドライバを備えたメモリ集積回路であって、
　前記メモリセルアレイ内の各メモリセルに対するデータの読み出し又は書き込みが２本の相補ビット線を介して行われ、
　前記ロウデコーダ、前記コラムデコーダ、及び前記センスアンプが、外部から入力される乱数データによって信号線の遷移確率が均一化される回路で構成されている。
　本発明に係る第２のメモリ集積回路は、上記の第１のメモリ集積回路において、前記ロウデコーダ、前記コラムデコーダ、及び前記センスアンプが、ドミノＲＳＬ回路を備えて構成されている。
　本発明に係る第３のメモリ集積回路は、上記の第２のメモリ集積回路において、
　前記ロウデコーダが、第１プリデコーダと、メモリセルのワード線をドライブするワード線ドライバとを備えて構成され、
　前記第１プリデコーダが、前記アドレスデータを構成する複数のビットデータの一部を反転させる複数の第１インバータ（図12(a)のインバータ）と、複数の第１ドミノＲＳＬゲート（RSL_AND）とを備え、
　前記第１ドミノＲＳＬゲート（RSL_AND）が、第１～第８トランジスタ（Tr1～Tr8）及び第２インバータ（Inv1）を備え、
　第１及び第５トランジスタがＰＭＯＳトランジスタであり、
　第２～第４及び第６～第８トランジスタがＮＭＯＳトランジスタであり、
　前記第１～第４トランジスタ（Tr1～Tr4）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第１～第４トランジスタ（Tr1～Tr4）の一方の端部に位置する前記第１トランジスタ（Tr1）のソースに電源電圧（Vdd）が印加され、
　直列に接続された前記第１～第４トランジスタ（Tr1～Tr4）の他方の端部に位置する前記第４トランジスタ（Tr4）のソースに接地電圧（Gnd）が印加され、
　前記第１トランジスタ（Tr1）及び前記第４トランジスタ（Tr4）のゲートにクロック（CLK）が入力され、
　前記第５トランジスタ（Tr5）のソースに電源電圧が印加され、
　前記第６及び第７トランジスタ（Tr6、Tr7）が並列に接続され、
　前記第６及び第７トランジスタ（Tr6、Tr7）の接続ノードの一方に、前記第５トランジスタ（Tr5）のドレインが接続され、
　前記第６及び第７トランジスタ（Tr6、Tr7）の接続ノードの他方に、前記第８トランジスタ（Tr8）のドレインが接続され、
　前記第８トランジスタ（Tr8）のソースが、前記第３及び第４トランジスタ（Tr3、Tr4）の接続ノードに接続され、
　前記第１及び第２トランジスタ（Tr1、Tr2）の接続ノードと前記第５～第７トランジスタ（Tr5～Tr7）の接続ノードとが接続されて、第１出力ノードを形成し、
　前記第１出力ノードが、前記第２インバータ（Inv1）を介して前記第５トランジスタ（Tr5）のゲートに接続され、
　前記第２トランジスタ（Tr2）及び前記第６トランジスタ（Tr6）のゲートに、前記アドレスデータを構成する１ビットデータ（A[2]～A[3]）又は前記第１インバータの出力データが入力され、
　前記第３トランジスタ（Tr3）及び前記第７トランジスタ（Tr7）のゲートに、前記第２トランジスタ（Tr2）及び前記第６トランジスタ（Tr6）のゲートに入力されるデータとは異なる、前記アドレスデータを構成する１ビットデータ（A[2]～A[3]）又は前記第１インバータの出力データが入力され、
　前記第８トランジスタ（Tr8）のゲートに、前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第４のメモリ集積回路は、上記の第２のメモリ集積回路において、
　前記ロウデコーダが、第１プリデコーダと、メモリセルのワード線をドライブするワード線ドライバとを備えて構成され、
　前記第１プリデコーダが、前記アドレスデータを構成する複数のビットデータの一部を反転させる複数の第１インバータ（図12(a)のインバータ）と、複数の第１ドミノＲＳＬゲート（RSL_AND）とを備え、
　前記第１ドミノＲＳＬゲート（RSL_AND）が、第１～第８トランジスタ（Tr1’～Tr8’）及び第２インバータ（Inv1’）を備え、
　第１及び第５トランジスタがＮＭＯＳトランジスタであり、
　第２～第４及び第６～第８トランジスタがＰＭＯＳトランジスタであり、
　前記第１～第４トランジスタ（Tr1’～Tr4’）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第１～第４トランジスタ（Tr1’～Tr4’）の一方の端部に位置する前記第１トランジスタ（Tr1’）のソースに接地電圧（Gnd）が印加され、
　直列に接続された前記第１～第４トランジスタ（Tr1’～Tr4’）の他方の端部に位置する前記第４トランジスタ（Tr4’）のソースに電源電圧（Vdd）が印加され、
　前記第１トランジスタ（Tr1’）及び前記第４トランジスタ（Tr4’）のゲートにクロック（CLK）が入力され、
　前記第５トランジスタ（Tr5’）のソースに接地電圧が印加され、
　前記第６及び第７トランジスタ（Tr6’、Tr7’）が並列に接続され、
　前記第６及び第７トランジスタ（Tr6’、Tr7’）の接続ノードの一方に、前記第５トランジスタ（Tr5’）のドレインが接続され、
　前記第６及び第７トランジスタ（Tr6’、Tr7’）の接続ノードの他方に、前記第８トランジスタ（Tr8’）のドレインが接続され、
　前記第８トランジスタ（Tr8’）のソースが、前記第３及び第４トランジスタ（Tr3’、Tr4’）の接続ノードに接続され、
　前記第１及び第２トランジスタ（Tr1’、Tr2’）の接続ノードと前記第５～第７トランジスタ（Tr5’～Tr7’）の接続ノードとが接続されて、第１出力ノードを形成し、
　前記第１出力ノードが、前記第２インバータ（Inv1’）を介して前記第５トランジスタ（Tr5’）のゲートに接続され、
　前記第２トランジスタ（Tr2’）及び前記第６トランジスタ（Tr6’）のゲートに、前記アドレスデータを構成する１ビットデータ（A[2]～A[3]）又は前記第１インバータの出力データが入力され、
　前記第３トランジスタ（Tr3’）及び前記第７トランジスタ（Tr7’）のゲートに、前記第２トランジスタ（Tr2’）及び前記第６トランジスタ（Tr6’）のゲートに入力されるデータとは異なる、前記アドレスデータを構成する１ビットデータ（A[2]～A[3]）又は前記第１インバータの出力データが入力され、
　前記第８トランジスタ（Tr8’）のゲートに、前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第５のメモリ集積回路は、上記の第３又は第４のメモリ集積回路において、
　前記ワード線ドライバが複数の第２ドミノＲＳＬゲート（RSL_WDrive）を備え、
　前記第２ドミノＲＳＬゲート（RSL_WDrive）が、第９～第１７トランジスタ（Tr9～Tr17）及び第３インバータ（Inv2）を備え、
　第９及び第１４トランジスタがＰＭＯＳトランジスタであり、
　第１０～第１３及び第１５～第１７トランジスタがＮＭＯＳトランジスタであり、
　前記第９～第１３トランジスタ（Tr9～Tr13）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第９～第１３トランジスタ（Tr9～Tr13）の一方の端部に位置する前記第９トランジスタ（Tr9）のソースに電源電圧が印加され、
　直列に接続された前記第９～第１３トランジスタ（Tr9～Tr13）の他方の端部に位置する前記第１３トランジスタ（Tr13）のソースに接地電圧が印加され、
　前記第９トランジスタ（Tr9）及び前記第１３トランジスタ（Tr13）のゲートにクロック（CLK）が入力され、
　前記第１４～第１７トランジスタ（Tr14～Tr17）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第１４～第１７トランジスタ（Tr14～Tr17）の一方の端部に位置する前記第１４トランジスタ（Tr14）のソースに電源電圧が印加され、
　直列に接続された前記第１４～第１７トランジスタ（Tr14～Tr17）の他方の端部に位置する前記第１７トランジスタ（Tr17）のソースが、前記第１３トランジスタ（Tr13）のドレインに接続され、
　前記第９及び第１０トランジスタ（Tr9、Tr10）の接続ノードと前記第１４及び第１５トランジスタ（Tr14、Tr15）の接続ノードとが接続されて第２出力ノードを形成し、
　前記第２出力ノードが、前記第３インバータ（Inv2）を介して前記第１４トランジスタ（Tr14）のゲートに接続され、
　前記第１０及び第１１トランジスタ（Tr10、Tr11）の各々のゲート（IN3、IN4）に、重複すること無く前記第１ドミノＲＳＬゲートの出力信号（a[0]～a[3]、b[0]～b[3]）が入力され、
　前記第１５トランジスタ（Tr15）のゲートに、前記第１０トランジスタ（Tr10）のゲートに入力される信号（IN3）の反転信号（/IN3）が入力され、
　前記第１６トランジスタ（Tr16）のゲートに、前記第１１トランジスタ（Tr11）のゲートに入力される信号（IN4）の反転信号（/IN4）が入力され、
　前記第１２及び第１７トランジスタ（Tr12、Tr17）の各々に、重複すること無く前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第６のメモリ集積回路は、上記の第３又は第４のメモリ集積回路において、
　前記ワード線ドライバが複数の第２ドミノＲＳＬゲート（RSL_WDrive）を備え、
　前記第２ドミノＲＳＬゲート（RSL_WDrive）が、第９～第１７トランジスタ（Tr9’～Tr17’）及び第３インバータ（Inv2’）を備え、
　第９及び第１４トランジスタがＮＭＯＳトランジスタであり、
　第１０～第１３及び第１５～第１７トランジスタがＰＭＯＳトランジスタであり、
　前記第９～第１３トランジスタ（Tr9’～Tr13’）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第９～第１３トランジスタ（Tr9’～Tr13’）の一方の端部に位置する前記第９トランジスタ（Tr9’）のソースに接地電圧が印加され、
　直列に接続された前記第９～第１３トランジスタ（Tr9’～Tr13’）の他方の端部に位置する前記第１３トランジスタ（Tr13’）のソースに電源電圧が印加され、
　前記第９トランジスタ（Tr9’）及び前記第１３トランジスタ（Tr13’）のゲートにクロック（CLK）が入力され、
　前記第１４～第１７トランジスタ（Tr14’～Tr17’）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第１４～第１７トランジスタ（Tr14’～Tr17’）の一方の端部に位置する前記第１４トランジスタ（Tr14’）のソースに接地電圧が印加され、
　直列に接続された前記第１４～第１７トランジスタ（Tr14’～Tr17’）の他方の端部に位置する前記第１７トランジスタ（Tr17’）のソースが、前記第１３トランジスタ（Tr13’）のドレインに接続され、
　前記第９及び第１０トランジスタ（Tr9’、Tr10’）の接続ノードと前記第１４及び第１５トランジスタ（Tr14’、Tr15’）の接続ノードとが接続されて第２出力ノードを形成し、
　前記第２出力ノードが、前記第３インバータ（Inv2’）を介して前記第１４トランジスタ（Tr14’）のゲートに接続され、
　前記第１０及び第１１トランジスタ（Tr10’、Tr11’）の各々のゲート（IN3、IN4）に、重複すること無く前記第１ドミノＲＳＬゲートの出力信号（a[0]～a[3]、b[0]～b[3]）が入力され、
　前記第１５トランジスタ（Tr15’）のゲートに、前記第１０トランジスタ（Tr10’）のゲートに入力される信号（IN3）の反転信号（/IN3）が入力され、
　前記第１６トランジスタ（Tr16’）のゲートに、前記第１１トランジスタ（Tr11’）のゲートに入力される信号（IN4）の反転信号（/IN4）が入力され、
　前記第１２及び第１７トランジスタ（Tr12’、Tr17’）の各々に、重複すること無く前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第７のメモリ集積回路は、上記の第３～第６のメモリ集積回路の何れかにおいて、
　前記センスアンプが、前記相補ビット線（BL、/BL）に接続されたビット線プリチャージユニット及びクロスカップルセンスアンプユニットと、ドミノＲＳＬマルチプレクサ（RSL_MUX）とを備え、
　前記ドミノＲＳＬマルチプレクサが、第１８～第２４トランジスタ（Tr18～Tr24）及び第４インバータ（Inv3’）を備え、
　第１８及び第２２トランジスタがＰＭＯＳトランジスタであり、
　第１９～第２１、第２３、及び第２４トランジスタがＮＭＯＳトランジスタであり、
　前記第１８～第２１トランジスタ（Tr18～Tr21）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第１８～第２１トランジスタ（Tr18～Tr21）の一方の端部に位置する前記第１８トランジスタ（Tr18）のソースに電源電圧が印加され、
　直列に接続された前記第１８～第２１トランジスタ（Tr18～Tr21）の他方の端部に位置する前記第２１トランジスタ（Tr21）のソースに接地電圧が印加され、
　前記第１８トランジスタ（Tr18）及び前記第２１トランジスタ（Tr21）のゲートにクロック（CLK）が入力され、
　前記第２２～第２４トランジスタ（Tr22～Tr24）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第２２～第２４トランジスタ（Tr22～Tr24）の一方の端部に位置する前記第２２トランジスタ（Tr22）のソースに電源電圧が印加され、
　直列に接続された前記第２２～第２４トランジスタ（Tr22～Tr24）の他方の端部に位置する前記第２４トランジスタ（Tr24）のソースが、前記第２１トランジスタ（Tr21）のドレインに接続され、
　前記第１８及び第１９トランジスタ（Tr18、Tr19）の接続ノードと前記第２２及び第２３トランジスタ（Tr22、Tr23）の接続ノードとが接続されて第３出力ノードを形成し、
　前記第３出力ノードが、前記第４インバータ（Inv3）を介して前記第２２トランジスタ（Tr22）のゲートに接続され、
　前記第１９及び第２３トランジスタ（Tr19、Tr23）の各々のゲートに、重複すること無く前記相補ビット線（BL、/BL）からの信号が入力され、
　前記第２０及び第２４トランジスタ（Tr20、Tr24）の各々のゲートに、前記乱数データ（R）又は前記乱数データの反転データが入力される。
　本発明に係る第８のメモリ集積回路は、上記の第３～第６のメモリ集積回路の何れかにおいて、
　前記センスアンプが、前記相補ビット線（BL、/BL）に接続されたビット線プリチャージユニット及びクロスカップルセンスアンプユニットと、ドミノＲＳＬマルチプレクサ（RSL_MUX）とを備え、
　前記ドミノＲＳＬマルチプレクサが、第１８～第２４トランジスタ（Tr18’～Tr24’）及び第４インバータ（Inv3’）を備え、
　第１８及び第２２トランジスタがＮＭＯＳトランジスタであり、
　第１９～第２１、第２３、及び第２４トランジスタがＰＭＯＳトランジスタであり、
　前記第１８～第２１トランジスタ（Tr18’～Tr21’）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第１８～第２１トランジスタ（Tr18’～Tr21’）の一方の端部に位置する前記第１８トランジスタ（Tr18’）のソースに接地電圧が印加され、
　直列に接続された前記第１８～第２１トランジスタ（Tr18’～Tr21’）の他方の端部に位置する前記第２１トランジスタ（Tr21’）のソースに電源電圧が印加され、
　前記第１８トランジスタ（Tr18’）及び前記第２１トランジスタ（Tr21’）のゲートにクロック（CLK）が入力され、
　前記第２２～第２４トランジスタ（Tr22’～Tr24’）が、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第２２～第２４トランジスタ（Tr22’～Tr24’）の一方の端部に位置する前記第２２トランジスタ（Tr22’）のソースに接地電圧が印加され、
　直列に接続された前記第２２～第２４トランジスタ（Tr22’～Tr24’）の他方の端部に位置する前記第２４トランジスタ（Tr24’）のソースが、前記第２１トランジスタ（Tr21’）のドレインに接続され、
　前記第１８及び第１９トランジスタ（Tr18’、Tr19’）の接続ノードと前記第２２及び第２３トランジスタ（Tr22’、Tr23’）の接続ノードとが接続されて第３出力ノードを形成し、
　前記第３出力ノードが、前記第４インバータ（Inv3’）を介して前記第２２トランジスタ（Tr22’）のゲートに接続され、
　前記第１９及び第２３トランジスタ（Tr19’、Tr23’）の各々のゲートに、重複すること無く前記相補ビット線（BL、/BL）からの信号が入力され、
　前記第２０及び第２４トランジスタ（Tr20’、Tr24’）の各々のゲートに、前記乱数データ（R）又は前記乱数データの反転データが入力される。
　本発明に係る第９のメモリ集積回路は、上記の第３～第８のメモリ集積回路の何れかにおいて、
　前記コラムデコーダが、第２プリデコーダと、メモリセルのコラムデコード線をドライブするコラムデコード線ドライバとを備えて構成され、
　前記第２プリデコーダが、前記アドレスデータを構成する複数の前記ビットデータのうち前記第１プリデコーダに入力されないビットデータを反転させる第５インバータと、第３ドミノＲＳＬゲート（RSL_AND）とを備え、
　前記第３ドミノＲＳＬゲートが、第２５～第３２トランジスタ及び第６インバータを備え、
　第２５及び第２９トランジスタがＰＭＯＳトランジスタであり、
　第２６～第２８及び第３０～第３２トランジスタがＮＭＯＳトランジスタであり、
　前記第２５～第３２トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第２５～第２８トランジスタの一方の端部に位置する前記第２５トランジスタのソースに電源電圧が印加され、
　直列に接続された前記第２５～第２８トランジスタの他方の端部に位置する前記第２８トランジスタのソースに接地電圧が印加され、
　前記第２５トランジスタ及び前記第２８トランジスタのゲートにクロックが入力され、
　前記第２９トランジスタのソースに電源電圧が印加され、
　前記第３０及び第３１トランジスタが並列に接続され、
　前記第３０及び第３１トランジスタの接続ノードの一方に、前記第２９トランジスタのドレインが接続され、
　前記第３０及び第３１トランジスタの接続ノードの他方に、前記第３２トランジスタのドレインが接続され、
　前記第３２トランジスタのソースが、前記第２７及び第２８トランジスタの接続ノードに接続され、
　前記第２５及び第２６トランジスタの接続ノードと前記第２９～第３１トランジスタの接続ノードとが接続されて、第４出力ノードを形成し、
　前記第４出力ノードが、前記第６インバータを介して前記第２９トランジスタのゲートに接続され、
　前記第２６トランジスタ及び第３０トランジスタのゲートに、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
　前記第２７トランジスタ及び前記第３１トランジスタのゲートに、前記第２６トランジスタ及び前記第３０トランジスタのゲートに入力されるデータとは異なる、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
　前記第３２トランジスタのゲートに、前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第１０のメモリ集積回路は、上記の第３～第８のメモリ集積回路の何れかにおいて、
　前記コラムデコーダが、第２プリデコーダと、メモリセルのコラムデコード線をドライブするコラムデコード線ドライバとを備えて構成され、
　前記第２プリデコーダが、前記アドレスデータを構成する複数の前記ビットデータのうち前記第１プリデコーダに入力されないビットデータを反転させる第５インバータと、第３ドミノＲＳＬゲート（RSL_AND）とを備え、
　前記第３ドミノＲＳＬゲートが、第２５～第３２トランジスタ及び第６インバータを備え、
　第２５及び第２９トランジスタがＮＭＯＳトランジスタであり、
　第２６～第２８及び第３０～第３２トランジスタがＰＭＯＳトランジスタであり、
　前記第２５～第３２トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第２５～第２８トランジスタの一方の端部に位置する前記第２５トランジスタのソースに接地電圧が印加され、
　直列に接続された前記第２５～第２８トランジスタの他方の端部に位置する前記第２８トランジスタのソースに電源電圧が印加され、
　前記第２５トランジスタ及び前記第２８トランジスタのゲートにクロックが入力され、
　前記第２９トランジスタのソースに接地電圧が印加され、
　前記第３０及び第３１トランジスタが並列に接続され、
　前記第３０及び第３１トランジスタの接続ノードの一方に、前記第２９トランジスタのドレインが接続され、
　前記第３０及び第３１トランジスタの接続ノードの他方に、前記第３２トランジスタのドレインが接続され、
　前記第３２トランジスタのソースが、前記第２７及び第２８トランジスタの接続ノードに接続され、
　前記第２５及び第２６トランジスタの接続ノードと前記第２９～第３１トランジスタの接続ノードとが接続されて、第４出力ノードを形成し、
　前記第４出力ノードが、前記第６インバータを介して前記第２９トランジスタのゲートに接続され、
　前記第２６トランジスタ及び第３０トランジスタのゲートに、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
　前記第２７トランジスタ及び前記第３１トランジスタのゲートに、前記第２６トランジスタ及び前記第３０トランジスタのゲートに入力されるデータとは異なる、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
　前記第３２トランジスタのゲートに、前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第１１のメモリ集積回路は、上記の第９又は第１０のメモリ集積回路において、
　前記コラムデコード線ドライバが第４ドミノＲＳＬゲート（RSL_WDrive）を備え、
　前記第４ドミノＲＳＬゲート（RSL_WDrive）が、第３３～第４１トランジスタ及び第７インバータを備え、
　第３３及び第３８トランジスタがＰＭＯＳトランジスタであり、
　第３４～第３７及び第３９～第４１トランジスタがＮＭＯＳトランジスタであり、
　前記第３３～第３７トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第３３～第３７トランジスタの一方の端部に位置する前記第３３トランジスタのソースに電源電圧が印加され、
　直列に接続された前記第３３～第３７トランジスタの他方の端部に位置する前記第３７トランジスタのソースに接地電圧が印加され、
　前記第３３トランジスタ及び前記第３７トランジスタのゲートにクロック（CLK）が入力され、
　前記第３８～第４１トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第３８～第４１トランジスタの一方の端部に位置する前記第３８トランジスタのソースに電源電圧が印加され、
　直列に接続された前記第３８～第４１トランジスタの他方の端部に位置する前記第４１トランジスタのソースが、前記第３７トランジスタのドレインに接続され、
　前記第３３及び第３４トランジスタの接続ノードと前記第３８及び第３９トランジスタの接続ノードとが接続されて、前記第５出力ノードを形成し、
　前記第５出力ノードが、前記第７インバータを介して前記第３８トランジスタのゲートに接続され、
　前記第３４及び第３５トランジスタの各々のゲート（IN3、IN4）に、重複すること無く前記第３ドミノＲＳＬゲートの出力信号が入力され、
　前記第３９トランジスタのゲートに、前記第３４トランジスタのゲートに入力される信号（IN3）の反転信号（/IN3）が入力され、
　前記第４０トランジスタのゲートに、前記第３５トランジスタのゲートに入力される信号（IN4）の反転信号（/IN4）が入力され、
　前記第３６及び第４１トランジスタの各々に、重複すること無く前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第１２のメモリ集積回路は、上記の第９又は第１０のメモリ集積回路において、
　前記コラムデコード線ドライバが第４ドミノＲＳＬゲート（RSL_WDrive）を備え、
　前記第４ドミノＲＳＬゲート（RSL_WDrive）が、第３３～第４１トランジスタ及び第７インバータを備え、
　第３３及び第３８トランジスタがＮＭＯＳトランジスタであり、
　第３４～第３７及び第３９～第４１トランジスタがＰＭＯＳトランジスタであり、
　前記第３３～第３７トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第３３～第３７トランジスタの一方の端部に位置する前記第３３トランジスタのソースに接地電圧が印加され、
　直列に接続された前記第３３～第３７トランジスタの他方の端部に位置する前記第３７トランジスタのソースに電源電圧が印加され、
　前記第３３トランジスタ及び前記第３７トランジスタのゲートにクロック（CLK）が入力され、
　前記第３８～第４１トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
　直列に接続された前記第３８～第４１トランジスタの一方の端部に位置する前記第３８トランジスタのソースに接地電圧が印加され、
　直列に接続された前記第３８～第４１トランジスタの他方の端部に位置する前記第４１トランジスタのソースが、前記第３７トランジスタのドレインに接続され、
　前記第３３及び第３４トランジスタの接続ノードと前記第３８及び第３９トランジスタの接続ノードとが接続されて、前記第５出力ノードを形成し、
　前記第５出力ノードが、前記第７インバータを介して前記第３８トランジスタのゲートに接続され、
　前記第３４及び第３５トランジスタの各々のゲート（IN3、IN4）に、重複すること無く前記第３ドミノＲＳＬゲートの出力信号が入力され、
　前記第３９トランジスタのゲートに、前記第３４トランジスタのゲートに入力される信号（IN3）の反転信号（/IN3）が入力され、
　前記第４０トランジスタのゲートに、前記第３５トランジスタのゲートに入力される信号（IN4）の反転信号（/IN4）が入力され、
　前記第３６及び第４１トランジスタの各々に、重複すること無く前記乱数データ（R）又は前記乱数データの反転データ（/R）が入力される。
　本発明に係る第１の暗号回路は、上記の第１～第１２のメモリ集積回路を備えている。
　本発明に係る乱数発生回路は、
　線形帰還形シフトレジスタと、２列に縦列接続されたＮ段のセレクタ回路と、アービター回路と、前記線形帰還形シフトレジスタの出力信号及び前記アービター回路の出力信号を排他的論理和演算して乱数を出力する演算ゲートとを備え、
　前記線形帰還形シフトレジスタが、直列に接続されたＮ個のシフトレジスタと複数の排他的論理和演算子とを備え、
　前記アービター回路が、
　接地電圧と電源電圧との間に直列接続されたクロスカップルセンスアンプ、及び、ソースが相互接続され且つドレインが相互接続された２つのトランジスタで構成されたイネーブルゲートと、
　一方の入力端に第１入力信号が入力され、他方の入力端が前記クロスカップルセンスアンプの第１センシングノードに接続され、出力端が、前記イネーブルゲートを構成する一方のトランジスタのゲートに接続された第１ＮＡＮＤゲートと、
　一方の入力端に第２入力信号が入力され、他方の入力端が前記クロスカップルセンスアンプの第２センシングノードに接続され、出力端が、前記イネーブルゲートを構成する他方のトランジスタのゲートに接続された第２ＮＡＮＤゲートとを備え、
　前記シフトレジスタの出力が、選択信号であるチャレンジとして前記セレクタ回路に入力され、
　最終段の２つのセレクタ回路の出力信号が前記第１及び第２入力信号として前記アービター回路に入力され、
　前記第１および第２ＮＡＮＤゲートの出力の一方が、前記アービター回路から前記乱数として出力される。
　本発明に係る第２の暗号回路は、
　上記の第１～第１２のメモリ集積回路の何れかと、上記の乱数発生回路とを備え、
　前記乱数発生回路の出力が、前記メモリ集積回路に入力される前記乱数データである。
　本発明に係る第３の暗号回路は、
　ＤＥＳ暗号又はＡＥＳ暗号用の暗号回路である上記の第１又は第２の暗号回路であって、
　Ｓ－Ｂｏｘが前記メモリ集積回路で構成されている。
　本発明のメモリ集積回路およびそれを利用した暗号回路によれば、耐タンパ性があり、ＤＰＡ攻撃に強く、信頼性が高い暗号手段を実現することができる。
　また、上記のように、セキュアメモリというドミノＲＳＬ方式を用いたハードウエアコアを用いてＳ－Ｂｏｘを実現することにより、暗号回路の設計者はドミノＲＳＬゲートを意識することなく、ＤＰＡ耐性を持った暗号回路を設計することが可能となる。具体的には、暗号回路のＳ－Ｂｏｘ部を除いたブロックを設計し、自動配置配線時にセキュアメモリコアをハードウエアマクロとして配置して暗号回路全体を自動配線することで暗号回路レイアウトが作成できる。したがって、ドミノ回路向けの論理合成ツールやドミノＲＳＬゲートという特殊なセルライブラリを用意する必要がなくなる。さらに、ドミノＲＳＬゲートに必要な／ＣＬＫ線の負荷も考慮する必要がなくなる。
　また、ＤＥＳ暗号回路では８種類のＳ－Ｂｏｘが必要であるが、セキュアメモリ内部のデータを変更するだけで、すべてのＳ－Ｂｏｘに対して同一のハードウエアコアを用いることができるという利点も生まれる。旧世代のＤＥＳ暗号回路に代わる、新しい標準となっているＡＥＳ暗号回路でも非線形ゲートが使用されているのは、Ｓ－Ｂｏｘ部だけであり、ＡＥＳで使用されているＳ－Ｂｏｘに対応した８ビット入力８ビット出力のセキュアメモリ（容量は２Ｋビット）を用意すれば簡単に対応できる。
ＤＰＡ攻撃の原理を説明する図である。 プリチャージ付相補ロジックを示す図である。 ＲＳＬ方式ＮＡＮＤゲートを示す回路図である。 ＲＳＬ方式を用いた演算を示すブロック図である。 ＲＳＬ方式におけるｅｎ信号の非同期制御を説明する回路図である。 ドミノ型ＲＳＬ方式のＡＮＤ／ＯＲゲートを示す回路図である。 ドミノＲＳＬ回路を用いて実装したＤＥＳ暗号回路を示す図である。 本発明の実施の形態に係るセキュアメモリの概略構成を示すブロック図である。 メモリセルの例を示す回路図である。 メモリセルアレイの概略構造を示す図である。 従来のプリデコーダを示す図である。 本発明の実施の形態に係るプリデコーダを示す回路図である。 図１２に示したプリデコーダの動作波形を示すタイミングチャートである。 従来のワード線ドライバを示す図である。 本発明の実施の形態に係るワード線ドライバを示す回路図である。 図１５に示したワード線ドライバの動作波形を示すタイミングチャートである。 アドレスとワード線確認回路を示す回路図である。 図１７に示した回路の動作波形を示すタイミングチャートである。 従来のセンスアンプ回路を示す回路図である。 図１９に示したセンスアンプ回路の動作及び消費電力を示すタイミングチャートである。 本発明の実施の形態に係るセンスアンプ回路を示す回路図である。 図２１に示した回路の動作及び消費電力を示すタイミングチャートである。 図１２（ｂ）と置換可能なドミノＲＳＬゲートの一例を示す回路図である。 図１５（ｂ）と置換可能なドミノＲＳＬゲートの一例を示す回路図である。 図２１（ｂ）と置換可能なドミノＲＳＬマルチプレクサの一例を示す回路図である。 従来の擬似乱数発生器を示す回路図である。 チップの製造ばらつきを使用したＰＵＦ回路を示すブロック図である。 アービター回路及びセレクタの一例を示す回路図である。 本発明の実施の形態に係る乱数発生回路を示す回路図である。
　以下、本発明に係る実施の形態を、添付した図面に基づいて説明する。
図８に、本発明の実施の形態に係る耐タンパ性メモリ集積回路（セキュアメモリ）の機能ブロック図を示す。本セキュアメモリは、メモリアレイと、アドレスプリデコーダ及びワード線ドライバから構成されるロウデコーダと、コラムデコーダと、センスアンプと、入出力ドライバとから構成されている。本セキュアメモリは、外部からクロックＣＬＫ、アドレスデータＡ、制御信号／Ｗｒｉｔｅが入力され、メモリアレイ中の対応するメモリセルに対してデータの書込み／読み出しを行う。本セキュアメモリが、通常のメモリと異なる点は、外部の乱数発生器（図示せず）から乱数Ｒが入力される点である。アドレスＡは入力、データＤは入出力であり、本セキュアメモリをＤＥＳ暗号回路のＳ－Ｂｏｘとして使用する場合には、図８に示したように、アドレスＡが６ビットの入力、データＤが４ビットの出力となる。Ｒｅａｄ／Ｗｒｉｔｅの制御信号／Ｗｒｉｔｅは、メモリがＲＯＭ（リードオンリーメモリ）の場合には不必要であるが、ＲＡＭ（ランダムアクセスメモリ）の場合には、Ｓ－Ｂｏｘのテーブルデータを初期値として書き込むために使用するために必要であり、書き込み時のみ／Ｗｒｉｔｅ＝０とする。
　以下に、本セキュアメモリの構成要素に関して具体的に説明する。なお、以下の説明において、本発明の理解を容易にするために、適宜従来技術と対比して説明する。また、セキュアメモリを主としてＤＥＳ暗号回路のＳ－Ｂｏｘとして使用することを想定して説明するが、これに限定されるものではない。
　＜メモリアレイ＞
　メモリアレイ内部のメモリセルとしては、図９に示すような、スタティックＲＡＭ型（ａ）またはマスクＲＯＭ型（ｂ）を使用する。図９に示したスタティックＲＡＭは一般的な回路構造であり、ワード線をＨｉにすることで、相補ビット線データの読み出し、書き込みを行う。マスクＲＯＭの場合はＳ－Ｂｏｘのテーブル値が１か０であるかによって、ＬＳＩ製造時のフォトマスクのレイアウトを変化させて、ＲＯＭデータを書き込む。一般的にはコンタクトレイアやビアレイアを使用することが多い。一般的なマスクＲＯＭ（ｃ）では、ビット線は相補構造をしていないが、本発明に係るマスクＲＯＭ（ｂ）は相補ビット線に対して２つのセルを配置する構造をとらなければならない。これは、ビット線が相補でないと、セルから読み出した値が０か１かによって消費電力に差が生じてしまうためである。逆にビット線を相補形式で読みだすことができるメモリセルであれば、任意のメモリセルを使用することができ、例えば、ダイナミックＲＡＭであっても、強誘電体メモリであっても、磁性体を用いたメモリであってもかまわない。ＤＥＳ用のＳ－Ｂｏｘに使用する場合は、６ビットアドレス、４ビット出力の２５６ビットメモリアレイとなり、図１０に示すようにワード線Ｗが１６本、ビット線対（ＢＬと／ＢＬ）が１６対（３２本）ある構造となる。各メモリセルは１本のワード線と１対のビット線に接続される。
　＜ロウデコーダ＞
　ロウデコーダは４ビットのアドレスをデコードして１６本のワード線のうち、１本のワード線を選択して駆動する回路であり、アドレスプリデコーダ（以下、単にプリデコーダとも記す）とワード線ドライバとに大きく分類することができる。
　＜プリデコーダ＞
　従来の一般的な回路におけるプリデコーダは図１１の（ａ）に示すような回路であり、（ｂ）のテーブルに示したパターンで信号を発生させる。すなわちＡ［２］、Ａ［３］のアドレス信号の４つの状態をデコードしてａ［０］、ａ［１］、ａ［２］、ａ［３］のどれか１つの信号線だけを論理１とする組み合わせ論理回路である。同様に、Ａ［４］、Ａ［５］のアドレス信号からｂ［０］、ｂ［１］、ｂ［２］、ｂ［３］の信号をプリデコードする。図１１（ａ）に示す従来の回路はＮＡＮＤゲートを用いており、ＤＰＡの原理で説明した図１のＡＮＤゲートと同じくＮＡＮＤゲートは非線形ゲートであるため、ＤＰＡ攻撃の対象となり得る。
　これに対して本発明では、プリデコーダを図１２の（ａ）に示すようにドミノＲＳＬゲートＲＳＬ＿ＡＮＤを用いて実現する。図１２の（ｂ）に、ドミノＲＳＬゲートＲＳＬ＿ＡＮＤの具体的な回路を示す。ドミノＲＳＬゲートＲＳＬ＿ＡＮＤは、図６（ａ）に示した回路に対して出力駆動用のインバータを付加しているが、図６（ａ）の回路と等価な回路である。なお、インバータの内部に示すinvx1、invx8は、インバータを構成するＮＭＯＳ及びＰＭＯＳトランジスタのサイズ（ゲート幅）の違いを示しており、invxに続く数値が大きい程サイズが大きく、大きな負荷容量を駆動できることを意味する（図１２以外の回路図においても同様）。
　ドミノＲＳＬゲートＲＳＬ＿ＡＮＤの入力のうち、第１の入力端子にはクロックＣＬＫが入力され、第２及び第３の入力端子ＩＮ１、ＩＮ２には、入力Ａ［２］、Ａ［３］又はそれらを反転した信号が入力される。また、（ｂ）では第４の入力端子にはＲのみ表示しているが、乱数Ｒ又はその反転信号／Ｒが入力される。
　図１２から分かるように、入力Ａ［２］、Ａ［３］から、相補信号である出力信号ａ［０］～ａ［３］及び／ａ［０］～／ａ［３］が生成される。なお、図１２には入力Ａ［２］、Ａ［３］に関する回路のみ示しているが、入力Ａ［４］、Ａ［５］に関する回路も同様に構成され、その回路からは、図１２の出力信号ａ［０］～ａ［３］及び／ａ［０］～／ａ［３］に対応する出力信号ｂ［０］～ｂ［３］及び／ｂ［０］～／ｂ［３］が生成される。
　図１２（ａ）に示したプリデコーダの動作波形を図１３に示す。ドミノＲＳＬゲートはダイナミック回路であるので、ＣＬＫ＝０のプリチャージ期間中はすべての入出力が０にリセットされている。ＣＬＫ＝１となると、入力信号に応じて出力値が決定されるが、乱数Ｒ＝０の正論理で演算しているときには、ａ［０］、ａ［１］、ａ［２］、ａ［３］には図１１（ｂ）で示したのと同じ論理が出力されている。ただし、本発明のプリデコーダにおいてはａ［０］、ａ［１］、ａ［２］、ａ［３］だけでなく、その反転信号（但しＣＬＫ＝１の期間のみ）である／ａ［０］、／ａ［１］、／ａ［２］、／ａ［３］もドミノＲＳＬゲートを用いて出力していることに注意されたい。Ｒ＝１の負論理の演算も同様に行われている。一つの信号線たとえばａ［０］に注目すると正論理においてはＨｉデータが出力される確率は１／４であるが、負論理においては３／４の確率でＨｉデータが出力されるため、乱数Ｒが１と０を１／２の確率で入力されるならば、ａ［０］ノードがＨｉに遷移する確率はどのような入力データに対しても１／２となる。同様にしてすべての信号線ａ［０］～ａ［３］、／ａ［０］～／ａ［３］がＨｉデータを出力する確率はすべて１／２となり、アドレスの入力値にかかわらず消費電力は一定となる。
　＜ワード線ドライバ＞
　従来のワード線ドライバは図１４の（ａ）に示す回路で構成されている。すなわち、１６本のワード線は、２種類のプリデコード信号ａ［０］～ａ［３］、ｂ［０］～ｂ［３］のうちから１本ずつの信号線が選ばれ、それら２本の信号線にＣＬＫ信号を加えた３入力ＡＮＤゲートｗｄ３を用いて駆動されている。ＣＬＫ信号を入れるのはワード線を立ち上げるタイミングをコントロールするためである。図１２の（ｂ）は、プリデコード信号ａ［０］～ａ［３］、ｂ［０］～ｂ［３］によるワード線Ｗの選択を示すテーブルである。なお、（ａ）においては回路の一部が省略されており、１６個の３入力ＡＮＤゲートｗｄ３のうちの５個と、１６本のワード線Ｗのうちの５本のみを示している。（ｂ）のテーブルに関しても同様に省略されている。
　これに対して、本発明のワード線ドライバには、図１５の（ａ）に示す回路を使用する。ドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖの具体的な回路を図１５の（ｂ）に示す。本発明のワード線ドライバは１６個のドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖｅを備えて構成されるが、図１５（ａ）では、そのうちワード線ｗ［０］～ｗ［４］をドライブするドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖｅのみを示している。また、図１５（ａ）のドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖｅの内部に示した符号ｂは、反転信号が入力されることを示す。
　ドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖｅには、２系統のプリデコード信号ａ、ｂとその相補信号／ａ、／ｂが入力ＩＮ３、ＩＮ４および／ＩＮ３、／ＩＮ４に入力されている。即ち、１つのドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖには、例えば、ＩＮ３、／ＩＮ３にａ［ｉ］、／ａ［ｉ］（ｉ＝０～３）が入力され、ＩＮ４、／ＩＮ４にｂ［ｊ］、／ｂ［ｊ］（ｊ＝０～３）が入力される。ドミノＲＳＬゲートＲＳＬ＿ＷＤｒｉｖｅでは、ＣＬＫ＝１の期間において、Ｒ＝０（正論理）の時はＩＮ３、ＩＮ４の両方がＨｉデータとなり、Ｒ＝１（負論理）の時は／ＩＮ３、／ＩＮ４の両方がＨｉデータの時ＯＵＴ２＝Ｈｉとなって、ワード線が活性化される。
　図１５の（ａ）に示した回路の動作波形を図１６に示す。Ｒ＝０の時はａ［０］＝ｂ［０］＝Ｈｉの時にｗ［０］＝Ｈｉに、Ｒ＝０の時はａ［０］＝ｂ［０］＝Ｌｏ（波形には示していないが、このとき／ａ［０］＝／ｂ［０］＝Ｈｉ）の時に、ｗ［０］＝Ｈｉとなっている。
　＜ロウデコーダの動作確認＞
　図１７にプリデコーダとワード線ドライバを含むロウデコーダの動作確認用の回路図を示す。図１７のＲｏｗＤｅｃｏｄｅｒ＿ＲＳＬが、図１２及び図１５に示した回路で構成されているシミュレーション用ロウデコーダである。アドレスｉｎＡ［５：２］を０から１５までインクリメントしたとき、乱数Ｒ＝０の場合（正論理）には、アドレスＡ［５：２］＝ｉｎＡ［５：２］として、シミュレーション用ロウデコーダＲｏｗＤｅｃｏｄｅｒ＿ＲＳＬに入力される。一方、乱数Ｒ＝１の場合（負論理）には、アドレスｉｎＡ［５：２］はＥＸＯＲゲートｘｏｒで反転されて、Ａ［５：２］＝／ｉｎＡ［５：２］としてシミュレーション用ロウデコーダＲｏｗＤｅｃｏｄｅｒ＿ＲＳＬに入力される。図１７の回路でシミュレーションした結果の動作波形を図１８に示す。これから、Ｒ＝０、Ｒ＝１のどちらの場合でもワード線がｗ［０］からｗ［１５］まで順に活性化されていることが確認できる。
　＜コラムデコーダおよびセンスアンプ回路＞
　メモリアレイから出力に至る経路には、図８に示すようにコラムデコーダとメモリアレイのデータを読み出すセンスアンプ回路とがある。コラムデコーダはメモリアレイから読み出されたデータの内、出力に必要なデータを選択する回路であり、ＤＥＳ暗号回路の例では、アドレスＡ［０］～Ａ［１］をデコードして、メモリアレイから出力された１６個のデータから４個を選択する。本発明のコラムデコーダは、ドミノＲＳＬゲートを用いて、上記した本発明のロウデコーダと同様に構成される。即ち、本発明のコラムデコーダは、プリデコーダ（図１２参照）と、コラムデコード線ドライバ（図１５のワード線ドライバに対応）から構成される。その動作において、コラムデコード線ドライバの出力信号（図１５（ｂ）のＯＵＴ２に対応）がコラムデータの選択信号すなわちコラムデコード信号（後述の図２１参照）となる。
　図１９に従来のセンスアンプ回路を示す。ビット線プリチャージ部は読み出し前に、ビット線信号ペア（ＢＬと／ＢＬ）をＶｄｄ電位にしておくために使用される。この図には示していないが、メモリアレイ内にも同じプリチャージ部が存在する。ビット線読み出し時にはＣＬＫ信号はＨｉとなり、プリチャージ部が不活性になると同時に、メモリアレイ内のワード線（ｗ［０］またはｗ［１］）が活性化されメモリセルによってビット線信号ペア（ＢＬと／ＢＬ）にデータが出力される（メモリセルからのデータ読み出し）。ビット線信号ペアの電位は、コラムデコード信号が入力されたＮＭＯＳトランスミッションゲートを経由してクロスカップル型のセンスアンプ部（クロスカップルセンスアンプ部）に到達し、ここでデータが増幅される。増幅された相補データは、２個のＮＡＮＤゲートｗｄ１で構成されるＲＳフリップフロップでラッチされ出力バッファを経て出力ＤＯＵＴとして出力される。図２０に従来のセンスアンプ回路の動作波形（下段）と消費電力（上段）を示す。アドレスＡ［０］＝０の時はメモリアレイからはデータ１（ＢＬ＝Ｈｉかつ／ＢＬ＝Ｌｏ）が、アドレスＡ［０］＝１の時はメモリアレイからはデータ１（ＢＬ＝Ｌｏかつ／ＢＬ＝Ｈｉ）が読み出される。このとき、それぞれＤＯＵＴ＝ＬｏおよびＨｉとなり、ＤＯＵＴに付随している１ｐＦの寄生容量が充電されることに伴ってＤＯＵＴ＝１の時だけ大きな消費電力が消費される。従って、図２０において白抜きの矢印で示したように、出力論理データと消費電力とに相関が生まれるためＤＰＡ攻撃の対象となる。
　これに対して、発明のセンスアンプ回路は図２１のように構成されている。メモリアレイからクロスカップルセンスアンプユニットまでの動作は従来と同じであるが、ＲＳフリップフロップに代えてドミノＲＳＬマルチプレクサＲＳＬ＿ＭＵＸが使用されている。図２１（ａ）に示されたドミノＲＳＬマルチプレクサＲＳＬ＿ＭＵＸ内に記載された０、１は、入力端子を表す。ビット線ＢＬ、／ＢＬはそれぞれ、インバータを介して入力端子１、０に接続されている。ドミノＲＳＬマルチプレクサＲＳＬ＿ＭＵＸの具体的な回路図を、図２１の（ｂ）に示す。ドミノＲＳＬマルチプレクサＲＳＬ＿ＭＵＸでは、Ｒ＝０の場合には／ＢＬの反転信号（ＢＬ信号すなわちセルデータと同じ論理）が、Ｒ＝１の場合にはＢＬの反転信号（／ＢＬ信号すなわちセルデータの反転論理）が、出力バッファに伝搬されＤＯＵＴに出力される。本回路はメモリアレイからＤＯＵＴに至るまで、ＢＬ側と／ＢＬ側とで回路が全く対称に設計されていることに注意されたい。
　図２２に、図２１に示したセンスアンプ回路の動作波形（下段）と消費電力（上段）を示す。ＤＯＵＴには乱数Ｒ＝０の時には正論理、乱数Ｒ＝１の時には負論理のデータが出力され、消費電力はＤＯＵＴがＨｉになるとき大きくなる。従って、図２２において白抜きの矢印で示したように、出力論理データと消費電力に相関がなくなるためＤＰＡ攻撃の対象となることは無くなる。
　以上、本発明に係る耐タンパ性メモリ集積回路（セキュアメモリ）を構成する各要素、即ちメモリアレイ、ロウデコーダ、コラムデコーダ、及びセンスアンプ回路について、従来と比較しながら説明した。本発明の特徴は、メモリセルにおいてはＢＬと／ＢＬ線という相補入出力線を持つセルを用いていること、ロウおよびコラムデコーダにおいてはアドレスのデコード回路にＡＮＤゲートに代えて２種類のドミノＲＳＬゲートＲＳＬ＿ＡＮＤ及びＲＳＬ＿ＷＤｒｉｖを用いていること、また、センスアンプ回路においては出力ＤＯＵＴに対して、ＢＬと／ＢＬ信号から全く対称な信号経路を用いて信号を伝搬するために、ドミノＲＳＬマルチプレクサを用いて相補データの片側を選択して出力している点である。
　図１２、図１５、図２１は、ドミノＲＳＬ回路を適用したアドレスプリデコーダ、ワード線ドライバ、センスアンプ回路の一例であり、これらに限定されない。例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを相互に置き換えて同様の機能の回路を構成することができる。図２３～２５は、それぞれ図１２（ｂ）、図１５（ｂ）、図２１（ｂ）において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを置き換えたドミノＲＳＬ回路の一例を示す回路図である。図２３～２５は、図１２（ｂ）、図１５（ｂ）、図２１（ｂ）の各回路と論理は反転するが、同様の機能を有する回路であり、図１２（ｂ）、図１５（ｂ）、図２１（ｂ）の各回路の代わりに使用することができる。なお、図２３～２５の各要素（トランジスタなど）を表す符合には、図１２（ｂ）、図１５（ｂ）、図２１（ｂ）における対応する要素の符号に「’」を付している。
　また、上記ではドミノＲＳＬ回路で構成する場合を説明したが、メモリアレイ及び入出力ドライバ以外の回路は、乱数を用いて信号線の遷移確率を均一化できる回路方式であればドミノＲＳＬ以外の実装方式も可能である。
　＜乱数発生回路＞
　乱数Ｒは、公知の乱数発生回路を用いて発生させればよいが、より耐タンパ性を向上させるには、以下に説明する乱数発生回路を採用することが望ましい。
乱数発生回路でもっとも一般的に使用されているのは図２６に示す線形帰還型シフトレジスタ（ＬＦＳＲ：Linear Feedback Shift Resister）型疑似乱数発生器である。この乱数発生器は、１６個のシフトレジスタＳＲと、３個のＥＸＯＲゲートで構成されており、その動作は公知であるので説明は省略する。図２６に示した線形帰還型シフトレジスタ型疑似乱数発生器（１６ビットＬＦＳＲ）では、６５５３５個のデータ列を一周期とする同じデータ列が発生する。このデータ列は、１６ビットデータの初期値が同じであれば、すべてのチップで同じ乱数系列が発生される。万が一、同じ設計の暗号回路が調査されて本セキュアメモリの乱数発生回路情報が窃取された場合には、その乱数値に基づいて消費電力値を補正し、ＤＰＡ攻撃を行うことも不可能ではない。
　このような疑似乱数データを推定したＤＰＡ攻撃を無効化するため、同じ回路であってもチップごとに異なる乱数を発生する回路を採用することが望ましい。図２７はチップ製造時のトランジスタの性能バラツキを利用したＰＵＦ（Physically Unclonable Function）回路と呼ばれ、この回路の原理は上記非特許文献５（Jae W Lee, et. al. “A Technique to Build a Secret Key in Integrated Circuits for Identification and Authentication Applications”, 2004 Symposium on VLSI Circuits, pp.176-179）に開示されている。Ｎ段のセレクタ回路が２列に縦列接続されており、外部から与えられたチャレンジ（選択信号）に従って２種類の経路を使用して立ち上がりエッジの信号が伝搬される。図２７では略記しているが、上下に対応する２つのセレクタには、同じ１ビットのチャレンジ信号が入力される。従って、途中で中断することなく最後まで伝播される信号は、相互に重複しない２つの経路を通る。これら２種類の経路の信号は同じタイミングで出力されるはずであるが、各セレクタを構成するトランジスタの製造ばらつきによって到達時間差Δｔが発生する。アービター回路においては、立ち上がりエッジの到達時間差を検出して、上段の出力信号が早く到達した場合（Δｔ＞０）にはデータ１を、下段の出力信号が早く到達した場合（Δｔ＜０）にはデータ０を、レスポンスとして出力する。アービター回路の出力は、上段と下段の経路をマルチプレクサの入力値を変化させて切り替えることで、製造ばらつきを反映してランダムに変化する。
　このアービター回路は、微少な時間差を検出するために重要な回路であるが、非特許文献５には内部回路が開示されていない。本発明では、例えば図２８（ａ）に示す回路を採用する。初期状態としては／ＲＥＳＥＴ＝０となっているため、クロスカップルセンスアンプと電源の間に位置するイネーブルゲート（２つのトランジスタのソース同士及びドレイン同士が接続されて形成されたゲート）はＯＦＦ状態にある。／ＲＥＳＥＴ＝１として、ＩＮ１、ＩＮ２のどちらかにＨｉデータが入るとイネーブルゲートはＯＮし、クロスカップル型のセンスアンプが動作を始め、ＩＮ１とＩＮ２との電位差（センシングノードＮ１、Ｎ２の電位差）を検出して先に立ち上がりエッジが到達した側のＯＵＴ端子が１に反対側のＯＵＴ端子が０に変化する。本回路は、アービター回路として、先に到達した側のライズエッジをトリガ信号としてセンスアンプを動作させている点が特徴である。アービター回路の出力（レスポンス）としては、図２８（ａ）のＯＵＴ１、ＯＵＴ２のどちらか一方を使用すればよい。なお、図２８の（ａ）において、インバータは無くてもよい。しかし、センスアンプを動作させるＰＭＯＳのゲートノードは、ＩＮ１、ＩＮ２のどちらかがＨｉになった後はできるだけ早くＬｏにすることが望ましいので、容量負荷は最小限にする必要がある。従って、外部出力ＯＵＴ１、ＯＵＴ２はインバータを介して出力することが望ましい。
　このようなＰＵＦ回路を用いた、チップごとに異なる乱数を発生させることが可能な回路の例を図２９に示す。セレクタ回路が１６段（３２個）接続されて形成されたＰＵＦ回路（図２７の回路）のチャレンジとして、１６ビットのＬＦＳＲ疑似乱数発生回路を構成する各シフトレジスタの出力を接続する。この結果得られたＰＵＦ回路のレスポンスと、ＬＦＳＲ疑似乱数発生回路の出力との排他的論理和を演算し、その結果をセキュアメモリで使用する乱数Ｒとする。ＬＦＳＲ疑似乱数発生回路の出力は１、０の個数がほぼ同数であることを反映して、この乱数Ｒは１と０がほぼ同数となり、消費電力の偏りが無くなるとともに、ＰＵＦ回路の出力はチップごとに異なる。
　このように、本発明に係るチップごとの製造ばらつきを利用した乱数発生回路を使用することにより、規則的な疑似乱数データを推定して行うＤＰＡ攻撃を無効化することができる。なお、ＰＵＦの出力である１／０の出現率が５０％になるように設計する場合ＰＵＦの出力を直接乱数Ｒとして使用しても良い。ＰＵＦの１／０出現率は、アービター回路のレイアウト（ノードの寄生容量）に依存して偏りが出やすいが、５０％になるように設計するには、チューニング用の付加回路を図２８（ａ）の回路に設けることで対応可能である。
　なお、上記した乱数発生回路は、暗号回路への応用に限定されず、ＬＳＩの回路応用において、できるだけ不規則な乱数を必要とするアプリケーション（モンテカルロシミュレーションなど）全般に使用できる。
　本発明によれば、ＤＰＡ攻撃に強い耐タンパ性メモリ集積回路、特に、ドミノＲＳＬゲートを用いたＡＳＩＣ設計フローの問題点を解決でき、容易に集積回路設計を可能にできる耐タンパ性メモリ集積回路、及び、それをセキュアメモリとして用いた暗号回路（例えばＳ－ＢｏｘをＬＳＩ実装した暗号回路）を提供することができる。
Ｔｒ１～Ｔｒ２４、Ｔｒ１’～Ｔｒ２４’　　トランジスタ
Ｉｎｖ１～Ｉｎｖ３、Ｉｎｖ１’～Ｉｎｖ３’　　インバータ
ＢＬ、／ＢＬ　　ビット線
ｗ　　ワード線
ＯＵＴ１～ＯＵＴ３、ＤＯＵＴ　　出力端子（出力信号）
Ａ［０］～Ａ［５］　　アドレスデータ
ａ［０］～ａ［３］、／ａ［０］～／ａ［３］、ｂ［０］～ｂ［３］、／ｂ［０］～／ｂ［３］　　プリデコード信号
ＣＬＫ　　クロック
Ｒ、ｒ　　乱数

Claims (16)

  1. 　メモリセルアレイ、ロウデコーダ、コラムデコーダ、センスアンプ、及び入出力ドライバを備えたメモリ集積回路であって、
    　前記メモリセルアレイ内の各メモリセルに対するデータの読み出し又は書き込みが２本の相補ビット線を介して行われ、
    　前記ロウデコーダ、前記コラムデコーダ、及び前記センスアンプが、外部から入力される乱数データによって信号線の遷移確率が均一化される回路で構成されているメモリ集積回路。
  2. 　前記ロウデコーダ、前記コラムデコーダ、及び前記センスアンプが、ドミノＲＳＬ回路を備えて構成されている請求項１に記載のメモリ集積回路。
  3. 　前記ロウデコーダが、第１プリデコーダと、メモリセルのワード線をドライブするワード線ドライバとを備えて構成され、
    　前記第１プリデコーダが、前記アドレスデータを構成する複数のビットデータの一部を反転させる複数の第１インバータと、複数の第１ドミノＲＳＬゲートとを備え、
    　前記第１ドミノＲＳＬゲートが、第１～第８トランジスタ及び第２インバータを備え、
    　第１及び第５トランジスタがＰＭＯＳトランジスタであり、
    　第２～第４及び第６～第８トランジスタがＮＭＯＳトランジスタであり、
    　前記第１～第４トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第１～第４トランジスタの一方の端部に位置する前記第１トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第１～第４トランジスタの他方の端部に位置する前記第４トランジスタのソースに接地電圧が印加され、
    　前記第１トランジスタ及び前記第４トランジスタのゲートにクロックが入力され、
    　前記第５トランジスタのソースに電源電圧が印加され、
    　前記第６及び第７トランジスタが並列に接続され、
    　前記第６及び第７トランジスタの接続ノードの一方に、前記第５トランジスタのドレインが接続され、
    　前記第６及び第７トランジスタの接続ノードの他方に、前記第８トランジスタのドレインが接続され、
    　前記第８トランジスタのソースが、前記第３及び第４トランジスタの接続ノードに接続され、
    　前記第１及び第２トランジスタの接続ノードと前記第５～第７トランジスタの接続ノードとが接続されて、第１出力ノードを形成し、
    　前記第１出力ノードが、前記第２インバータを介して前記第５トランジスタのゲートに接続され、
    　前記第２トランジスタ及び前記第６トランジスタのゲートに、前記アドレスデータを構成する１ビットデータ又は前記第１インバータの出力データが入力され、
    　前記第３トランジスタ及び前記第７トランジスタのゲートに、前記第２トランジスタ及び前記第６トランジスタのゲートに入力されるデータとは異なる、前記アドレスデータを構成する１ビットデータ又は前記第１インバータの出力データが入力され、
    　前記第８トランジスタのゲートに、前記乱数データ又は前記乱数データの反転データが入力される
    　請求項２に記載のメモリ集積回路。
  4. 　前記ロウデコーダが、第１プリデコーダと、メモリセルのワード線をドライブするワード線ドライバとを備えて構成され、
    　前記第１プリデコーダが、前記アドレスデータを構成する複数のビットデータの一部を反転させる複数の第１インバータと、複数の第１ドミノＲＳＬゲートとを備え、
    　前記第１ドミノＲＳＬゲートが、第１～第８トランジスタ及び第２インバータを備え、
    　第１及び第５トランジスタがＮＭＯＳトランジスタであり、
    　第２～第４及び第６～第８トランジスタがＰＭＯＳトランジスタであり、
    　前記第１～第４トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第１～第４トランジスタの一方の端部に位置する前記第１トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第１～第４トランジスタの他方の端部に位置する前記第４トランジスタのソースに電源電圧が印加され、
    　前記第１トランジスタ及び前記第４トランジスタのゲートにクロックが入力され、
    　前記第５トランジスタのソースに接地電圧が印加され、
    　前記第６及び第７トランジスタが並列に接続され、
    　前記第６及び第７トランジスタの接続ノードの一方に、前記第５トランジスタのドレインが接続され、
    　前記第６及び第７トランジスタの接続ノードの他方に、前記第８トランジスタのドレインが接続され、
    　前記第８トランジスタのソースが、前記第３及び第４トランジスタの接続ノードに接続され、
    　前記第１及び第２トランジスタの接続ノードと前記第５～第７トランジスタの接続ノードとが接続されて、第１出力ノードを形成し、
    　前記第１出力ノードが、前記第２インバータを介して前記第５トランジスタのゲートに接続され、
    　前記第２トランジスタ及び前記第６トランジスタのゲートに、前記アドレスデータを構成する１ビットデータ又は前記第１インバータの出力データが入力され、
    　前記第３トランジスタ及び前記第７トランジスタのゲートに、前記第２トランジスタ及び前記第６トランジスタのゲートに入力されるデータとは異なる、前記アドレスデータを構成する１ビットデータ又は前記第１インバータの出力データが入力され、
    　前記第８トランジスタのゲートに、前記乱数データ又は前記乱数データの反転データが入力される
    　請求項２に記載のメモリ集積回路。
  5. 　前記ワード線ドライバが複数の第２ドミノＲＳＬゲートを備え、
    　前記第２ドミノＲＳＬゲートが、第９～第１７トランジスタ及び第３インバータを備え、
    　第９及び第１４トランジスタがＰＭＯＳトランジスタであり、
    　第１０～第１３及び第１５～第１７トランジスタがＮＭＯＳトランジスタであり、
    　前記第９～第１３トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第９～第１３トランジスタの一方の端部に位置する前記第９トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第９～第１３トランジスタの他方の端部に位置する前記第１３トランジスタのソースに接地電圧が印加され、
    　前記第９トランジスタ及び前記第１３トランジスタのゲートにクロックが入力され、
    　前記第１４～第１７トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第１４～第１７トランジスタの一方の端部に位置する前記第１４トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第１４～第１７トランジスタの他方の端部に位置する前記第１７トランジスタのソースが、前記第１３トランジスタのドレインに接続され、
    　前記第９及び第１０トランジスタの接続ノードと前記第１４及び第１５トランジスタの接続ノードとが接続されて第２出力ノードを形成し、
    　前記第２出力ノードが、前記第３インバータを介して前記第１４トランジスタのゲートに接続され、
    　前記第１０及び第１１トランジスタの各々のゲートに、重複すること無く前記第１ドミノＲＳＬゲートの出力信号が入力され、
    　前記第１５トランジスタのゲートに、前記第１０トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第１６トランジスタのゲートに、前記第１１トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第１２及び第１７トランジスタの各々に、重複すること無く前記乱数データ又は前記乱数データの反転データが入力される
    　請求項３又は４に記載のメモリ集積回路。
  6. 　前記ワード線ドライバが複数の第２ドミノＲＳＬゲートを備え、
    　前記第２ドミノＲＳＬゲートが、第９～第１７トランジスタ及び第３インバータを備え、
    　第９及び第１４トランジスタがＮＭＯＳトランジスタであり、
    　第１０～第１３及び第１５～第１７トランジスタがＰＭＯＳトランジスタであり、
    　前記第９～第１３トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第９～第１３トランジスタの一方の端部に位置する前記第９トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第９～第１３トランジスタの他方の端部に位置する前記第１３トランジスタのソースに電源電圧が印加され、
    　前記第９トランジスタ及び前記第１３トランジスタのゲートにクロックが入力され、
    　前記第１４～第１７トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第１４～第１７トランジスタの一方の端部に位置する前記第１４トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第１４～第１７トランジスタの他方の端部に位置する前記第１７トランジスタのソースが、前記第１３トランジスタのドレインに接続され、
    　前記第９及び第１０トランジスタの接続ノードと前記第１４及び第１５トランジスタの接続ノードとが接続されて第２出力ノードを形成し、
    　前記第２出力ノードが、前記第３インバータを介して前記第１４トランジスタのゲートに接続され、
    　前記第１０及び第１１トランジスタの各々のゲートに、重複すること無く前記第１ドミノＲＳＬゲートの出力信号が入力され、
    　前記第１５トランジスタのゲートに、前記第１０トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第１６トランジスタのゲートに、前記第１１トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第１２及び第１７トランジスタの各々に、重複すること無く前記乱数データ又は前記乱数データの反転データが入力される
    　請求項３又は４に記載のメモリ集積回路。
  7. 　前記センスアンプが、前記相補ビット線に接続されたビット線プリチャージユニット及びクロスカップルセンスアンプユニットと、ドミノＲＳＬマルチプレクサとを備え、
    　前記ドミノＲＳＬマルチプレクサが、第１８～第２４トランジスタ及び第４インバータを備え、
    　第１８及び第２２トランジスタがＰＭＯＳトランジスタであり、
    　第１９～第２１、第２３、及び第２４トランジスタがＮＭＯＳトランジスタであり、
    　前記第１８～第２１トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第１８～第２１トランジスタの一方の端部に位置する前記第１８トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第１８～第２１トランジスタの他方の端部に位置する前記第２１トランジスタのソースに接地電圧が印加され、
    　前記第１８トランジスタ及び前記第２１トランジスタのゲートにクロックが入力され、
    　前記第２２～第２４トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第２２～第２４トランジスタの一方の端部に位置する前記第２２トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第２２～第２４トランジスタの他方の端部に位置する前記第２４トランジスタのソースが、前記第２１トランジスタのドレインに接続され、
    　前記第１８及び第１９トランジスタの接続ノードと前記第２２及び第２３トランジスタの接続ノードとが接続されて第３出力ノードを形成し、
    　前記第３出力ノードが、前記第４インバータを介して前記第２２トランジスタのゲートに接続され、
    　前記第１９及び第２３トランジスタの各々のゲートに、重複すること無く前記相補ビット線からの信号が入力され、
    　前記第２０及び第２４トランジスタの各々のゲートに、前記乱数データ又は前記乱数データの反転データが入力される
    　請求項３～６の何れか１項に記載のメモリ集積回路。
  8. 　前記センスアンプが、前記相補ビット線に接続されたビット線プリチャージユニット及びクロスカップルセンスアンプユニットと、ドミノＲＳＬマルチプレクサとを備え、
    　前記ドミノＲＳＬマルチプレクサが、第１８～第２４トランジスタ及び第４インバータを備え、
    　第１８及び第２２トランジスタがＮＭＯＳトランジスタであり、
    　第１９～第２１、第２３、及び第２４トランジスタがＰＭＯＳトランジスタであり、
    　前記第１８～第２１トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第１８～第２１トランジスタの一方の端部に位置する前記第１８トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第１８～第２１トランジスタの他方の端部に位置する前記第２１トランジスタのソースに電源電圧が印加され、
    　前記第１８トランジスタ及び前記第２１トランジスタのゲートにクロックが入力され、
    　前記第２２～第２４トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第２２～第２４トランジスタの一方の端部に位置する前記第２２トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第２２～第２４トランジスタの他方の端部に位置する前記第２４トランジスタのソースが、前記第２１トランジスタのドレインに接続され、
    　前記第１８及び第１９トランジスタの接続ノードと前記第２２及び第２３トランジスタの接続ノードとが接続されて第３出力ノードを形成し、
    　前記第３出力ノードが、前記第４インバータを介して前記第２２トランジスタのゲートに接続され、
    　前記第１９及び第２３トランジスタの各々のゲートに、重複すること無く前記相補ビット線からの信号が入力され、
    　前記第２０及び第２４トランジスタの各々のゲートに、前記乱数データ又は前記乱数データの反転データが入力される
    　請求項３～６の何れか１項に記載のメモリ集積回路。
  9. 　前記コラムデコーダが、第２プリデコーダと、メモリセルのコラムデコード線をドライブするコラムデコード線ドライバとを備えて構成され、
    　前記第２プリデコーダが、前記アドレスデータを構成する複数の前記ビットデータのうち前記第１プリデコーダに入力されないビットデータを反転させる第５インバータと、第３ドミノＲＳＬゲートとを備え、
    　前記第３ドミノＲＳＬゲートが、第２５～第３２トランジスタ及び第６インバータを備え、
    　第２５及び第２９トランジスタがＰＭＯＳトランジスタであり、
    　第２６～第２８及び第３０～第３２トランジスタがＮＭＯＳトランジスタであり、
    　前記第２５～第３２トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第２５～第２８トランジスタの一方の端部に位置する前記第２５トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第２５～第２８トランジスタの他方の端部に位置する前記第２８トランジスタのソースに接地電圧が印加され、
    　前記第２５トランジスタ及び前記第２８トランジスタのゲートにクロックが入力され、
    　前記第２９トランジスタのソースに電源電圧が印加され、
    　前記第３０及び第３１トランジスタが並列に接続され、
    　前記第３０及び第３１トランジスタの接続ノードの一方に、前記第２９トランジスタのドレインが接続され、
    　前記第３０及び第３１トランジスタの接続ノードの他方に、前記第３２トランジスタのドレインが接続され、
    　前記第３２トランジスタのソースが、前記第２７及び第２８トランジスタの接続ノードに接続され、
    　前記第２５及び第２６トランジスタの接続ノードと前記第２９～第３１トランジスタの接続ノードとが接続されて、第４出力ノードを形成し、
    　前記第４出力ノードが、前記第６インバータを介して前記第２９トランジスタのゲートに接続され、
    　前記第２６トランジスタ及び第３０トランジスタのゲートに、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
    　前記第２７トランジスタ及び前記第３１トランジスタのゲートに、前記第２６トランジスタ及び前記第３０トランジスタのゲートに入力されるデータとは異なる、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
    　前記第３２トランジスタのゲートに、前記乱数データ又は前記乱数データの反転データが入力される
    　請求項３～８の何れか１項に記載のメモリ集積回路。
  10. 　前記コラムデコーダが、第２プリデコーダと、メモリセルのコラムデコード線をドライブするコラムデコード線ドライバとを備えて構成され、
    　前記第２プリデコーダが、前記アドレスデータを構成する複数の前記ビットデータのうち前記第１プリデコーダに入力されないビットデータを反転させる第５インバータと、第３ドミノＲＳＬゲートとを備え、
    　前記第３ドミノＲＳＬゲートが、第２５～第３２トランジスタ及び第６インバータを備え、
    　第２５及び第２９トランジスタがＮＭＯＳトランジスタであり、
    　第２６～第２８及び第３０～第３２トランジスタがＰＭＯＳトランジスタであり、
    　前記第２５～第３２トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第２５～第２８トランジスタの一方の端部に位置する前記第２５トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第２５～第２８トランジスタの他方の端部に位置する前記第２８トランジスタのソースに電源電圧が印加され、
    　前記第２５トランジスタ及び前記第２８トランジスタのゲートにクロックが入力され、
    　前記第２９トランジスタのソースに接地電圧が印加され、
    　前記第３０及び第３１トランジスタが並列に接続され、
    　前記第３０及び第３１トランジスタの接続ノードの一方に、前記第２９トランジスタのドレインが接続され、
    　前記第３０及び第３１トランジスタの接続ノードの他方に、前記第３２トランジスタのドレインが接続され、
    　前記第３２トランジスタのソースが、前記第２７及び第２８トランジスタの接続ノードに接続され、
    　前記第２５及び第２６トランジスタの接続ノードと前記第２９～第３１トランジスタの接続ノードとが接続されて、第４出力ノードを形成し、
    　前記第４出力ノードが、前記第６インバータを介して前記第２９トランジスタのゲートに接続され、
    　前記第２６トランジスタ及び第３０トランジスタのゲートに、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
    　前記第２７トランジスタ及び前記第３１トランジスタのゲートに、前記第２６トランジスタ及び前記第３０トランジスタのゲートに入力されるデータとは異なる、前記第１プリデコーダに入力されない、前記アドレスデータを構成する１ビットデータ又は前記第５インバータの出力データが入力され、
    　前記第３２トランジスタのゲートに、前記乱数データ又は前記乱数データの反転データが入力される
    　請求項３～８の何れか１項に記載のメモリ集積回路。
  11. 　前記コラムデコード線ドライバが第４ドミノＲＳＬゲートを備え、
    　前記第４ドミノＲＳＬゲートが、第３３～第４１トランジスタ及び第７インバータを備え、
    　第３３及び第３８トランジスタがＰＭＯＳトランジスタであり、
    　第３４～第３７及び第３９～第４１トランジスタがＮＭＯＳトランジスタであり、
    　前記第３３～第３７トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第３３～第３７トランジスタの一方の端部に位置する前記第３３トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第３３～第３７トランジスタの他方の端部に位置する前記第３７トランジスタのソースに接地電圧が印加され、
    　前記第３３トランジスタ及び前記第３７トランジスタのゲートにクロックが入力され、
    　前記第３８～第４１トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第３８～第４１トランジスタの一方の端部に位置する前記第３８トランジスタのソースに電源電圧が印加され、
    　直列に接続された前記第３８～第４１トランジスタの他方の端部に位置する前記第４１トランジスタのソースが、前記第３７トランジスタのドレインに接続され、
    　前記第３３及び第３４トランジスタの接続ノードと前記第３８及び第３９トランジスタの接続ノードとが接続されて、前記第５出力ノードを形成し、
    　前記第５出力ノードが、前記第７インバータを介して前記第３８トランジスタのゲートに接続され、
    　前記第３４及び第３５トランジスタの各々のゲートに、重複すること無く前記第３ドミノＲＳＬゲートの出力信号が入力され、
    　前記第３９トランジスタのゲートに、前記第３４トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第４０トランジスタのゲートに、前記第３５トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第３６及び第４１トランジスタの各々に、重複すること無く前記乱数データ又は前記乱数データの反転データが入力される
    　請求項９又は１０に記載のメモリ集積回路。
  12. 　前記コラムデコード線ドライバが第４ドミノＲＳＬゲートを備え、
    　前記第４ドミノＲＳＬゲートが、第３３～第４１トランジスタ及び第７インバータを備え、
    　第３３及び第３８トランジスタがＮＭＯＳトランジスタであり、
    　第３４～第３７及び第３９～第４１トランジスタがＰＭＯＳトランジスタであり、
    　前記第３３～第３７トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第３３～第３７トランジスタの一方の端部に位置する前記第３３トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第３３～第３７トランジスタの他方の端部に位置する前記第３７トランジスタのソースに電源電圧が印加され、
    　前記第３３トランジスタ及び前記第３７トランジスタのゲートにクロックが入力され、
    　前記第３８～第４１トランジスタが、ソース又はドレインが相互に接続されて、順に直列に接続され、
    　直列に接続された前記第３８～第４１トランジスタの一方の端部に位置する前記第３８トランジスタのソースに接地電圧が印加され、
    　直列に接続された前記第３８～第４１トランジスタの他方の端部に位置する前記第４１トランジスタのソースが、前記第３７トランジスタのドレインに接続され、
    　前記第３３及び第３４トランジスタの接続ノードと前記第３８及び第３９トランジスタの接続ノードとが接続されて、前記第５出力ノードを形成し、
    　前記第５出力ノードが、前記第７インバータを介して前記第３８トランジスタのゲートに接続され、
    　前記第３４及び第３５トランジスタの各々のゲートに、重複すること無く前記第３ドミノＲＳＬゲートの出力信号が入力され、
    　前記第３９トランジスタのゲートに、前記第３４トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第４０トランジスタのゲートに、前記第３５トランジスタのゲートに入力される信号の反転信号が入力され、
    　前記第３６及び第４１トランジスタの各々に、重複すること無く前記乱数データ又は前記乱数データの反転データが入力される
    　請求項９又は１０に記載のメモリ集積回路。
  13. 　請求項１～１２の何れか１項に記載のメモリ集積回路を備えている暗号回路。
  14. 　線形帰還形シフトレジスタと、２列に縦列接続されたＮ段のセレクタ回路と、アービター回路と、前記線形帰還形シフトレジスタの出力信号及び前記アービター回路の出力信号を排他的論理和演算して乱数を出力する演算ゲートとを備え、
    　前記線形帰還形シフトレジスタが、直列に接続されたＮ個のシフトレジスタと複数の排他的論理和演算子とを備え、
    　前記アービター回路が、
    　接地電圧と電源電圧との間に直列接続されたクロスカップルセンスアンプ、及び、ソースが相互接続され且つドレインが相互接続された２つのトランジスタで構成されたイネーブルゲートと、
    　一方の入力端に第１入力信号が入力され、他方の入力端が前記クロスカップルセンスアンプの第１センシングノードに接続され、出力端が、前記イネーブルゲートを構成する一方のトランジスタのゲートに接続された第１ＮＡＮＤゲートと、
    　一方の入力端に第２入力信号が入力され、他方の入力端が前記クロスカップルセンスアンプの第２センシングノードに接続され、出力端が、前記イネーブルゲートを構成する他方のトランジスタのゲートに接続された第２ＮＡＮＤゲートとを備え、
    　前記シフトレジスタの出力が、選択信号であるチャレンジとして前記セレクタ回路に入力され、
    　最終段の２つのセレクタ回路の出力信号が前記第１及び第２入力信号として前記アービター回路に入力され、
    　前記第１および第２ＮＡＮＤゲートの出力の一方が、前記アービター回路から前記乱数として出力される
    　乱数発生回路。
  15. 　請求項１～１２の何れか１項に記載のメモリ集積回路と、請求項１４に記載の乱数発生回路とを備え、
    　前記乱数発生回路の出力が、前記メモリ集積回路に入力される前記乱数データである暗号回路。
  16. 　ＤＥＳ暗号又はＡＥＳ暗号用の暗号回路であって、
    　Ｓ－Ｂｏｘが前記メモリ集積回路で構成されている請求項１３又は１５に記載の暗号回路。
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