WO2011122494A1

WO2011122494A1 - 液晶表示装置、画素回路、および駆動方法

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Publication number: WO2011122494A1
Application number: PCT/JP2011/057454
Authority: WO
Inventors: 誠二大橋; 豪鎌田; 井出　哲也; 昇平勝田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-03-29
Filing date: 2011-03-25
Publication date: 2011-10-06
Anticipated expiration: 2012-09-29
Also published as: US20130002528A1

Abstract

　本発明は、対向マトリクス構成でマルチ画素を構成する液晶表示装置を提供することを目的としている。　本発明の液晶表示装置は、複数サブ画素で構成される画素がマトリクス状に配置され、各サブ画素が有するスイッチング素子（２）と、各サブ画素が有する液晶素子と、第１から第ｎの互いに電位の大きさが異なるｎ本の基準電位幹線（４）と、表示信号を供給する第１表示信号線（３）と、走査線（５）と、制御部（１２）と、ｎ本の基準電位幹線とスイッチング素子が配置された第１基板（１０）と、第１表示信号線が配置された第２基板（２０）とを備える。　第１基板（１０）と第２基板間に液晶素子（２０）が形成される。ｎ個のサブ画素の各液晶素子の一方が第１表示信号線（３）に接続され、ｎ個のサブ画素の各液晶素子の他方が各スイッチング素子（２）を介し各々第１から第ｎ基準電位幹線（４）に接続される。制御部（１２）は、走査線（５）から、オン状態信号をｎ個のサブ画素の各スイッチング素子（２）に、同じタイミングで供給する。

Description

液晶表示装置、画素回路、および駆動方法

　本発明は、液晶表示装置、画素回路、および駆動方法に関する。
　本願は、２０１０年３月２９日に、日本に出願された特願２０１０－０７５７８４号に基づき優先権を主張し、その内容をここに援用する。

　液晶表示装置は、近年、高画質化が求められ、１画素を２つのサブ画素に分割し、サブ画素単位で階調を制御するマルチ画素手法が用いられている（例えば、特許文献１参照）。マルチ画素手法では、１画素が、電気的に等価な２つのサブ画素で構成されている。そして、マルチ画素手法では、この２つのサブ画素に接続されている各補助容量Ｃｓの電位を変動させ、各サブ画素に電位差を生じさせることで階調表現を制御している。

　また、液晶表示装置の構成手法として、対向マトリクス構成が提案されている（例えば、特許文献２参照）。対向マトリクス構成は、第１のガラス基板上に、スキャンバスライン、設置バスライン、スイッチング素子、および表示電極が設けられる。また、第２のガラス基板上に、データバスラインとして兼用される透明電極が設けられる。この対向マトリクス構成は、データバスラインとスキャンバスラインとが積層していない。そのため、対向マトリクス構成以外の構成と比べ、層間の短絡欠陥の発生頻度が大幅に減少し、歩留まりが良い。さらに、対向マトリクス構成は、それぞれのガラス基板のみの検査やリペア（修復）が行えるので、歩留まりが良い。

特開２００４－６２１４６号公報特開昭６２－１３３４７８号公報

　しかしながら、特許文献２の従来技術による対向マトリクス構成では、マルチ画素化について記載されていない。また、特許文献１の従来技術によるマルチ画素手法では、対向マトリクス構成について記載されていない。

　本発明は、上記の問題点に鑑みてなされたものであって、対向マトリクスでマルチ画素を構成する液晶表示装置、画素回路、および駆動方法を提供することを目的としている。

（１）　上記目的を達成するため、本発明の一態様に係る液晶表示装置は、複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、各々の前記サブ画素が有するスイッチング素子と、各々の前記サブ画素が有する液晶素子と、第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、表示信号を供給する第１表示信号線と、走査線と、制御部と、前記第１基準電位幹線から前記第ｎ基準電位幹線と前記スイッチング素子とが配置された第１基板と、前記第１表示信号線が配置された第２基板と、を備え、前記第１基板と前記第２基板との間に前記液晶素子が形成され、前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、前記制御部は、前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給する。

（２）　また、本発明の一態様に係る液晶表示装置において、前記制御部は、前記第１表示信号線の電位の極性をフレーム毎に切り替えるようにしてもよい。

（３）　また、本発明の一態様に係る液晶表示装置において、前記制御部は、電位の大きさを第１基準電位幹線から第ｎ基準電位幹線の順と第ｎ基準電位幹線から第１基準電位幹線の順とにフレーム毎に交互に切り替えるようにしてもよい。

（４）　また、本発明の一態様に係る液晶表示装置において、前記制御部は、前記第１表示信号線の電位を所定の基準電位を中心にフレーム毎に切り替え、電位の大きさを所定の基準電位を中心にし、さらに所定の電圧振幅を加算して、第１基準電位幹線から第ｎ基準電位幹線の順と第ｎ基準電位幹線から第１基準電位幹線の順とにフレーム毎に交互に切り替えるようにしてもよい。

（５）　また、本発明の一態様に係る液晶表示装置において、表示信号を供給する第２表示信号線、を更に備え、前記ｎ個のサブ画素とそれぞれ行方向に隣接して配置されるｎ個のサブ画素の各々の前記液晶素子は、一方が前記第２表示信号線に接続され、他方が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、前記制御部は、前記第１表示信号線および前記第２表示信号線の電位の極性をフレーム毎に交互に切り替えるようにしてもよい。

（６）　また、本発明の一態様に係る液晶表示装置において、前記ｎ個のサブ画素とそれぞれ行方向に隣接して配置されるｎ個のサブ画素から構成される画素がマトリクス状に配置され、前記第１基準幹線の電位の大きさと異なる第１’基準幹線と、表示信号を供給する第２表示信号線と、を更に備え、前記スイッチング素子を介して前記第１基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第１’基準電位幹線に接続され、前記スイッチング素子を介して前記第２基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第２基準電位幹線に接続され、前記制御部は、前記第１基準電位幹線の電位の大きさと前記第１’基準幹線の電位の大きさとの関係を、フレーム毎に交互に切り替えるようにしてもよい。

（７）　また、本発明の一態様に係る液晶表示装置において、前記制御部は、前記第１基準電位幹線の電位の方が前記第１’基準幹線の電位より大きい関係から、前記第１’基準幹線の電位の方が前記第１基準電位幹線の電位より大きい関係に、フレーム毎に交互に切り替え、または、前記第１’基準幹線の電位の極性と前記第１基準電位幹線の電位の極性とをフレーム毎に交互に入れ替えるようにしてもよい。

（８）　また、本発明の一態様に係る液晶表示装置において、前記ｎ個のサブ画素とそれぞれ行方向に隣接して配置されるｎ個のサブ画素のサブ画素から構成される画素がマトリクス状に配置され、前記第１基準幹線の電位の大きさと異なる第１’基準幹線と、第３基準幹線の電位の大きさと異なる第３’基準幹線と、表示信号を供給する第２表示信号線と、を更に備え、前記スイッチング素子を介して前記第１基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第１’基準電位幹線に接続され、前記スイッチング素子を介して前記第２基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第２基準電位幹線に接続され、前記スイッチング素子を介して前記第３基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第３’基準電位幹線に接続され、前記制御部は、前記第１基準電位幹線の電位の大きさと前記第１’基準幹線の電位の大きさの関係と、前記第３基準電位幹線の電位の大きさと前記第３’基準幹線の電位の大きさの関係とを、フレーム毎に交互に切り替えるようにしてもよい。

（９）　また、本発明の一態様に係る液晶表示装置において、前記制御部は、前記第１基準電位幹線の電位の方が前記第１’基準幹線の電位より大きい関係且つ前記第３基準電位幹線の電位の方が前記第３’基準幹線の電位より大きい関係から、前記第１’基準幹線の電位の方が前記第１基準電位幹線の電位より大きい関係且つ前記第３’基準幹線の電位の方が前記第３基準電位幹線の電位より大きい関係にフレーム毎に交互に切り替え、または、前記第１’基準幹線の電位の方が前記第１基準電位幹線の電位より大きい関係且つ前記第３基準電位幹線の電位の方が前記第３’基準幹線の電位より大きい関係から、前記第１基準電位幹線の電位の方が前記第１’基準幹線の電位より大きい関係且つ前記第３’基準幹線の電位の方が前記第３基準電位幹線の電位より大きい関係にフレーム毎に交互に切り替えるようにしてもよい。

（１０）　また、本発明の一態様に係る液晶表示装置において、ｓ（ｓは正の整数）行目の前記画素の各々前記サブ画素は、前記第ｎ基準電位幹線に対してｓ－１行目の前記画素の各々の前記サブ画素と線対称に配置されているようにしてもよい。

（１１）　上記目的を達成するため、本発明の他の態様に係る画素回路は、第１基準電位幹線から前記第ｎ基準電位幹線と前記スイッチング素子とが配置された第１基板と前記第１表示信号線が配置された第２基板との間に液晶素子が形成されている液晶表示装置の画素回路において、複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、各々の前記サブ画素が有するスイッチング素子と、各々の前記サブ画素が有する液晶素子と、第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、表示信号を供給する第１表示信号線と、走査線と、制御部と、を備え、前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、前記制御部は、前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給する。

（１２）　上記目的を達成するため、本発明の更に他の態様に係る駆動方法は、第１基準電位幹線から第ｎ基準電位幹線とスイッチング素子とが配置された第１基板と第１表示信号線が配置された第２基板との間に液晶素子が形成されている液晶表示装置の駆動方法において、複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、各々の前記サブ画素が有するスイッチング素子と、各々の前記サブ画素が有する液晶素子と、第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、表示信号を供給する第１表示信号線と、走査線と、制御部と、を備え、前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、前記制御部は、前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給する。

　上記目的を達成するため、本発明に係る第１基準電位幹線から前記第ｎ基準電位幹線と前記スイッチング素子とが配置された第１基板と前記第１表示信号線が配置された第２基板との間に液晶素子が形成されている液晶表示装置の駆動方法が、複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、各々の前記サブ画素が有するスイッチング素子と、各々の前記サブ画素が有する液晶素子と、第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、表示信号を供給する第１表示信号線と、走査線と、制御部とを備え、前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、前記制御部は、前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給することを特徴としている。

　本発明によれば、複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置される。そして、各々のサブ画素が有するスイッチング素子と、各々のサブ画素が有する液晶素子と、第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、表示信号を供給する第１表示信号線と、走査線と、制御部と、第１基準電位幹線から第ｎ基準電位幹線とスイッチング素子とが配置された第１基板と、第１表示信号線が配置された第２基板と、を備える。そして、第１基板と第２基板との間に液晶素子が形成される。そして、ｎ個のサブ画素の各々の液晶素子の一方の極が第１表示信号線に接続され、ｎ個のサブ画素の各々の液晶素子の他方の極が各々のスイッチング素子を介してそれぞれ第１基準電位幹線から第ｎ基準電位幹線に接続される。そして、制御部は、走査線からオン状態の信号をｎ個のサブ画素の各々のスイッチング素子に同じタイミングで供給する。そのため、対向マトリクスでマルチ画素を構成する液晶表示装置、画素回路、および駆動方法を行うことが可能になる。

本発明の実施形態を適用した液晶表示装置の一例の斜視図である。本発明の実施形態を適用した液晶表示装置の一例の構成図である。第１実施形態に係る２つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係る２つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。同実施形態を適用した第１基板１０上のレイアウトの一例を説明する図である。現在一般的な液晶テレビに用いられているアモルファスシリコンＴＦＴの断面図である。第２実施形態に係る２つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係る２つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。第３実施形態に係る２つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係る２つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。同実施形態を適用した第１基板１０上のレイアウトの一例を説明する図である。第４実施形態に係る２つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。第５実施形態に係る３つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係る３つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。第６実施形態に係る３つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係る３つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。第７実施形態に係る３つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係る３つのサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。第８実施形態に係るｎ個（偶数）のサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係るｎ個（偶数）のサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。第９実施形態に係るｎ個（奇数）のサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。同実施形態に係るｎ個（奇数）のサブ画素を備える液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。

　以下、図１～図３０を用いて本発明の実施形態について詳細に説明する。なお、本発明は斯かる実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
　図１は、本発明の実施形態を適用した液晶表示装置の一例の斜視図である。図１のように、本発明の実施形態における液晶表示装置は、第１基板１０と、第１基板１０に対して対向配置された第２基板２０と、制御部１２とを備えている。第１基板１０と第２基板２０との間には、液晶材料が封入されている。また、第１基板１０は、複数のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）によるスイッチング素子２と、複数の基準電位幹線４と、複数の走査線（ゲートバスライン）５と、表示電極１１とを備えている。さらに、第２基板２０は、ストライプ状の透明電極１３を備えている。透明電極１３は、それぞれ表示信号線（データバスライン）３に接続されている。このように、第１基板１０には、スイッチング素子２、基準電位幹線４、走査線５、および、表示電極１１が形成されている。対向する第２基板２０には、表示信号線３に接続されたストライプ状の透明電極１３が形成されている。これにより、対向マトリクスを構成している。また、第１基板１０の下には、非図示のバックライトが配置されている。

　図２は、本発明の実施形態を適用した液晶表示装置の一例の構成図である。図２のように、一般的な液晶表示表値では、表示信号線（データバスライン）３をｍ本、走査線（ゲートバスライン）５をｎ本、画素をｎ×ｍ個（ｐ（１，１）～ｐ（１，ｍ），ｐ（２，１）～ｐ（２，ｍ）・・・ｐ（ｎ，１）～ｐ（ｎ，ｍ））を備えている。ｎ×ｍ個の画素によって、画素部２００を構成する。例えば、Ｆｕｌｌ－ＨＤの解像度の液晶表示装置の場合、データバスラインは、ｎ＝１９２０×３（３はＲＧＢ分）＝５７６０本、ゲートバスラインは、ｍ＝１０８０本である。また、制御部１２は、表示信号線３に供給される表示信号を、隣接する表示信号線３間で逆極性に制御する。すなわち、表示信号線３－１の表示信号と表示信号線３－２の表示信号の極性は逆極性である。また、表示信号線３－２の表示信号と表示信号線３－３の表示信号の極性は逆極性である。また、表示信号線３－３の表示信号と表示信号線３－４の表示信号の極性は逆極性である。

［第１実施形態］
　図３は、第１実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図４は、第１実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。なお、１フレームは、例えば、６０Ｈｚ駆動の液晶表示装置であれば、１／６０秒である。図３のように、第１実施形態における液晶表示装置は、画素１０１～１０６を備える。各画素１０１～１０６は、それぞれ２つのサブ画素を備える。そして、画素１０１と画素１０２は行方向に隣接して配置されている。画素１０１は、基準電位幹線４－１から列方向に対してサブ画素１１１とサブ画素１１２との順に配置されている。画素１０２は、基準電位幹線４－１から列方向に対してサブ画素１２１とサブ画素１２２との順に配置されている。また、行方向に隣接して配置されている画素１０４と画素１０５が、基準電位幹線４－２に関して画素１０１および画素１０２と線対称に配置されている。そして、画素１０４は、基準電位幹線４－１から列方向に対してサブ画素１４２とサブ画素１４１との順に配置されている。画素１０５は、基準電位幹線４－１から列方向に対してサブ画素１５２とサブ画素１５１との順に配置されている。画素１０３と画素１０６についても同様である。なお、サブ画素とは、本発明の実施形態では、１つの画素を複数の画素に分割したそれぞれの画素である。また、ＲＧＢのカラー表示を行う液晶表示装置では、例えば、画素１０１がＲに相当し、画素１０２がＧに相当し、画素１０３がＢに相当する。

　さらに、各サブ画素は、液晶素子１と、スイッチング素子２と、それに対向するストライプ状の透明電極１３の部分とにより構成されている。なお、液晶素子は、１つの表示電極とストライプ状の透明電極１３との間に挟まれた液晶材料により構成され、電気的等価回路としては電気容量として表現される。図３では、例えば、サブ画素１１１は、液晶素子１－１１とスイッチング素子２－１１とを備える。サブ画素１１２は、液晶素子１－１２とスイッチング素子２－１２とを備えている。なお、表示電極１１と、それに対向するストライプ状の透明電極１３とは、図３では、液晶素子１－１１、１－１２への電気的接続部分として等価的に表現している。

　まず、画素１０１のサブ画素１１１とサブ画素１１２との構成を説明する。スイッチング素子２－１１とスイッチング素子２－１２のゲート端子は、共通の走査線５－１に接続されている。スイッチング素子２－１１のソース端子は、基準電位幹線４－１に接続されている。スイッチング素子２－１１のドレイン端子は、表示電極１１を介して容量成分を有する液晶素子１－１１の一方に接続されている。液晶素子１－１１の他方は、透明電極１３を介して表示信号線（第１表示信号線）３－１に接続されている。すなわち、液晶素子１－１１は、透明電極１３と電極１１との間に挟持されている。また、スイッチング素子２－１２のソース端子は、基準電位幹線４－２に接続されている。スイッチング素子２－１２のドレイン端子は、表示電極１１を介して液晶素子１－１２の一方に接続されている。液晶素子１－１２の他方は、透明電極１３を介して表示信号線３－１に接続されている。
　次に、画素１０２のサブ画素１２１とサブ画素１２２との構成を説明する。スイッチング素子２－２１とスイッチング素子２－２２のゲート端子は、共通の走査線５－１に接続されている。スイッチング素子２－２１のソース端子は、基準電位幹線４－１に接続されている。スイッチング素子２－２１のドレイン端子は、表示電極１１を介して液晶素子１－２１の一方に接続されている。液晶素子１－２１の他方は、透明電極１３を介して表示信号線（第２表示信号線）３－２に接続されている。また、スイッチング素子２－２２のソース端子は、基準電位幹線４－２に接続されている。スイッチング素子２－２２のドレイン端子は、表示電極１１を介して液晶素子１－２２の一方に接続されている。液晶素子１－２２の他方は、透明電極１３を介して表示信号線３－２に接続されている。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との構成を説明する。スイッチング素子２－４１と２－４２のゲート端子は、共通の走査線５－２に接続されている。スイッチング素子２－４２のソース端子は、基準電位幹線４－１に接続されている。スイッチング素子２－４２のドレイン端子は、表示電極１１を介して液晶素子１－４２の一方に接続されている。液晶素子１－４２の他方は、透明電極１３を介して表示信号線３－１に接続されている。また、スイッチング素子２－４１のソース端子は、基準電位幹線４－２に接続されている。スイッチング素子２－４１のドレイン端子は、表示電極１１を介して液晶素子１－４１の一方に接続されている。液晶素子１－４１の他方は、透明電極１３を介して表示信号線３－１に接続されている。
　次に、画素１０５のサブ画素１５１とサブ画素１５２との構成を説明する。スイッチング素子２－５１とスイッチング素子２－５２のゲート端子は、共通の走査線５－２に接続されている。スイッチング素子２－５２のソース端子は、基準電位幹線４－１に接続されている。スイッチング素子２－５２のドレイン端子は、表示電極１１を介して液晶素子１－５２の一方に接続されている。液晶素子１－５２の他方は、透明電極１３を介して表示信号線３－２に接続されている。また、スイッチング素子２－５１のソース端子は、基準電位幹線４－２に接続されている。スイッチング素子２－５１のドレイン端子は、表示電極１１を介して液晶素子１－５１の一方に接続されている。液晶素子１－５１の他方は、透明電極１３を介して表示信号線３－２に接続されている。画素１０３と画素１０６についても同様である。

　次に、液晶表示装置の動作を、図３と図５を用いて説明する。図５は、第１実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。Ｌフレーム（Ｌは１以上の自然数）時、画素１０１～１０６の各サブ画素の動作について説明する。
　図５において、横軸は時間を示しており、縦軸は電位を示している。図５の波形１は、走査線５－１の電位の時間変化を示している。図５の波形２は、走査線５－２の電位の時間変化を示している。図５の波形３は、基準電位幹線４－１の電位の時間変化を示している。図５の波形４は、基準電位幹線４－２の電位の時間変化を示している。図５の波形５は、表示信号線３－１の電位の時間変化を示している。図５の波形６は、表示信号線３－２の電位の時間変化を示している。図５の波形７は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図５の波形８は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図５の波形９は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ１の印加電圧）の時間変化を示している。

　制御部１２は、基準電位幹線４－１の電位を＋１Ｖに制御し、基準電位幹線４－２の電位を０Ｖに制御する（図５の波形３および波形４、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大きさを基準電位幹線４－１の電位が基準電位幹線４－２の電位よりも大である関係に制御する。
　次に、制御部１２は、走査線５－１を時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。なお、走査線５－１の出力がＨになる期間は、液晶表示装置で用いる基準電位幹線３の総数に応じて設定される。例えば、Ｆｕｌｌ－ＨＤ対応の液晶表示装置においては、１／（６０×１０８０）（秒）に相当する。図３において、制御部１２は、表示信号線３－１から１行目の画素１０１に＋５Ｖ、２行目の画素１０４に＋４Ｖを供給し、表示信号線３－２から１行目の画素１０２に－４Ｖ、２行目の画素１０５に－３Ｖを供給する。なお、ゼロ階調から最大階調を表示した場合の信号レンジは、例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶素子の特性に合わせるようにしてもよい。なお、図５に示した表示信号線３－１と表示信号線３－２の信号レベルは、動作の一例を示す信号レベルである。
　さらに、制御部１２は、走査線５－２を時刻ｔ１ａ～ｔ２ａの期間、Ｈレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、および２－６１～２－６２をオン状態にする。
　なお、一例として、第１基板１０の下に非図示のバックライトが配置された透過型の液晶表示装置の場合、制御部１２により、各サブ画素の光透過率を制御することで輝度（階調表現）が制御される。あるいは、透過型の液晶表示装置の場合、制御部１２により、各サブ画素の光反射率を制御することで輝度（階調表現）が制御される。

　まず、画素１０１のサブ画素１１１とサブ画素１１２との動作について説明する。制御部１２は、液晶素子１－１１のｎｏｄｅ　Ｘに、表示信号線３－１から＋５Ｖを供給する。そして、制御部１２は、時刻ｔ０ａ～ｔ１ａの期間、走査線５－１からスイッチング素子２－１１をオンし、液晶素子１－１１のｎｏｄｅ　Ｙに基準電位幹線４－１から＋１Ｖを印可する。このため、液晶素子１－１１には、表示信号線３－１の＋５Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋４Ｖが発生する。すなわち、液晶素子１－１１（等価的な電気容量）に電位差＝＋４Ｖが書き込まれることに相当する。そして、走査線５－１からＬレベルの信号が印可されて、スイッチング素子２－１１がオフになった時刻ｔ１ａ以降、液晶素子１－１１により、この電位差＝＋４Ｖが次のフレームＬ＋１まで保持される。また、時刻ｔ０ａ～ｔ１ａの期間、２行目の画素１０４に接続されているスイッチング素子２－４１～２－４２は、図５のようにオフ状態のため電位差は保持されたままである。さらに、時刻ｔ０ａ～ｔ１ａの期間、スイッチング素子２－１２がオンし、液晶素子１－１２（等価的な電気容量）には、表示信号線３－１の＋５Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素１１１～１１２の輝度は、電位差の大きなサブ画素１１２の方がサブ画素１１１より輝度が高く表示される。このため、サブ画素１１１は暗く、サブ画素１１２は明るく表示される。
　また、制御部１２は、表示信号線３－３に表示信号線３－１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素１０３のサブ画素１３１の液晶素子１－３１（等価的な電気容量）には、サブ画素１１１と同様に電位差＝＋４Ｖが発生する。また、サブ画素１３２の液晶素子１－３２（等価的な電気容量）には、サブ画素１１２と同様に電位差＝＋５Ｖが発生する。そのため、サブ画素１３１は暗く、サブ画素１３２は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、スイッチング素子２－２１と２－２２がオンする。このため、液晶素子１－２１（等価的な電気容量）には、表示信号線３－２の－４Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝－５Ｖが発生する。また、液晶素子１－２２（等価的な電気容量）には、表示信号線３－２の－４Ｖと基準電位幹線４－２の０Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、サブ画素１２２は暗く、サブ画素１２１は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、スイッチング素子２－４１と２－４２がオンする。このため、液晶素子１－４１（等価的な電気容量）には、表示信号線３－１の＋４Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋４Ｖが発生する。また、液晶素子１－４２（等価的な電気容量）には、表示信号線３－１の＋４Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋３Ｖが発生する。この結果、サブ画素１４１～１４２の輝度は、サブ画素１４２は暗く、サブ画素１４１は明るく表示される。
　また、時刻ｔ１ａ～ｔ２ａの期間、画素１０６のサブ画素１６１の液晶素子１－６１（等価的な電気容量）には電位差＝＋４Ｖが発生する。また、サブ画素１６２の液晶素子１－６２（等価的な電気容量）には電位差＝＋３Ｖが発生する。そのため、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、スイッチング素子２－５１と２－５２がオンする。このため、液晶素子１－５１（等価的な電気容量）には、表示信号線３－２の－３Ｖと基準電位幹線４－２の０Ｖとの電位差＝－３Ｖが発生する。また、液晶素子１－５２（等価的な電気容量）には、表示信号線３－２の－３Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、サブ画素１５１は暗く、サブ画素１５２は明るく表示される。

　次に、Ｌ＋１フレームの動作について図４と図５を用いて説明する。図５において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。制御部１２が、垂直帰線期間、表示信号線３－１～３－３の電位の極性をＬフレーム時とは逆極性に切り替える。
　そして、制御部１２は、基準電位幹線４－１の電位を＋１Ｖから０Ｖに切り替え、基準電位幹線４－２の電位を０Ｖから＋１Ｖに切り替える（図５の波形３および波形４、時刻ｔ０ｂ）。すなわち、制御部１２は、電位の大きさを基準電位幹線４－１の電位が基準電位幹線４－２の電位よりも大である関係から基準電位幹線４－２の電位が基準電位幹線４－１の電位よりも大である関係に切り替える。また、この制御は、基準電位幹線４－１～４－２の電位をフレーム毎に切り替え、且つ、両者の電位をフレーム毎に交換することを意味する。なお、基準電位幹線４－２の電位を基準電位幹線４－１と逆位相に切り替えるとは、Ｌフレーム目、基準電位幹線４－１の電位を＋１Ｖ、基準電位幹線４－２の電位を０Ｖ、Ｌ＋１フレーム目、基準電位幹線４－１の電位を０Ｖ、基準電位幹線４－２の電位を＋１Ｖのようにフレーム毎に交互に電位を交換することである。
　次に、制御部１２は、走査線５－１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。このため、制御部１２は、表示信号線３－１から１行目の画素１０１に－４Ｖの信号を供給し、表示信号線３－２から１行目の画素１０２に＋５Ｖの信号を供給する。さらに、制御部１２は、走査線５－２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、および２－６１～２－６２をオン状態にする。このため、制御部１２は、表示信号線３－１から２行目の画素１０４に－３Ｖの信号を供給し、表示信号線３－２から２行目の画素１０５に＋４Ｖの信号を供給する。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素１０１のサブ画素１１１とサブ画素１１２との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－１１には、表示信号線３－１の－４Ｖと基準電位幹線４－１の０Ｖとの電位差＝－４Ｖが発生する。また、液晶素子１－１２には、表示信号線３－１の－４Ｖと基準電位幹線４－２の＋１Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素１１１～１１２の輝度は、サブ画素１１１は暗く、サブ画素１１２は明るく表示される。
　また、制御部１２は、表示信号線３－３に表示信号線３－１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素１０３のサブ画素１３１の液晶素子１－３１には電位差＝－４Ｖが発生し、サブ画素１３２の液晶素子１－３２には電位差＝－５Ｖが発生する。そのため、サブ画素１３１は暗く、サブ画素１３２は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１には、表示信号線３－２の＋５Ｖと基準電位幹線４－１の０Ｖとの電位差＝＋５Ｖが発生する。また、液晶素子１－２２には、表示信号線３－２の＋５Ｖと基準電位幹線４－２の＋１Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、サブ画素１２２は暗く、サブ画素１２１は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－４１には、表示信号線３－１の－３Ｖと基準電位幹線４－２の＋１Ｖとの電位差＝－４Ｖが発生する。また、液晶素子１－４２には、表示信号線３－１の－３Ｖと基準電位幹線４－１の０Ｖとの電位差＝－３Ｖが発生する。この結果、サブ画素１４１～１４２の輝度は、サブ画素１４２は暗く、サブ画素１４１は明るく表示される。
　また、時刻ｔ１ｂ～ｔ２ｂの期間、画素１０６のサブ画素１６２の液晶素子１－６２には電位差＝－４Ｖが発生し、サブ画素１６１の液晶素子１－６１には電位差＝－３Ｖが発生する。そのため、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５１には、表示信号線３－２の＋４Ｖと基準電位幹線４－２の＋１Ｖとの電位差＝＋３Ｖが発生する。また、液晶素子１－５２には、表示信号線３－２の＋４Ｖと基準電位幹線４－１の０Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、サブ画素１５１は暗く、サブ画素１５２は明るく表示される。

　図６は、第１実施形態を適用した第１基板１０上のレイアウトの一例を説明する図である。図６に示すＴＦＴ部３００において、領域Ａ１１と同じハッチングを付した領域は、第１電極（ゲート電極）を示している。また、領域Ａ１２と同じハッチングを付した領域は、第２電極（ソース電極、ドレイン電極）を示している。また、領域Ａ１３と同じハッチングを付した領域は、半導体層（シリコン層）を示している。また、領域Ａ１４と同じハッチングを付した領域は、第３電極（画素電極）を示している。また、領域Ａ１５で示した部分は、第１電極と第２電極のコンタクトを示している。また、領域Ａ１６で示した部分は、第２電極と第３電極のコンタクトを示している。

　ここで、図６および後述する図１３に図示したＴＦＴの例として、現在一般的な液晶テレビに用いられているアモルファスシリコンＴＦＴの断面図を図７に示す。このＴＦＴは、ガラス基板５００、ゲート電極５０１、ゲート絶縁膜５０２、アモルファスシリコン層５０３（図６及び図１３の領域Ａ１３）、ｎ^＋アモルファスシリコン層５０４、ソース電極５０５（図６及び図１３の領域Ａ１２）／ドレイン電極５０６（図６及び図１３の領域Ａ１３）、および保護膜５０７、平坦化膜５０８、画素電極５０９（図６及び図１３の領域Ａ１４）が順に積層された構成である。図７において、画素電極５０９とドレイン電極５０６は、コンタクト領域５１０（図６及び図１３の領域Ａ１６）において、電気的に接続されている。
　なお、ガラス基板５００は、ステンレス基板などのフレキシブル基板でも良い。また、アモルファスシリコン層５０３は、ポリシリコン、微結晶シリコン、あるいはＩＧＺＯ（インジウム亜鉛複合酸化物）に代表される透明アモルファス酸化物半導体を用いても良い。ただし、アモルファスシリコン層５０３として、透明アモルファス酸化物半導体を用いる場合は、ｎ^＋アモルファスシリコン層は無くても良い。

　図６において、表示信号線３－１～３－３が接続されている透明電極１３は対向する第２基板２０上にある。そのため、第１基板１０上には、基準電位幹線４－１～４－３と走査線５―１～５－２、スイッチング素子２、及び表示電極１１とが形成されている。
　図６において、各画素は、Ｓｕｂ－ｐｉｘ１とＳｕｂ－ｐｉｘ２とを備える。各サブ画素では、各スイッチング素子２のゲート端子は、走査線５－１または５－２に接続されている。また、サブ画素Ｓｕｂ－ｐｉｘ１のスイッチング素子２のソース端子は、基準電位幹線４－１に接続されている。また、サブ画素Ｓｕｂ－ｐｉｘ１のスイッチング素子２のドレイン端子は、表示電極１１を介して液晶素子１の一方に接続されている。また、液晶素子１の他方は、透明電極１３を介して表示信号線３に接続されている。また、サブ画素Ｓｕｂ－ｐｉｘ２のスイッチング素子２のソース端子は、基準電位幹線４－２に接続されている。また、サブ画素Ｓｕｂ－ｐｉｘ２のスイッチング素子２のドレイン端子は、表示電極１１を介して液晶素子１の一方に接続されている。また、液晶素子１の他方は、透明電極１３を介して表示信号線３に接続されている。

　また、本実施形態では、基準電位幹線４－１～４－３の電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎であってもよい。なお、画素選択期間とは、例えば、６０Ｈｚ駆動、解像度Ｆｕｌｌ－ＨＤ（１０８０本の走査線を有する）の表示装置では１／６０／１０８０（秒）毎である。さらに、画素選択期間を１Ｈと定義すると、２ｋＨ（ｋは1以上の整数）毎に電位の切り替えを行うようにしてもよい。

　以上のように、各々の画素の２つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。また、1フレームに1回のみしか各基準電圧幹線４－１～４－２の電位を変化する必要が無いため、低消費電力の表示装置を実現できる。

［第２実施形態］
　第２実施形態は、１画素が２つのサブ画素から構成されている液晶表示装置の別の実施形態である。図８は、第２実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図９は、第２実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。図８のように回路構成は、第１実施形態と同じである。

　次に、Ｌフレーム（Ｌは１以上の自然数）時、画素１０１～１０６の各サブ画素の動作について図８を用いて説明する。
　制御部１２は、基準電位幹線４－１を＋１Ｖに制御し、基準電位幹線４－２を０Ｖに制御する。次に、制御部１２は、走査線５－１をＨレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。制御部１２は、表示信号線３－１から１行目の画素１０１に＋５Ｖ（最大階調）の信号を供給する。また、表示信号線３－２から１行目の画素１０２に＋４Ｖ（中間調）の信号を供給する。また、表示信号線３－３から１行目の画素１０３に＋１Ｖ（最小階調）の信号を供給する。すなわち、最大階調を表示する信号電位である＋５Ｖを中心とし、正極性側を＋１Ｖ～＋５Ｖ、負極性側を＋５Ｖ～＋９Ｖに割り振る。さらに基準電位幹線４－１には＋５Ｖを中心に±４Ｖの電圧振幅を付加し、基準電位幹線４－２には＋５Ｖを中心に±５Ｖの電圧振幅を付加する。
　また、制御部１２は、走査線５－２をＨレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、および２－６１～２－６２をオン状態にする。そして、制御部１２は、表示信号線３－１から２行目の画素１０４に＋５Ｖ（最大階調）の信号を供給する。また、表示信号線３－２から２行目の画素１０５に＋４Ｖ（中間調）の信号を供給する。また、表示信号線３－３から２行目の画素１０６に＋１Ｖ（最小階調）の信号を供給する。なお、図８に示した表示信号線３－１～３－３の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素１０１のサブ画素１１１とサブ画素１１２との動作について説明する。スイッチング素子２－１１がオンの期間、液晶素子１－１１には、表示信号線３－１の＋５Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋４Ｖが発生する。また、スイッチング素子２－１２がオンの期間、液晶素子１－１２には、表示信号線３－１の＋５Ｖと基準電位幹線４－２の＋０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素１１１～１１２の輝度は、サブ画素１１１は暗く、サブ画素１１２は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。スイッチング素子２－２１がオンの期間、液晶素子１－２１には、表示信号線３－２の＋４Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋３Ｖが発生する。また、スイッチング素子２－２２がオンの期間、液晶素子１－２２には、表示信号線３－２の＋４Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、サブ画素１２１は暗く、サブ画素１２２は明るく表示される。

　次に、画素１０３のサブ画素１３１とサブ画素１３２との動作について説明する。スイッチング素子２－３１がオンの期間、液晶素子１－３１には、表示信号線３－３の＋１Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝０Ｖが発生する。また、スイッチング素子２－３２がオンの期間、液晶素子１－３２には、表示信号線３－３の＋１Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋１Ｖが発生する。この結果、サブ画素１３１～１３２の輝度は、サブ画素１３１は暗く、サブ画素１３２は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作について説明する。スイッチング素子２－４１がオンの期間、液晶素子１－４１には、表示信号線３－１の＋５Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋５Ｖが発生する。また、スイッチング素子２－４２がオンの期間、液晶素子１－４２には、表示信号線３－１の＋５Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素１４１～１４２の輝度は、サブ画素１４２は暗く、サブ画素１４１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。スイッチング素子２－５１がオンの期間、液晶素子１－５１には、表示信号線３－２の＋４Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋４Ｖが発生する。また、スイッチング素子２－５２がオンの期間、液晶素子１－５２には、表示信号線３－２の＋４Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋３Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、サブ画素１５２は暗く、サブ画素１５１は明るく表示される。

　次に、画素１０６のサブ画素１６１とサブ画素１６２との動作について説明する。スイッチング素子２－６１がオンの期間、液晶素子１－６１には、表示信号線３－３の＋１Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋１Ｖが発生する。また、スイッチング素子２－６２がオンの期間、液晶素子１－６２には、表示信号線３－３の＋１Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝０Ｖが発生する。この結果、サブ画素１６１～１６２の輝度は、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　次に、Ｌ＋１フレームの動作について図９を用いて説明する。制御部１２は、基準電位幹線４－１を＋１Ｖから＋９Ｖに切り替え、基準電位幹線４－２を０Ｖから＋１０Ｖに切り替え、基準電位幹線４－３を＋１Ｖから＋９Ｖに切り替える。次に、制御部１２は、走査線５－１をＨレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。また、制御部１２は、表示信号線３－１から１行目の画素１０１に＋５Ｖ（最大階調）の信号を供給する。また、表示信号線３－２から１行目の画素１０２に＋６Ｖ（中間調）の信号を供給する。また、表示信号線３－３から１行目の画素１０３に＋９Ｖ（最小階調）の信号を供給する。さらに、制御部１２は、走査線５－２をＨレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、およびスイッチング素子２－６１～２－６２をオン状態にする。さらに、制御部１２は、表示信号線３－１から２行目の１０４に＋５Ｖ（最大階調）の信号を供給する。また、表示信号線３－２から２行目の画素１０４に＋６Ｖ（中間調）の信号を供給する。また、表示信号線３－３から２行目の画素１０６に＋９Ｖ（最小階調）の信号を供給する。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素１０１のサブ画素１１１とサブ画素１１２との動作について説明する。スイッチング素子２－１１がオンの期間、液晶素子１－１１には、表示信号線３－１の＋５Ｖと基準電位幹線４－１の＋９Ｖとの電位差＝－４Ｖが発生する。また、スイッチング素子２－１２がオンの期間、液晶素子１－１２には、表示信号線３－１の＋５Ｖと基準電位幹線４－２の＋１０Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素１１１～１１２の輝度は、サブ画素１１１は暗く、サブ画素１１２は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。スイッチング素子２－２１がオンの期間、液晶素子１－２１には、表示信号線３－２の＋６Ｖと基準電位幹線４－１の＋９Ｖとの電位差＝－３Ｖが発生する。また、スイッチング素子２－２２がオンの期間、液晶素子１－２２には、表示信号線３－２の＋６Ｖと基準電位幹線４－２の１０Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、サブ画素１２１は暗く、サブ画素１２２は明るく表示される。

　次に、画素１０３のサブ画素１３１とサブ画素１３２との動作について説明する。スイッチング素子２－３１がオンの期間、液晶素子１－３１には、表示信号線３－３の＋９Ｖと基準電位幹線４－１の＋９Ｖとの電位差＝０Ｖが発生する。また、スイッチング素子２－３２がオンの期間、液晶素子１－３２には、表示信号線３－３の＋９Ｖと基準電位幹線４－２の１０Ｖとの電位差＝－１Ｖが発生する。この結果、サブ画素１３１～１３２の輝度は、サブ画素１３１は暗く、サブ画素１３２は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作について説明する。スイッチング素子２－４１がオンの期間、液晶素子１－４１には、表示信号線３－１の＋５Ｖと基準電位幹線４－２の＋１０Ｖとの電位差＝―５Ｖが発生する。また、スイッチング素子２－４２がオンの期間、液晶素子１－４２には、表示信号線３－１の＋５Ｖと基準電位幹線４－１の＋９Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素１４１～１４２の輝度は、サブ画素１４２は暗く、サブ画素１４１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。スイッチング素子２－５１がオンの期間、液晶素子１－５１には、表示信号線３－２の＋６Ｖと基準電位幹線４－２の＋１０Ｖとの電位差＝－４Ｖが発生する。また、スイッチング素子２－５２がオンの期間、液晶素子１－５２には、表示信号線３－２の＋６Ｖと基準電位幹線４－１の＋９Ｖとの電位差＝－３Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、サブ画素１５２は暗く、サブ画素１５１は明るく表示される。

　次に、画素１０６のサブ画素１６１とサブ画素１６２との動作について説明する。スイッチング素子２－６１がオンの期間、液晶素子１－６１には、表示信号線３－３の＋９Ｖと基準電位幹線４－２の＋１０Ｖとの電位差＝－１Ｖが発生する。また、スイッチング素子２－６２がオンの期間、液晶素子１－６２には、表示信号線３－３の＋９Ｖと基準電位幹線４－１の＋９Ｖとの電位差＝０Ｖが発生する。この結果、サブ画素１６１～１６２の輝度は、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　以上のように、１つの画素の２つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。また、第２実施形態によれば、図８と図９のように、明るい画素（２つのサブ画素のうち、液晶素子の両端に印加される電位差の絶対値が大きい方）と、暗い画素（２つのサブ画素のうち、液晶素子の両端に印加される電位差の絶対値が小さい方）の行方向の並びが、走査線５－１に対して平行に配置することができる。そのため、第１実施形態の効果に加えて、表示特性の向上を実現できる。

［第３実施形態］
　第３実施形態は、１画素が２つのサブ画素から構成されている液晶表示装置の別の実施形態である。図１０は、第３実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図１１は、第３実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。図１０のように、第３実施形態における液晶表示装置は、画素１０１～１０６を備える。各画素１０１～１０６は、さらに２つのサブ画素を備える。そして、画素１０１と画素１０２は行方向に隣接して配置されている。画素１０１は、基準電位幹線４－１から列方向に対してサブ画素１１１とサブ画素１１２との順に配置されている。画素１０２は、基準電位幹線（第１基準電位幹線）４－１から列方向に対してサブ画素１２１とサブ画素１２２との順に配置されている。また、行方向に隣接して配置されている画素１０４と１０５が、基準電位幹線（第２基準電位幹線）４－２に関して画素１０１および画素１０２と線対称に配置されている。
　そして、画素１０４は、基準電位幹線４－１から列方向に対してサブ画素１４２とサブ画素１４１との順に配置されている。画素１０５は、基準電位幹線４－１から列方向に対してサブ画素１５２とサブ画素１５１との順に配置されている。画素１０３、１０６の構成についても同様である。

　画素１０１のサブ画素１１１とサブ画素１１２との構成は第１実施形態と同様である。
　次に、画素１０２のサブ画素１２１とサブ画素１２２との構成を説明する。スイッチング素子２－２１とスイッチング素子２－２２のゲート端子は、共通の走査線５－１に接続されている。スイッチング素子２－２１のソース端子は、基準電位幹線（第１’基準電位幹線）４－３に接続されている。スイッチング素子２－２１のドレイン端子は、表示電極１１を介して液晶素子１－２１の一方に接続されている。液晶素子１－２１の他方は、透明電極１３を介して表示信号線（第２表示信号線）３－２に接続されている。また、スイッチング素子２－２２のソース端子は、基準電位幹線４－２に接続されている。スイッチング素子２－２２のドレイン端子は、表示電極１１を介して液晶素子１－２２の一方に接続されている。液晶素子１－２２の他方は、透明電極１３を介して表示信号線３－２に接続されている。

　画素１０４のサブ画素１４１とサブ画素１４２との構成は第１実施形態と同様である。
　次に、画素１０５のサブ画素１５１とサブ画素１５２との構成を説明する。スイッチング素子２－５１と２－５２のゲート端子は、共通の走査線５－２に接続されている。スイッチング素子２－５２のソース端子は、基準電位幹線４－３に接続されている。スイッチング素子２－５２のドレイン端子は、表示電極１１を介して液晶素子１－５２の一方に接続されている。液晶素子１－５２の他方は、透明電極１３を介して表示信号線３－２に接続されている。また、スイッチング素子２－５１のソース端子は、基準電位幹線４－２に接続されている。スイッチング素子２－５１のドレイン端子は、表示電極１１を介して液晶素子１－５１の一方に接続されている。液晶素子１－５１の他方は、透明電極１３を介して表示信号線３－２に接続されている。画素１０３、１０６の構成についても同様である。

　次に、液晶表示装置の動作を、図１０と図１２を用いて説明する。図１２は、第３実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。まず、Ｌフレーム（Ｌは１以上の自然数）時、画素１０１～１０６の各サブ画素の動作について説明する。
　図１２において、横軸は時間を示しており、縦軸は電位を示している。図１２の波形１は、走査線５－１の電位の時間変化を示している。図１２の波形２は、走査線５－２の電位の時間変化を示している。図１２の波形３は、基準電位幹線４－１の電位の時間変化を示している。図１２の波形４は、基準電位幹線４－２の電位の時間変化を示している。図１２の波形５は、基準電位幹線４－３の電位の時間変化を示している。図１２の波形６は、表示信号線３－１の電位の時間変化を示している。図１２の波形７は、表示信号線３－２の電位の時間変化を示している。図１２の波形８は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図１２の波形９は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図１２の波形１０は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ１の印加電圧）の時間変化を示している。

　制御部１２は、基準電位幹線４－１を＋１Ｖに制御し、基準電位幹線４－２を０Ｖに制御し、基準電位幹線４－３を－１Ｖに制御する（図１２の波形３～５、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大きさを基準電位幹線４－１の電位が基準電位幹線４－２の電位より大であり、且つ、基準電位幹線４－２の電位が基準電位幹線４－３の電位より大である関係に制御する。
　次に、制御部１２は、走査線５－１を時刻ｔ０ａ～ｔ１ａの期間、Ｈレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。このため、制御部１２は、表示信号線３－１から１行目の画素１０１に＋５Ｖの信号を供給し、表示信号線３－２から１行目の画素１０２に－５Ｖの信号を供給する。また、各表示信号線３－１～３－３の信号レンジは、例えば、正極性側＋５Ｖ～＋１Ｖ、負極性側－５Ｖ～－１Ｖである。さらに、制御部１２は、走査線５－２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、および２－６１～２－６２をオン状態にする。このため、制御部１２は、表示信号線３－１から２行目の画素１０４に＋４Ｖの信号を供給し、表示信号線３－２から２行目の画素１０５に－４Ｖの信号を供給する。なお、図１２に示した表示信号線３－１と３－２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素１０１のサブ画素１１１とサブ画素１１２との動作は、第１実施形態のＬフレーム時と同様である。このため、時刻ｔ０ａ～ｔ１ａの期間、サブ画素１１１の液晶素子１－１１に電位差＝＋４Ｖが発生し、サブ画素１１２の液晶素子１－１２に電位差＝＋５Ｖが発生する。そのため、電位差の大きなサブ画素１１２の方がサブ画素１１１より輝度が高く表示される。このため、サブ画素１１１は暗く、サブ画素１１２は明るく表示される。
　また、制御部１２は、表示信号線３－３に表示信号線３－１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素１０３のサブ画素１３１の液晶素子１－３１には電位差＝＋４Ｖが発生し、サブ画素１３２の液晶素子１－３２には電位差＝＋５Ｖが発生する。そのため、サブ画素１３１は暗く、サブ画素１３２は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１には、表示信号線３－２の－５Ｖと基準電位幹線４－３の－１Ｖとの電位差＝－４Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２には、表示信号線３－２の－５Ｖと基準電位幹線４－２の０Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、サブ画素１２１は暗く、サブ画素１２２は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作は、第１実施形態のＬフレーム時と同様である。このため、時刻ｔ１ｂ～ｔ２ｂの期間、サブ画素１４１の液晶素子１－４１に電位差＝＋４Ｖが発生し、サブ画素１４２の液晶素子１－４２に電位差＝＋３Ｖが発生する。そのため、サブ画素１４１～１４２の輝度は、電位差に応じてサブ画素１４２は暗く、サブ画素１４１は明るく表示される。
　また、時刻ｔ１ｂ～ｔ２ｂの期間、画素１０６のサブ画素１６２の液晶素子１－６２には電位差＝＋４Ｖが発生し、サブ画素１６１の液晶素子１－６１には電位差＝＋３Ｖが発生する。そのため、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５１（等価的な電気容量）には、表示信号線３－２の－４Ｖと基準電位幹線４－２の０Ｖとの電位差＝－４Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５２（等価的な電気容量）には、表示信号線３－２の－４Ｖと基準電位幹線４－３の－１Ｖとの電位差＝－３Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、電位差に応じてサブ画素１５２は暗く、サブ画素１５１は明るく表示される。

　次に、Ｌ＋１フレームの動作について図１１と図１２を用いて説明する。図１２において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。制御部１２が、垂直帰線期間、表示信号線３－１～３－３の電位の極性をＬフレーム時とは逆極性に切り替える。そして、制御部１２は、基準電位幹線４－１を＋１Ｖから－１Ｖに切り替え、基準電位幹線４－３を－１Ｖから＋１Ｖに切り替える（図１２、時刻ｔ０ｂ）。すなわち、制御部１２は、基準電位幹線４－１と４－２の電位をフレーム毎に切り替え、且つ、両者の電位をフレーム毎に交換する。すなわち、制御部１２は、電位の大きさを、基準電位幹線４－１の電位が基準電位幹線４－２の電位より大であり、且つ、基準電位幹線４－２の電位が基準電位幹線４－３の電位より大である関係から、基準電位幹線４－３の電位が基準電位幹線４－２の電位より大であり、且つ、基準電位幹線４－２の電位が基準電位幹線４－１の電位より大である関係に切り替える。
　次に、制御部１２は、走査線５－１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。このため、制御部１２は、表示信号線３－１から１行目の画素１０１に－５Ｖの信号を供給し、表示信号線３－２から１行目の画素１０２に＋５Ｖの信号を供給する。さらに、制御部１２は、走査線５－２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、および２－６１～２－６２をオン状態にする。このため、制御部１２は、表示信号線３－１から２行目の画素１０４に－４Ｖの信号を供給し、表示信号線３－２から２行目の画素１０５に＋４Ｖの信号を供給する。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素１０１のサブ画素１１１とサブ画素１１２との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－１１には、表示信号線３－１の－５Ｖと基準電位幹線４－１の－１Ｖとの電位差＝－４Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－１２には、表示信号線３－１の－５Ｖと基準電位幹線４－２の０Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素１１１～１１２の輝度は、電位差に応じてサブ画素１１１は暗く、サブ画素１１２は明るく表示される。
　また、制御部１２は、表示信号線３－３に表示信号線３－１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素１０３のサブ画素１３１の液晶素子１－３１には電位差＝－４Ｖが発生し、サブ画素１３２の液晶素子１－３２には電位差＝－５Ｖが発生する。そのため、サブ画素１３１は暗く、サブ画素１３２は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１には、表示信号線３－２の＋５Ｖと基準電位幹線４－３の＋１Ｖとの電位差＝＋４Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２には、表示信号線３－２の＋５Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、電位差に応じてサブ画素１２１は暗く、サブ画素１２２は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－４１には、表示信号線３－１の－４Ｖと基準電位幹線４－２の０Ｖとの電位差＝－４Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－４２には、表示信号線３－１の－４Ｖと基準電位幹線４－１の－１Ｖとの電位差＝－３Ｖが発生する。この結果、サブ画素１４１～１４２の輝度は、電位差に応じてサブ画素１４２は暗く、サブ画素１４１は明るく表示される。
　また、時刻ｔ１ｂ～ｔ２ｂの期間、画素１０６のサブ画素１６２の液晶素子１－６２には電位差＝－４Ｖが発生し、サブ画素１６１の液晶素子１－６１には電位差＝－３Ｖが発生する。そのため、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５１には、表示信号線３－２の＋４Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋４Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５２には、表示信号線３－２の＋４Ｖと基準電位幹線４－３の＋１Ｖとの電位差＝＋３Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、電位差に応じてサブ画素１５２は暗く、サブ画素１５１は明るく表示される。

　図１３は、第３実施形態を適用した第１基板１０上のレイアウトの一例を説明する図である。図１３に示すＴＦＴ部３００において、領域Ａ１１と同じハッチングを付した領域は、第１電極（ゲート電極）を示している。また、領域Ａ１２と同じハッチングを付した領域は、第２電極（ソース電極、ドレイン電極）を示している。また、領域Ａ１３と同じハッチングを付した領域は、半導体層（シリコン層）を示している。また、領域Ａ１４と同じハッチングを付した領域は、第３電極（画素電極）を示している。また、領域Ａ１５で示した部分は、第１電極と第２電極のコンタクトを示している。また、領域Ａ１６で示した部分は、第２電極と第３電極のコンタクトを示している。

　図１３において、表示信号線３－１～３－３が接続されている透明電極１３は対向する第２基板２０上にある。そのため、第１基板１０上には、基準電位幹線４－１～４－３と走査線５―１～５－２、スイッチング素子２、及び表示電極１１とが形成されている。
　図１３において、各画素は、Ｓｕｂ－ｐｉｘ１とＳｕｂ－ｐｉｘ２とを備える。各サブ画素は、各スイッチング素子２のゲート端子は、走査線５－１または５－２に接続されている。サブ画素Ｓｕｂ－ｐｉｘ１のスイッチング素子２のソース端子は、基準電位幹線４－１または基準電位幹線４－３に接続されている。サブ画素Ｓｕｂ－ｐｉｘ１のスイッチング素子２のドレイン端子は、表示電極１１を介して液晶素子１の一方に接続されている。液晶素子１の他方は、透明電極１３を介して表示信号線３に接続されている。また、サブ画素Ｓｕｂ－ｐｉｘ２のスイッチング素子２のソース端子は、基準電位幹線４－２に接続されている。サブ画素Ｓｕｂ－ｐｉｘ２のスイッチング素子２のドレイン端子は、表示電極１１を介して液晶素子１の一方に接続され、液晶素子１の他方は、透明電極１３を介して表示信号線３に接続されている。

　以上のように、１つの画素の２つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。また、第３実施形態によれば、図１０と図１１のように、明るい画素（２つのサブ画素のうち、液晶素子の両端に印加される電位差の絶対値が大きい方）と、暗い画素（２つのサブ画素のうち、液晶素子の両端に印加される電位差の絶対値が小さい方）の行方向の並びが、走査線５－１に対して平行に配置することができる。そのため、第２実施形態と同様に、表示特性の向上を実現できる。また、1フレームに1回のみしか基準電圧幹線４－１と４－３の電位を変化する必要が無いため、低消費電力の表示装置を実現できる。

［第４実施形態］
　第４実施形態は、１画素が２つのサブ画素から構成されている液晶表示装置の別の実施形態である。図１４は、第４実施形態における２つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。なお、第４実施形態の構成は第１実施形態と同じであり、Ｌフレーム時の動作は、図３の第１実施形態のＬフレームと同じである。

　次に、液晶表示装置のＬ＋１フレームの動作を、図１４と図１５を用いて説明する。図１５は、第４実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。図１５において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。
　図１５において、横軸は時間を示しており、縦軸は電位を示している。図１５の波形１は、走査線５－１の電位の時間変化を示している。図１５の波形２は、走査線５－２の電位の時間変化を示している。図１５の波形３は、基準電位幹線４－１の電位の時間変化を示している。図１５の波形４は、基準電位幹線４－２の電位の時間変化を示している。図１５の波形５は、表示信号線３－１の電位の時間変化を示している。図１５の波形６は、表示信号線３－２の電位の時間変化を示している。図１５の波形７は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図１５の波形８は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図１５の波形９は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ１の印加電圧）の時間変化を示している。図１５の波形１０は、ｓｕｂ－ｐｉｘ２の液晶印加電圧の時間変化を示している。

　制御部１２が、垂直帰線期間、表示信号線３－１～３－３の電位の極性をＬフレーム時とは逆極性に切り替える。次に、制御部１２は、走査線５－１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－１１～２－１２、２－２１～２－２２、および２－３１～２－３２をオン状態にする。このため、制御部１２は、表示信号線３－１から１行目の画素１０１に－４Ｖの信号を供給し、表示信号線３－２から１行目の画素１０２に＋５Ｖの信号を供給する。また、各表示信号線３－１１～３－１３のレンジは、例えば正極性側＋５Ｖ～＋１Ｖ、負極性側－５Ｖ～－１Ｖである。さらに、制御部１２は、走査線５－２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－４１～２－４２、２－５１～２－５２、および２－６１～２－６２をオン状態にする。このため、制御部１２は、表示信号線３－１から２行目の画素１０４に－３Ｖの信号を供給し、表示信号線３－２から２行目の画素１０５に＋４Ｖの信号を供給する。
　なお、図１５に示した表示信号線３－１と表示信号線３－２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素１０１のサブ画素１１１とサブ画素１１２との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－１１には、表示信号線３－１の－４Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－１２には、表示信号線３－１の－４Ｖと基準電位幹線４－２の０Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素１１１～１１２の輝度は、電位差に応じてサブ画素１１２は暗く、サブ画素１１１は明るく表示される。
　また、制御部１２は、表示信号線３－３に表示信号線３－１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素１０３のサブ画素１３１の液晶素子１－３１には電位差＝－５Ｖが発生し、サブ画素１３２の液晶素子１－３２には電位差＝－４Ｖが発生する。そのため、サブ画素１３２は暗く、サブ画素１３１は明るく表示される。

　次に、画素１０２のサブ画素１２１とサブ画素１２２との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１には、表示信号線３－２の＋５Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋４Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２には、表示信号線３－２の＋５Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素１２１～１２２の輝度は、電位差に応じてサブ画素１２１は暗く、サブ画素１２２は明るく表示される。

　次に、画素１０４のサブ画素１４１とサブ画素１４２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－４１には、表示信号線３－１の－３Ｖと基準電位幹線４－２の０Ｖとの電位差＝－３Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－４２には、表示信号線３－１の－３Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素１４１～１４２の輝度は、電位差に応じてサブ画素１４１は暗く、サブ画素１４２は明るく表示される。
　また、時刻ｔ１ｂ～ｔ２ｂの期間、画素１０６のサブ画素１６１の液晶素子１－６１には電位差＝－３Ｖが発生し、サブ画素１６２の液晶素子１－６２には電位差＝－４Ｖが発生する。そのため、サブ画素１６２は暗く、サブ画素１６１は明るく表示される。

　次に、画素１０５のサブ画素１５１とサブ画素１５２との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５１には、表示信号線３－２の＋４Ｖと基準電位幹線４－２の０Ｖとの電位差＝＋４Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－５２には、表示信号線３－２の＋４Ｖと基準電位幹線４－１の＋１Ｖとの電位差＝＋３Ｖが発生する。この結果、サブ画素１５１～１５２の輝度は、電位差に応じてサブ画素１５２は暗く、サブ画素１５１は明るく表示される。

　以上のように、１つの画素の２つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。また、各基準電位幹線４－１～４－２の電位をフレーム毎に切り替えないので常に一定（ＤＣ）電位に設定できるため、液晶表示装置の大幅な消費電力削減を実現できる。

［第５実施形態］
　第５実施形態における液晶表示装置は、１画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））が３つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２、Ｓｕｂ－Ｐｉｘ３）から構成されている液晶表示装置の実施形態である。図１６は、第５実施形態における３つのサブ画素を備える液晶表示装置のＬフレーム時の動作を説明する等価回路である。図１７は、第５実施形態における３つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２、Ｓｕｂ－Ｐｉｘ３）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。図１６のように、第５実施形態における液晶表示装置は、画素２０１～２０６を備える。各画素２０１～２０６は、それぞれ３つのサブ画素を備える。そして、画素２０１と画素２０２は行方向に隣接して配置されている。画素２０１は、列方向に対してサブ画素２１１とサブ画素２１２とサブ画素２１３の順に配置されている。画素２０２は、列方向に対してサブ画素２２１とサブ画素２２２とサブ画素２２３の順に配置されている。また、行方向に隣接して配置されている画素２０４と２０５が、基準電位幹線４－１２に関して画素２０１および画素２０２と線対称に配置されている。そして、画素２０４は、列方向に対してサブ画素２４３とサブ画素２４２とサブ画素２４１の順に配置されている。画素２０５は、列方向に対してサブ画素２５３とサブ画素２５２とサブ画素２５１の順に配置されている。画素２０３と２０６の構成についても同様である。

　まず、画素２０１のサブ画素２１１とサブ画素２１２とサブ画素２１３の構成を説明する。スイッチング素子２－２１１とスイッチング素子２－２１２およびスイッチング素子２－２１３とのゲート端子は、共通の走査線５－１１に接続されている。スイッチング素子２－２１１のソース端子は、基準電位幹線４－１１に接続されている。スイッチング素子２－２１１のドレイン端子は、表示電極１１を介して液晶素子１－２１１の一方に接続されている。液晶素子１－２１１の他方は、透明電極１３を介して表示信号線（第１表示信号線）３－１１に接続されている。また、スイッチング素子２－２１２のソース端子は、基準電位幹線４－１２に接続されている。スイッチング素子２－２１２のドレイン端子は、表示電極１１を介して液晶素子１－２１２の一方に接続されている。液晶素子１－２１２の他方は、透明電極１３を介して表示信号線３－１１に接続されている。さらに、スイッチング素子２－２１３のソース端子は、基準電位幹線４－１３に接続されている。スイッチング素子２－１１３のドレイン端子は、表示電極１１を介して液晶素子１－２１３の一方に接続されている。液晶素子１－２１３の他方は、透明電極１３を介して表示信号線３－１１に接続されている。

　次に、画素２０２のサブ画素２２１とサブ画素２２２およびサブ画素２２３との構成を説明する。スイッチング素子２－２２１とスイッチング素子２－２２２およびスイッチング素子２－２２３とのゲート端子は、共通の走査線５－１１に接続されている。スイッチング素子２－２２１のソース端子は、基準電位幹線４－１１に接続されている。スイッチング素子２－２２１のドレイン端子は、表示電極１１を介して液晶素子１－２２１の一方に接続されている。液晶素子１－２２１の他方は、透明電極１３を介して表示信号線（第２表示信号線）３－１２に接続されている。また、スイッチング素子２－２２２のソース端子は、基準電位幹線４－１２に接続されている。スイッチング素子２－２２２のドレイン端子は、表示電極１１を介して液晶素子１－２２２の一方に接続されている。液晶素子１－２２２の他方は、透明電極１３を介して表示信号線３－１２に接続されている。さらに、スイッチング素子２－２２３のソース端子は、基準電位幹線４－１３に接続されている。スイッチング素子２－１２３のドレイン端子は、表示電極１１を介して液晶素子１－２２３の一方に接続されている。液晶素子１－２２３の他方は、透明電極１３を介して表示信号線３－１２に接続されている。

　次に、画素２０４のサブ画素２４１とサブ画素２４２とサブ画素２４３の構成を説明する。スイッチング素子２－２４１と２－２４２および２－２４３とのゲート端子は、共通の走査線５－１２に接続されている。スイッチング素子２－２４１のソース端子は、基準電位幹線４－１３に接続されている。スイッチング素子２－２４１のドレイン端子は、表示電極１１を介して液晶素子１－２４１の一方に接続されている。液晶素子１－２４１の他方は、透明電極１３を介して表示信号線３－１１に接続されている。また、スイッチング素子２－２４２のソース端子は、基準電位幹線４－１２に接続されている。スイッチング素子２－２４２のドレイン端子は、表示電極１１を介して液晶素子１－２４２の一方に接続されている。液晶素子１－２４２の他方は、透明電極１３を介して表示信号線３－１１に接続されている。さらに、スイッチング素子２－２４３のソース端子は、基準電位幹線４－１１に接続されている。スイッチング素子２－２４３のドレイン端子は、表示電極１１を介して液晶素子１－２４３の一方に接続されている。液晶素子１－２４３の他方は、透明電極１３を介して表示信号線３－１１に接続されている。

　次に、画素２０５のサブ画素２５１とサブ画素２５２とサブ画素２５３の構成を説明する。スイッチング素子２－２５１とスイッチング素子２－２５２およびスイッチング素子２－２５３とのゲート端子は、共通の走査線５－１２に接続されている。スイッチング素子２－２５１のソース端子は、基準電位幹線４－１３に接続されている。スイッチング素子２－２５１のドレイン端子は、表示電極１１を介して液晶素子１－２５１の一方に接続されている。液晶素子１－２５１の他方は、透明電極１３を介して表示信号線３－１２に接続されている。また、スイッチング素子２－２５２のソース端子は、基準電位幹線４－１２に接続されている。スイッチング素子２－２５２のドレイン端子は、表示電極１１を介して液晶素子１－２５２の一方に接続されている。液晶素子１－２５２の他方は、透明電極１３を介して表示信号線３－１２に接続されている。さらに、スイッチング素子２－２５３のソース端子は、基準電位幹線４－１１に接続されている。スイッチング素子２－２５３のドレイン端子は、表示電極１１を介して液晶素子１－２５３の一方に接続されている。液晶素子１－２５３の他方は、透明電極１３を介して表示信号線３－１２に接続されている。画素２０３と２０６の構成についても同様である。

　次に、液晶表示装置の動作を、図１６と図１８を用いて説明する。図１８は、第５実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
　まず、Ｌフレーム（Ｌは１以上の自然数）時、画素２０１～２０６の各サブ画素の動作について説明する。制御部１２は、基準電位幹線４－１１を＋２Ｖに制御し、基準電位幹線４－１２を＋１Ｖに制御し、基準電位幹線４－１３を０Ｖに制御する（図１８、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大きさを、基準電位幹線４－１１の電位が基準電位幹線４－１２の電位より大きく、且つ、基準電位幹線４－１２の電位が基準電位幹線４－１３の電位より大きい関係（基準電位幹線４－１１＞基準電位幹線４－１２＞基準電位幹線４－１３）に制御する。
　次に、制御部１２は、走査線５－１１を時刻ｔ０ａ～ｔ１ａの期間、Ｈレベルに制御し、スイッチング素子２－２１１～２－２１３、２－２２１～２－２２３、および、２－２３１～２－２３３をオン状態にする。このため、制御部１２は、表示信号線３－１１と表示信号線３－１３から、１行目の画素２０１と画素２０３とに＋５Ｖの信号を供給し、表示信号線３－２から１行目の画素２０２に－３Ｖの信号を供給する。また、各表示信号線３－１１～３－１３のレンジは、例えば正極性側＋５Ｖ～＋１Ｖ、負極性側－５Ｖ～－１Ｖである。さらに、制御部１２は、走査線５－１２を時刻ｔ１ａ～ｔ２ａの期間、Ｈレベルに制御し、スイッチング素子２－２４１～２－２４３、２－２５１～２－２５３、および２－２６１～２－２６３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３から、２行目の画素２０４と画素２０６とに＋４Ｖの信号を供給し、表示信号線３－２から２行目の画素２０５に－２Ｖの信号を供給する。なお、図１８に示した表示信号線３－１と３－２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素２０１のサブ画素２１１～サブ画素２１３との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１１（等価的な電気容量）には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１の＋２Ｖとの電位差＝＋３Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１２（等価的な電気容量）には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１３（等価的な電気容量）には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１３の０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素２１１～２１３の輝度は、電位差に応じてサブ画素２１３がサブ画素２１２より輝度が高く、且つ、サブ画素２１２がサブ画素２１１より輝度が高い。なお、図１６と図１７とにおいて、記号ａ、ｂ、ｃは輝度の順を表す。ａがｂより輝度が高く、且つ、ｂがｃより輝度が高い（ａ＞ｂ＞ｃ）。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素２０３のサブ画素２３１の液晶素子１－２３１（等価的な電気容量）には電位差＝＋３Ｖが発生する。また、サブ画素２３２の液晶素子１－２３２（等価的な電気容量）には電位差＝＋４Ｖが発生する。また、サブ画素２３３の液晶素子１－２３３（等価的な電気容量）には電位差＝＋５Ｖが発生する。このため、サブ画素２３１～２３３の輝度は、電位差に応じてサブ画素２３３がサブ画素２３２より輝度が高く、且つ、サブ画素２３２がサブ画素２３１より輝度が高い。

　次に、画素２０２のサブ画素２２１～サブ画素２２３との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２１（等価的な電気容量）には、表示信号線３－１２の－３Ｖと基準電位幹線４－１１の＋２Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２２（等価的な電気容量）には、表示信号線３－１２の－３Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２３（等価的な電気容量）には、表示信号線３－１２の－３Ｖと基準電位幹線４－１３の０Ｖとの電位差＝－３Ｖが発生する。この結果、サブ画素２２１～２２３の輝度は、電位差に応じてサブ画素２２１がサブ画素２２２より輝度が高く、且つ、サブ画素２２２がサブ画素２２３より輝度が高い。

　次に、画素２０４のサブ画素２４１～サブ画素２４３との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４１（等価的な電気容量）には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１３の０Ｖとの電位差＝＋４Ｖが発生する。また、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４２（等価的な電気容量）には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４３（等価的な電気容量）には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１の＋２Ｖとの電位差＝＋２Ｖが発生する。この結果、サブ画素２４１～２４３の輝度は、電位差に応じてサブ画素２４１がサブ画素２４２より輝度が高く、且つ、サブ画素２４２がサブ画素２４３より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ１ａ～ｔ２ａの期間、画素２０６のサブ画素２６１の液晶素子１－２６１（等価的な電気容量）には電位差＝＋４Ｖが発生する。また、サブ画素２６２の液晶素子１－２６２（等価的な電気容量）には電位差＝＋３Ｖが発生する。また、サブ画素２６３の液晶素子１－２６３（等価的な電気容量）には電位差＝＋２Ｖが発生する。このため、サブ画素２６１～２６３の輝度は、電位差に応じてサブ画素２６１がサブ画素２６２より輝度が高く、且つ、サブ画素２６２がサブ画素２６３より輝度が高い。

　次に、画素２０５のサブ画素２５１～サブ画素２５３との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５１（等価的な電気容量）には、表示信号線３－１２の－２Ｖと基準電位幹線４－１３の０Ｖとの電位差＝－２Ｖが発生する。また、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５２（等価的な電気容量）には、表示信号線３－１２の－２Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５３（等価的な電気容量）には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１の＋２Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素２５１～２５３の輝度は、電位差に応じてサブ画素２５３がサブ画素２５２より輝度が高く、且つ、サブ画素２５２がサブ画素２５１より輝度が高い。

　次に、Ｌ＋１フレームの動作について図１７と図１８を用いて説明する。図１８において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。
　図１８において、横軸は時間を示しており、縦軸は電位を示している。図１８の波形１は、走査線５－１１の電位の時間変化を示している。図１８の波形２は、走査線５－１２の電位の時間変化を示している。図１８の波形３は、基準電位幹線４－１１の電位の時間変化を示している。図１８の波形４は、基準電位幹線４－１２の電位の時間変化を示している。図１８の波形５は、基準電位幹線４－１３の電位の時間変化を示している。図１８の波形６は、表示信号線３－１１の電位の時間変化を示している。図１８の波形７は、表示信号線３－１２の電位の時間変化を示している。図１８の波形８は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図１８の波形９は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図１８の波形１０は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ１の印加電圧）の時間変化を示している。図１８の波形１１は、ｓｕｂ－ｐｉｘ２の液晶印加電圧の時間変化を示している。図１８の波形１２は、ｓｕｂ－ｐｉｘ３の液晶印加電圧の時間変化を示している。

　制御部１２が、垂直帰線期間、表示信号線３－１１～３－１３の電位の極性をＬフレーム時とは逆極性に切り替える。さらに、制御部１２は、基準電位幹線４－１１の電位を＋２Ｖから０Ｖに切り替え、基準電位幹線４－１３の電位を０Ｖから＋２Ｖに切り替える。すなわち、制御部１２は、電位の大きさを、基準電位幹線４－１１の電位が基準電位幹線４－１２より大であり、且つ、基準電位幹線４－１２の電位が基準電位幹線４－１３より大である関係から、基準電位幹線４－１３の電位が基準電位幹線４－１２より大であり、且つ、基準電位幹線４－１２の電位が基準電位幹線４－１１より大である関係に切り替える。
　次に、制御部１２は、走査線５－１１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－２１１～２－２１３、２－２２１～２－２２３、および２－２３１～２－２３３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３から１行目の画素２０１と画素２０３とに－３Ｖの信号を供給し、表示信号線３－１２から１行目の画素２０２に＋５Ｖの信号を供給する。さらに、制御部１２は、走査線５－１２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－２４１～２－２４３、２－２５１～２－２５３、および２－２６１～２－２６３をオン状態にする。このため、制御部１２は、表示信号線３－１１と表示信号線３－１３から２行目の画素２０４と画素２０６とに－２Ｖの信号を供給し、表示信号線３－１２から２行目の画素２０５に＋４Ｖの信号を供給する。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素２０１のサブ画素２１１～サブ画素２１３との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１１には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１の０Ｖとの電位差＝－３Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１２には、表示信号線３－１１の－３Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１３には、表示信号線３－１１の－３Ｖと基準電位幹線４－１３の＋２Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素２１１～２１３の輝度は、電位差に応じてサブ画素２１３がサブ画素２１２より輝度が高く、且つ、サブ画素２１２がサブ画素２１１より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素２０３のサブ画素２３１の液晶素子１－２３１には電位差＝－３Ｖが発生する。また、サブ画素２３２の液晶素子１－２３２には電位差＝－４Ｖが発生する。また、サブ画素２３２の液晶素子１－２３３には電位差＝－５Ｖが発生する。このため、サブ画素２３１～２３３の輝度は、輝度は電位差に応じてサブ画素２３３がサブ画素２３２より輝度が高く、且つ、サブ画素２３２がサブ画素２３１より輝度が高い。

　次に、画素２０２のサブ画素２２１～サブ画素２２３との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２１には、表示信号線３－１２の＋５Ｖと基準電位幹線４－１１の０Ｖとの電位差＝＋５Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２２には、表示信号線３－１２の＋５Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２３には、表示信号線３－１２の＋５Ｖと基準電位幹線４－１３の＋２Ｖとの電位差＝＋３Ｖが発生する。この結果、サブ画素２２１～２２３の輝度は、電位差に応じてサブ画素２２１がサブ画素２２２より輝度が高く、且つ、サブ画素２２２がサブ画素２２３より輝度が高い。

　次に、画素２０４のサブ画素２４１～サブ画素２４３との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４１には、表示信号線３－１１の－２Ｖと基準電位幹線４－１３の＋２Ｖとの電位差＝－４Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４２には、表示信号線３－１１の－２Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４３には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１の０Ｖとの電位差＝－２Ｖが発生する。この結果、サブ画素２４１～２４３の輝度は、電位差に応じてサブ画素２４１がサブ画素２４２より輝度が高く、且つ、サブ画素２４２がサブ画素２４３より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ１ｂ～ｔ２ｂの期間、画素２０６のサブ画素２６１の液晶素子１－２６１には電位差＝－４Ｖが発生する。また、サブ画素２６２の液晶素子１－２６２には電位差＝－３Ｖが発生する。また、サブ画素２６２の液晶素子１－２６３には電位差＝－２Ｖが発生する。このため、サブ画素２６１～２６３の輝度は、輝度は電位差に応じてサブ画素２６１がサブ画素２６２より輝度が高く、且つ、サブ画素２６２がサブ画素２６３より輝度が高い。

　次に、画素２０５のサブ画素２５１～サブ画素２５３との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２５１には、表示信号線３－１２の＋４Ｖと基準電位幹線４－１３の＋２Ｖとの電位差＝＋２Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２５２には、表示信号線３－１２の＋４Ｖと基準電位幹線４－１２の＋１Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２５３には、表示信号線３－１２の＋４Ｖと基準電位幹線４－１１の０Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素２５１～２５３の輝度は、電位差に応じてサブ画素２５３がサブ画素２５２より輝度が高く、且つ、サブ画素２５２がサブ画素２５１より輝度が高い。

　また、本実施形態では、基準電位幹線４－１１～４－１３の電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎であってもよい。なお、画素選択期間とは、例えば、６０Ｈｚ駆動、解像度Ｆｕｌｌ－ＨＤ（１０８０本の走査線を有する）の表示装置では１／６０／１０８０（秒）毎である。さらに、画素選択期間を１Ｈと定義すると、２ｋＨ（ｋは1以上の整数）毎に電位の切り替えを行うようにしてもよい。

　以上のように、１つの画素の３つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置になる。また、1フレームに1回のみしか各基準電圧幹線４－１１～４－１３の電位を変化する必要が無いため、低消費電力の表示装置を実現できる。

［第６実施形態］
　第６実施形態は、１画素が３つのサブ画素から構成されている液晶表示装置の他の実施形態である。図１９は、第６実施形態における３つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２、Ｓｕｂ－Ｐｉｘ３）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図２０は、第６実施形態における３つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２、Ｓｕｂ－Ｐｉｘ３）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。

　まず、画素２０１のサブ画素２１１とサブ画素２１２とサブ画素２１３の構成を説明する。スイッチング素子２－２１１とスイッチング素子２－２１２およびスイッチング素子２－２１３とのゲート端子は、共通の走査線５－１１に接続されている。スイッチング素子２－２１１のソース端子は、基準電位幹線（第１基準電位幹線）４－１１１に接続されている。スイッチング素子２－２１１のドレイン端子は、表示電極１１を介して液晶素子１－２１１の一方に接続されている。液晶素子１－２１１の他方は、透明電極１３を介して表示信号線（第１表示信号線）３－１１に接続されている。また、スイッチング素子２－２１２のソース端子は、基準電位幹線（第２基準電位幹線）４－１１２に接続されている。スイッチング素子２－２１２のドレイン端子は、表示電極１１を介して液晶素子１－２１２の一方に接続されている。液晶素子１－２１２の他方は、透明電極１３を介して表示信号線３－１１に接続されている。さらに、スイッチング素子２－２１３のソース端子は、基準電位幹線（第３基準電位幹線）４－１１４に接続されている。スイッチング素子２－１１３のドレイン端子は、表示電極１１を介して液晶素子１－２１３の一方に接続されている。液晶素子１－２１３の他方は、透明電極１３を介して表示信号線３－１１に接続されている。画素２０３の構成についても同様である。

　次に、画素２０２のサブ画素２２１とサブ画素２２２およびサブ画素２２３との構成を説明する。スイッチング素子２－２２１とスイッチング素子２－２２２およびスイッチング素子２－２２３とのゲート端子は、共通の走査線５－１１に接続されている。スイッチング素子２－２２１のソース端子は、基準電位幹線（第１’基準電位幹線）４－１１３に接続されている。スイッチング素子２－２２１のドレイン端子は、表示電極１１を介して液晶素子１－２２１の一方に接続されている。液晶素子１－２２１の他方は、透明電極１３を介して表示信号線（第２表示信号線）３－１２に接続されている。また、スイッチング素子２－２２２のソース端子は、基準電位幹線（第１基準電位幹線）４－１１２に接続されている。スイッチング素子２－２２２のドレイン端子は、表示電極１１を介して液晶素子１－２２２の一方に接続されている。液晶素子１－２２２の他方は、透明電極１３を介して表示信号線３－１２に接続されている。さらに、スイッチング素子２－２２３のソース端子は、基準電位幹線（第３’基準電位幹線）４－１１５に接続されている。スイッチング素子２－１２３のドレイン端子は、表示電極１１を介して液晶素子１－２２３の一方に接続されている。液晶素子１－２２３の他方は、透明電極１３を介して表示信号線３－１２に接続されている。

　次に、画素２０４のサブ画素２４１とサブ画素２４２とサブ画素２４３の構成を説明する。スイッチング素子２－２４１とスイッチング素子２－２４２およびスイッチング素子２－２４３とのゲート端子は、共通の走査線５－１２に接続されている。スイッチング素子２－２４１のソース端子は、基準電位幹線（第３基準電位幹線）４－１１４に接続されている。スイッチング素子２－２４１のドレイン端子は、表示電極１１を介して液晶素子１－２４１の一方に接続されている。液晶素子１－２４１の他方は、透明電極１３を介して表示信号線３－１１に接続されている。また、スイッチング素子２－２４２のソース端子は、基準電位幹線（第２基準電位幹線）４－１１２に接続されている。スイッチング素子２－２４２のドレイン端子は、表示電極１１を介して液晶素子１－２４２の一方に接続されている。液晶素子１－２４２の他方は、透明電極１３を介して表示信号線３－１１に接続されている。さらに、スイッチング素子２－２４３のソース端子は、基準電位幹線（第１基準電位幹線）４－１１１に接続されている。スイッチング素子２－２４３のドレイン端子は、表示電極１１を介して液晶素子１－２４３の一方に接続されている。液晶素子１－２４３の他方は、透明電極１３を介して表示信号線３－１１に接続されている。

　次に、画素２０５のサブ画素２５１とサブ画素２５２とサブ画素２５３の構成を説明する。スイッチング素子２－２５１とスイッチング素子２－２５２およびスイッチング素子２－２５３とのゲート端子は、共通の走査線５－１２に接続されている。スイッチング素子２－２５１のソース端子は、基準電位幹線（第３’基準電位幹線）４－１１５に接続されている。スイッチング素子２－２５１のドレイン端子は、表示電極１１を介して液晶素子１－２５１の一方に接続されている。液晶素子１－２５１の他方は、透明電極１３を介して表示信号線３－１２に接続されている。また、スイッチング素子２－２５２のソース端子は、基準電位幹線（第２基準電位幹線）４－１１２に接続されている。スイッチング素子２－２５２のドレイン端子は、表示電極１１を介して液晶素子１－２５２の一方に接続されている。液晶素子１－２５２の他方は、透明電極１３を介して表示信号線３－１２に接続されている。さらに、スイッチング素子２－２５３のソース端子は、基準電位幹線（第１’基準電位幹線）４－１１３に接続されている。スイッチング素子２－２５３のドレイン端子は、表示電極１１を介して液晶素子１－２５３の一方に接続されている。液晶素子１－２５３の他方は、透明電極１３を介して表示信号線３－１２に接続されている。画素２０６の構成についても同様である。

　次に、液晶表示装置の動作を、図１９と図２１を用いて説明する。図２１は、第６実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
　まず、Ｌフレーム（Ｌは１以上の自然数）時、画素２０１～２０６の各サブ画素の動作について説明する。制御部１２は、基準電位幹線４－１１１を＋３Ｖに制御する。また、基準電位幹線４－１１２を＋１Ｖに制御する。また、基準電位幹線４－１１３を＋２Ｖに制御する。また、基準電位幹線４－１１４を０Ｖに制御する。また、基準電位幹線４－１１５を－１Ｖに制御する（図２１、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大きさを、基準電位幹線（第１基準電位幹線）４－１１１の電位が基準電位幹線（第２基準電位幹線）４－１１２の電位より大であり、且つ、基準電位幹線（第２基準電位幹線）４－１１２の電位が基準電位幹線（第３基準電位幹線）４－１１４の電位より大である関係に制御する。さらに、基準電位幹線４－１１１の電位が基準電位幹線４－１１３の電位より大である関係に制御する。また、基準電位幹線４－１１４の電位が基準電位幹線４－１１５の電位より大である関係に制御する。
　次に、制御部１２は、走査線５－１１を時刻ｔ０ａ～ｔ１ａの期間、Ｈレベルに制御し、スイッチング素子２－２１１～２－２１３、２－２２１～２－２２３、および、２－２３１～２－２３３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３から、１行目の画素２０１と２０３とに＋５Ｖの信号を供給し、表示信号線３－１２から、１行目の画素２０２に－３Ｖの信号を供給する。また、各表示信号線３－１１～１３の信号レンジは、例えば、正極性側＋５Ｖ～＋１Ｖ、負極性側、－５Ｖ～－１Ｖである。さらに、制御部１２は、走査線５－１２を時刻ｔ１ａ～ｔ２ａの期間、Ｈレベルに制御し、スイッチング素子２－２４１～２－２４３、２－２５１～２－２５３、および２－２６１～２－２６３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３から、２行目の画素２０４と２０６とに＋４Ｖの信号を供給し、表示信号線３－１２から、２行目の画素２０５に－２Ｖの信号を供給する。なお、図２１に示した表示信号線３－１１と３－１２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素２０１のサブ画素２１１～サブ画素２１３との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１１には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１１の＋３Ｖとの電位差＝＋２Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１２には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１３には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１４の０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素２１１～２１３の輝度は、電位差に応じてサブ画素２１３がサブ画素２１２より輝度が高く、且つ、サブ画素２１２がサブ画素２１１より輝度が高い。なお、図１９と図２０とにおいて、記号ａ、ｂ、ｃは輝度の順を表す。ａがｂより輝度が高く、且つ、ｂがｃより輝度が高い（ａ＞ｂ＞ｃ）。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素２０３のサブ画素２３１の液晶素子１－２３１には電位差＝＋２Ｖが発生する。また、サブ画素２３２の液晶素子１－２３２には電位差＝＋４Ｖが発生する。また、サブ画素２３３の液晶素子１－２３３には電位差＝＋５Ｖが発生する。このため、サブ画素２３１～２３３の輝度は、輝度は電位差に応じてサブ画素２３３がサブ画素２３２より輝度が高く、且つ、サブ画素２３２がサブ画素２３１より輝度が高い。

　次に、画素２０２のサブ画素２２１～サブ画素２２３との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２１には、表示信号線３－１２の－３Ｖと基準電位幹線４－１１３の＋２Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２２には、表示信号線３－１２の－３Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２３には、表示信号線３－１２の－３Ｖと基準電位幹線４－１１５の－１Ｖとの電位差＝－２Ｖが発生する。この結果、サブ画素２２１～２２３の輝度は、電位差に応じてサブ画素２２１がサブ画素２２２より輝度が高く、且つ、サブ画素２２２がサブ画素２２３より輝度が高い。

　次に、画素２０４のサブ画素２４１～サブ画素２４３との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４１には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１４の０Ｖとの電位差＝＋４Ｖが発生する。また、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４２には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４３には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１１の＋３Ｖとの電位差＝＋１Ｖが発生する。この結果、サブ画素２４１～２４３の輝度は、電位差に応じてサブ画素２４１がサブ画素２４２より輝度が高く、且つ、サブ画素２４２がサブ画素２４３より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ１ａ～ｔ２ａの期間、画素２０６のサブ画素２６１の液晶素子１－２６１には電位差＝＋４Ｖが発生する。また、サブ画素２６２の液晶素子１－２６２には電位差＝＋３Ｖが発生する。また、サブ画素２３３の液晶素子１－２６３には電位差＝＋１Ｖが発生する。このため、サブ画素２６１～２６３の輝度は、輝度は電位差に応じてサブ画素２６１がサブ画素２６２より輝度が高く、且つ、サブ画素２６２がサブ画素２６３より輝度が高い。

　次に、画素２０５のサブ画素２５１～サブ画素２５３との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５１には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１５の－１Ｖとの電位差＝－１Ｖが発生する。また、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５２には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５３には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１３の＋２Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素２５１～２５３の輝度は、電位差に応じてサブ画素２５３がサブ画素２５２より輝度が高く、且つ、サブ画素２５２がサブ画素２５１より輝度が高い。

　次に、Ｌ＋１フレームの動作について図２０と図２１を用いて説明する。図２１において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。
　図２１において、横軸は時間を示しており、縦軸は電位を示している。図２１の波形１は、走査線５－１１の電位の時間変化を示している。図２１の波形２は、走査線５－１２の電位の時間変化を示している。図２１の波形３は、基準電位幹線４－１１１の電位の時間変化を示している。図２１の波形４は、基準電位幹線４－１１２の電位の時間変化を示している。図２１の波形５は、基準電位幹線４－１１３の電位の時間変化を示している。図２１の波形６は、基準電位幹線４－１１４の電位の時間変化を示している。図２１の波形７は、基準電位幹線４－１１５の電位の時間変化を示している。図２１の波形８は、表示信号線３－１１の電位の時間変化を示している。図２１の波形９は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図２１の波形１０は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図２１の波形１１は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ１の印加電圧）の時間変化を示している。図２１の波形１２は、ｓｕｂ－ｐｉｘ２の液晶印加電圧の時間変化を示している。図２１の波形１３は、ｓｕｂ－ｐｉｘ３の液晶印加電圧の時間変化を示している。

　制御部１２が、垂直帰線期間、表示信号線３－１１～３－１３の電位の極性をＬフレーム時とは逆極性に切り替える。さらに、制御部１２は、基準電位幹線４－１１１の電位を＋３Ｖから－１Ｖに切り替える。また、基準電位幹線４－１１３の電位を＋２Ｖから０Ｖに切り替える。また、基準電位幹線４－１１４の電位を０Ｖから＋２Ｖに切り替える。また、基準電位幹線４－１１５の電位を－１Ｖから＋３Ｖに切り替える。すなわち、制御部１２は、Ｌフレーム時とＬ＋１フレーム時に、基準電位幹線（第１基準電位幹線）４－１１１と基準電位幹線（第１’基準電位幹線）４－１１３の電位の大きさの関係を、基準電位幹線４－１１１の電位が基準電位幹線４－１１３の電位より大である関係から、基準電位幹線４－１１３の電位が基準電位幹線４－１１１の電位より大である関係に入れ替える。また、制御部１２は、Ｌフレーム時とＬ＋１フレーム時に、基準電位幹線（第３基準電位幹線）４－１１４と基準電位幹線（第３’基準電位幹線）４－１１５の電位の大きさの関係を、基準電位幹線４－１１４の電位が基準電位幹線４－１１５の電位より大である関係から、基準電位幹線４－１１５の電位が基準電位幹線４－１１４の電位より大である関係に入れ替える。さらに、制御部１２は、Ｌフレーム時とＬ＋１フレーム時に、基準電位幹線４－１１１（第１基準電位幹線）の電位の大きさと基準電位幹線（第２基準電位幹線）４－１１２の電位の大きさと基準電位幹線（第３基準電位幹線）４－１１４の電位の大きさの関係を、基準電位幹線（第１基準電位幹線）４－１１１の電位が基準電位幹線（第２基準電位幹線）４－１１２の電位より大であり、且つ、基準電位幹線（第２基準電位幹線）４－１１２の電位が基準電位幹線（第３基準電位幹線）４－１１４の電位より大である関係から、基準電位幹線４－１１４（第３基準電位幹線）の電位が基準電位幹線（第２基準電位幹線）４－１１２の電位より大であり、且つ、基準電位幹線（第２基準電位幹線）４－１１２の電位が基準電位幹線（第１基準電位幹線）４－１１１の電位より大である関係に制御する。
　次に、制御部１２は、走査線５－１１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－２１１～２－２１３、２－２２１～２－２２３、および２－２３１～２－２３３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３とから１行目の画素２０１と２０３とに－３Ｖの信号を供給し、表示信号線３－１２から１行目の画素２０２に＋５Ｖの信号を供給する。さらに、制御部１２は、走査線５－１２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－２４１～２－２４３、２－２５１～２－２５３、および２－２６１～２－２６３をオン状態にする。
　このため、制御部１２は、表示信号線３－１１と３－１３とから２行目の画素２０４と２０６とに－２Ｖの信号を供給し、表示信号線３－１２から２行目の画素２０５に＋４Ｖの信号を供給する。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素２０１のサブ画素２１１～サブ画素２１３との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１１には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１１の－１Ｖとの電位差＝－２Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１２には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１３には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１４の＋２Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素２１１～２１３の輝度は、電位差に応じてサブ画素２１３がサブ画素２１２より輝度が高く、且つ、サブ画素２１２がサブ画素２１３より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素２０３のサブ画素２３１の液晶素子１－２３１には電位差＝－３Ｖが発生する。また、サブ画素２３２の液晶素子１－２３２には電位差＝－４Ｖが発生する。また、サブ画素２３３の液晶素子１－２３３には電位差＝－６Ｖが発生する。このため、サブ画素２３１～２３３の輝度は、輝度は電位差に応じてサブ画素２３３がサブ画素２３２より輝度が高く、且つ、サブ画素２３２がサブ画素２３１より輝度が高い。

　次に、画素２０２のサブ画素２２１～サブ画素２２３との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２１には、表示信号線３－１２の＋５Ｖと基準電位幹線４－１１３の０Ｖとの電位差＝＋５Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２２には、表示信号線３－１２の＋５Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２２３には、表示信号線３－１２の＋５Ｖと基準電位幹線４－１１５の＋３Ｖとの電位差＝＋２Ｖが発生する。この結果、サブ画素２２１～２２３の輝度は、電位差に応じてサブ画素２２１がサブ画素２２２より輝度が高く、且つ、サブ画素２２２がサブ画素２２３より輝度が高い。

　次に、画素２０４のサブ画素２４１～サブ画素２４３との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４１には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１５の＋２Ｖとの電位差＝－４Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４２には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４３には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１１の－１Ｖとの電位差＝－１Ｖが発生する。この結果、サブ画素２４１～２４３の輝度は、電位差に応じてサブ画素２４１がサブ画素２４２より輝度が高く、且つ、サブ画素２４２がサブ画素２４３より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ１ｂ～ｔ２ｂの期間、画素２０６のサブ画素２６１の液晶素子１－２６１には電位差＝－５Ｖが発生する。また、サブ画素２６２の液晶素子１－２６２には電位差＝－３Ｖが発生する。また、サブ画素２６３の液晶素子１－２６３には電位差＝－２Ｖが発生する。このため、サブ画素２６１～２６３の輝度は、輝度は電位差に応じてサブ画素２６１がサブ画素２６２より輝度が高く、且つ、サブ画素２６２がサブ画素２６３より輝度が高い。

　次に、画素２０５のサブ画素２５１～サブ画素２５３との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２５１には、表示信号線３－１２の＋４Ｖと基準電位幹線４－１１５の＋３Ｖとの電位差＝＋１Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２５２には、表示信号線３－１２の＋４Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２５３には、表示信号線３－１２の＋４Ｖと基準電位幹線４－１１３の０Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素２５１～２５３の輝度は、電位差に応じてサブ画素２５３がサブ画素２５２より輝度が高く、且つ、サブ画素２５２がサブ画素２５１より輝度が高い。

　また、本実施形態では、基準電位幹線４－１１１～４－１１５の電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎であってもよい。なお、画素選択期間とは、例えば、６０Ｈｚ駆動、解像度Ｆｕｌｌ－ＨＤ（１０８０本の走査線を有する）の表示装置では１／６０／１０８０（秒）毎である。さらに、画素選択期間を１Ｈと定義すると、２ｋＨ（ｋは1以上の整数）毎に電位の切り替えを行うようにしてもよい。

　以上のように、１つの画素の３つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。また、1フレームに1回のみしか各基準電圧幹線４－１１１～４－１１５の電位を変化する必要が無いため、低消費電力の表示装置を実現できる。

［第７実施形態］
　第７実施形態は、１画素が３つのサブ画素から構成されている液晶表示装置の他の実施形態である。図２２は、第７実施形態における３つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２、Ｓｕｂ－Ｐｉｘ３）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図２３は、第７実施形態における３つのサブ画素（Ｓｕｂ－Ｐｉｘ１、Ｓｕｂ－Ｐｉｘ２、Ｓｕｂ－Ｐｉｘ３）を備える画素（Ｐｉｘ（ｎ－１）、Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。また、構成は第６実施形態と同じである。

　次に、液晶表示装置の動作を、図２２と図２４を用いて説明する。図２４は、第７実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
　まず、Ｌフレーム（Ｌは１以上の自然数）時、画素２０１～２０６の各サブ画素の動作について説明する。制御部１２は、基準電位幹線（第１基準電位幹線）４－１１１を０Ｖに制御する。また、基準電位幹線（第２基準電位幹線）４－１１２を＋１Ｖに制御する。また、基準電位幹線（第１’基準電位幹線）４－１１３を＋２Ｖに制御する。また、基準電位幹線（第３基準電位幹線）４－１１４を＋３Ｖに制御する。また、基準電位幹線（第３’基準電位幹線）４－１１５を－１Ｖに制御する（図２４、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大きさを、基準電位幹線４－１１３の電位が基準電位幹線４－１１１の電位より大である関係に制御し、基準電位幹線４－１１４の電位が基準電位幹線４－１１５の電位より大である関係に制御する。
　次に、制御部１２は、走査線５－１１を時刻ｔ０ａ～ｔ１ａの期間、Ｈレベルに制御し、スイッチング素子２－２１１～２－２１３、２－２２１～２－２２３、および、２－２３１～２－２３３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３から、１行目の画素２０１と２０３とに＋５Ｖの信号を供給し、表示信号線３－１２から、１行目の画素２０２に－３Ｖの信号を供給する。また、各表示信号線３－１１～１３の信号レンジは、例えば、正極性側＋５Ｖ～＋１Ｖ、負極性側、－５Ｖ～－１Ｖである。さらに、制御部１２は、走査線５－１２を時刻ｔ１ａ～ｔ２ａの期間、Ｈレベルに制御し、スイッチング素子２－２４１～２－２４３、２－２５１～２－２５３、および２－２６１～２－２６３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３から、２行目の画素２０４と２０６とに＋４Ｖの信号を供給し、表示信号線３－１２から、２行目の画素２０５に－２Ｖの信号を供給する。なお、図２４に示した表示信号線３－１１と表示信号線３－１２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素２０１のサブ画素２１１～サブ画素２１３との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１１には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１１の０Ｖとの電位差＝＋５Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１２には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２１３には、表示信号線３－１１の＋５Ｖと基準電位幹線４－１１４の＋３Ｖとの電位差＝＋２Ｖが発生する。この結果、サブ画素２１１～２１３の輝度は、電位差に応じてサブ画素２１１がサブ画素２１２より輝度が高く、且つ、サブ画素２１２がサブ画素２１３より輝度が高い。なお、図２２と図２３とにおいて、記号ａ、ｂ、ｃは輝度の順を表す。ａがｂより輝度が高く、且つ、ｂがｃより輝度が高い（ａ＞ｂ＞ｃ）。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素２０３のサブ画素２３１の液晶素子１－２３１には電位差＝＋５Ｖが発生する。また、サブ画素２３２の液晶素子１－２３２には電位差＝＋４Ｖが発生する。また、サブ画素２３３の液晶素子１－２３３には電位差＝－２Ｖが発生する。このため、サブ画素２３１～２３３の輝度は、輝度は電位差に応じてサブ画素２３１がサブ画素２３２より輝度が高く、且つ、サブ画素２３２がサブ画素２３３より輝度が高い。

　次に、画素２０２のサブ画素２２１～サブ画素２２３との動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２１に、表示信号線３－１２の－３Ｖと基準電位幹線４－１１３の＋２Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２２に、表示信号線３－１２の－３Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－２２３に、表示信号線３－１２の－３Ｖと基準電位幹線４－１１５の－１Ｖとの電位差＝－２Ｖが発生する。この結果、サブ画素２２１～２２３の輝度は、電位差に応じてサブ画素２２１がサブ画素２２２より輝度が高く、且つ、サブ画素２２２がサブ画素２２３より輝度が高い。

　次に、画素２０４のサブ画素２４１～サブ画素２４３との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４１には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１４の＋３Ｖとの電位差＝＋１Ｖが発生する。また、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４２には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２４３には、表示信号線３－１１の＋４Ｖと基準電位幹線４－１１１の０Ｖとの電位差＝＋４Ｖが発生する。この結果、サブ画素２４１～２４３の輝度は、電位差に応じてサブ画素２４３がサブ画素２４２より輝度が高く、且つ、サブ画素２４２がサブ画素２４１より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ１ａ～ｔ２ａの期間、画素２０６のサブ画素２６１の液晶素子１－２６１には電位差＝＋１Ｖが発生する。また、サブ画素２６２の液晶素子１－２６２には電位差＝＋３Ｖが発生する。また、サブ画素２６３の液晶素子１－２６３には電位差＝＋４Ｖが発生する。このため、サブ画素２６１～２６３の輝度は、輝度は電位差に応じてサブ画素２６３がサブ画素２６２より輝度が高く、且つ、サブ画素２６２がサブ画素２６１より輝度が高い。

　次に、画素２０５のサブ画素２５１～サブ画素２５３との動作について説明する。時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５１には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１５－１Ｖとの電位差＝－１Ｖが発生する。また、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５２には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ１ａ～ｔ２ａの期間、液晶素子１－２５３には、表示信号線３－１２の－２Ｖと基準電位幹線４－１１３の＋３Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素２５１～２５３の輝度は、電位差に応じてサブ画素２５３がサブ画素２５２より輝度が高く、且つ、サブ画素２５２がサブ画素２５１より輝度が高い。

　次に、Ｌ＋１フレームの動作について図２３と図２４を用いて説明する。図２４において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。
　図２４において、横軸は時間を示しており、縦軸は電位を示している。図２４の波形１は、走査線５－１１の電位の時間変化を示している。図２４の波形２は、走査線５－１２の電位の時間変化を示している。図２４の波形３は、基準電位幹線４－１１１の電位の時間変化を示している。図２４の波形４は、基準電位幹線４－１１２の電位の時間変化を示している。図２４の波形５は、基準電位幹線４－１１３の電位の時間変化を示している。図２４の波形６は、基準電位幹線４－１１４の電位の時間変化を示している。図２４の波形７は、基準電位幹線４－１１５の電位の時間変化を示している。図２４の波形８は、表示信号線３－１１の電位の時間変化を示している。図２４の波形９は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図２４の波形１０は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図２４の波形１１は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ１の印加電圧）の時間変化を示している。図２４の波形１２は、ｓｕｂ－ｐｉｘ２の液晶印加電圧の時間変化を示している。図２４の波形１３は、ｓｕｂ－ｐｉｘ３の液晶印加電圧の時間変化を示している。

　制御部１２が、垂直帰線期間、表示信号線３－１１～３－１３の電位の極性をＬフレーム時とは逆極性に切り替える。さらに、制御部１２は、基準電位幹線４－１１１の電位を０Ｖから＋２Ｖに切り替える。また、基準電位幹線４－１１３の電位を＋２Ｖから０Ｖに切り替える。また、基準電位幹線４－１１４の電位を＋３Ｖから０Ｖに切り替える。また、基準電位幹線４－１１５の電位を－１Ｖから＋３Ｖに切り替える。すなわち、制御部１２は、電位の大きさを、基準電位幹線４－１１１と基準電位幹線４－１１３の電位の大きさの関係を、基準電位幹線４－１１３の電位が基準電位幹線４－１１１の電位より大である関係から、基準電位幹線４－１１１の電位が基準電位幹線４－１１３の電位より大である関係に入れ替える。また、制御部１２は、Ｌフレーム時とＬ＋１フレーム時に、基準電位幹線４－１１４と基準電位幹線４－１１５の電位の大きさの関係を、基準電位幹線４－１１４の電位が基準電位幹線４－１１５の電位より大である関係から、基準電位幹線４－１１５の電位が基準電位幹線４－１１４の電位より大である関係に入れ替える。さらに、表示信号線３－１～３－３から、正極性と負極性の信号を各液晶素子に供給する時、各液晶素子に発生するフレーム毎の電位差の絶対値を揃えるため、基準電位幹線４－２の電位もフレーム毎に切り替える。
　次に、制御部１２は、走査線５－１１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－２１１～２－２１３、２－２２１～２－２２３、および２－２３１～２－２３３をオン状態にする。このため、制御部１２は、表示信号線３－１１と３－１３とから１行目の画素２０１と画素２０３とに－３Ｖの信号を供給し、表示信号線３－１２から１行目の画素２０２に＋５Ｖの信号を供給する。さらに、制御部１２は、走査線５－１２を時刻ｔ１ｂ～ｔ２ｂの期間、Ｈレベルに制御し、スイッチング素子２－２４１～２－２４３、２－２５１～２－２５３、および２－２６１～２－２６３をオン状態にする。
　このため、制御部１２は、表示信号線３－１１と表示信号線３－１３とから２行目の画素２０４と画素２０６とに－２Ｖの信号を供給し、表示信号線３－１２から２行目の画素２０５に＋４Ｖの信号を供給する。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素２０１のサブ画素２１１～サブ画素２１３との動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１１には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１１の＋２Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１２には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－２１３には、表示信号線３－１１の－３Ｖと基準電位幹線４－１１４の－１Ｖとの電位差＝－２Ｖが発生する。この結果、サブ画素２１１～２１３の輝度は、電位差に応じてサブ画素２１１がサブ画素２１２より輝度が高く、且つ、サブ画素２１２がサブ画素２１３より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素２０３のサブ画素２３１の液晶素子１－２３１には電位差＝－５Ｖが発生する。また、サブ画素２３２の液晶素子１－２３２には電位差＝－４Ｖが発生する。また、サブ画素２３３の液晶素子１－２３３には電位差＝－２Ｖが発生する。このため、サブ画素２３１～２３３の輝度は、輝度は電位差に応じてサブ画素２３１がサブ画素２３２より輝度が高く、且つ、サブ画素２３２がサブ画素２３３より輝度が高い。

　次に、画素２０４のサブ画素２４１～サブ画素２４３との動作について説明する。時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４１には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１４の－１Ｖとの電位差＝－１Ｖが発生する。また、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４２には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ１ｂ～ｔ２ｂの期間、液晶素子１－２４３には、表示信号線３－１１の－２Ｖと基準電位幹線４－１１１の＋２Ｖとの電位差＝－４Ｖが発生する。この結果、サブ画素２４１～２４３の輝度は、電位差に応じてサブ画素２４３がサブ画素２４２より輝度が高く、且つ、サブ画素２４２がサブ画素２４１より輝度が高い。
　また、制御部１２は、表示信号線３－１３に表示信号線３－１１と同じ極性の表示信号を供給する。このため、時刻ｔ１ｂ～ｔ２ｂの期間、画素２０６のサブ画素２６１の液晶素子１－２６１には電位差＝－１Ｖが発生する。また、サブ画素２６２の液晶素子１－２６２には電位差＝－３Ｖが発生する。また、サブ画素２３３の液晶素子１－２６３には電位差＝－４Ｖが発生する。このため、サブ画素２６１～２６３の輝度は、輝度は電位差に応じてサブ画素２６３がサブ画素２６２より輝度が高く、且つ、サブ画素２６２がサブ画素２６１より輝度が高い。

　以上のように、１つの画素の３つのサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、マルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。さらに、第７実施形態では、図２２と図２３のように、明るい画素（２つのサブ画素のうち、液晶素子の両端に印加される電位差の絶対値が大きい方）と、暗い画素（２つのサブ画素のうち、液晶素子の両端に印加される電位差の絶対値が小さい方）の行方向の並びが、走査線５－１１に対して平行に配置することができる。そのため、第６実施形態の効果に加えて、表示特性の向上を実現できる。さらに、1フレームに1回のみしか各基準電圧幹線４－１１１～４－１１５の電位を変化する必要が無いため、低消費電力の表示装置を実現できる。

［第８実施形態］
　第８実施形態における液晶表示装置は、１画素がｎ個（偶数）のサブ画素から構成されている液晶表示装置の実施形態である。図２５は、第８実施形態におけるｎ個のサブ画素（Ｓｕｂ－Ｐｉｘ（１）、Ｓｕｂ－Ｐｉｘ（２）、・・・、Ｓｕｂ－Ｐｉｘ（ｎ－１）、Ｓｕｂ－Ｐｉｘ（ｎ））を備える画素（Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図２６は、第８実施形態におけるｎ個のサブ画素（Ｓｕｂ－Ｐｉｘ（１）、Ｓｕｂ－Ｐｉｘ（２）、・・・、Ｓｕｂ－Ｐｉｘ（ｎ－１）、Ｓｕｂ－Ｐｉｘ（ｎ））を備える画素（Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。図２５のように、第８実施形態における液晶表示装置は、行方向に隣接する画素３０１～３０３を備える。各画素３０１～３０３は、さらにｎ個のサブ画素を備える。そして、画素３０１は、列方向に対してサブ画素３０１－１～サブ画素３０１－ｎの順に配置されている。画素３０２は、列方向に対してサブ画素３０２－１～サブ画素３０２－ｎの順に配置されている。

　まず、画素３０１のサブ画素３０１－１～サブ画素３０１－ｎの構成を説明する。スイッチング素子２－３１－１～２－３１－ｎとのゲート端子は、共通の走査線５－３１に接続されている。スイッチング素子２－３１－１のソース端子は、基準電位幹線４－３－１に接続されている。スイッチング素子２－３１－１のドレイン端子は、表示電極１１を介して液晶素子１－３１－１の一方に接続されている。液晶素子１－３１－１の他方は、透明電極１３を介して表示信号線（第１表示信号線）３－３１に接続されている。また、スイッチング素子２－３１－２のソース端子は、基準電位幹線４－３－２に接続されている。スイッチング素子２－３１－２のドレイン端子は、表示電極１１を介して液晶素子１－３１－２の一方に接続されている。液晶素子１－３１－２の他方は、透明電極１３を介して表示信号線３－３１に接続されている。さらに、スイッチング素子２－３１－（ｎ－１）のソース端子は、基準電位幹線４－３－（ｎ－１）に接続されている。スイッチング素子２－３１－（ｎ－１）のドレイン端子は、表示電極１１を介して液晶素子１－３１－（ｎ－１）の一方に接続されている。液晶素子１－３１－（ｎ－１）の他方は、透明電極１３を介して表示信号線３－３１に接続されている。さらに、スイッチング素子２－３１－ｎのソース端子は、基準電位幹線４－３－ｎに接続されている。スイッチング素子２－３１ーｎのドレイン端子は、表示電極１１を介して液晶素子１－３１ーｎの一方に接続され、液晶素子１－３１－ｎの他方は、透明電極１３を介して表示信号線３－３１に接続されている。

　次に、画素３０２のサブ画素３０２－１～サブ画素３０２－ｎとの構成を説明する。スイッチング素子２－３２－１～２－３２－ｎとのゲート端子は、共通の走査線５－３１に接続されている。スイッチング素子２－３２－１のソース端子は、基準電位幹線４－３－１に接続されている。スイッチング素子２－３２－１のドレイン端子は、表示電極１１を介して液晶素子１－３２－１の一方に接続されている。液晶素子１－３２－１の他方は、透明電極１３を介して表示信号線（第２表示信号線）３－３２に接続されている。また、スイッチング素子２－３２－２のソース端子は、基準電位幹線４－３－２に接続されている。スイッチング素子２－３２－２のドレイン端子は、表示電極１１を介して液晶素子１－３２－２の一方に接続されている。液晶素子１－３２－２の他方は、透明電極１３を介して表示信号線３－３２に接続されている。さらに、スイッチング素子２－３２－（ｎ－１）のソース端子は、基準電位幹線４－３－（ｎ－１）に接続されている。スイッチング素子２－３２－（ｎ－１）のドレイン端子は、表示電極１１を介して液晶素子１－３２－（ｎ－１）の一方に接続されている。液晶素子１－３２－（ｎ－１）の他方は、透明電極１３を介して表示信号線３－３２に接続されている。さらに、スイッチング素子２－３２－ｎのソース端子は、基準電位幹線４－３－ｎに接続されている。スイッチング素子２－３２－ｎのドレイン端子は、表示電極１１を介して液晶素子１－３２－ｎの一方に接続されている。液晶素子１－３２－ｎの他方は、透明電極１３を介して表示信号線３－３２に接続されている。

　次に、液晶表示装置の動作を、図２５と図２７を用いて説明する。図２７は、第８実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
　まず、Ｌフレーム（Ｌは１以上の自然数）時、画素３０１～３０３の各サブ画素の動作について説明する。制御部１２は、基準電位幹線４－３－１を＋３Ｖに制御し、基準電位幹線４－３－２を＋２Ｖに制御し、基準電位幹線４－３－（ｎ－１）を＋１Ｖに制御し、基準電位幹線４－３－ｎを０Ｖに制御する（図２７、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大きさを、基準電位線４－３－１の電位が基準電位線４－３－２の電位より大であり、且つ、基準電位線４－３－２の電位が基準電位線４－３－（ｎ－１）の電位より大であり、且つ、基準電位線４－３－（ｎ－１）の電位が基準電位線４－３－ｎの電位より大の関係（基準電位線４－３－１＞基準電位線４－３－２＞・・・・＞基準電位線４－３－（ｎ－１）＞基準電位線４－３－ｎ）に制御する。また、制御部１２は、表示信号線３－３１と表示信号線３－３３から画素３０１と画素３０３とに、＋５Ｖの信号を供給し、表示信号線３－３２から画素３０２に－２Ｖの信号を供給する。また、各表示信号線３－１１～３－１３のレンジは、例えば正極性側＋５Ｖ～＋１Ｖ、負極性側－５Ｖ～－１Ｖである。
　次に、制御部１２は、走査線５－３１を時刻ｔ０ａ～ｔ１ａの期間、Ｈレベルに制御し、スイッチング素子２－３１－１～２－３１－ｎ、２－３２－１～２－３２－ｎ、および、２－３３－１～２－３３－ｎをオン状態にする。なお、図２７に示した表示信号線３－３１と表示信号線３－３２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素３０１のサブ画素３０１－１～サブ画素３０１－ｎとの動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３１－１（等価的な電気容量）には、表示信号線３－３１の＋５Ｖと基準電位幹線４－３－１の＋３Ｖとの電位差＝＋２Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３１－２（等価的な電気容量）には、表示信号線３－３１の＋５Ｖと基準電位幹線４－３－２の＋２Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３１－（ｎ－１）（等価的な電気容量）には、表示信号線３－３１の＋５Ｖと基準電位幹線４－３－（ｎ－１）の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３１－ｎ（等価的な電気容量）には、表示信号線３－３１の＋５Ｖと基準電位幹線４－３－ｎの０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素３０１－１～３０１－ｎの輝度は、電位差に応じてサブ画素３０１－ｎがサブ画素３０１－（ｎ－１）より輝度が高く、且つ、サブ画素３０１－（ｎ－１）がサブ画素３０１－２より輝度が高く、且つ、サブ画素３０１－２がサブ画素３０１－１より輝度が高い。なお、図２５と図２６とにおいて、記号ａ、ｂ、・・・、ｎ－１、ｎは輝度の順を表す。ａがｂより輝度が高く、且つ、ｂがｎ－１より輝度が高く、且つ、ｎ－１がｎより輝度が高い（ａ＞ｂ＞・・・＞ｎ－１＞ｎ）。

　また、制御部１２は、表示信号線３－３３に表示信号線３－３１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素３０３のサブ画素３０３－１の液晶素子１－３３－１（等価的な電気容量）には電位差＝＋２Ｖが発生する。また、サブ画素３０３－２の液晶素子１－３３－２（等価的な電気容量）には電位差＝＋３Ｖが発生する。また、サブ画素３０３－（ｎ－１）の液晶素子１－３３－（ｎ－１）（等価的な電気容量）の電位差には電位差＝＋４Ｖが発生する。また、サブ画素３０３－ｎの液晶素子１－３３ーｎ（等価的な電気容量）の電位差には＋５Ｖが発生する。このため、サブ画素３０３－１～３０３－ｎの輝度は、輝度は電位差に応じてサブ画素３０３－ｎがサブ画素３０３－（ｎ－１）より輝度が高く、且つ、サブ画素３０３－（ｎ－１）がサブ画素３０３－２より輝度が高く、且つ、サブ画素３０３－２がサブ画素３０３－１より輝度が高い。

　次に、画素３０２のサブ画素３０２－１～サブ画素３０２－ｎとの動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３２－１（等価的な電気容量）には、表示信号線３－３２の－２Ｖと基準電位幹線４－３－１の＋３Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３２－２（等価的な電気容量）には、表示信号線３－３２の－２Ｖと基準電位幹線４－３－２の＋２Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３２－（ｎ－１）（等価的な電気容量）には、表示信号線３－３２の－２Ｖと基準電位幹線４－３－（ｎ－１）の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－３２－ｎ（等価的な電気容量）には、表示信号線３－３２の－２Ｖと基準電位幹線４－３－ｎの０Ｖとの電位差＝－２Ｖが発生する。この結果、サブ画素３０２－１～３０２－ｎの輝度は、電位差に応じてサブ画素３０２－１がサブ画素サブ画素３０２－２より輝度が高く、且つ、サブ画素サブ画素３０２－２がサブ画素３０２－（ｎ－１）より輝度が高く、且つ、サブ画素３０２－（ｎ－１）がサブ画素３０２－ｎより輝度が高い。

　次に、Ｌ＋１フレームの動作について図２６と図２７を用いて説明する。図２７において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。
　図２７において、横軸は時間を示しており、縦軸は電位を示している。図２７の波形１は、走査線５－１の電位の時間変化を示している。図２７の波形２は、走査線５－２の電位の時間変化を示している。図２７の波形３は、基準電位幹線４－１の電位の時間変化を示している。図２７の波形４は、基準電位幹線４－２の電位の時間変化を示している。図２７の波形５は、基準電位幹線４－（ｎ－１）の電位の時間変化を示している。図２７の波形６は、基準電位幹線４－（ｎ）の電位の時間変化を示している。図２７の波形７は、表示信号線３－１の電位の時間変化を示している。図２７の波形８は、表示信号線３－２の電位の時間変化を示している。図２７の波形９は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図２７の波形１０は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図２７の波形１１は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ（ｎ－３）の印加電圧）の時間変化を示している。図２７の波形１２は、ｓｕｂ－ｐｉｘ（ｎ－２）の液晶印加電圧の時間変化を示している。図２７の波形１３は、ｓｕｂ－ｐｉｘ（ｎ－１）の液晶印加電圧の時間変化を示している。図２７の波形１４は、ｓｕｂ－ｐｉｘ（ｎ）の液晶印加電圧の時間変化を示している。

　制御部１２が、垂直帰線期間、表示信号線３－３１～３－３３の電位の極性をＬフレーム時とは逆極性に切り替える。さらに、制御部１２は、基準電位幹線４－３－１の電位を＋３Ｖから０Ｖに切り替える。また、基準電位幹線４－３－２の電位を＋２Ｖから＋１Ｖに切り替える。また、基準電位幹線４－３－（ｎ－１）の電位を＋１Ｖから＋２Ｖに切り替える。また、基準電位幹線４－３－ｎの電位を０Ｖから＋３Ｖに切り替える。すなわち、制御部１２は、電位の大きさを、基準電位線４－３－１の電位が基準電位線４－３－２の電位より大であり、且つ、基準電位線４－３－２の電位が基準電位線４－３－（ｎ－１）の電位より大であり、且つ、基準電位線４－３－（ｎ－１）の電位が基準電位線４－３－ｎの電位より大の関係（基準電位線４－３－１＞基準電位線４－３－２＞・・・・＞基準電位線４－３－（ｎ－１）＞基準電位線４－３－ｎ）から、基準電位線４－３－ｎの電位が基準電位線４－３－（ｎ－１）の電位より大であり、且つ、基準電位線４－３－（ｎ－１）の電位が基準電位線４－３－２の電位より大であり、且つ、基準電位線４－３－２の電位が基準電位線４－３－１の電位より大の関係（基準電位線４－３－１＜基準電位線４－３－２＜・・・・＜基準電位線４－３－（ｎ－１）＜基準電位線４－３－ｎ）に切り替える。そして、制御部１２は、表示信号線３－３１から画素３０１と画素３０３とに－２Ｖを供給し、表示信号線３－１２から画素３０２に＋５Ｖを供給する。
　次に、制御部１２は、走査線５－３１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－３１－１～２－３１－ｎ、２－３２－１～２－３２－ｎ、および２－３３－１～２－３３－ｎをオン状態にする。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素３０１のサブ画素３０１－１～サブ画素３０１－ｎとの動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３１－１には、表示信号線３－３１の－２Ｖと基準電位幹線４－３－１の０Ｖとの電位差＝－２Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－１１－２には、表示信号線３－３１の－２Ｖと基準電位幹線４－３－２の＋１Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３１－（ｎ－１）には、表示信号線３－３１の－２Ｖと基準電位幹線４－３－（ｎ－１）の＋２Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３１－ｎには、表示信号線３－３１の－２Ｖと基準電位幹線４－３－ｎの＋３Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素３０１－１～３０１－ｎの輝度は、電位差に応じてサブ画素３０１－ｎがサブ画素３０１－（ｎ－１）より輝度が高く、且つ、サブ画素３０１－（ｎ－１）がサブ画素３０１－２より輝度が高く、且つ、サブ画素３０１－２がサブ画素３０１－１より輝度が高い。

　また、制御部１２は、表示信号線３－３３に表示信号線３－３１と同じ極性の表示信号を供給する。このため、時刻ｔ０ｂ～ｔ１ｂの期間、画素３０３のサブ画素３０３－１の液晶素子１－３３－１にはサブ画電位差＝－２Ｖが発生する。また、サブ画素３０３－２の液晶素子１－３３－２には電位差＝－３Ｖが発生する。また、サブ画素３０３－（ｎ－１）の液晶素子１－３３－（ｎ－１）には電位差＝－４Ｖが発生する。また、サブ画素３０３－ｎの液晶素子１－３３－ｎには電位差＝－５Ｖが発生する。このため、サブ画素３０３－１～３０３－ｎの輝度は、輝度は電位差に応じてサブ画素３０３－ｎがサブ画素３０３－（ｎ－１）より輝度が高く、且つ、サブ画素３０３－（ｎ－１）がサブ画素３０３－２より輝度が高く、且つ、サブ画素３０３－２がサブ画素３０３－１より輝度が高い。

　次に、画素３０２のサブ画素３０２－１～サブ画素３０２－ｎとの動作について説明する。時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３２－１には、表示信号線３－３２の＋５Ｖと基準電位幹線４－３－１の０Ｖとの電位差＝＋５Ｖが発生する。また、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３２－２には、表示信号線３－３２の＋５Ｖと基準電位幹線４－３－２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３２－（ｎ－１）には、表示信号線３－３２の＋５Ｖと基準電位幹線４－３－（ｎ－１）の＋２Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ０ｂ～ｔ１ｂの期間、液晶素子１－３２－ｎには、表示信号線３－３２の＋５Ｖと基準電位幹線４－３－ｎの＋３Ｖとの電位差＝＋２Ｖが発生する。この結果、サブ画素３０２－１～３０２－ｎの輝度は、電位差に応じてサブ画素３０２－１がサブ画素サブ画素３０２－２より輝度が高く、且つ、サブ画素サブ画素３０２－２がサブ画素３０２－（ｎ－１）より輝度が高く、且つ、サブ画素３０２－（ｎ－１）がサブ画素３０２－ｎより輝度が高い。

　また、本実施形態では、基準電位幹線４－３－１～４－３－ｎの電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎であってもよい。なお、画素選択期間とは、例えば、６０Ｈｚ駆動、解像度Ｆｕｌｌ－ＨＤ（１０８０本の走査線を有する）の表示装置では１／６０／１０８０（秒）毎である。さらに、画素選択期間を１Ｈと定義すると、２ｋＨ（ｋは1以上の整数）毎に電位の切り替えを行うようにしてもよい。

　以上のように、１つの画素の偶数個のサブ画素の各液晶素子の等価的な電気容量間に異なる電位差を生じさせることができ、データライン反転駆動によるマルチ画素の対向マトリクスを構成した液晶表示装置が可能になる。また、1フレームに1回のみしか各基準電圧幹線４－４－１～４－４－ｎの電位を変化する必要が無いため、低消費電力の表示装置を実現できる。

［第９実施形態］
　第９実施形態における液晶表示装置は、１画素がｎ個（奇数）のサブ画素から構成されている液晶表示装置の実施形態である。図２８は、第９実施形態におけるｎ個のサブ画素（Ｓｕｂ－Ｐｉｘ（１）、Ｓｕｂ－Ｐｉｘ（２）、・・・、Ｓｕｂ－Ｐｉｘ（（ｎ＋１）／２）、・・・、Ｓｕｂ－Ｐｉｘ（ｎ－１）、Ｓｕｂ－Ｐｉｘ（ｎ））を備える画素（Ｐｉｘ（ｎ））を有する液晶表示装置のＬフレーム時の動作を説明する等価回路である。図２９は、第９実施形態におけるｎ個のサブ画素（Ｓｕｂ－Ｐｉｘ（１）、Ｓｕｂ－Ｐｉｘ（２）、・・・、Ｓｕｂ－Ｐｉｘ（（ｎ＋１）／２）、・・・、Ｓｕｂ－Ｐｉｘ（ｎ－１）、Ｓｕｂ－Ｐｉｘ（ｎ））を備える画素（Ｐｉｘ（ｎ））を有する液晶表示装置のＬ＋１フレーム時の動作を説明する等価回路である。第９実施形態における液晶表示装置は、行方向に隣接する画素４０１～４０３を備える。各画素４０１～４０３は、さらにｎ個のサブ画素を備える。そして、画素４０１は、列方向に対してサブ画素４０１－１～サブ画素４０１－ｎの順に配置されている。画素４０２は、列方向に対してサブ画素４０２－１～サブ画素４０２－ｎの順に配置されている。画素４０３は、列方向に対してサブ画素４０３－１～サブ画素４０３－ｎの順に配置されている。

　まず、画素４０１のサブ画素４０１－１～サブ画素４０１－ｎの構成を説明する。スイッチング素子２－４１－１～２－４１－ｎとのゲート端子は、共通の走査線５－４１に接続されている。スイッチング素子２－４１－１のソース端子は、基準電位幹線４－４－１に接続されている。また、スイッチング素子２－４１－１のドレイン端子は、表示電極１１を介して液晶素子１－４１－１の一方に接続されている。また、液晶素子１－４１－１の他方は、透明電極１３を介して表示信号線（第１表示信号線）３－４１に接続されている。また、スイッチング素子２－４１－２のソース端子は、基準電位幹線４－４－２に接続されている。また、スイッチング素子２－４１－２のドレイン端子は、表示電極１１を介して液晶素子１－４１－２の一方に接続されている。また、液晶素子１－４１－２の他方は、透明電極１３を介して表示信号線３－４１に接続されている。さらに、スイッチング素子２－４１－（ｎ＋１）／２のソース端子は、基準電位幹線４－４－（ｎ＋１）／２に接続されている。また、スイッチング素子２－４１－（ｎ＋１）／２のドレイン端子は、表示電極１１を介して液晶素子１－４１－（ｎ＋１）／２の一方に接続されている。また、液晶素子１－４１－（ｎ＋１）／２の他方は、透明電極１３を介して表示信号線３－４１に接続されている。さらに、スイッチング素子２－４１－（ｎ－１）のソース端子は、基準電位幹線４－４－（ｎ－１）に接続されている。また、スイッチング素子２－４１－（ｎ－１）のドレイン端子は、表示電極１１を介して液晶素子１－４１－（ｎ－１）の一方に接続されている。また、液晶素子１－４１－（ｎ－１）の他方は、透明電極１３を介して表示信号線３－４１に接続されている。さらに、スイッチング素子２－４１－ｎのソース端子は、基準電位幹線４－４－ｎに接続されている。また、スイッチング素子２－４１－ｎのドレイン端子は、表示電極１１を介して液晶素子１－４１－ｎの一方に接続されている。また、液晶素子１－４１－ｎの他方は、透明電極１３を介して表示信号線３－４１に接続されている。

　次に、画素４０２のサブ画素４０２－１～サブ画素４０２－ｎの構成を説明する。スイッチング素子２－４２－１～２－４２－ｎとのゲート端子は、共通の走査線５－４１に接続されている。スイッチング素子２－４２－１のソース端子は、基準電位幹線４－４－１に接続されている。また、スイッチング素子２－４２－１のドレイン端子は、表示電極１１を介して液晶素子１－４２－１の一方に接続されている。また、液晶素子１－４２－１の他方は、透明電極１３を介して表示信号線（第２表示信号線）３－４２に接続されている。また、スイッチング素子２－４２－２のソース端子は、基準電位幹線４－４－２に接続されている。また、スイッチング素子２－４２－２のドレイン端子は、表示電極１１を介して液晶素子１－４２－２の一方に接続され、液晶素子１－４２－２の他方は、透明電極１３を介して表示信号線３－４２に接続されている。さらに、スイッチング素子２－４２－（ｎ＋１）／２のソース端子は、基準電位幹線４－４－（ｎ＋１）／２に接続されている。また、スイッチング素子２－４２－（ｎ＋１）／２のドレイン端子は、表示電極１１を介して液晶素子１－４２－（ｎ＋１）／２の一方に接続されている。また、液晶素子１－４２－（ｎ＋１）／２の他方は、透明電極１３を介して表示信号線３－４２に接続されている。さらに、スイッチング素子２－４２－（ｎ－１）のソース端子は、基準電位幹線４－４－（ｎ－１）に接続されている。また、スイッチング素子２－４２－（ｎ－１）のドレイン端子は、表示電極１１を介して液晶素子１－４２－（ｎ－１）の一方に接続されている。また、液晶素子１－４２－（ｎ－１）の他方は、透明電極１３を介して表示信号線３－４２に接続されている。さらに、スイッチング素子２－４２－ｎのソース端子は、基準電位幹線４－４－ｎに接続されている。また、スイッチング素子２－４２－ｎのドレイン端子は、表示電極１１を介して液晶素子１－４２－ｎの一方に接続されている。また、液晶素子１－４２－ｎの他方は、透明電極１３を介して表示信号線３－４２に接続されている。

　次に、液晶表示装置の動作を、図２８と図３０を用いて説明する。図３０は、第９実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
　まず、Ｌフレーム（Ｌは１以上の自然数）時、画素４０１～４０３の各サブ画素の動作について説明する。制御部１２は、基準電位幹線４－４－１を＋４Ｖに制御する。また、基準電位幹線４－４－２を＋３Ｖに制御する。また、基準電位幹線４－（ｎ－１）／２を＋２Ｖに制御する。また、基準電位幹線４－４－（ｎ－１）を＋１Ｖに制御する。また、基準電位幹線４－４－ｎを０Ｖに制御する（図２８、時刻ｔ０ａ）。すなわち、制御部１２は、電位の大小関係を、基準電位線４－４－１の電位が基準電位線４－４－２の電位より大であり、且つ、基準電位線４－４－２の電位が基準電位線４－（ｎ＋１）／２の電位より大であり、且つ、基準電位線４－（ｎ＋１）／２の電位が基準電位線４－４－（ｎ－１）の電位より大であり、且つ、基準電位線４－４－（ｎ－１）の電位が基準電位線４－４－ｎの電位より大の関係（基準電位線４－４－１＞基準電位線４－４－２＞・・・＞基準電位線４－（ｎ＋１）／２＞・・・・＞基準電位線４－４－（ｎ－１）＞基準電位線４－４－ｎ）に制御する。また、制御部１２は、表示信号線３－４１と３－４３から画素４０１と画素４０３とに＋５Ｖの信号を供給し、表示信号線３－４２から画素４０２に－１Ｖの信号を供給する。また、各表示信号線３－１１～３－１３のレンジは、例えば正極性側＋５Ｖ～＋１Ｖ、負極性側－５Ｖ～－１Ｖである。
　次に、制御部１２は、走査線５－４１を時刻ｔ０ａ～ｔ１ａの期間、Ｈレベルに制御し、スイッチング素子２－４１－１～２－４１－ｎ、２－４２－１～２－３２－ｎ、および、２－３３－１～２－４３－ｎをオン状態にする。なお、図３０に示した表示信号線３－４１と３－４２の信号レベルは、動作の一例を示す信号レベルである。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素４０１のサブ画素４０１－１～サブ画素４０１－ｎとの動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４１－１（等価的な電気容量）には、表示信号線３－４１の＋５Ｖと基準電位幹線４－４－１の＋４Ｖとの電位差＝＋１Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４１－２（等価的な電気容量）には、表示信号線３－４１の＋５Ｖと基準電位幹線４－４－２の＋３Ｖとの電位差＝＋２Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４１－（ｎ＋１）／２（等価的な電気容量）には、表示信号線３－４１の＋５Ｖと基準電位幹線４－４－（ｎ＋１）／２の＋２Ｖとの電位差＝＋３Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４１－（ｎ－１）（等価的な電気容量）には、表示信号線３－４１の＋５Ｖと基準電位幹線４－４－（ｎ－１）の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４１－ｎ（等価的な電気容量）には、表示信号線３－４１の＋５Ｖと基準電位幹線４－４－ｎの０Ｖとの電位差＝＋５Ｖが発生する。この結果、サブ画素４０１－１～４０１－ｎの輝度は、電位差に応じてサブ画素４０１－ｎがサブ画素４０１－（ｎ－１）より輝度が高く、且つ、サブ画素４０１－（ｎ－１）がサブ画素４０１－（ｎ＋１）／２より輝度が高く、且つ、サブ画素４０１－（ｎ＋１）／２がサブ画素４０１－２より輝度が高く、且つ、サブ画素４０１－２がサブ画素４０１－１より輝度が高い。なお、図２８と図２９とにおいて、記号ａ、ｂ、・・・、ｎ－１、ｎは輝度の順を表す。ａがｂより輝度が高く、且つ、ｂがｎ－１より輝度が高く、且つ、ｎ－１がｎより輝度が高い（ａ＞ｂ＞・・・＞ｎ－１＞ｎ）。

　また、制御部１２は、表示信号線３－４３に表示信号線３－４１と同じ極性の表示信号を供給する。このため、時刻ｔ０ａ～ｔ１ａの期間、画素４０３のサブ画素４０３－１の液晶素子１－４３－１（等価的な電気容量）には電位差＝＋１Ｖが発生する。また、サブ画素４０３－２の液晶素子１－４３－２（等価的な電気容量）には電位差＝＋２Ｖが発生する。また、サブ画素４０３－（ｎ＋１）／２の液晶素子１－４３－（ｎ＋１）／２には電位差＝＋３Ｖが発生する。また、サブ画素４０３－（ｎ－１）の液晶素子１－４－（ｎ－１）（等価的な電気容量）には電位差＝＋４Ｖが発生する。また、サブ画素４０３－ｎの液晶素子１－４－ｎ（等価的な電気容量）には電位差＝＋５Ｖが発生する。このため、サブ画素４０３－１～４０３－ｎの輝度は、輝度は電位差に応じてサブ画素４０３－ｎがサブ画素４０３－（ｎ－１）より輝度が高く、且つ、サブ画素４０３－（ｎ－１）がサブ画素４０３－（ｎ＋１）／２より輝度が高く、且つ、サブ画素４０３－（ｎ＋１）／２がサブ画素４０３－２より輝度が高く、且つ、サブ画素４０３－２がサブ画素４０３－１より輝度が高い。

　次に、画素４０２のサブ画素４０２－１～サブ画素４０２－ｎとの動作について説明する。時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４２－１（等価的な電気容量）には、表示信号線３－４２の－１Ｖと基準電位幹線４－４－１の＋４Ｖとの電位差＝－５Ｖが発生する。また、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４２－２（等価的な電気容量）には、表示信号線３－４２の－１Ｖと基準電位幹線４－４－２の＋３Ｖとの電位差＝－４Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４２－（ｎ＋１）／２（等価的な電気容量）には、表示信号線３－４２の－１Ｖと基準電位幹線４－４－（ｎ＋１）／２の＋２Ｖとの電位差＝－３Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４２－（ｎ－１）（等価的な電気容量）には、表示信号線３－４２の－１Ｖと基準電位幹線４－４－（ｎ－１）の＋１Ｖとの電位差＝－２Ｖが発生する。さらに、時刻ｔ０ａ～ｔ１ａの期間、液晶素子１－４２－ｎ（等価的な電気容量）には、表示信号線３－４２の－１Ｖと基準電位幹線４－４－ｎの０Ｖとの電位差＝－１Ｖが発生する。この結果、サブ画素４０２－１～４０２－ｎの輝度は、電位差に応じてサブ画素４０２－１がサブ画素４０２－２より輝度が高く、且つ、サブ画素４０２－２がサブ画素４０２－（ｎ＋１）／２より輝度が高く、且つ、サブ画素４０２－（ｎ＋１）／２がサブ画素４０２－（ｎ－１）より輝度が高く、且つ、サブ画素４０２－（ｎ－１）がサブ画素４０２－ｎより輝度が高い。

　次に、Ｌ＋１フレームの動作について図２９と図３０を用いて説明する。図３０において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。
　図３０において、横軸は時間を示しており、縦軸は電位を示している。図３０の波形１は、走査線５－２１の電位の時間変化を示している。図３０の波形２は、走査線５－２２の電位の時間変化を示している。図３０の波形３は、基準電位幹線４－２１の電位の時間変化を示している。図３０の波形４は、基準電位幹線４－２２の電位の時間変化を示している。図３０の波形５は、基準電位幹線４－（ｎ－１）の電位の時間変化を示している。図３０の波形６は、基準電位幹線４－（ｎ）の電位の時間変化を示している。図３０の波形７は、表示信号線３－２１の電位の時間変化を示している。図３０の波形８は、表示信号線３－２２の電位の時間変化を示している。図３０の波形９は、ノードＸ（ｎｏｄｅ　Ｘ）の電位の時間変化を示している。図３０の波形１０は、ノードＹ（ｎｏｄｅ　Ｙ）の電位の時間変化を示している。図３０の波形１１は、ノードＸ－ノードＹ（ｎｏｄｅ　Ｘ－ｎｏｄｅ　Ｙ）の電位（Ｓｕｂ－ｐｉｘ（ｎ－３）の印加電圧）の時間変化を示している。図３０の波形１２は、ｓｕｂ－ｐｉｘ（ｎ－２）の液晶印加電圧の時間変化を示している。図３０の波形１３は、ｓｕｂ－ｐｉｘ（ｎ－１）の液晶印加電圧の時間変化を示している。図３０の波形１４は、ｓｕｂ－ｐｉｘ（ｎ）の液晶印加電圧の時間変化を示している。

　制御部１２が、垂直帰線期間、表示信号線３－４１～３－４３の電位の極性をＬフレーム時とは逆極性に切り替える。さらに、制御部１２は、基準電位幹線４－４－１の電位を＋４Ｖから０Ｖに切り替える。また、基準電位幹線４－４－２の電位を＋３Ｖから＋１Ｖに切り替える。また、基準電位幹線４－４－（ｎ－１）の電位を＋１Ｖから＋３Ｖに切り替える。また、基準電位幹線４－４－ｎの電位を０Ｖから＋４Ｖに切り替える。すなわち、制御部１２は、電位の大きさを、基準電位線４－４－１の電位が基準電位線４－４－２の電位より大であり、且つ、基準電位線４－４－２の電位が基準電位線４－（ｎ＋１）／２の電位より大であり、且つ、基準電位線４－（ｎ＋１）／２の電位が基準電位線４－４－（ｎ－１）の電位より大であり、且つ、基準電位線４－４－（ｎ－１）の電位が基準電位線４－４－ｎの電位より大の関係（基準電位線４－４－１＞基準電位線４－４－２＞・・・＞基準電位線４－（ｎ＋１）／２＞・・・・＞基準電位線４－４－（ｎ－１）＞基準電位線４－４－ｎ）から、基準電位線４－４－ｎの電位が基準電位線４－４－（ｎ－１）の電位より大であり、且つ、基準電位線４－４－（ｎ－１）の電位が基準電位線４－（ｎ＋１）／２の電位より大であり、且つ、基準電位線４－（ｎ＋１）／２の電位が基準電位線４－４－２の電位より大であり、且つ、基準電位線４－４－２の電位が基準電位線４－４－１の電位より大の関係（基準電位線４－４－１＜基準電位線４－４－２＜・・・＜基準電位線４－４－（ｎ＋１）／２＜・・・＜基準電位線４－４－（ｎ－１）＜基準電位線４－４－ｎ）の関係に切り替える。また、制御部１２は、表示信号線３－３１から画素３０１と画素４０３に－１Ｖを供給し、表示信号線３－１２から画素４０２に＋５Ｖを供給する。
　次に、制御部１２は、走査線５－４１を時刻ｔ０ｂ～ｔ１ｂの期間、Ｈレベルに制御し、スイッチング素子２－４０１－１～２－４１－ｎ、２－４２－１～２－４２－ｎ、および２－４３－１～２－４３－ｎをオン状態にする。以下、各スイッチング素子がオン状態になり、各液晶素子に発生する電位差を説明する。

　画素４０１のサブ画素４０１－１～サブ画素４０１－ｎとの動作について説明する。液晶素子１－４１－１には、表示信号線３－４１の－１Ｖと基準電位幹線４－４－１の０Ｖとの電位差＝－１Ｖが発生する。また、液晶素子１－４１－２には、表示信号線３－４１の－１Ｖと基準電位幹線４－４－２の＋１Ｖとの電位差＝－２Ｖが発生する。さらに、液晶素子１－４１－（ｎ＋１）／２には、表示信号線３－４１の－１Ｖと基準電位幹線４－４－（ｎ＋１）／２の＋２Ｖとの電位差＝－３Ｖが発生する。さらに、液晶素子１－４１－（ｎ－１）には、表示信号線３－４１の－１Ｖと基準電位幹線４－４－（ｎ－１）の＋３Ｖとの電位差＝－４Ｖが発生する。さらに、液晶素子１－４１－ｎには、表示信号線３－４１の－１Ｖと基準電位幹線４－４－ｎの＋４Ｖとの電位差＝－５Ｖが発生する。この結果、サブ画素４０１－１～４０１－ｎの輝度は、電位差に応じてサブ画素４０１－ｎがサブ画素４０１－（ｎ－１）より輝度が高く、且つ、サブ画素４０１－（ｎ－１）がサブ画素４０１－（ｎ＋１）／２より輝度が高く、且つ、サブ画素４０１－（ｎ＋１）／２がサブ画素４０１－２より輝度が高く、且つ、サブ画素４０１－２がサブ画素４０１－１より輝度が高い。

　また、制御部１２は、表示信号線３－４３に表示信号線３－４１と同じ極性の表示信号を供給する。このため、画素４０３のサブ画素４０３－１の液晶素子１－４３－１には電位差＝－１Ｖが発生する。また、サブ画素４０３－２の液晶素子１－４３－２には電位差＝－２Ｖが発生する。また、サブ画素４０３－（ｎ＋１）／２の液晶素子１－４３－（ｎ＋１）／２には電位差＝－３Ｖが発生する。また、サブ画素４０３－（ｎ－１）の液晶素子１－４－（ｎ－１）には電位差＝－４Ｖが発生する。また、サブ画素４０３－ｎの液晶素子１－４－ｎには電位差＝－５Ｖが発生する。このため、サブ画素４０３－１～４０３－ｎの輝度は、輝度は電位差に応じてサブ画素４０３－ｎがサブ画素４０３－（ｎ－１）より輝度が高く、且つ、サブ画素４０３－（ｎ－１）がサブ画素４０３－（ｎ＋１）／２より輝度が高く、且つ、サブ画素４０３－（ｎ＋１）／２がサブ画素４０３－２より輝度が高く、且つ、サブ画素４０３－２がサブ画素４０３－１より輝度が高い。

　次に、画素４０２のサブ画素４０２－１～サブ画素４０２－ｎとの動作について説明する。液晶素子１－４２－１には、表示信号線３－４２の＋５Ｖと基準電位幹線４－４－１の０Ｖとの電位差＝＋５Ｖが発生する。また、液晶素子１－４２－２には、表示信号線３－４２の＋５Ｖと基準電位幹線４－４－２の＋１Ｖとの電位差＝＋４Ｖが発生する。さらに、液晶素子１－４２－（ｎ＋１）／２には、表示信号線３－４２の＋５Ｖと基準電位幹線４－４－（ｎ＋１）／２の＋２Ｖとの電位差＝＋３Ｖが発生する。さらに、液晶素子１－４２－（ｎ－１）には、表示信号線３－４２の＋５Ｖと基準電位幹線４－４－（ｎ－１）の＋３Ｖとの電位差＝＋２Ｖが発生する。さらに、液晶素子１－４２－ｎには、表示信号線３－４２の＋５Ｖと基準電位幹線４－４－ｎの０Ｖとの電位差＝＋１Ｖが発生する。
　この結果、サブ画素４０２－１～４０２－ｎの輝度は、電位差に応じてサブ画素４０２－１がサブ画素４０２－２より輝度が高く、且つ、サブ画素４０２－２がサブ画素４０２－（ｎ＋１）／２より輝度が高く、且つ、サブ画素４０２－（ｎ＋１）／２がサブ画素４０２－（ｎ－１）より輝度が高く、且つ、サブ画素４０２－（ｎ－１）がサブ画素４０２－ｎより輝度が高い。

　また、本実施形態では、基準電位幹線４－４－１～４－４－ｎの電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎であってもよい。なお、画素選択期間とは、例えば、６０Ｈｚ駆動、解像度Ｆｕｌｌ－ＨＤ（１０８０本の走査線を有する）の表示装置では１／６０／１０８０（秒）毎である。さらに、画素選択期間を１Ｈと定義すると、２ｋＨ（ｋは1以上の整数）毎に電位の切り替えを行うようにしてもよい。

　また、本実施形態では、本発明の液晶表示装置の動作を３画素～６画素の構成について説明したが、画素数は行方向、および列方向にさらに複数の画素が構成されていても良い。

　また、本実施形態では、各表示信号線３と各基準電位幹線４と各走査線５との制御を制御部１２で行う例を説明したが、各々別の駆動部で制御するようにしても良い。

　また、本実施形態で説明に用いた各信号レベル、基準電位幹線の電位は例であり、各実施形態における極性や電位の大小関係であれば、異なる電位でも同様に実施できる。

　本発明は、マルチ画素の対向マトリクスを構成した液晶表示装置などに適用できる。

　１、１－１１～１－１２、１－２１～１－２２、１－３１～１－３２、１－４１～１－４２、１－５１～１－５２、１－６１～１－６２・・・液晶素子
　２、２－１１～２－１２、２－２１～２－２２、２－３１～２－３２、２－４１～２－４２、２－５１～２－５２、２－６１～２－６２・・・スイッチング素子
　３、３－１～３－３・・・表示信号線
　４、４－１～４－２・・・基準電位幹線
　５、５－１～５－２・・・走査線
　１０・・・第１基板
　１１・・・電極
　１２・・・制御部
　１３・・・透明電極
　２０・・・第２基板
　１０１～１０６・・・画素
　１１１～１１３、１２１～１２３、１３１～１３３、１４１～１４３、１５１～１５２、１６１～１６３・・・サブ画素

Claims

　複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、
　各々の前記サブ画素が有するスイッチング素子と、
　各々の前記サブ画素が有する液晶素子と、
　第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、
　表示信号を供給する第１表示信号線と、
　走査線と、
　制御部と、
　前記第１基準電位幹線から前記第ｎ基準電位幹線と前記スイッチング素子とが配置された第１基板と、
　前記第１表示信号線が配置された第２基板と、
　を備え、
　前記第１基板と前記第２基板との間に前記液晶素子が形成され、
　前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、
　前記制御部は、
　前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給する液晶表示装置。
　前記制御部は、
　前記第１表示信号線の電位の極性をフレーム毎に切り替える請求項１に記載の液晶表示装置。
　前記制御部は、
　電位の大きさを第１基準電位幹線から第ｎ基準電位幹線の順と第ｎ基準電位幹線から第１基準電位幹線の順とにフレーム毎に交互に切り替える請求項２に記載の液晶表示装置。
　前記制御部は、
　前記第１表示信号線の電位を所定の基準電位を中心にフレーム毎に切り替え、
　電位の大きさを所定の基準電位を中心にし、さらに所定の電圧振幅を加算して、第１基準電位幹線から第ｎ基準電位幹線の順と第ｎ基準電位幹線から第１基準電位幹線の順とにフレーム毎に交互に切り替える請求項１に記載の液晶表示装置。
　表示信号を供給する第２表示信号線、
　を更に備え、
　前記ｎ個のサブ画素とそれぞれ行方向に隣接して配置されるｎ個のサブ画素の各々の前記液晶素子は、一方が前記第２表示信号線に接続され、他方が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、
　前記制御部は、
　前記第１表示信号線および前記第２表示信号線の電位の極性をフレーム毎に交互に切り替える請求項２または請求項３に記載の液晶表示装置。
　前記ｎ個のサブ画素とそれぞれ行方向に隣接して配置されるｎ個のサブ画素から構成される画素がマトリクス状に配置され、
　前記第１基準幹線の電位の大きさと異なる第１’基準幹線と、
　表示信号を供給する第２表示信号線と、
　を更に備え、
　前記スイッチング素子を介して前記第１基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第１’基準電位幹線に接続され、
　前記スイッチング素子を介して前記第２基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第２基準電位幹線に接続され、
　前記制御部は、
　前記第１基準電位幹線の電位の大きさと前記第１’基準幹線の電位の大きさとの関係を、フレーム毎に交互に切り替える請求項１または請求項２に記載の液晶表示装置。
　前記制御部は、
　前記第１基準電位幹線の電位の方が前記第１’基準幹線の電位より大きい関係から、前記第１’基準幹線の電位の方が前記第１基準電位幹線の電位より大きい関係に、フレーム毎に交互に切り替え、
　または、
　前記第１’基準幹線の電位の極性と前記第１基準電位幹線の電位の極性とをフレーム毎に交互に入れ替える請求項６に記載の液晶表示装置。
　前記ｎ個のサブ画素とそれぞれ行方向に隣接して配置されるｎ個のサブ画素のサブ画素から構成される画素がマトリクス状に配置され、
　前記第１基準幹線の電位の大きさと異なる第１’基準幹線と、
　第３基準幹線の電位の大きさと異なる第３’基準幹線と、
　表示信号を供給する第２表示信号線と、
　を更に備え、
　前記スイッチング素子を介して前記第１基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第１’基準電位幹線に接続され、
　前記スイッチング素子を介して前記第２基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第２基準電位幹線に接続され、
　前記スイッチング素子を介して前記第３基準幹線に接続されている前記液晶素子のサブ画素と行方向に隣接する画素の前記サブ画素の液晶素子は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第３’基準電位幹線に接続され、
　前記制御部は、
　前記第１基準電位幹線の電位の大きさと前記第１’基準幹線の電位の大きさの関係と、前記第３基準電位幹線の電位の大きさと前記第３’基準幹線の電位の大きさの関係とを、フレーム毎に交互に切り替える請求項１または請求項２に記載の液晶表示装置。
　前記制御部は、
　前記第１基準電位幹線の電位の方が前記第１’基準幹線の電位より大きい関係且つ前記第３基準電位幹線の電位の方が前記第３’基準幹線の電位より大きい関係から、前記第１’基準幹線の電位の方が前記第１基準電位幹線の電位より大きい関係且つ前記第３’基準幹線の電位の方が前記第３基準電位幹線の電位より大きい関係にフレーム毎に交互に切り替え、
　または、
　前記第１’基準幹線の電位の方が前記第１基準電位幹線の電位より大きい関係且つ前記第３基準電位幹線の電位の方が前記第３’基準幹線の電位より大きい関係から、前記第１基準電位幹線の電位の方が前記第１’基準幹線の電位より大きい関係且つ前記第３’基準幹線の電位の方が前記第３基準電位幹線の電位より大きい関係にフレーム毎に交互に切り替える請求項８に記載の液晶表示装置。
　ｓ（ｓは正の整数）行目の前記画素の各々前記サブ画素は、前記第ｎ基準電位幹線に対してｓ－１行目の前記画素の各々の前記サブ画素と線対称に配置されている請求項１に記載の液晶表示装置。
　第１基準電位幹線から前記第ｎ基準電位幹線と前記スイッチング素子とが配置された第１基板と前記第１表示信号線が配置された第２基板との間に液晶素子が形成されている液晶表示装置の画素回路において、
　複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、
　各々の前記サブ画素が有するスイッチング素子と、
　各々の前記サブ画素が有する液晶素子と、
　第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、
　表示信号を供給する第１表示信号線と、
　走査線と、
　制御部と、
　を備え、
　前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、
　前記制御部は、
　前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給する画素回路。
　第１基準電位幹線から第ｎ基準電位幹線とスイッチング素子とが配置された第１基板と第１表示信号線が配置された第２基板との間に液晶素子が形成されている液晶表示装置の駆動方法において、
　複数の輝度領域に対応したｎ個（ｎ≧２、ｎは正の整数）のサブ画素から構成される画素がマトリクス状に配置され、
　各々の前記サブ画素が有するスイッチング素子と、
　各々の前記サブ画素が有する液晶素子と、
　第１基準電位幹線から第ｎ基準電位幹線までの互いに電位の大きさが異なるｎ本の基準電位幹線と、
　表示信号を供給する第１表示信号線と、
　走査線と、
　制御部と、
　を備え、
　前記ｎ個のサブ画素の各々の前記液晶素子の一方の極が前記第１表示信号線に接続され、ｎ個の前記サブ画素の各々の前記液晶素子の他方の極が各々の前記スイッチング素子を介してそれぞれ前記第１基準電位幹線から前記第ｎ基準電位幹線に接続され、
　前記制御部は、
　前記走査線からオン状態の信号を前記ｎ個のサブ画素の各々の前記スイッチング素子に同じタイミングで供給する駆動方法。