WO2011108050A1 - 薄膜トランジスタ基板及びその製造方法 - Google Patents

薄膜トランジスタ基板及びその製造方法 Download PDF

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川口昌男
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a thin film transistor substrate and a manufacturing method thereof, and more particularly to a thin film transistor substrate constituting a display panel and a manufacturing method thereof.
  • An active matrix liquid crystal display panel includes a TFT substrate provided with, for example, a thin film transistor (hereinafter also referred to as “TFT”) as a switching element for each pixel which is the minimum unit of an image. Yes.
  • TFT thin film transistor
  • the TFT includes, for example, a gate electrode provided on a glass substrate, a gate insulating film provided so as to cover the gate electrode, and a semiconductor layer provided in an island shape on the gate insulating film so as to overlap the gate electrode, And a source electrode and a drain electrode provided on the semiconductor layer so as to overlap the gate electrode and to face each other.
  • the gate electrode, the source electrode, the drain electrode, and the like are formed by continuously forming a plurality of metal films on a substrate to form a metal multilayer film, and then patterning the metal multilayer film There are many.
  • Patent Document 1 includes triammonium phosphate trihydrate, acetic acid monoethanolamine salt, hydrogen peroxide and water, and Cu or Cu of a laminated metal layer made of Cu or Cu alloy and Mo or Mo alloy.
  • An etching composition for etching a Cu alloy and Mo or Mo alloy at a time is disclosed.
  • a Ti film, an Al film and a Ti film are continuously formed on a glass substrate by a sputtering method, and a Ti / Al / Ti metal laminated film is formed.
  • the peripheral end portion of the surface layer of the upper layer Ti constituting the gate electrode may be formed so as to protrude laterally in a bowl shape.
  • an etchant or the like is likely to remain on the bowl-shaped protruding portion of the upper layer Ti, or the bowl-shaped protruding portion of the upper layer Ti becomes a starting point of electrostatic discharge.
  • the peripheral edge of the surface layer of the upper layer Ti is formed so as to protrude in a bowl shape is that the upper layer Ti is actually easily composed of a titanium film and a titanium oxide film formed on the surface layer.
  • an etchant capable of etching a Ti / Al / Ti metal laminated film such as a weakly acidic etching solution containing nitric acid, acetic acid, phosphoric acid and water at one time, the surface titanium oxide film is less likely to be etched than the underlying titanium film. It is possible.
  • the present invention has been made in view of such a point, and an object of the present invention is to suppress the formation of a ridge-like protruding portion in the surface layer of a gate electrode having a laminated structure.
  • the present invention is such that the second conductive film for forming the upper layer side of the gate electrode having a relatively low etching rate is composed of an oxide film.
  • a first conductive film having a relatively high etching rate by an etchant and a second conductive film having a relatively low etching rate are sequentially formed on the substrate.
  • a method of manufacturing a thin film transistor substrate comprising: a conductive film forming step for forming a laminated conductive film; and an etching step for patterning the laminated conductive film by photolithography and etching with the etching solution to form a gate electrode.
  • the second conductive film is formed in an atmosphere of a process gas containing water vapor.
  • the second conductive film having a relatively low etching rate is applied to the atmosphere of process gas containing water vapor. Since the film is formed therein, the entire second conductive film is formed of a uniform oxide film.
  • the etching step when the gate electrode is formed by patterning the laminated conductive film by etching with an etchant, that is, when the upper layer side of the gate electrode is formed by patterning the second conductive film by etching with an etchant.
  • the film quality and the etching rate of the second conductive film are uniform along the thickness direction, even if the second conductive film is patterned in a reverse taper shape, a ridge-like protrusion is formed at the peripheral edge of the surface layer. It becomes difficult to form the part. Accordingly, since a hook-like protruding portion is difficult to be formed at the peripheral edge portion of the surface layer of the gate electrode formed by patterning the laminated conductive film composed of the first conductive film and the second conductive film, the gate electrode having a laminated structure In the surface layer, the formation of hook-like protruding portions is suppressed.
  • the first conductive film may be an aluminum film, and the second conductive film may be a titanium oxide film.
  • the first conductive film is an aluminum film and the second conductive film is a titanium oxide film, for example, in a weakly acidic etching solution containing nitric acid, acetic acid, phosphoric acid and water, the first conductive film
  • the etching rate of the film is specifically relatively high, and the etching rate of the second conductive film is specifically relatively low.
  • a third conductive film for improving the adhesion between the first conductive film and the substrate may be formed before forming the first conductive film.
  • the second conductive film (upper layer) / first conductive film is formed by sequentially forming the third conductive film, the first conductive film, and the second conductive film on the substrate. Since a laminated conductive film having a three-layer laminated structure of (intermediate layer) / third conductive film (lower layer) is formed, the adhesion between the substrate and the laminated conductive film is improved via the third conductive film.
  • the third conductive film may be a titanium film.
  • the third conductive film is a titanium film, for example, the adhesion between the glass substrate and the laminated conductive film is specifically improved.
  • the first conductive film is patterned into a forward tapered shape in which a cross-sectional shape of a portion corresponding to the first conductive film of the gate electrode increases toward the substrate side, and the first conductive film of the gate electrode is patterned.
  • the second conductive film may be patterned into an inversely tapered shape in which the cross-sectional shape of the portion corresponding to the two conductive films decreases toward the substrate side.
  • the first conductive film is patterned in a forward tapered shape, and the second conductive film is patterned in a reverse tapered shape.
  • the weakness containing nitric acid, acetic acid, phosphoric acid and water is included.
  • a gate electrode having a laminated structure of titanium oxide layer (upper layer) / aluminum layer (lower layer) is specifically formed using an acidic etching solution.
  • the thin film transistor substrate according to the present invention includes a first conductive layer having a relatively high etching rate with an etchant, and a second conductive layer provided on the first conductive layer and having a relatively low etching rate.
  • the second conductive layer is an oxide film
  • the entire second conductive film to be the second conductive layer is configured by a uniform oxide film.
  • the film quality and etching rate of the second conductive film are uniform along the thickness direction.
  • the second conductive film is patterned in a reverse taper shape, it is difficult to form a hook-like protruding portion at the peripheral edge of the surface layer. Accordingly, it is difficult to form a ridge-like protruding portion at the peripheral edge portion of the surface layer of the gate electrode composed of the first conductive layer and the second conductive layer. Therefore, in the surface layer of the gate electrode having a laminated structure, Formation is suppressed.
  • the first conductive layer is provided in a forward taper shape whose cross-sectional shape increases toward the substrate side, and the second conductive layer is provided in a reverse taper shape whose cross-sectional shape decreases toward the substrate side. May be.
  • the cross-sectional shape of a 1st conductive layer is provided in the forward taper shape which becomes large toward a board
  • the cross-sectional shape of a 2nd conductive layer is provided in the reverse taper shape which becomes small toward a substrate side. Therefore, for example, using a weakly acidic etching solution containing nitric acid, acetic acid, phosphoric acid, and water, a second conductive layer (upper layer) made of a titanium oxide layer / a first conductive layer (lower layer) made of an aluminum layer
  • a gate electrode having a structure is specifically configured.
  • the second conductive film for forming the upper layer side of the gate electrode having a relatively low etching rate is formed of the oxide film, the surface of the gate electrode having a laminated structure has a bowl-shaped protrusion. Formation of a part can be suppressed.
  • FIG. 1 is a cross-sectional view of a TFT substrate according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a manufacturing process of a TFT substrate according to an embodiment of the present invention.
  • FIG. 1 and 2 show an embodiment of a thin film transistor substrate and a method for manufacturing the same according to the present invention.
  • FIG. 1 is a cross-sectional view of the TFT substrate 20 of the present embodiment.
  • FIG. 2A is a cross-sectional view showing a conductive film forming step of the manufacturing method of the TFT substrate 20, and
  • FIG. 2B is a cross-sectional view showing the etching step.
  • the TFT substrate 20 includes an insulating substrate 10, a plurality of gate lines (not shown) provided on the insulating substrate 10 so as to extend in parallel with each other, and a direction orthogonal to each gate line.
  • a plurality of source lines (not shown) provided so as to extend in parallel, a plurality of TFTs 5 provided for each intersection of each gate line and each source line, that is, each pixel, and each TFT 5 are covered.
  • An interlayer insulating film 18 provided on the interlayer insulating film 18, a plurality of pixel electrodes 19 provided in a matrix on the interlayer insulating film 18, and an alignment film (not shown) provided so as to cover each pixel electrode 19. Yes.
  • the TFT 5 includes a gate electrode 14 a provided on the insulating substrate 10, a gate insulating film 15 provided so as to cover the gate electrode 14 a, and a gate electrode 14 a on the gate insulating film 15.
  • the semiconductor layer 16 provided in an island shape, and the source electrode 17a and the drain electrode 17b provided on the semiconductor layer 16 so as to overlap the gate electrode 14a and to face each other are provided.
  • the gate electrode 14a is, for example, a protruding portion to the side of each of the gate lines, and is stacked on the third conductive layer 11a and the third conductive layer 11a provided on the insulating substrate 10 as shown in FIG.
  • the first conductive layer 12a and the second conductive layer 13a stacked on the first conductive layer 12a are provided.
  • the first conductive layer 12a has a relatively high etching rate with a weak acidic etchant containing nitric acid, acetic acid, phosphoric acid, and water
  • the second conductive layer 13a and the third conductive layer 11a have their weak acid etching.
  • the etching rate by the liquid is relatively low. Further, as shown in FIG.
  • the first conductive layer 12 a and the third conductive layer 11 a are provided in a forward tapered shape whose cross-sectional shape increases toward the insulating substrate 10 side.
  • the second conductive layer 13a is an oxide film, and as shown in FIG. 1, has a reverse taper shape whose cross-sectional shape decreases toward the insulating substrate 10 side.
  • the semiconductor layer 16 is, for example, an intrinsic amorphous silicon layer (not shown) having a channel region, and an n + layer that is stacked so that the channel region is exposed in the intrinsic amorphous silicon layer and connected to the source electrode 17a and the drain electrode 17b. And an amorphous silicon layer (not shown).
  • the source electrode 17a is, for example, a portion protruding to the side of each source line.
  • the drain electrode 17 b is connected to the pixel electrode 19 through a contact hole formed in the interlayer insulating film 18.
  • the TFT substrate 20 having the above configuration constitutes an active matrix driving type liquid crystal display panel together with a counter substrate disposed opposite to the TFT substrate 20 and a liquid crystal layer sealed between the two substrates.
  • the manufacturing method of this embodiment includes a conductive film forming step and an etching step.
  • a third conductive film 11 such as a titanium film (thickness of about 50 nm), an aluminum film (thickness) is formed on the entire substrate of the insulating substrate 10 such as a glass substrate by sputtering.
  • argon gas for example, 770 sccm
  • argon gas for example, 770 sccm
  • water vapor for example, 20 sccm
  • sccm means “standard cubic centimeters per minute” and is a unit indicating a flow rate (cc) per minute.
  • an aluminum film is exemplified as the first conductive film 12, but a copper film, a titanium film, and a chromium film can be used as long as the etching rate is relatively higher than the material used for the second conductive film 13. Further, a silver film, an alloy film containing at least one constituent element of these films, or the like may be used.
  • a titanium oxide film is exemplified as the second conductive film 13, but a tantalum oxide film and a chromium oxide film can be used as long as the etching rate is relatively low as compared with the material used for the first conductive film 12.
  • a tungsten oxide film, an alloy oxide film containing at least one of constituent elements of these films, or the like may be used.
  • a titanium film is exemplified as the third conductive film 11, but a tantalum film, a chromium film, and a tungsten film can be used as long as the etching rate is relatively low as compared with the material used for the first conductive film 12.
  • An alloy film containing at least one of the constituent elements of these films may be used.
  • the third conductive film 11 is provided in order to improve the adhesion between the glass insulating substrate 10 and the aluminum first conductive film 12.
  • the second conductive film 13 includes an ITO (Indium Tin Oxide) gate terminal formed of the same material in the same layer as the pixel electrode 19 and an aluminum first conductive layer 12a at the end of each gate line. It is provided in order to suppress an electrical corrosion (electric corrosion) reaction between the two.
  • ITO Indium Tin Oxide
  • the resist pattern R is formed on the substrate on which the multilayer conductive film 14 has been formed using photolithography, and then the multilayer conductive film 14 exposed from the resist pattern R is exposed.
  • the laminated conductive film 14 is patterned by etching with a weakly acidic etchant E containing nitric acid, acetic acid, phosphoric acid and water to form the gate electrode 14a and the gate line (etching step).
  • a weakly acidic etchant E containing nitric acid, acetic acid, phosphoric acid and water to form the gate electrode 14a and the gate line (etching step).
  • the first conductive film 12 and the third conductive film 11 are forward-tapered so that the cross-sectional shapes of the portions that become the gate electrodes 14 a and the gate lines increase toward the insulating substrate 10.
  • the first conductive film 12 and the third conductive film 11 are patterned in a shape, and the cross-sectional shape of the portion of the second conductive film 13 that becomes the gate electrode 14a and the gate line becomes an inversely tapered shape that decreases toward the insulating substrate 10 side.
  • the second conductive film 13 is patterned.
  • a silicon nitride film (thickness of about 400 nm) is formed on the entire substrate on which the gate electrode 14a and the gate lines are formed by a plasma CVD (Chemical Vapor Deposition) method, and the gate insulating film 15 (FIG. 1). Reference).
  • an intrinsic amorphous silicon film (thickness of about 100 nm) and an n + amorphous silicon film doped with phosphorus (thickness of about 50 nm) are formed on the entire substrate on which the gate insulating film 15 is formed by plasma CVD.
  • the laminated layer of the intrinsic amorphous silicon film and the n + amorphous silicon film is patterned into an island shape on the gate electrode 14a using photolithography, thereby forming a semiconductor layer forming portion.
  • an aluminum film (thickness of about 400 nm), a titanium film (thickness of about 50 nm), and the like are sequentially formed on the entire substrate on which the semiconductor layer forming portion is formed by a sputtering method.
  • the metal laminated film is patterned using photolithography to form a source electrode 17a, a drain electrode 17b (see FIG. 1), and a source line.
  • the n + amorphous silicon layer in the semiconductor layer forming portion is etched to form a channel region, thereby forming the semiconductor layer 16 and the TFT 5 including the same (see FIG. 1). ).
  • a silicon nitride film (thickness of about 200 nm) or the like is formed on the entire substrate on which the TFT 5 is formed, thereby forming an inorganic insulating film.
  • an acrylic photosensitive resin is applied to a thickness of about 2 ⁇ m by spin coating on the entire substrate on which the inorganic insulating film is formed, and the applied photosensitive resin is passed through a photomask. After the exposure, development is performed to form an organic insulating film having a contact hole on the drain electrode 17b (see FIG. 1).
  • an interlayer insulating film 18 made of the inorganic insulating film and the organic insulating film is formed.
  • the transparent conductive film is formed using photolithography.
  • the pixel electrode 19 is formed by patterning.
  • the TFT substrate 20 can be manufactured.
  • the etching rate is relatively low. Since the low second conductive film 13 is formed in an atmosphere of process gas G containing water vapor, the entire second conductive film 13 can be formed of a uniform oxide film.
  • the etching step when the gate electrode 14a is formed by patterning the laminated conductive film 14 by etching with the etchant E, that is, the second conductive film 13 is patterned by etching with the etchant E to form an upper layer of the gate electrode 14a.
  • the film quality and etching rate of the second conductive film 13 are uniform along the thickness direction, even if the second conductive film 13 is patterned in a reverse taper shape, the peripheral edge of the surface layer is formed. It is difficult to form a hook-like protruding portion on the part. Accordingly, a ridge-like protruding portion is formed at the peripheral edge portion of the surface layer of the gate electrode 14a formed by patterning the laminated conductive film 14 composed of the third conductive film 11, the first conductive film 12, and the second conductive film 13. Therefore, it is possible to suppress the formation of a ridge-like protruding portion in the surface layer of the gate electrode 14a having a stacked structure.
  • the TFT substrate 20 including the bottom gate type TFT 5 is illustrated, but the present invention can also be applied to a TFT substrate including the top gate type TFT.
  • the gate electrode is exemplified as an object to suppress the formation of the hook-shaped protruding portion in the conductive member.
  • the present invention is applicable to display wiring such as a gate line and a source line including the source electrode. Can also be applied.
  • the TFT substrate 20 in which the electrode of the TFT 5 connected to the pixel electrode 19 is the drain electrode 17b is illustrated.
  • the TFT electrode connected to the pixel electrode is referred to as a source electrode. It can also be applied to a substrate.
  • the present invention is useful for a TFT substrate constituting a display panel of an active matrix driving system because formation of a ridge-like protruding portion is suppressed in the surface layer of a gate electrode having a laminated structure.

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  • Thin Film Transistor (AREA)

Abstract

　エッチング液（Ｅ）によるエッチングレートが相対的に高い第１導電膜（１２）、及びエッチング液（Ｅ）によるエッチングレートが相対的に低い第２導電膜（１３）を基板（１０）に順に成膜して、積層導電膜（１４）を形成する導電膜成膜工程と、積層導電膜（１４）をフォトリソグラフィ及びエッチング液（Ｅ）によるエッチングによってパターニングして、ゲート電極（１４ａ）を形成するエッチング工程とを備えるＴＦＴ基板の製造方法であって、導電膜成膜工程では、水蒸気を含むプロセスガス（Ｇ）の雰囲気中で第２導電膜（１３）を成膜する。

Description

薄膜トランジスタ基板及びその製造方法
　本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、表示パネルを構成する薄膜トランジスタ基板及びその製造方法に関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられたＴＦＴ基板を備えている。
　ＴＦＴは、例えば、ガラス基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上にゲート電極に重なると共に、互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。ここで、ゲート電極、ソース電極及びドレイン電極などは、基板に複数の金属膜を連続的に成膜して金属積層膜を形成した後に、その金属積層膜をパターニングすることにより、形成される場合が多い。
　例えば、特許文献１には、リン酸三アンモニウム三水和物、酢酸モノエタノールアミン塩、過酸化水素及び水を含有し、Ｃｕ又はＣｕ合金とＭｏ又はＭｏ合金とからなる積層金属層のＣｕ又はＣｕ合金とＭｏ又はＭｏ合金とを一度にエッチングするためのエッチング組成物が開示されている。
特開２００９－９１６５６号公報
　ところで、ＴＦＴのゲート電極を形成するために、例えば、ガラス基板上に、スパッタリング法により、Ｔｉ膜、Ａｌ膜及びＴｉ膜を連続的に成膜して、Ｔｉ／Ａｌ／Ｔｉの金属積層膜を形成した後に、その金属積層膜をウエットエッチングによりパターニングすると、ゲート電極を構成する上層Ｔｉの表層の周端部が庇状に側方に突出して形成されることがある。そうなると、例えば、上層Ｔｉの庇状の突出部分にエッチャントなどが残留し易くなったり、上層Ｔｉの庇状の突出部分が静電気放電の起点となったりするので、後に続く製造工程や製造されたＴＦＴ基板において、不具合が発生するおそれがある。ここで、上層Ｔｉの表層の周端部が庇状に突出して形成される理由としては、上層Ｔｉが実際にはチタン膜とその表層に形成された酸化チタン膜とにより構成され易く、例えば、硝酸、酢酸、リン酸及び水を含む弱酸性エッチング液などのＴｉ／Ａｌ／Ｔｉの金属積層膜を一度にエッチング可能なエッチャントにおいて、表層の酸化チタン膜がその下層のチタン膜よりもエッチングされ難いことが考えられる。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、積層構造を有するゲート電極の表層において、庇状の突出部分の形成を抑制することにある。
　上記目的を達成するために、本発明は、エッチングレートが相対的に低いゲート電極の上層側を形成するための第２導電膜が酸化膜により構成されるようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板の製造方法は、エッチング液によるエッチングレートが相対的に高い第１導電膜、及び該エッチングレートが相対的に低い第２導電膜を基板に順に成膜して、積層導電膜を形成する導電膜成膜工程と、上記積層導電膜をフォトリソグラフィ及び上記エッチング液によるエッチングによってパターニングして、ゲート電極を形成するエッチング工程とを備える薄膜トランジスタ基板の製造方法であって、上記導電膜成膜工程では、水蒸気を含むプロセスガスの雰囲気中で上記第２導電膜を成膜することを特徴とする。
　上記の方法によれば、導電膜成膜工程では、エッチングレートが相対的に高い第１導電膜を成膜した後に、エッチングレートが相対的に低い第２導電膜を水蒸気を含むプロセスガスの雰囲気中で成膜するので、第２導電膜の全体が均一な酸化膜により構成される。そして、エッチング工程において、積層導電膜をエッチング液によるエッチングによってパターニングしてゲート電極を形成する際、すなわち、第２導電膜をエッチング液によるエッチングによってパターニングしてゲート電極の上層側を形成する際には、第２導電膜の膜質及びエッチングレートが厚さ方向に沿って均一であるので、第２導電膜が逆テーパー状にパターニングされても、その表層の周端部には、庇状の突出部分が形成され難くなる。したがって、第１導電膜及び第２導電膜からなる積層導電膜をパターニングして形成されるゲート電極の表層の周端部において、庇状の突出部分が形成され難いので、積層構造を有するゲート電極の表層において、庇状の突出部分の形成が抑制される。
　上記第１導電膜は、アルミニウム膜であり、上記第２導電膜は、酸化チタン膜であってもよい。
　上記の方法によれば、第１導電膜がアルミニウム膜であり、第２導電膜が酸化チタン膜であるので、例えば、硝酸、酢酸、リン酸及び水を含む弱酸性エッチング液において、第１導電膜のエッチングレートが具体的に相対的に高くなり、第２導電膜のエッチングレートが具体的に相対的に低くなる。
　上記導電膜成膜工程では、上記第１導電膜を成膜する前に、該第１導電膜と上記基板との密着性を向上させるための第３導電膜を成膜してもよい。
　上記の方法によれば、導電膜成膜工程において、第３導電膜、第１導電膜及び第２導電膜を基板に順に成膜することにより、第２導電膜（上層）／第１導電膜（中層）／第３導電膜（下層）の３層積層構造を有する積層導電膜が形成されるので、基板と積層導電膜との密着性が第３導電膜を介して向上する。
　上記第３導電膜は、チタン膜であってもよい。
　上記の方法によれば、第３導電膜がチタン膜であるので、例えば、ガラス基板と積層導電膜との密着性が具体的に向上する。
　上記エッチング工程では、上記ゲート電極の上記第１導電膜に対応する部分の断面形状が上記基板側に向かって大きくなる順テーパー形状に該第１導電膜をパターニングすると共に、上記ゲート電極の上記第２導電膜に対応する部分の断面形状が上記基板側に向かって小さくなる逆テーパー形状に該第２導電膜をパターニングしてもよい。
　上記の方法によれば、エッチング工程において、第１導電膜を順テーパー形状にパターニングすると共に、第２導電膜を逆テーパー形状にパターニングするので、例えば、硝酸、酢酸、リン酸及び水を含む弱酸性エッチング液を用いて、酸化チタン層（上層）／アルミニウム層（下層）の積層構造を有するゲート電極が具体的に形成される。
　また、本発明に係る薄膜トランジスタ基板は、エッチング液によるエッチングレートが相対的に高い第１導電層、及び該第１導電層上に設けられ、該エッチングレートが相対的に低い第２導電層を有するゲート電極が基板に設けられた薄膜トランジスタ基板であって、上記第２導電層は、酸化膜であることを特徴とする。
　上記の構成によれば、第２導電層が酸化膜であるので、例えば、第２導電層となる第２導電膜の全体が均一な酸化膜により構成されることになる。そして、第２導電膜をエッチング液によるエッチングによってパターニングしてゲート電極の上層側を形成する際には、第２導電膜の膜質及びエッチングレートが厚さ方向に沿って均一になっているので、第２導電膜が逆テーパー状にパターニングされても、その表層の周端部には、庇状の突出部分が形成され難い。したがって、第１導電層及び第２導電層からなるゲート電極の表層の周端部において、庇状の突出部分が形成され難いので、積層構造を有するゲート電極の表層において、庇状の突出部分の形成が抑制される。
　上記第１導電層は、断面形状が上記基板側に向かって大きくなる順テーパー形状に設けられ、上記第２導電層は、断面形状が上記基板側に向かって小さくなる逆テーパー形状に設けられていてもよい。
　上記の構成によれば、第１導電層の断面形状が基板側に向かって大きくなる順テーパー形状に設けられ、第２導電層の断面形状が基板側に向かって小さくなる逆テーパー形状に設けられているので、例えば、硝酸、酢酸、リン酸及び水を含む弱酸性エッチング液を用いて、酸化チタン層からなる第２導電層（上層）／アルミニウム層からなる第１導電層（下層）の積層構造を有するゲート電極が具体的に構成される。
　本発明によれば、エッチングレートが相対的に低いゲート電極の上層側を形成するための第２導電膜が酸化膜により構成されるので、積層構造を有するゲート電極の表層において、庇状の突出部分の形成を抑制することができる。
図１は、本発明の一実施形態に係るＴＦＴ基板の断面図である。 図２は、本発明の一実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
　図１及び図２は、本発明に係る薄膜トランジスタ基板及びその製造方法の一実施形態を示している。具体的に図１は、本実施形態のＴＦＴ基板２０の断面図である。また、図２（ａ）は、ＴＦＴ基板２０の製造方法の導電膜成膜工程を示す断面図であり、図２（ｂ）は、そのエッチング工程を示す断面図である。
　ＴＦＴ基板２０は、図１に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた層間絶縁膜１８と、層間絶縁膜１８上にマトリクス状に設けられた複数の画素電極１９と、各画素電極１９を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５は、図１に示すように、絶縁基板１０上に設けられたゲート電極１４ａと、ゲート電極１４ａを覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上にゲート電極１４ａに重なるように島状に設けられた半導体層１６と、半導体層１６上にゲート電極１４ａに重なると共に互いに対峙するように設けられたソース電極１７ａ及びドレイン電極１７ｂとを備えている。
　ゲート電極１４ａは、例えば、上記各ゲート線の側方への突出部分であり、図１に示すように、絶縁基板１０上に設けられた第３導電層１１ａと、第３導電層１１ａに積層された第１導電層１２ａと、第１導電層１２ａに積層された第２導電層１３ａとを備えている。ここで、第１導電層１２ａは、硝酸、酢酸、リン酸及び水を含む弱酸性エッチング液によるエッチングレートが相対的に高く、第２導電層１３ａ及び第３導電層１１ａは、その弱酸性エッチング液によるエッチングレートが相対的に低くなっている。また、第１導電層１２ａ及び第３導電層１１ａは、図１に示すように、その断面形状が絶縁基板１０側に向かって大きくなる順テーパー形状に設けられている。さらに、第２導電層１３ａは、酸化膜であり、図１に示すように、その断面形状が絶縁基板１０側に向かって小さくなる逆テーパー形状に設けられている。
　半導体層１６は、例えば、チャネル領域を有する真性アモルファスシリコン層（不図示）と、真性アモルファスシリコン層にそのチャネル領域が露出するように積層され、ソース電極１７ａ及びドレイン電極１７ｂに接続されたｎ＋アモルファスシリコン層（不図示）とを備えている。
　ソース電極１７ａは、例えば、上記各ソース線の側方への突出した部分である。
　ドレイン電極１７ｂは、図１に示すように、層間絶縁膜１８に形成されたコンタクトホールを介して画素電極１９に接続されている。
　上記構成のＴＦＴ基板２０は、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板２０を製造する方法について、図１及び図２を用いて説明する。ここで、本実施形態の製造方法は、導電膜成膜工程及びエッチング工程を備える。
　まず、ガラス基板などの絶縁基板１０の基板全体に、図２（ａ）に示すように、スパッタリング法により、例えば、チタン膜（厚さ５０ｎｍ程度）などの第３導電膜１１、アルミニウム膜（厚さ４００ｎｍ程度）などの第１導電膜１２、及び酸化チタン膜（厚さ１５０ｎｍ程度）などの第２導電膜１２を順に成膜して、積層導電膜１４を形成する（導電膜成膜工程）。ここで、チタン膜を成膜する際には、チタンターゲットが内部に配置された処理室の内部にプロセスガスとしてアルゴンガス（例えば、７７０ｓｃｃｍ）を導入し、酸化チタン膜を成膜する際には、その処理室の内部にアルゴンガス（例えば、７７０ｓｃｃｍ）及び水蒸気（例えば、２０ｓｃｃｍ）を導入して、処理室の内部を水蒸気を含むプロセスガスＧの雰囲気にする。なお、ｓｃｃｍは、「standard cubic centimeters per minute」という意味であり、１分間当たり流量（ｃｃ）を示す単位である。また、本実施形態では、第１導電膜１２として、アルミニウム膜を例示したが、第２導電膜１３に用いる材料と比較して相対的にエッチングレートが高ければ、銅膜、チタン膜、クロム膜、銀膜、それらの膜の構成元素を少なくとも１つを含む合金膜などであってもよい。また、本実施形態では、第２導電膜１３として、酸化チタン膜を例示したが、第１導電膜１２に用いる材料と比較して相対的にエッチングレートが低ければ、酸化タンタル膜、酸化クロム膜、酸化タングステン膜、それらの膜の構成元素を少なくとも１つを含む合金酸化膜などであってもよい。また、本実施形態では、第３導電膜１１として、チタン膜を例示したが、第１導電膜１２に用いる材料と比較して相対的にエッチングレートが低ければ、タンタル膜、クロム膜、タングステン膜、それらの膜の構成元素を少なくとも１つを含む合金膜などであってもよい。さらに、第３導電膜１１は、ガラス製の絶縁基板１０とアルミニウム製の第１導電膜１２との密着性を向上させるために設けられている。また、第２導電膜１３は、上記各ゲート線の端部に、画素電極１９と同一層に同一材料により形成されたＩＴＯ（Indium Tin Oxide）製のゲート端子とアルミニウム製の第１導電層１２ａとの間の電気的な腐食（電蝕）反応を抑制するために設けられている。
　続いて、図２（ｂ）に示すように、積層導電膜１４が形成された基板上に、フォトリソグラフィを用いてレジストパターンＲを形成した後に、レジストパターンＲから露出する積層導電膜１４に対して、硝酸、酢酸、リン酸及び水を含む弱酸性エッチング液Ｅによるエッチングを行うことにより、積層導電膜１４をパターニングして、ゲート電極１４ａ及びゲート線を形成する（エッチング工程）。ここで、積層導電膜１４をパターニングする際には、第１導電膜１２及び第３導電膜１１のゲート電極１４ａ及びゲート線となる部分の断面形状が絶縁基板１０側に向かって大きくなる順テーパー形状に第１導電膜１２及び第３導電膜１１をパターニングすると共に、第２導電膜１３のゲート電極１４ａ及びゲート線となる部分の断面形状が絶縁基板１０側に向かって小さくなる逆テーパー形状に第２導電膜１３をパターニングすることになる。
　その後、ゲート電極１４ａ及びゲート線が形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜（厚さ４００ｎｍ程度）などを成膜し、ゲート絶縁膜１５（図１参照）を形成する。
　さらに、ゲート絶縁膜１５が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚さ１００ｎｍ程度）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚さ５０ｎｍ程度）を順に成膜した後に、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜をフォトリソグラフィを用いてゲート電極１４ａ上に島状にパターニングすることにより、半導体層形成部を形成する。
　引き続いて、上記半導体層形成部が形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）などを順に成膜して、金属積層膜を形成した後に、その金属積層膜をフォトリソグラフィを用いてパターニングすることにより、ソース電極１７ａ及びドレイン電極１７ｂ（図１参照）並びにソース線を形成する。
　そして、ソース電極１７ａ及びドレイン電極１７ｂをマスクとして、上記半導体層形成部のｎ＋アモルファスシリコン層をエッチングすることにより、チャネル領域を形成して、半導体層１６及びそれを備えたＴＦＴ５（図１参照）を形成する。
　さらに、ＴＦＴ５が形成された基板全体に、例えば、窒化シリコン膜（厚さ２００ｎｍ程度）などを成膜し、無機絶縁膜を形成する。
　続いて、上記無機絶縁膜が形成された基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ドレイン電極１７ｂ（図１参照）上にコンタクトホールを有する有機絶縁膜を形成する。
　さらに、上記有機絶縁膜のコンタクトホールから露出する上記無機絶縁膜をエッチングすることにより、無機絶縁膜及び有機絶縁膜からなる層間絶縁膜１８（図１参照）を形成する。
　最後に、層間絶縁膜１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ１００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜をフォトリソグラフィを用いてパターニングすることにより、画素電極１９を形成する。
　以上のようにして、ＴＦＴ基板２０を製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０及びその製造方法によれば、導電膜成膜工程において、エッチングレートが相対的に高い第１導電膜１２を成膜した後に、エッチングレートが相対的に低い第２導電膜１３を水蒸気を含むプロセスガスＧの雰囲気中で成膜するので、第２導電膜１３の全体を均一な酸化膜により構成することができる。そして、エッチング工程において、積層導電膜１４をエッチング液Ｅによるエッチングによってパターニングしてゲート電極１４ａを形成する際、すなわち、第２導電膜１３をエッチング液Ｅによるエッチングによってパターニングしてゲート電極１４ａの上層側を形成する際には、第２導電膜１３の膜質及びエッチングレートが厚さ方向に沿って均一であるので、第２導電膜１３が逆テーパー状にパターニングされても、その表層の周端部には、庇状の突出部分が形成され難くなる。したがって、第３導電膜１１、第１導電膜１２及び第２導電膜１３からなる積層導電膜１４をパターニングして形成されるゲート電極１４ａの表層の周端部において、庇状の突出部分が形成され難いので、積層構造を有するゲート電極１４ａの表層において、庇状の突出部分の形成を抑制することができる。
　なお、本実施形態では、ボトムゲート型のＴＦＴ５を備えたＴＦＴ基板２０を例示したが、本発明は、トップゲート型のＴＦＴを備えたＴＦＴ基板にも適用することができる。
　また、本実施形態では、導電部材における庇状の突出部分の形成が抑制される対象として、ゲート電極を例示したが、本発明は、ゲート線やソース電極を含むソース線などの表示用配線にも適用することができる。
　また、本実施形態では、画素電極１９に接続されたＴＦＴ５の電極をドレイン電極１７ｂとしたＴＦＴ基板２０を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、積層構造を有するゲート電極の表層において、庇状の突出部分の形成が抑制されるので、アクティブマトリクス駆動方式の表示パネルを構成するＴＦＴ基板について有用である。
Ｅ　　　　エッチング液
Ｇ　　　　プロセスガス
１０　　　絶縁基板
１１　　　第３導電膜
１２　　　第１導電膜
１２ａ　　第１導電層
１３　　　第２導電膜
１３ａ　　第２導電層
１４　　　積層導電膜
１４ａ　　ゲート電極
２０　　　ＴＦＴ基板

Claims (7)

  1. 　エッチング液によるエッチングレートが相対的に高い第１導電膜、及び該エッチングレートが相対的に低い第２導電膜を基板に順に成膜して、積層導電膜を形成する導電膜成膜工程と、
    　上記積層導電膜をフォトリソグラフィ及び上記エッチング液によるエッチングによってパターニングして、ゲート電極を形成するエッチング工程とを備える薄膜トランジスタ基板の製造方法であって、
    　上記導電膜成膜工程では、水蒸気を含むプロセスガスの雰囲気中で上記第２導電膜を成膜することを特徴とする薄膜トランジスタ基板の製造方法。
  2. 　請求項１に記載された薄膜トランジスタ基板の製造方法において、
    　上記第１導電膜は、アルミニウム膜であり、
    　上記第２導電膜は、酸化チタン膜であることを特徴とする薄膜トランジスタ基板の製造方法。
  3. 　請求項１又は２に記載された薄膜トランジスタ基板の製造方法において、
    　上記導電膜成膜工程では、上記第１導電膜を成膜する前に、該第１導電膜と上記基板との密着性を向上させるための第３導電膜を成膜することを特徴とする薄膜トランジスタ基板の製造方法。
  4. 　請求項３に記載された薄膜トランジスタ基板の製造方法において、
    　上記第３導電膜は、チタン膜であることを特徴とする薄膜トランジスタ基板の製造方法。
  5. 　請求項１乃至４の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    　上記エッチング工程では、上記ゲート電極の上記第１導電膜に対応する部分の断面形状が上記基板側に向かって大きくなる順テーパー形状に該第１導電膜をパターニングすると共に、上記ゲート電極の上記第２導電膜に対応する部分の断面形状が上記基板側に向かって小さくなる逆テーパー形状に該第２導電膜をパターニングすることを特徴とする薄膜トランジスタ基板の製造方法。
  6. 　エッチング液によるエッチングレートが相対的に高い第１導電層、及び該第１導電層上に設けられ、該エッチングレートが相対的に低い第２導電層を有するゲート電極が基板に設けられた薄膜トランジスタ基板であって、
    　上記第２導電層は、酸化膜であることを特徴とする薄膜トランジスタ基板。
  7. 　請求項６に記載された薄膜トランジスタ基板において、
    　上記第１導電層は、断面形状が上記基板側に向かって大きくなる順テーパー形状に設けられ、
    　上記第２導電層は、断面形状が上記基板側に向かって小さくなる逆テーパー形状に設けられていることを特徴とする薄膜トランジスタ基板。
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