WO2011065606A1 - Nano wire transistor and manufacturing method thereof - Google Patents

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WO2011065606A1
WO2011065606A1 PCT/KR2009/007050 KR2009007050W WO2011065606A1 WO 2011065606 A1 WO2011065606 A1 WO 2011065606A1 KR 2009007050 W KR2009007050 W KR 2009007050W WO 2011065606 A1 WO2011065606 A1 WO 2011065606A1
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nanowire
layer
transistor
oxygen plasma
electrode
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PCT/KR2009/007050
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French (fr)
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Inventor
주상현
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경기대학교 산학협력단
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Definitions

  • the present invention relates to a nanowire transistor and a method of manufacturing the same.
  • Flat panel display devices such as liquid crystal displays, organic electroluminescent displays, or inorganic electroluminescent displays, are passive matrix passive matrix (PM) type and active matrix active matrix active matrix, depending on the driving method thereof. : AM)
  • the active matrix type is used as a display device for realizing a video by controlling a signal input for each pixel by using a thin film transistor, and is suitable for processing a large amount of signals.
  • the thin film transistors of the active matrix flat panel display have a semiconductor active layer having a source / drain region and a channel region formed between the source / drain regions and insulated from the semiconductor active layer to correspond to the channel region. A gate electrode and a source / drain electrode in contact with the channel region, respectively.
  • the semiconductor active layer is widely used as amorphous silicon or polycrystalline silicon, but amorphous silicon has an advantage of being capable of low temperature deposition, but has low electrical properties and reliability, and recently, polycrystalline silicon has been used a lot.
  • Polycrystalline silicon has high current mobility of tens to hundreds of cm 2 /V.s, has excellent electrical characteristics such as low leakage current value, and excellent device reliability.
  • the semiconductor active layer is manufactured from polycrystalline silicon
  • a crystallization process of crystallizing amorphous silicon into polycrystalline silicon is required, and the crystallization process is generally performed at a high temperature of 300 ° C or higher.
  • flat panel display devices may be manufactured to be bent to a certain degree by applying a predetermined tension to secure a sufficient viewing angle.
  • the flat panel display devices are increasing in demand for flexibility in order to be employed in portable products such as arm bands, wallets, and notebook computers.
  • An object of the present invention to solve the above problems is to provide a nanowire transistor and a method for manufacturing the same that can reduce the contact resistance between the source electrode and drain electrode and the nanowire layer and improve the transistor characteristics including electrical conductivity. It is done.
  • a nanowire transistor for achieving the above object includes a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and a nanowire layer formed to cross the gate electrode on the gate insulating film. And a source electrode and a drain electrode formed on the gate insulating layer so as to be in contact with both sides of the nanowire, respectively, wherein the nanowire layer has a contact region in contact with the source electrode and the drain electrode being ozone treated or oxygen plasma treated. It is characterized by.
  • the nanowire transistor may be laser annealed to the contact region.
  • the nanowire layer may be formed such that at least one nanowire or a plurality of nanowires have a mesh shape.
  • the nanowire layer may be formed of a transparent metal oxide, and may be formed of any one material selected from the group consisting of In 2 O 3, ZnO, and SnO 2 .
  • the gate electrode, the source electrode and the drain electrode of the present invention may be formed of ITO, ZTO or FTO, the substrate may be formed of a silicon wafer substrate, a glass substrate or a polymer substrate.
  • the nanowire transistor of the present invention such that the nanowire layer formed on the substrate, the gate insulating film formed on the nanowire layer, and the contact regions are formed on both sides of the nanowire layer on the substrate, respectively.
  • a gate electrode formed in a region corresponding to the nanowire layer between the contact electrode and a source electrode and a drain electrode contacting the gate insulating layer, wherein the nanowire layer includes an ozone treatment or an oxygen plasma. Can be processed and formed.
  • the nanowire layer may be formed by laser annealing.
  • the method for manufacturing a nanowire transistor according to the present invention includes a gate electrode forming step of forming a gate electrode on a substrate, a gate insulating film forming step of forming a gate insulating film in a region including an upper portion of the gate electrode, and A nanowire layer forming step of forming a nanowire layer to cross the gate electrode on the top, and a shielding layer forming step of forming a shielding layer on top of the nanowire layer so that contact areas are exposed on both sides of the nanowire layer.
  • the nanowire transistor manufacturing method further includes a laser annealing treatment step of annealing by irradiating a laser to the contact region of the nanowire layer after the oxygen plasma treatment step or the ozone treatment step or after the source electrode and drain electrode forming step. It can be done by.
  • the nanowire transistor manufacturing method may include a laser annealing treatment step of irradiating and irradiating a laser to the contact region of the nanowire layer after the source electrode and drain electrode forming step without an oxygen plasma treatment step or an ozone treatment step.
  • the nanowire transistor manufacturing method may further include a shielding layer removing step of removing the shielding layer after the oxygen plasma processing step.
  • the nanowire layer forming step may be formed so that the nanowire layer is arranged at least one nanowire, or a plurality of nanowires have a mesh shape.
  • the contact resistance at the contact region between the source electrode and the drain electrode and the nanowire forming the channel is reduced by oxygen plasma treatment, thereby increasing the electrical conductivity of the source-drain contact region of the nanowire.
  • the contact barrier between the nanowire semiconductor material and the source-drain is lowered, thereby improving the semiconductor properties.
  • the drain current has a saturation region at a lower drain voltage, thereby improving transistor characteristics.
  • FIG. 1 is a perspective view of a nanowire transistor according to an embodiment of the present invention.
  • FIG. 2 is a sectional view taken along the line A-A of FIG.
  • Figure 3 shows a scanning electron micrograph of the nanowire portion in the nanowire transistor according to an embodiment of the present invention.
  • FIG. 4 is a perspective view of a nanowire transistor according to another exemplary embodiment of the present invention.
  • FIG. 5 is a perspective view of a nanowire transistor according to another embodiment of the present invention.
  • FIG. 6 shows a scanning electron micrograph of a nanowire portion in the nanowire transistor according to the embodiment of FIG. 5.
  • FIG. 7 is a sectional view of a nanowire transistor according to another embodiment of the present invention.
  • FIG. 8 shows a flowchart of a method for manufacturing a nanowire transistor according to an embodiment of the present invention.
  • FIG. 9 through 16 illustrate a process diagram according to the flowchart of FIG. 8.
  • 17 is a graph showing the degree of increase in the drain current of the nanowire transistor according to the oxygen plasma treatment according to an embodiment of the present invention.
  • FIG. 18 is a graph showing a relationship between a drain voltage and a drain current before and after oxygen plasma treatment of a nanowire transistor according to an embodiment of the present invention.
  • FIG. 19 is a graph showing changes in threshold voltage before and after laser annealing of a nanowire transistor according to an embodiment of the present invention.
  • FIG. 1 is a perspective view of a nanowire transistor according to an embodiment of the present invention.
  • 2 is a sectional view taken along the line A-A of FIG. Figure 3 shows a scanning electron micrograph of the nanowire portion in the nanowire transistor according to an embodiment of the present invention.
  • the nanowire transistor 100 may include a substrate 110, a gate electrode 130, a gate insulating layer 140, and a nanowire layer 150. And a source electrode 160 and a drain electrode 170.
  • the nanowire transistor 100 may further include a buffer layer 120 between the substrate 110 and the gate electrode 130.
  • the nanowire transistor 100 may further include a passivation layer (not shown) in the region including the top surface of the source electrode 160 and the drain electrode 170 and the nanowire layer 150. .
  • the nanowire transistor 100 is formed by a nanowire layer 150 including a channel region, that is, a region connecting the source electrode 160 and the drain electrode 170 with at least one nanowire.
  • the nanowire transistor 100 has an ozone treatment, an oxygen plasma treatment, and a laser annealing treatment in a region where the nanowire layer 150 is in contact with the source electrode 160 and the drain electrode 170, thereby reducing contact resistance and providing electrical conductivity. Is increased.
  • the nanowire transistor 100 has a low threshold voltage by laser annealing.
  • the nanowire transistor 100 forms a saturation region of a drain current according to an increase in the drain voltage by a laser annealing process.
  • the oxide nanowires constituting the nanowire transistor react with the oxygen atmosphere around the surface.
  • ozone treatment or oxygen plasma treatment generates oxygen vacancies on the surface of nanowires.
  • the oxygen vacancies corresponding to donors in the oxide semiconductor nanowires are increased by ozone treatment or oxygen plasma treatment, the oxide semiconductor nanowire characteristics are improved.
  • the oxygen plasma treatment or ozone treatment can improve the nanowire surface properties, thereby improving the representative transistor characteristics.
  • the laser annealing process is performed after the formation of the source electrode and the drain electrode to form an alloy between the source electrode and the drain electrode and the nanowire, thereby reducing the contact resistance in the contact area and improving the? Current characteristic.
  • the laser annealing process changes the intrinsic characteristics of the nanowire semiconductor material to form a saturated region of the drain current in the current-voltage characteristics of the transistor.
  • the saturation characteristic of the drain current of the transistor is an important requirement for commercial transistor electronics.
  • the laser annealing process is performed before the source and drain electrodes are formed to form the nanowires as a single crystal.
  • the nanowire transistor may be used in various display devices including a flexible display device because the channel region is formed of nanowires.
  • the substrate 110 is a substrate used for a nanowire transistor, and preferably consists of a ceramic substrate, a silicon wafer substrate, a glass substrate, or a polymer substrate.
  • the substrate 110 is made of a glass substrate or a transparent plastic.
  • the glass substrate may be made of silicon oxide.
  • the polymer substrate may be formed of a polymer material such as polyethylene terephthalate (PET), polyerylene naphthalate (PEN), and polyimide.
  • the buffer layer 120 is formed on the upper surface of the substrate 110 and prevents impurity ions from diffusing upward.
  • the buffer layer 120 is entirely formed on the upper surface of the substrate 110 by chemical vapor deposition or plasma enhanced chemical vapor deposition.
  • the buffer layer 120 is formed of an oxide film or a nitride film.
  • the gate electrode 130 is formed in a pattern having a width and a length on an upper surface of the substrate 110 or an upper surface of the buffer layer 120.
  • the gate electrode 130 may be formed of a metal layer such as aluminum (Al), chromium (Cr), molybdenum (Mo), or titanium (Ti) or indium tin oxide (ITO), indium zinc oxide (IZO), or F-doped tin (FTO). It is formed of a transparent conductive oxide such as Oxide.
  • the gate electrode 130 is formed to a thickness of approximately 1000 ⁇ 3000 ⁇ .
  • the gate electrode 130 may be formed of a conductive polymer or a mixture of conductive nanowires and a polymer.
  • the gate insulating layer 140 is formed on the entire surface of the substrate 110 including the gate electrode 130 by chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD), An oxide film such as aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), hafnium oxide (HfO 2 ), or a nitride film such as silicon nitride (Si 3 N 4 ).
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • An oxide film such as aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), hafnium oxide (HfO 2 ), or a nitride film such as silicon nitride (Si 3 N 4 ).
  • the nanowire layer 150 is formed of one nanowire, and is formed to cross the gate electrode 130 on the gate insulating layer 140.
  • the nanowire layer 150 is made of an oxide having a wild band gap, and is made of a material such as ZnO, In 2 O 3 , SnO 2 .
  • the nanowire layer 150 may be made of a material such as Ge, In 2 Se 3 , GeTe, GeSb.
  • the nanowires of the nanowire layer 150 are formed to have a diameter of several tens nm to several hundred nm.
  • the nanowires are formed to have a length of several um to several tens of um.
  • the nanowire layer 150 may be synthesized by a laser ablation method, a stamping method using a polymer mold, an inkjet printing method, or the like.
  • the nanowire layer 150 is formed as an active layer region in a nanowire transistor, and includes a channel region 152 and a contact region 154 on both sides of the channel region 152.
  • the contact region 154 may be divided into a source region in contact with the source electrode 160 and a drain region in contact with the drain electrode 170.
  • the contact region 154 is formed by ozone treatment or oxygen plasma treatment (OPD) and laser annealing treatment.
  • OPD oxygen plasma treatment
  • the channel region 152 of the nanowire has inherent semiconductor characteristics
  • the contact region 154 is a doped region having a higher impurity concentration than the channel region 152 by ozone treatment or oxygen plasma treatment and laser annealing. Is done. That is, the contact region 154 is doped with oxygen by ozone treatment or plasma treatment to form n ++ -type region.
  • the ozone treatment or oxygen plasma treatment reduces contact resistance between the source electrode 160 and the drain electrode 170 in the contact region 154.
  • the oxygen plasma treatment increases the current of the nanowire transistor through a decrease in contact resistance in the contact region 154.
  • the doping concentration of the contact region 154 may vary depending on the oxygen plasma treatment time, plasma power, and oxygen supply amount.
  • the nanowires are continuously maintained in a state where the contact resistance is reduced. Thus, the nanowire transistor is improved in reliability.
  • the laser annealing treatment is preferably carried out using a femtosecond laser system.
  • the laser annealing process further improves the characteristics of the nanowire transistor. That is, the nanowire transistor has a current characteristic that is changed such that the drain current has a saturation region by laser annealing. In addition, the nanowire transistor has a reduced threshold voltage.
  • the source electrode 160 and the drain electrode 170 are formed to be connected to both sides of the nanowire layer 150 on the upper surface of the gate insulating layer 140, respectively. That is, the source electrode 160 and the drain electrode 170 are formed to contact the nanowire layer 150 in the contact region 154 formed on both sides of the nanowire layer 150.
  • the source electrode 160 and the drain electrode 170 may be formed of a metal layer such as aluminum (Al), chromium (Cr), molybdenum (Mo), palladium (Pd), platinum (Pt), nickel (Ni), or titanium (Ti). Or it may be formed of a transparent conductive oxide, such as indium tin oxide (ITO), indium zinc oxide (IZO), F-doped tin oxide (FTO).
  • the source electrode 160 and the drain electrode 170 may be formed of a conductive polymer or a mixture of conductive nanowires and a polymer.
  • FIG. 4 is a perspective view of a nanowire transistor according to another exemplary embodiment of the present invention.
  • the nanowire transistor 200 may include a substrate 110, a gate electrode 130, a gate insulating layer 140, a nanowire layer 250, and a source electrode 160. ) And the drain electrode 170.
  • the nanowire transistor 200 may further include a buffer layer 120 between the substrate 110 and the gate electrode 130.
  • Nanowire transistor 200 according to another embodiment of the present invention is formed the same or similar except for the nanowire transistor 100 and the nanowire layer 250 according to the embodiment of Figures 1 and 2 and 3 do. Therefore, hereinafter, the nanowire transistor 200 according to another embodiment of the present invention is denoted by the same reference numerals for the same configuration as the nanowire transistor 100 according to the embodiment of Figs. Is omitted.
  • the nanowire layer 250 is formed of a plurality of nanowires.
  • the nanowires are formed to be arranged in a substantially parallel direction. Accordingly, one side of the nanowires is in contact with the source electrode 160 to form a contact region (ie, a source region), and the other side is in contact with the drain electrode 170 to form a contact region (ie, a drain region). .
  • the nanowire transistor 200 As the nanowires of the nanowire layer 250 increase, the area of the current path increases to improve current characteristics.
  • FIG. 5 is a perspective view of a nanowire transistor according to another embodiment of the present invention.
  • FIG. 6 shows a scanning electron micrograph of a nanowire portion in the nanowire transistor according to the embodiment of FIG. 5.
  • the nanowire transistor 300 includes a substrate 110, a gate electrode 130, a gate insulating layer 140, a nanowire layer 350, It is formed including the source electrode 160 and the drain electrode 170.
  • the nanowire transistor 200 may further include a buffer layer 120 between the substrate 110 and the gate electrode 130.
  • the nanowire transistor 300 according to another embodiment of the present invention is the same or similar except for the nanowire transistor 100 and the nanowire layer 350 according to the embodiments of FIGS. 1, 2, and 3. Is formed. Therefore, hereinafter, the nanowire transistor 300 according to another embodiment of the present invention will be denoted by the same reference numerals for the same configuration as the nanowire transistor 100 according to the embodiment of FIGS. Description is omitted.
  • the nanowire layer 350 is formed such that a plurality of nanowires form a network. Accordingly, the nanowire layer 350 has a contact region (ie, a source region) formed on the nanowire in contact with the source electrode 160, and a contact region (ie, drain) in the nanowire that contacts the drain electrode 170. Region) is formed.
  • a contact region ie, a source region
  • a contact region ie, drain
  • the nanowire transistor 300 has an increase in the area of the current path according to the increase of the channel region, thereby improving the current characteristics.
  • the nanowire transistor 300 may improve flexibility of the flexible display device.
  • FIG. 7 is a sectional view of a nanowire transistor according to another embodiment of the present invention.
  • the nanowire transistor 400 according to another embodiment of the present invention, the substrate 110, the gate electrode 430, the gate insulating layer 440, the nanowire layer 450, and the source electrode ( 460 and a drain electrode 470 are formed.
  • the nanowire transistor 200 may further include a buffer layer 120 between the substrate 110 and the nanowire layer 450.
  • the nanowire transistor 400 has a structure different from that of the nanowire transistor 100 according to the exemplary embodiment of FIGS. 1, 2, and 3. That is, the nanowire transistor 100 according to the embodiments of FIGS. 1, 2, and 3 is a transistor having a bottom gate structure. However, the nanowire transistor 400 is formed of a transistor having a top gate structure. Accordingly, the nanowire transistor 400 may be similar in overall structure with only a difference in the position of the gate electrode 430.
  • a nanowire layer 450 is formed on an upper surface of the substrate 110, and a gate insulating layer 440 and a gate electrode 430 are sequentially formed on an upper surface of the nanowire layer 450.
  • the source electrode 460 and the drain electrode 470 are formed on the substrate 110 so as to contact the contact regions (ie, the source region and the drain region) on both sides of the nanowire layer 450 on the substrate 110.
  • the nanowire layer 450 may be formed of one nanowire, a plurality of nanowires, or a mesh-shaped nanowire.
  • the nanowire layer 450 has a contact region in contact with the source electrode 460 and the drain electrode 470 is subjected to ozone treatment or oxygen plasma treatment and laser annealing.
  • FIG. 8 shows a flowchart of a method for manufacturing a nanowire transistor according to an embodiment of the present invention.
  • 9 through 16 illustrate a process diagram according to the flowchart of FIG. 8.
  • a gate electrode forming step S10, a gate insulating film forming step S20, and a nanowire layer forming step S30 are described.
  • the method of manufacturing the nanowire transistor may further include a laser annealing treatment step S80 performed after the oxygen plasma treatment step S50 or after the source electrode and drain electrode forming step S70.
  • the manufacturing method of the nanowire transistor may further comprise a shielding layer forming step (S40).
  • the oxygen plasma treatment step of the present invention may proceed to ozone treatment.
  • the gate electrode forming step S10 is a step of forming the gate electrode 130 on the substrate 110.
  • the gate electrode 130 may be formed of a metal such as aluminum (Al), chromium (Cr), titanium (Ti), nickel (Ni), molybdenum (Mo), or indium tin oxide (ITO), indium zinc oxide (IZO), or FTO. It may be formed of a transparent conductive oxide such as (F-doped Tin Oxide).
  • the substrate 110 may be provided with a separate buffer layer 120 on an upper surface thereof.
  • the gate electrode 130 may be formed on the top surface of the buffer layer 120.
  • the gate insulating layer forming step S20 is a step of forming the gate insulating layer 140 in an area including an upper portion of the gate electrode 130.
  • the gate insulating layer is entirely formed on the upper surface of the substrate 110 by chemical vapor deposition, plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD), and aluminum oxide (Al 2 O 3 ) and silicon oxide (SiO 2 ). Or an nitride film such as silicon nitride (Si 3 N 4 ).
  • the nanowire layer forming step (S30) is a step of forming the nanowire layer 150a to cross the gate electrode 130 on the gate insulating layer 140.
  • the nanowire layer 150a may be formed of one nanowire, and may be formed of a nanowire in a plurality of nanowires or a mesh shape.
  • the shielding layer 158 is formed on the nanowire layer 150a to expose contact regions on both sides of the nanowire layer 150a.
  • the shielding layer 158 may be formed of an oxide film such as aluminum oxide (Al 2 O 3 ), silicon dioxide (SiO 2 ), or a nitride film such as silicon nitride (Si 3 N 4 ).
  • an oxygen plasma treatment is performed on the nanowire layer 150a.
  • the oxygen plasma treatment is performed after charging the nanowire transistor in which the nanowire layer 150a and the shielding layer 158 are formed into a plasma processing chamber (not shown). Since the shielding layer 158 is formed except for some regions on both sides of the nanowire layer 150a, only the regions exposed to both sides are exposed to the oxygen plasma and processed. Accordingly, the region 154 exposed to both sides of the nanowire layer 150a, that is, the contact region 154, becomes an n ++ -type region by oxygen plasma treatment. In addition, the region 152 shielded by the shielding layer 158 of the nanowire layer 150a, that is, the channel region 152 becomes an n-type region.
  • the oxygen plasma processing step S50 may be performed by appropriately adjusting the oxygen plasma processing time, plasma power, and oxygen supply amount.
  • the oxygen plasma treatment time is preferably 10 seconds or more. If the oxygen plasma treatment time is too small, the doping degree of the contact region 154 is reduced. On the other hand, when the oxygen plasma treatment time exceeds 60 seconds, the increase in electrical conductivity of the nanowire layer 150 is saturated. Therefore, the oxygen plasma treatment time is preferably adjusted in accordance with the plasma power and oxygen supply amount in the range of 10 seconds to 60 seconds.
  • the oxygen plasma treatment step S50 may be performed to supply ozone to the nanowire layer instead of oxygen plasma to perform ozone treatment.
  • the ozone acts on the nanowire layer similarly to the oxygen plasma.
  • the ozone treatment may be performed by appropriately adjusting the ozone treatment time and the oxygen supply amount.
  • the ozone treatment time preferably proceeds for 1 minute or more. If the ozone treatment time is too small, the doping degree of the contact region 154 is reduced. Therefore, the ozone treatment time is preferably adjusted according to the oxygen supply amount in the range of 1 minute to 15 minutes.
  • the shielding layer removing step (S60) is a step of removing the shielding layer 158 after the oxygen plasma processing step.
  • the shielding layer 158 is removed by a method such as plasma etching.
  • the shielding layer 158 may act as a passivation layer and in this case, the shielding layer 158 is not removed.
  • the source electrode 160 and the drain electrode 170 may be connected to the contact region 154 of the nanowire layer 150.
  • the source electrode 160 and the drain electrode 170 may be formed of a metal layer such as aluminum (Al), chromium (Cr), molybdenum (Mo), palladium (Pd), platinum (Pt), nickel (Ni), or titanium (Ti).
  • a transparent conductive oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), F-doped tin oxide (FTO).
  • the laser annealing treatment step (S80) is a step of irradiating and irradiating a laser to the contact region 154 of the oxygen plasma-treated nanowire layer.
  • the laser annealing treatment step S55 is preferably performed after the source electrode and drain electrode forming step S70.
  • the laser since the laser may be irradiated to a narrow area (spot size of about 0.61 nm), the laser is irradiated to the contact area 154 where the oxygen plasma process is performed after the source electrode and drain electrode forming step S70. It becomes possible.
  • the laser annealing process is performed after the formation of the source electrode and the drain electrode to form an alloy between the source electrode and the drain electrode and the nanowire, thereby reducing the contact resistance in the contact region and improving the? Current characteristic.
  • the laser annealing process changes the intrinsic characteristics of the nanowire semiconductor material to form a saturated region of the drain current in the current-voltage characteristics of the transistor.
  • the laser annealing treatment step S80 is preferably carried out using a femtosecond laser system.
  • the femtosecond laser system is capable of laser irradiation in an ultra-fine region.
  • the femtosecond laser system is capable of laser irradiation in an ultra-fine region.
  • Titanium: sapphire laser system, millennia laser system as diode laser, Q-switched Nd: YLF laser system can be used.
  • the pulse of the laser irradiated in the laser annealing process step has a 90 fs pulse duration and may have a repetition rate of 1 kHz. However, the laser pulse may be adjusted to have an appropriate pulse and energy depending on the system used.
  • the laser annealing processing step (S55) may be used in addition to the femtosecond laser system a variety of laser systems.
  • the laser annealing treatment step S80 may be performed after the oxygen plasma treatment step S50.
  • the laser annealing process is performed prior to forming the source and drain electrodes to form the nanowires as a single crystal.
  • 17 is a graph showing the degree of increase in the drain current of the nanowire transistor according to the oxygen plasma treatment according to an embodiment of the present invention.
  • the nanowire transistor is a substrate; Silicon wafer / buffer layer; Silicon oxide / gate insulating film; Aluminum oxide / gate formed to a thickness of approximately 20 nm by an ALD process; Aluminum / source and drain electrodes; Aluminum / nanowire layers; It was formed to have a layer structure of In 2 O 3 nanowires having a diameter of approximately 20 nm.
  • the nanowire layer was formed of one nanowire.
  • the drain current Vds is It can be seen that after the oxygen plasma treatment, the voltage increases rapidly as the drain voltage Vds increases.
  • the nanowire transistor has a higher rate of increase in drain current Ids as the oxygen plasma processing time increases. Therefore, in the nanowire transistor, the contact resistance in the contact region is reduced by oxygen plasma treatment, thereby increasing the electrical conductivity of the nanowire.
  • FIG. 18 is a graph showing a relationship between a drain voltage and a drain current before and after oxygen plasma processing of a nanowire transistor according to an embodiment of the present invention.
  • the drain current Ids according to the oxygen plasma process is described. It can be seen that increases. That is, it can be seen that the drain current Ids of the nanowire transistor increases with the increase of the drain voltage Vds and increases more significantly than before the oxygen plasma treatment during the oxygen plasma treatment. In addition, it can be seen that the drain current Ids increases as the gate voltage Vg increases.
  • FIG. 19 is a graph showing changes in threshold voltage before and after laser annealing of a nanowire transistor according to an embodiment of the present invention.
  • the threshold voltage Vth is reduced. That is, according to the laser annealing process, the nanowire transistor shifts the characteristic curve of the drain current Ids-gate voltage Vg to the right and reduces the threshold voltage.
  • 20 is a graph showing a relationship between a drain voltage and a drain current before and after laser annealing of a nanowire transistor according to an embodiment of the present invention.

Abstract

The present invention relates to a nano wire transistor and a manufacturing method thereof, and more specifically, to a nano wire transistor and a manufacturing method thereof which can reduce contact resistance between source and drain electrodes and a nano wire layer and improve electrical conductivity of the nano wire transistor, by performing ozone treatment or oxygen plasma treatment and selectively performing laser annealing treatment in a contact area in which the nano wire layer is electrically connected with the source and drain electrodes.

Description

나노와이어 트랜지스터와 이의 제조방법Nanowire Transistors and Manufacturing Method Thereof
본 발명은 나노와이어 트랜지스터와 이의 제조방법에 관한 것이다. The present invention relates to a nanowire transistor and a method of manufacturing the same.
액정 표시장치나 유기 전계 발광 표시장치 또는 무기 전계 발광 표시장치 등 평판 표시장치는 그 구동방식에 따라, 수동 구동방식의 패시브 매트릭스(Passive Matrix: PM)형과, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형으로 구분Flat panel display devices, such as liquid crystal displays, organic electroluminescent displays, or inorganic electroluminescent displays, are passive matrix passive matrix (PM) type and active matrix active matrix active matrix, depending on the driving method thereof. : AM)
된다. do.
상기 액티브 매트릭스형은 박막 트랜지스터를 이용해 각 화소 당 입력되는 신호를 제어하는 것으로 방대한 양의 신호를 처리하기에 적합하여 동영상을 구현하기 위한 디스플레이 장치로서 많이 사용되고 있다. 상기 액티브 매트릭스형 평판 표시장치의 박막 트랜지스터들은 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층을 가지며, 이 반도체 활성층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 채널 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.The active matrix type is used as a display device for realizing a video by controlling a signal input for each pixel by using a thin film transistor, and is suitable for processing a large amount of signals. The thin film transistors of the active matrix flat panel display have a semiconductor active layer having a source / drain region and a channel region formed between the source / drain regions and insulated from the semiconductor active layer to correspond to the channel region. A gate electrode and a source / drain electrode in contact with the channel region, respectively.
상기 반도체 활성층은 비정질 실리콘 또는 다결정질 실리콘으로 많이 사용되는 데, 비정질 실리콘은 저온 증착이 가능하다는 장점이 있으나, 전기적 특성과 신뢰성이 낮아, 최근에는 다결정질 실리콘을 많이 사용하고 있다. 다결정질 실리콘은 수십 내지 수백 ㎠/V.s의 높은 전류 이동도를 갖고, 누설 전류치가 낮은 등 전기적 특성이 우수하고, 소자의 신뢰성이 우수하다. The semiconductor active layer is widely used as amorphous silicon or polycrystalline silicon, but amorphous silicon has an advantage of being capable of low temperature deposition, but has low electrical properties and reliability, and recently, polycrystalline silicon has been used a lot. Polycrystalline silicon has high current mobility of tens to hundreds of cm 2 /V.s, has excellent electrical characteristics such as low leakage current value, and excellent device reliability.
그런데, 다결정질 실리콘으로 반도체 활성층을 제조할 경우에는 비정질 실리콘을 다결정질 실리콘으로 결정화하는 결정화 공정이 필요하며, 결정화 공정은 통상 300℃ 이상의 고온에서 진행된다. However, when the semiconductor active layer is manufactured from polycrystalline silicon, a crystallization process of crystallizing amorphous silicon into polycrystalline silicon is required, and the crystallization process is generally performed at a high temperature of 300 ° C or higher.
한편, 최근의 평판 표시장치들은 충분한 시야각을 확보하기 위해 소정의 장력을 가해 일정 정도 휘어지도록 제작되는 경우가 있다. 또한, 상기 평판 표시장치들은 암밴드(Arm Band), 지갑, 노트북 컴퓨터 등의 휴대성 제품에 채용하고자 하기 위해 유연성(flexible)에 대한 요구가 높아지고 있다. On the other hand, recent flat panel display devices may be manufactured to be bent to a certain degree by applying a predetermined tension to secure a sufficient viewing angle. In addition, the flat panel display devices are increasing in demand for flexibility in order to be employed in portable products such as arm bands, wallets, and notebook computers.
그러나, 종래의 방법으로 다결정질 실리콘 박막 트랜지스터를 형성할 경우에는 유연성이 있는 평판 표시장치를 제작하기가 힘들다. 즉, 평판 표시장치가 유연성을 갖기 위해서는 기판을 포함한 대부분의 구성 부품들이 쉽게 휘어질 수 있는 재료로서 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료로 제작되어야 하는데, 이들 플라스틱 재료는 열에 약한 단점이 있다. 따라서, 유연성(flexible)이 있는 제품에 채용되는 평판 표시장치의 박막 트랜지스터들을 제조하기 위해서는, 플라스틱 재료가 견딜 수 있는 온도 이하에서 제조될 수 있는 구조 및 방법이 필요하다. However, when the polycrystalline silicon thin film transistor is formed by the conventional method, it is difficult to manufacture a flexible flat panel display device. In other words, in order for the flat panel display to be flexible, most components including the substrate must be made of acrylic, polyimide, polycarbonate, polyester, mylar, or other plastic materials, which are easily bent. Plastic materials have the disadvantage of being weak in heat. Therefore, in order to manufacture thin film transistors of flat panel displays employed in flexible products, there is a need for structures and methods that can be manufactured at temperatures below which plastic materials can withstand.
상기와 같은 문제를 해결하기 위한 본 발명은 소스 전극 및 드레인 전극과 나노와이어층 사이의 접촉 저항을 줄이고 전기 전도도를 포함하는 트랜지스터 특성을 향상시킬 수 있는 나노와이어 트랜지스터와 이의 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention to solve the above problems is to provide a nanowire transistor and a method for manufacturing the same that can reduce the contact resistance between the source electrode and drain electrode and the nanowire layer and improve the transistor characteristics including electrical conductivity. It is done.
상기와 같은 목적을 달성하기 위한 나노와이어 트랜지스터는 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극 상에 형성되는 게이트 절연막과, 상기 게이트 절연막의 상부에서 상기 게이트 전극을 가로 지르도록 형성되는 나노와이어층 및 상기 게이트 절연막의 상부에서 나노와이어의 양측에 각각 접촉되도록 형성되는 소스 극과 드레인 전극을 포함하며, 상기 나노와이어층은 상기 소스 전극 및 드레인 전극과 접촉되는 접촉 영역이 오존 처리 또는 산소 플라즈마 처리되는 것을 특징으로 한다. 또한, 상기 나노와이어 트랜지스터는 상기 접촉 영역이 레이저 어닐링 처리될 수 있다. 또한, 상기 나노와이어층은 적어도 하나의 나노와이어 또는 복수의 나노와이어가 그물망 형상을 이루도록 형성될 수 있다. 또한, 상기 나노와이어층은 투명 금속 산화물로 형성될 수 있으며, In2O3, ZnO 및 SnO2으로 이루어진 군에서 선택되는 어느 하나의 물질로 형성될 수 있다.A nanowire transistor for achieving the above object includes a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and a nanowire layer formed to cross the gate electrode on the gate insulating film. And a source electrode and a drain electrode formed on the gate insulating layer so as to be in contact with both sides of the nanowire, respectively, wherein the nanowire layer has a contact region in contact with the source electrode and the drain electrode being ozone treated or oxygen plasma treated. It is characterized by. The nanowire transistor may be laser annealed to the contact region. In addition, the nanowire layer may be formed such that at least one nanowire or a plurality of nanowires have a mesh shape. In addition, the nanowire layer may be formed of a transparent metal oxide, and may be formed of any one material selected from the group consisting of In 2 O 3, ZnO, and SnO 2 .
또한, 본 발명의 상기 게이트 전극과 소스 전극 및 드레인 전극은 ITO, ZTO 또는 FTO로 형성될 수 있으며, 상기 기판은 실리콘 웨이퍼 기판, 유리 기판 또는 폴리머 기판으로 형성될 수 있다.  In addition, the gate electrode, the source electrode and the drain electrode of the present invention may be formed of ITO, ZTO or FTO, the substrate may be formed of a silicon wafer substrate, a glass substrate or a polymer substrate.
또한, 본 발명의 나노와이어 트랜지스터는 기판 상에 형성되는 나노와이어층과, 상기 나노와이어층의 상부에 형성되는 게이트 절연막과, 상기 기판의 상부에서 상기 나노와이어층의 양측에 각각 접촉 영역이 형성되도록 접촉되는 소스 전극과 드레인 전극 및 상기 게이트 절연막의 상부에서 상기 접촉 영역 사이의 상기 나노와이어층에 대응되는 영역에 형성되는 게이트 전극을 포함하며, 상기 나노와이어층은 상기 접촉 영역이 오존 처리 또는 산소 플라즈마 처리되어 형성될 수 있다. 또한, 상기 나노와이어층은 레이저 어닐링 처리되어 형성될 수 있다.  In addition, the nanowire transistor of the present invention, such that the nanowire layer formed on the substrate, the gate insulating film formed on the nanowire layer, and the contact regions are formed on both sides of the nanowire layer on the substrate, respectively. A gate electrode formed in a region corresponding to the nanowire layer between the contact electrode and a source electrode and a drain electrode contacting the gate insulating layer, wherein the nanowire layer includes an ozone treatment or an oxygen plasma. Can be processed and formed. In addition, the nanowire layer may be formed by laser annealing.
또한, 본 발명의 나노와이어 트랜지스터 제조방법은 기판 상에 게이트 전극을 형성하는 게이트 전극 형성단계와, 상기 게이트 전극의 상부를 포함하는 영역에 게이트 절연막을 형성하는 게이트 절연막 형성단계와, 상기 게이트 절연막의 상부에서 상기 게이트 전극을 가로 지르도록 나노와이어층을 형성하는 나노와이어층 형성단계와, 상기 나노와이어층의 양측에 접촉 영역이 노출되도록 상기 나노와이어층의 상부에 차폐층을 형성하는 차폐층 형성단계와, 상기 나노와이어층과 차폐층에 산소 플라즈마 처리를 하는 산소 플라즈마 처리단계와, 상기 나노와이어층의 접촉 영역과 연결되도록 소스 전극과 드레인 전극을 상기 게이트 절연막의 상부에 형성하는 소스 전극 및 드레인 전극 형성단계를 포함하여 이루어질 수 있다. 또한 산소 플라즈마 처리단계는 오존 처리로 진행될 수 있다. In addition, the method for manufacturing a nanowire transistor according to the present invention includes a gate electrode forming step of forming a gate electrode on a substrate, a gate insulating film forming step of forming a gate insulating film in a region including an upper portion of the gate electrode, and A nanowire layer forming step of forming a nanowire layer to cross the gate electrode on the top, and a shielding layer forming step of forming a shielding layer on top of the nanowire layer so that contact areas are exposed on both sides of the nanowire layer. An oxygen plasma treatment step of performing oxygen plasma treatment on the nanowire layer and the shielding layer, and a source electrode and a drain electrode forming a source electrode and a drain electrode on the gate insulating layer so as to be connected to a contact region of the nanowire layer. It can be made, including the forming step. In addition, the oxygen plasma treatment step may be performed by ozone treatment.
또한, 상기 나노와이어 트랜지스터 제조방법은 상기 산소 플라즈마 처리단계 또는 오존 처리단계 후에 또는 상기 소스 전극 및 드레인 전극 형성단계 후에 상기 나노와이어층의 접촉 영역에 레이저를 조사하여 어닐링하는 레이저 어닐링 처리단계를 더 포함하여 이루어질 수 있다. The nanowire transistor manufacturing method further includes a laser annealing treatment step of annealing by irradiating a laser to the contact region of the nanowire layer after the oxygen plasma treatment step or the ozone treatment step or after the source electrode and drain electrode forming step. It can be done by.
또한, 상기 나노와이어 트랜지스터 제조방법은 산소 플라즈마 처리단계 또는 오존 처리단계 없이 상기 소스 전극 및 드레인 전극 형성단계 후에 상기 나노와이어층의 접촉 영역에 레이저를 조사하여 어닐링하는 레이저 어닐링 처리단계로만 이루어질 수 있다. The nanowire transistor manufacturing method may include a laser annealing treatment step of irradiating and irradiating a laser to the contact region of the nanowire layer after the source electrode and drain electrode forming step without an oxygen plasma treatment step or an ozone treatment step.
또한, 상기 나노와이어 트랜지스터 제조방법은 상기 산소 플라즈마 처리단계 후에 상기 차폐층을 제거하는 차폐층 제거단계를 더 포함하여 이루어질 수 있다. The nanowire transistor manufacturing method may further include a shielding layer removing step of removing the shielding layer after the oxygen plasma processing step.
또한, 상기 나노와이어층 형성단계는 상기 나노와이어층이 적어도 하나의 나노와이어가 배열되도록 형성되거나, 복수의 나노와이어가 그물망 형상을 갖도록 이루어질 수 있다.  In addition, the nanowire layer forming step may be formed so that the nanowire layer is arranged at least one nanowire, or a plurality of nanowires have a mesh shape.
본 발명에 따르면 상기 나노와이어 트랜지스터는 산소 플라즈마 처리에 의하여 소스 전극 및 드레인 전극과 채널을 형성하는 나노와이어 사이의 접촉 영역에서의 접촉 저항이 감소되어 나노와이어의 소스-드레인 접촉 영역의 전기 전도도가 증가되고, 나노와이어 반도체 물질과 소스-드레인 사이의 접촉 베리어를 낮추어 반도체 특성이 향상되는 효과가 있다.According to the present invention, in the nanowire transistor, the contact resistance at the contact region between the source electrode and the drain electrode and the nanowire forming the channel is reduced by oxygen plasma treatment, thereby increasing the electrical conductivity of the source-drain contact region of the nanowire. In addition, the contact barrier between the nanowire semiconductor material and the source-drain is lowered, thereby improving the semiconductor properties.
또한, 본 발명에 따르면 나노와이어 트랜지스터의 레이저 어닐링 처리에 따라 문턱 전압이 감소되는 효과가 있다. In addition, according to the present invention there is an effect that the threshold voltage is reduced by the laser annealing process of the nanowire transistor.
또한, 본 발명에 따르면 나노와이어 트랜지스터의 레이저 어닐링 처리에 따라 보다 낮은 드레인 전압에서 드레인 전류가 포화 영역을 가지게 되어 트랜지스터 특성이 향상되는 효과가 있다.In addition, according to the present invention, according to the laser annealing process of the nanowire transistor, the drain current has a saturation region at a lower drain voltage, thereby improving transistor characteristics.
도 1는 본 발명의 실시예에 따른 나노와이어 트랜지스터의 사시도를 나타낸다. 1 is a perspective view of a nanowire transistor according to an embodiment of the present invention.
도 2는 도 1의 A-A 단면도를 나타낸다.2 is a sectional view taken along the line A-A of FIG.
도 3는 본 발명의 실시예에 따른 나노와이어 트랜지스터에서 나노와이어 부분에 대한 주사 전자 현미경 사진을 나타낸다.Figure 3 shows a scanning electron micrograph of the nanowire portion in the nanowire transistor according to an embodiment of the present invention.
도 4은 본 발명의 다른 실시예에 따른 나노와이어 트랜지스터의 사시도를 나타낸다.4 is a perspective view of a nanowire transistor according to another exemplary embodiment of the present invention.
도 5는 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터의 사시도를 나타낸다.5 is a perspective view of a nanowire transistor according to another embodiment of the present invention.
도 6는 도 5의 실시예에 따른 나노와이어 트랜지스터에서 나노와이어 부분에 대한 주사 전자 현미경 사진을 나타낸다.FIG. 6 shows a scanning electron micrograph of a nanowire portion in the nanowire transistor according to the embodiment of FIG. 5.
도 7는 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터의 단면도를 나타낸다.7 is a sectional view of a nanowire transistor according to another embodiment of the present invention.
도 8은 본 발명의 실시예에 따른 나노와이어 트랜지스터 제조 방법의 순서도를 나타낸다.8 shows a flowchart of a method for manufacturing a nanowire transistor according to an embodiment of the present invention.
도 9 내지 도 16는 도 8의 순서도에 따른 공정도를 나타낸다. 9 through 16 illustrate a process diagram according to the flowchart of FIG. 8.
도 17은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 산소 플라즈마 처리에 따른 드레인 전류의 증가 정도를 나타내는 그래프이다. 17 is a graph showing the degree of increase in the drain current of the nanowire transistor according to the oxygen plasma treatment according to an embodiment of the present invention.
도 18는 본 발명의 실시예에 따른 나노와이어 트랜지스터의 산소 플라즈마처리 전후의 드레인 전압과 드레인 전류의 관계를 나타내는 그래프이다.18 is a graph showing a relationship between a drain voltage and a drain current before and after oxygen plasma treatment of a nanowire transistor according to an embodiment of the present invention.
도 19은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 레이저 어닐링 처리 전후의 문턱 전압의 변화를 나타내는 그래프이다.19 is a graph showing changes in threshold voltage before and after laser annealing of a nanowire transistor according to an embodiment of the present invention.
도 20은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 레이저 어닐링 처리 전 후의 드레인 전압과 드레인 전류의 관계를 나타낸다.20 shows the relationship between the drain voltage and the drain current before and after the laser annealing process of the nanowire transistor according to the embodiment of the present invention.
이하에서 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 나노와이어 트랜지스터와 이의 제조방법을 보다 상세하게 설명하고자 한다. Hereinafter, a nanowire transistor and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 실시예에 따른 나노와이어 트랜지스터에 대하여 설명한다.First, a nanowire transistor according to an embodiment of the present invention will be described.
도 1는 본 발명의 실시예에 따른 나노와이어 트랜지스터의 사시도를 나타낸다. 도 2는 도 1의 A-A 단면도를 나타낸다. 도 3는 본 발명의 실시예에 따른 나노와이어 트랜지스터에서 나노와이어 부분에 대한 주사 전자 현미경 사진을 나타낸다.1 is a perspective view of a nanowire transistor according to an embodiment of the present invention. 2 is a sectional view taken along the line A-A of FIG. Figure 3 shows a scanning electron micrograph of the nanowire portion in the nanowire transistor according to an embodiment of the present invention.
본 발명의 실시예에 따른 나노와이어 트랜지스터(100)는, 도 1와 도 2 및 도 3를 참조하면, 기판(110)과 게이트 전극(130)과 게이트 절연막(140)과 나노와이어층(150)과 소스 전극(160)과 드레인 전극(170)을 포함하여 형성된다. 또한, 상기 나노와이어 트랜지스터(100)는 기판(110)과 게이트 전극(130) 사이에 버퍼층(120)을 더 포함하여 형성될 수 있다. 한편, 상기 나노와이어 트랜지스터(100)는 소스 전극(160)과 드레인 전극(170)의 상면 및 나노와이어층(150)을 포함하는 영역에 패시베이션층(도면에 도시하지 않음)이 더 형성될 수 있다.1, 2, and 3, the nanowire transistor 100 according to an exemplary embodiment of the present invention may include a substrate 110, a gate electrode 130, a gate insulating layer 140, and a nanowire layer 150. And a source electrode 160 and a drain electrode 170. In addition, the nanowire transistor 100 may further include a buffer layer 120 between the substrate 110 and the gate electrode 130. Meanwhile, the nanowire transistor 100 may further include a passivation layer (not shown) in the region including the top surface of the source electrode 160 and the drain electrode 170 and the nanowire layer 150. .
상기 나노와이어 트랜지스터(100)는 채널 영역, 즉 소스 전극(160)과 드레인 전극(170)을 연결하는 영역이 적어도 하나의 나노와이어를 포함하는 나노와이어층(150)에 의하여 형성된다.The nanowire transistor 100 is formed by a nanowire layer 150 including a channel region, that is, a region connecting the source electrode 160 and the drain electrode 170 with at least one nanowire.
상기 나노와이어 트랜지스터(100)는 나노와이어층(150)이 소스 전극(160) 및 드레인 전극(170)과 접촉하는 영역에 오존 처리 또는 산소 플라즈마 처리와 레이저 어닐링 처리가 되어 접촉 저항이 감소되고 전기 전도도가 증가된다. 또한, 상기 나노와이어 트랜지스터(100)는 레이저 어닐링 처리에 의하여 문턱 전압이 낮아진다. 또한, 상기 나노와이어 트랜지스터(100)는 레이저 어닐링 처리에 의하여 드레인 전압의 증가에 따른 드레인 전류가 포화 영역을 형성하게 된다.The nanowire transistor 100 has an ozone treatment, an oxygen plasma treatment, and a laser annealing treatment in a region where the nanowire layer 150 is in contact with the source electrode 160 and the drain electrode 170, thereby reducing contact resistance and providing electrical conductivity. Is increased. In addition, the nanowire transistor 100 has a low threshold voltage by laser annealing. In addition, the nanowire transistor 100 forms a saturation region of a drain current according to an increase in the drain voltage by a laser annealing process.
상기 나노와이어 트랜지스터를 구성하는 산화물 나노와이어는 표면과 주위의 산소 분위기와 반응하게 된다. 이에 오존 처리나 산소 플라즈마 처리는 나노와이어 표면에 산소 공석(oxygen vacancy)를 발생시킨다. 오존 처리 또는 산소 플라즈마 처리에 의해 산화물 반도체 나노와이어에서 도너에 해당하는 산소 공석이 증가됨에 따라 산화물 반도체 나노와이어 특성이 향상되게 된다. 또한, 상기 산소 플라즈마 처리 또는 오존 처리는 나노와이어 표면 특성을 향상시켜, 대표적인 트랜지스터 특성들을 개선할 수 있게 된다.The oxide nanowires constituting the nanowire transistor react with the oxygen atmosphere around the surface. Thus, ozone treatment or oxygen plasma treatment generates oxygen vacancies on the surface of nanowires. As the oxygen vacancies corresponding to donors in the oxide semiconductor nanowires are increased by ozone treatment or oxygen plasma treatment, the oxide semiconductor nanowire characteristics are improved. In addition, the oxygen plasma treatment or ozone treatment can improve the nanowire surface properties, thereby improving the representative transistor characteristics.
상기 레이저 어닐링 처리는 소스 전극 및 드레인 전극 형성 후에 실시되어 소스 전극 및 드레인 전극과 나노와이어 사이에 어로이(alloy)가 형성되며, 접촉 영역에서 접촉저항을 줄이고,　전류 특성을 향상시키게 된다. 또한, 상기 레이저 어닐링 처리는 나노와이어 반도체 물질 고유 특성을 변화시켜 트랜지스터의 전류-전압특성에서 드레인 전류의 포화영역을 형성하게 된다. 상기 트랜지스터의 드레인 전류의 포화 특성은 상업용 트랜지스터 전자소자에 있어 중요한 요건이 된다. 또한, 상기 레이저 어닐링 처리는 소스 및 드레인 전극 형성 전에 실시되어 나노와이어를 단결정질(single crystal)으로 형성하게 된다. The laser annealing process is performed after the formation of the source electrode and the drain electrode to form an alloy between the source electrode and the drain electrode and the nanowire, thereby reducing the contact resistance in the contact area and improving the? Current characteristic. In addition, the laser annealing process changes the intrinsic characteristics of the nanowire semiconductor material to form a saturated region of the drain current in the current-voltage characteristics of the transistor. The saturation characteristic of the drain current of the transistor is an important requirement for commercial transistor electronics. In addition, the laser annealing process is performed before the source and drain electrodes are formed to form the nanowires as a single crystal.
상기 나노와이어 트랜지스터는 채널 영역이 나노와이어로 형성되므로 플렉서블 표시장치를 포함하는 다양한 표시장치에 사용될 수 있다.The nanowire transistor may be used in various display devices including a flexible display device because the channel region is formed of nanowires.
상기 기판(110)은 나노와이어 트랜지스터에 사용되는 기판으로서 바람직하게는 세라믹 기판, 실리콘 웨이퍼 기판, 유리 기판 또는 폴리머 기판으로 이루어진다. 특히, 상기 나노와이어 트랜지스터가 투명 디스플레이장치에 사용되는 경우에, 기판(110)은 유리기판 또는 투명 플라스틱으로 이루어진다. The substrate 110 is a substrate used for a nanowire transistor, and preferably consists of a ceramic substrate, a silicon wafer substrate, a glass substrate, or a polymer substrate. In particular, when the nanowire transistor is used in a transparent display device, the substrate 110 is made of a glass substrate or a transparent plastic.
상기 유리 기판은 실리콘 산화물로 이루어질 수 있다. 또한, 상기 폴리머 기판은 폴리에틸렌테레프탈레이트(PET), 폴리에릴렌나프탈레이트(PEN), 폴리이미드와 같은 폴리머 재질로 형성될 수 있다. The glass substrate may be made of silicon oxide. In addition, the polymer substrate may be formed of a polymer material such as polyethylene terephthalate (PET), polyerylene naphthalate (PEN), and polyimide.
상기 버퍼층(120)은 기판(110)의 상면에 형성되며 불순물 이온이 상부로 확산되는 것을 방지하게 된다. 상기 버퍼층(120)은 기판(110)의 상면에 화학기상 증착법 또는 플라즈마 강화 화학기상 증착법에 의하여 전체적으로 형성되며, 산화막 또는 질화막으로 이루어진다.The buffer layer 120 is formed on the upper surface of the substrate 110 and prevents impurity ions from diffusing upward. The buffer layer 120 is entirely formed on the upper surface of the substrate 110 by chemical vapor deposition or plasma enhanced chemical vapor deposition. The buffer layer 120 is formed of an oxide film or a nitride film.
상기 게이트 전극(130)은 기판(110)의 상면 또는 버퍼층(120)의 상면에 폭과 길이를 가지는 패턴으로 형성된다. 상기 게이트 전극(130)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti)과 같은 금속층 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), FTO(F-doped Tin Oxide)와 같은 투명 도전성 산화물로 형성된다. 상기 게이트 전극(130)은 대략 1000 ∼ 3000Å의 두께로 형성된다. 상기 게이트 전극(130)은 도전성 폴리머 또는 도전성 나노와이어와 폴리머의 혼합물로 형성될 수 있다. The gate electrode 130 is formed in a pattern having a width and a length on an upper surface of the substrate 110 or an upper surface of the buffer layer 120. The gate electrode 130 may be formed of a metal layer such as aluminum (Al), chromium (Cr), molybdenum (Mo), or titanium (Ti) or indium tin oxide (ITO), indium zinc oxide (IZO), or F-doped tin (FTO). It is formed of a transparent conductive oxide such as Oxide. The gate electrode 130 is formed to a thickness of approximately 1000 ~ 3000Å. The gate electrode 130 may be formed of a conductive polymer or a mixture of conductive nanowires and a polymer.
상기 게이트 절연막(140)은 게이트 전극(130)을 포함하는 기판(110)의 상면에 화학기상 증착법(CVD), 플라즈마 강화 화학기상 증착법(PECVD), 원자층 증착법(ALD)에 의하여 전체적으로 형성되며, 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 하프늄 산화물(HfO2)과 같은 산화막 또는 실리콘 나이트라이드(Si3N4)와 같은 질화막으로 이루어진다.The gate insulating layer 140 is formed on the entire surface of the substrate 110 including the gate electrode 130 by chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD), An oxide film such as aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), hafnium oxide (HfO 2 ), or a nitride film such as silicon nitride (Si 3 N 4 ).
상기 나노와이어층(150)은 하나의 나노와이어로 형성되며, 게이트 절연막(140)의 상부에서 게이트 전극(130)을 가로지르도록 형성된다. 상기 나노와이어층(150)은 와일드 밴드 갭을 가지는 산화물로 이루어지며, ZnO, In2O3, SnO2 와 같은 물질로 이루어진다. 또한, 상기 나노와이어층(150)은 Ge, In2Se3, GeTe, GeSb와 같은 물질로 이루어질 수 있다. 상기 나노와이어층(150)의 나노와이어는 수십 nm에서 수백 nm의 지름을 갖도록 형성된다. 또한, 상기 나노와이어는 수 um 에서 수십 um의 길이를 갖도록 형성된다. 상기 나노와이어층(150)은 레이저 어블레이션 방법(laser ablation method), 고분자 몰드를 이용한 스탬핑법, 잉크젯 프린팅법등에 의하여 합성될 수 있다.The nanowire layer 150 is formed of one nanowire, and is formed to cross the gate electrode 130 on the gate insulating layer 140. The nanowire layer 150 is made of an oxide having a wild band gap, and is made of a material such as ZnO, In 2 O 3 , SnO 2 . In addition, the nanowire layer 150 may be made of a material such as Ge, In 2 Se 3 , GeTe, GeSb. The nanowires of the nanowire layer 150 are formed to have a diameter of several tens nm to several hundred nm. In addition, the nanowires are formed to have a length of several um to several tens of um. The nanowire layer 150 may be synthesized by a laser ablation method, a stamping method using a polymer mold, an inkjet printing method, or the like.
상기 나노와이어층(150)은 나노와이어 트랜지스터에서 활성층 영역으로 형성되며, 채널 영역(152)과 채널 영역(152)의 양측에 접촉 영역(154)을 포함하여 형성된다. 상기 접촉 영역(154)은 소스 전극(160)과 접촉되는 소스 영역과 드레인 전극(170)과 접촉되는 드레인 영역으로 구분될 수 있다. 상기 접촉 영역(154)은 오존 처리 또는 산소 플라즈마 처리(Oxygen Plasma Doping: OPD)와 레이저 어닐링 처리에 의하여 형성된다. 따라서, 상기 나노와이어의 채널 영역(152)은 고유의 반도체 특성을 가지게 되며, 접촉 영역(154)은 오존 처리 또는 산소 플라즈마 처리와 레이저 어닐링에 의하여 채널 영역(152)에 비하여 불순물 농도가 높은 도핑 영역으로 이루어진다. 즉, 상기 접촉 영역(154)은 오존 처리 또는 플라즈마 처리에 의하여 산소가 도핑되어 n++-type영역으로 이루어진다.The nanowire layer 150 is formed as an active layer region in a nanowire transistor, and includes a channel region 152 and a contact region 154 on both sides of the channel region 152. The contact region 154 may be divided into a source region in contact with the source electrode 160 and a drain region in contact with the drain electrode 170. The contact region 154 is formed by ozone treatment or oxygen plasma treatment (OPD) and laser annealing treatment. Accordingly, the channel region 152 of the nanowire has inherent semiconductor characteristics, and the contact region 154 is a doped region having a higher impurity concentration than the channel region 152 by ozone treatment or oxygen plasma treatment and laser annealing. Is done. That is, the contact region 154 is doped with oxygen by ozone treatment or plasma treatment to form n ++ -type region.
상기 오존 처리 또는 산소 플라즈마 처리는 접촉 영역(154)의 소스 전극(160) 및 드레인 전극(170)과의 접촉 저항을 감소시키게 된다. 또한, 상기 산소 플라즈마 처리는 접촉 영역(154)에서의 접촉 저항 감소를 통하여 나노와이어 트랜지스터의 전류를 증가시키게 된다. 상기 접촉 영역(154)의 도핑 농도는 산소 플라즈마 처리 시간, 플라즈마 파워, 산소 공급 량에 의하여 가변될 수 있다. 한편, 상기 산소 플라즈마 처리에 의하면, 나노와이어는 접촉 저항이 감소된 상태를 지속적으로 유지하게 된다. 따라서, 상기 나노와이어 트랜지스터는 신뢰성이 향상된다.The ozone treatment or oxygen plasma treatment reduces contact resistance between the source electrode 160 and the drain electrode 170 in the contact region 154. In addition, the oxygen plasma treatment increases the current of the nanowire transistor through a decrease in contact resistance in the contact region 154. The doping concentration of the contact region 154 may vary depending on the oxygen plasma treatment time, plasma power, and oxygen supply amount. On the other hand, according to the oxygen plasma treatment, the nanowires are continuously maintained in a state where the contact resistance is reduced. Thus, the nanowire transistor is improved in reliability.
상기 레이저 어닐링 처리는 바람직하게는 펨토세컨 레이저 시스템(femtosecond laser system)을 사용하여 실시된다. 상기 레이저 어닐링 처리는 나노와이어 트랜지스터의 특성을 추가적으로 향상시키게 된다. 즉, 상기 나노와이어 트랜지스터는 레이저 어닐링 처리에 의하여 드레인 전류가 포화 영역(saturation region)을 갖도록 전류 특성이 변화된다. 또한, 상기 나노와이어 트랜지스터는 문턱 전압(threshold voltage)이 감소된다.The laser annealing treatment is preferably carried out using a femtosecond laser system. The laser annealing process further improves the characteristics of the nanowire transistor. That is, the nanowire transistor has a current characteristic that is changed such that the drain current has a saturation region by laser annealing. In addition, the nanowire transistor has a reduced threshold voltage.
상기 소스 전극(160)과 드레인 전극(170)은 게이트 절연막(140)의 상면에서 나노와이어층(150)의 양측에 각각 연결되도록 형성된다. 즉, 상기 소스 전극(160)과 드레인 전극(170)은 나노와이어층(150)의 양측에 형성되는 접촉 영역(154)에서 나노와이어층(150)과 접촉되도록 형성된다. 상기 소스 전극(160)과 드레인 전극(170)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti)과 같은 금속층 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), FTO(F-doped Tin Oxide)와 같은 투명 도전성 산화물로 형성될 수 있다. 또한, 상기 소스 전극(160)과 드레인 전극(170)은 도전성 폴리머 또는 도전성 나노와이어와 폴리머의 혼합물로 형성될 수 있다. The source electrode 160 and the drain electrode 170 are formed to be connected to both sides of the nanowire layer 150 on the upper surface of the gate insulating layer 140, respectively. That is, the source electrode 160 and the drain electrode 170 are formed to contact the nanowire layer 150 in the contact region 154 formed on both sides of the nanowire layer 150. The source electrode 160 and the drain electrode 170 may be formed of a metal layer such as aluminum (Al), chromium (Cr), molybdenum (Mo), palladium (Pd), platinum (Pt), nickel (Ni), or titanium (Ti). Or it may be formed of a transparent conductive oxide, such as indium tin oxide (ITO), indium zinc oxide (IZO), F-doped tin oxide (FTO). In addition, the source electrode 160 and the drain electrode 170 may be formed of a conductive polymer or a mixture of conductive nanowires and a polymer.
다음은 본 발명의 다른 실시예에 따른 나노와이어 트랜지스터에 대하여 설명한다. Next, a nanowire transistor according to another embodiment of the present invention will be described.
도 4은 본 발명의 다른 실시예에 따른 나노와이어 트랜지스터의 사시도를 나타낸다.4 is a perspective view of a nanowire transistor according to another exemplary embodiment of the present invention.
본 발명의 다른 실시예에 따른 나노와이어 트랜지스터(200)는, 도 4을 참조하면, 기판(110)과 게이트 전극(130)과 게이트 절연막(140)과 나노와이어층(250)과 소스 전극(160)과 드레인 전극(170)을 포함하여 형성된다. 또한, 상기 나노와이어 트랜지스터(200)는 기판(110)과 게이트 전극(130) 사이에 버퍼층(120)을 더 포함하여 형성될 수 있다. 본 발명의 다른 실시예에 따른 나노와이어 트랜지스터(200)는 도 1와 도 2 및 도 3의 실시예에 따른 나노와이어 트랜지스터(100)와 나노와이어층(250)을 제외하고는 동일 또는 유사하게 형성된다. 따라서, 이하에서 본 발명의 다른 실시예의 나노와이어 트랜지스터(200)는 도 1와 도 2 및 도 3의 실시예에 따른 나노와이어 트랜지스터(100)와 동일한 구성에 대하여는 동일한 도면 부호를 부여하며 여기서 상세한 설명은 생략한다. Referring to FIG. 4, the nanowire transistor 200 according to another exemplary embodiment of the present invention may include a substrate 110, a gate electrode 130, a gate insulating layer 140, a nanowire layer 250, and a source electrode 160. ) And the drain electrode 170. In addition, the nanowire transistor 200 may further include a buffer layer 120 between the substrate 110 and the gate electrode 130. Nanowire transistor 200 according to another embodiment of the present invention is formed the same or similar except for the nanowire transistor 100 and the nanowire layer 250 according to the embodiment of Figures 1 and 2 and 3 do. Therefore, hereinafter, the nanowire transistor 200 according to another embodiment of the present invention is denoted by the same reference numerals for the same configuration as the nanowire transistor 100 according to the embodiment of Figs. Is omitted.
상기 나노와이어층(250)은, 도3을 참조하면, 복수의 나노와이어로 이루어진다. 상기 나노와이어들은 대략 평행한 방향으로 배열되도록 형성된다. 따라서, 상기 나노와이어들은 일측이 소스 전극(160)과 접촉되어 접촉 영역(즉, 소스 영역)을 형성하며, 타측이 드레인 전극(170)과 접촉되어 접촉 영역(즉, 드레인 영역)을 형성하게 된다. 3, the nanowire layer 250 is formed of a plurality of nanowires. The nanowires are formed to be arranged in a substantially parallel direction. Accordingly, one side of the nanowires is in contact with the source electrode 160 to form a contact region (ie, a source region), and the other side is in contact with the drain electrode 170 to form a contact region (ie, a drain region). .
따라서, 상기 나노와이어 트랜지스터(200)는 나노와이어층(250)의 나노와이어가 증가함에 따라 전류 경로의 면적이 증가되어 전류 특성이 향상된다.Therefore, in the nanowire transistor 200, as the nanowires of the nanowire layer 250 increase, the area of the current path increases to improve current characteristics.
다음은 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터에 대하여 설명한다.Next, a nanowire transistor according to still another embodiment of the present invention will be described.
도 5는 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터의 사시도를 나타낸다. 도 6는 도 5의 실시예에 따른 나노와이어 트랜지스터에서 나노와이어 부분에 대한 주사 전자 현미경 사진을 나타낸다.5 is a perspective view of a nanowire transistor according to another embodiment of the present invention. FIG. 6 shows a scanning electron micrograph of a nanowire portion in the nanowire transistor according to the embodiment of FIG. 5.
본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터(300)는, 도 5와 도 6를 참조하면, 기판(110)과 게이트 전극(130)과 게이트 절연막(140)과 나노와이어층(350)과 소스 전극(160)과 드레인 전극(170)을 포함하여 형성된다. 또한, 상기 나노와이어 트랜지스터(200)는 기판(110)과 게이트 전극(130) 사이에 버퍼층(120)을 더 포함하여 형성될 수 있다. 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터(300)는 도 1와 도 2 및 도 3의 실시예에 따른 나노와이어 트랜지스터(100)와 나노와이어층(350)을 제외하고는 동일 또는 유사하게 형성된다. 따라서, 이하에서 본 발명의 또 다른 실시예의 나노와이어 트랜지스터(300)는 도 1와 도 2 및 도 3의 실시예에 따른 나노와이어 트랜지스터(100)와 동일한 구성에 대하여는 동일한 도면 부호를 부여하며 여기서 상세한 설명은 생략한다.Referring to FIGS. 5 and 6, the nanowire transistor 300 according to another embodiment of the present invention includes a substrate 110, a gate electrode 130, a gate insulating layer 140, a nanowire layer 350, It is formed including the source electrode 160 and the drain electrode 170. In addition, the nanowire transistor 200 may further include a buffer layer 120 between the substrate 110 and the gate electrode 130. The nanowire transistor 300 according to another embodiment of the present invention is the same or similar except for the nanowire transistor 100 and the nanowire layer 350 according to the embodiments of FIGS. 1, 2, and 3. Is formed. Therefore, hereinafter, the nanowire transistor 300 according to another embodiment of the present invention will be denoted by the same reference numerals for the same configuration as the nanowire transistor 100 according to the embodiment of FIGS. Description is omitted.
상기 나노와이어층(350)은, 도 5와 도 6를 참조하면, 복수의 나노와이어가 그물망(network)을 이루도록 형성된다. 따라서, 상기 나노와이어층(350)은 소스 전극(160)과 접촉되는 나노와이어에 접촉 영역(즉, 소스 영역)이 형성되며, 드레인 전극(170)와 접촉되는 나노와이어에 접촉 영역(즉, 드레인 영역)이 형성된다. 5 and 6, the nanowire layer 350 is formed such that a plurality of nanowires form a network. Accordingly, the nanowire layer 350 has a contact region (ie, a source region) formed on the nanowire in contact with the source electrode 160, and a contact region (ie, drain) in the nanowire that contacts the drain electrode 170. Region) is formed.
따라서, 상기 나노와이어 트랜지스터(300)는 채널 영역의 증가에 따른 전류 경로의 면적이 증가되어 전류 특성이 향상된다. 또한, 상기 나노와이어 트랜지스터(300)는 나노와이어층(350)의 절단 가능성이 감소되므로 플렉시블 표시장치의 유연성을 향상시키게 된다.Accordingly, the nanowire transistor 300 has an increase in the area of the current path according to the increase of the channel region, thereby improving the current characteristics. In addition, since the possibility of cutting the nanowire layer 350 is reduced, the nanowire transistor 300 may improve flexibility of the flexible display device.
다음은 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터에 대하여 설명한다. Next, a nanowire transistor according to still another embodiment of the present invention will be described.
도 7는 본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터의 단면도를 나타낸다.7 is a sectional view of a nanowire transistor according to another embodiment of the present invention.
본 발명의 또 다른 실시예에 따른 나노와이어 트랜지스터(400)는, 도 7를 참조하면, 기판(110)과 게이트 전극(430)과 게이트 절연막(440)과 나노와이어층(450)과 소스 전극(460)과 드레인 전극(470)을 포함하여 형성된다. 또한, 상기 나노와이어 트랜지스터(200)는 기판(110)과 나노와이어층(450) 사이에 버퍼층(120)을 더 포함하여 형성될 수 있다.Referring to FIG. 7, the nanowire transistor 400 according to another embodiment of the present invention, the substrate 110, the gate electrode 430, the gate insulating layer 440, the nanowire layer 450, and the source electrode ( 460 and a drain electrode 470 are formed. In addition, the nanowire transistor 200 may further include a buffer layer 120 between the substrate 110 and the nanowire layer 450.
상기 나노와이어 트랜지스터(400)는 도 1와 도 2 및 도 3의 실시예에 따른 나노와이어 트랜지스터(100)와 다른 구조로 형성된다. 즉, 도 1와 도 2 및 도 3의 실시예에 따른 나노와이어 트랜지스터(100)는 bottom gate 구조를 갖는 트랜지스터이다. 그러나, 상기 나노와이어 트랜지스터(400)는 top gate 구조를 갖는 트랜지스터로 형성된다. 따라서, 상기 나노와이어 트랜지스터(400)는 게이트 전극(430)의 위치에 차이가 있을 뿐 전체적인 구조에 있어서는 유사하게 된다.The nanowire transistor 400 has a structure different from that of the nanowire transistor 100 according to the exemplary embodiment of FIGS. 1, 2, and 3. That is, the nanowire transistor 100 according to the embodiments of FIGS. 1, 2, and 3 is a transistor having a bottom gate structure. However, the nanowire transistor 400 is formed of a transistor having a top gate structure. Accordingly, the nanowire transistor 400 may be similar in overall structure with only a difference in the position of the gate electrode 430.
상기 나노와이어 트랜지스터(400)는 기판(110)의 상면에 나노와이어층(450)이 형성되며, 나노와이어층(450)의 상면에 게이트 절연막(440)과 게이트 전극(430)이 순차적으로 형성된다. 또한, 상기 소스 전극(460)과 드레인 전극(470)은 기판(110)에 상면에서 나노와이어층(450) 양측의 접촉 영역(즉, 소스 영역과 드레인 영역)과 접촉되도록 형성된다.In the nanowire transistor 400, a nanowire layer 450 is formed on an upper surface of the substrate 110, and a gate insulating layer 440 and a gate electrode 430 are sequentially formed on an upper surface of the nanowire layer 450. . In addition, the source electrode 460 and the drain electrode 470 are formed on the substrate 110 so as to contact the contact regions (ie, the source region and the drain region) on both sides of the nanowire layer 450 on the substrate 110.
또한, 상기 나노와이어층(450)은 하나의 나노와이어, 복수의 나노와이어 또는 그물망 형상의 나노와이어로 형성될 수 있다. 또한, 상기 나노와이어층(450)은 소스 전극(460) 및 드레인 전극(470)과 접촉되는 접촉 영역이 오존 처리 또는 산소 플라즈마 처리와 레이저 어닐링 처리된다.In addition, the nanowire layer 450 may be formed of one nanowire, a plurality of nanowires, or a mesh-shaped nanowire. In addition, the nanowire layer 450 has a contact region in contact with the source electrode 460 and the drain electrode 470 is subjected to ozone treatment or oxygen plasma treatment and laser annealing.
다음은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 제조방법에 대하여 설명한다. Next, a method of manufacturing a nanowire transistor according to an embodiment of the present invention will be described.
도 8은 본 발명의 실시예에 따른 나노와이어 트랜지스터 제조 방법의 순서도를 나타낸다. 도 9 내지 도 16는 도 8의 순서도에 따른 공정도를 나타낸다. 8 shows a flowchart of a method for manufacturing a nanowire transistor according to an embodiment of the present invention. 9 through 16 illustrate a process diagram according to the flowchart of FIG. 8.
본 발명의 실시예에 따른 나노와이어 트랜지스터의 제조방법은, 도 8과 도 9 내지 도 16를 참조하면, 게이트 전극 형성단계(S10)와 게이트 절연막 형성단계(S20)와 나노와이어층 형성단계(S30)와 산소 플라즈마 처리단계(S50)와 차폐층 제거 단계(S60)와 소스 전극 및 드레인 전극 형성단계(S70)를 포함하여 이루어진다. 또한, 상기 나노와이어 트랜지스터의 제조방법은 산소 플라즈마 처리단계(S50) 후에 또는 소스 전극 및 드레인 전극 형성단계(S70) 후에 진행되는 레이저 어닐링 처리단계(S80)를 더 포함하여 이루어질 수 있다. 또한, 상기 나노와이어 트랜지스터의 제조방법은 차폐층 형성단계(S40)를 더 포함하여 이루어질 수 있다. In the method for manufacturing a nanowire transistor according to an embodiment of the present invention, referring to FIGS. 8 and 9 to 16, a gate electrode forming step S10, a gate insulating film forming step S20, and a nanowire layer forming step S30 are described. ), An oxygen plasma treatment step S50, a shielding layer removing step S60, and a source electrode and a drain electrode forming step S70. In addition, the method of manufacturing the nanowire transistor may further include a laser annealing treatment step S80 performed after the oxygen plasma treatment step S50 or after the source electrode and drain electrode forming step S70. In addition, the manufacturing method of the nanowire transistor may further comprise a shielding layer forming step (S40).
한편, 본 발명의 산소 플라즈마 처리단계는 오존 처리로 진행될 수 있다.  On the other hand, the oxygen plasma treatment step of the present invention may proceed to ozone treatment.
상기 게이트 전극 형성단계(S10)는, 도 9를 참조하면, 기판(110) 상에 게이트 전극(130)을 형성하는 단계이다. 상기 게이트 전극(130)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 몰리브덴(Mo)와 같은 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), FTO(F-doped Tin Oxide)와 같은 투명 도전성 산화물로 형성될 수 있다.Referring to FIG. 9, the gate electrode forming step S10 is a step of forming the gate electrode 130 on the substrate 110. The gate electrode 130 may be formed of a metal such as aluminum (Al), chromium (Cr), titanium (Ti), nickel (Ni), molybdenum (Mo), or indium tin oxide (ITO), indium zinc oxide (IZO), or FTO. It may be formed of a transparent conductive oxide such as (F-doped Tin Oxide).
상기 기판(110)은 상면에 별도의 버퍼층(120)이 구비될 수 있다. 따라서, 상기 게이트 전극(130)은 버퍼층(120)의 상면에 형성될 수 있다.The substrate 110 may be provided with a separate buffer layer 120 on an upper surface thereof. Thus, the gate electrode 130 may be formed on the top surface of the buffer layer 120.
상기 게이트 절연막 형성단계(S20)는, 도 10를 참조하면, 게이트 전극(130)의 상부를 포함하는 영역에 게이트 절연막(140)을 형성하는 단계이다. 상기 게이트 절연막은 기판(110)의 상면에 화학기상 증착법 플라즈마 강화 화학기상 증착법(PECVD), 원자층 증착법(ALD)에 의하여 전체적으로 형성되며, 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2)과 같은 산화막 또는 실리콘 나이트라이드(Si3N4)와 같은 질화막으로 이루어진다.Referring to FIG. 10, the gate insulating layer forming step S20 is a step of forming the gate insulating layer 140 in an area including an upper portion of the gate electrode 130. The gate insulating layer is entirely formed on the upper surface of the substrate 110 by chemical vapor deposition, plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD), and aluminum oxide (Al 2 O 3 ) and silicon oxide (SiO 2 ). Or an nitride film such as silicon nitride (Si 3 N 4 ).
상기 나노와이어층 형성단계(S30)는, 도 11를 참조하면, 게이트 절연막(140)의 상부에서 게이트 전극(130)을 가로 지르도록 나노와이어층(150a)을 형성하는 단계이다. 상기 나노와이어층(150a)은 하나의 나노와이어로 형성될 수 있으며, 복수의 나노와이어 또는 그물망 형상으로 나노와이어로 형성될 수 있다.  Referring to FIG. 11, the nanowire layer forming step (S30) is a step of forming the nanowire layer 150a to cross the gate electrode 130 on the gate insulating layer 140. The nanowire layer 150a may be formed of one nanowire, and may be formed of a nanowire in a plurality of nanowires or a mesh shape.
상기 차폐층 형성단계(S40)는, 도 12를 참조하면, 나노와이어층(150a)의 양측에 접촉 영역이 노출되도록 나노와이어층(150a)의 상부에 차폐층(158)을 형성하는 단계이다. 상기 차폐층(158)은 알루미늄 산화물(Al2O3), 이산화규소(SiO2)과 같은 산화막 또는 실리콘 나이트라이드(Si3N4)와 같은 질화막으로 이루어질 수 있다.In the shielding layer forming step (S40), referring to FIG. 12, the shielding layer 158 is formed on the nanowire layer 150a to expose contact regions on both sides of the nanowire layer 150a. The shielding layer 158 may be formed of an oxide film such as aluminum oxide (Al 2 O 3 ), silicon dioxide (SiO 2 ), or a nitride film such as silicon nitride (Si 3 N 4 ).
상기 산소 플라즈마 처리단계(S50)는, 도 13를 참조하면, 나노와이어층(150a)에 산소 플라즈마 처리를 하는 단계이다. 상기 산소 플라즈마 처리는 나노와이어층(150a)과 차폐층(158)이 형성된 나노와이어 트랜지스터를 플라즈마 공정 챔버(도면에 도시하지 않음)에 장입한 후에 실시된다. 상기 나노와이어층(150a)은 양측의 일부 영역을 제외하고는 차폐층(158)이 형성되어 있으므로 양측으로 노출된 영역만이 산소 플라즈마에 노출되어 처리된다. 따라서, 상기 나노와이어층(150a)의 양측으로 노출된 영역(154) 즉, 접촉 영역(154)은 산소 플라즈마 처리에 의하여 n++-type 영역이 된다. 또한, 상기 나노와이어층(150a)의 차폐층(158)에 의하여 차폐된 영역(152)은 즉, 채널 영역(152)은 n-type 영역이 된다.In the oxygen plasma treatment step S50, referring to FIG. 13, an oxygen plasma treatment is performed on the nanowire layer 150a. The oxygen plasma treatment is performed after charging the nanowire transistor in which the nanowire layer 150a and the shielding layer 158 are formed into a plasma processing chamber (not shown). Since the shielding layer 158 is formed except for some regions on both sides of the nanowire layer 150a, only the regions exposed to both sides are exposed to the oxygen plasma and processed. Accordingly, the region 154 exposed to both sides of the nanowire layer 150a, that is, the contact region 154, becomes an n ++ -type region by oxygen plasma treatment. In addition, the region 152 shielded by the shielding layer 158 of the nanowire layer 150a, that is, the channel region 152 becomes an n-type region.
상기 산소 플라즈마 처리단계(S50)는 산소 플라즈마 처리 시간, 플라즈마 전력, 산소 공급량을 적정하게 조절하여 이루어질 수 있다. 상기 산소 플라즈마 처리 시간은 바람직하게는 10초 이상으로 진행된다. 상기 산소 플라즈마 처리 시간이 너무 작게 되면 접촉 영역(154)의 도핑 정도가 작게 된다. 한편, 상기 산소 플라즈마 처리 시간은 60초를 초과하게 되면 나노와이어층(150)의 전기 전도도의 증가 상태가 포화된다. 따라서, 상기 산소 플라즈마 처리 시간은 바람직하게는 10초 내지 60초의 범위에서 플라즈마 전력과 산소 공급량에 따라 적정하게 된다. The oxygen plasma processing step S50 may be performed by appropriately adjusting the oxygen plasma processing time, plasma power, and oxygen supply amount. The oxygen plasma treatment time is preferably 10 seconds or more. If the oxygen plasma treatment time is too small, the doping degree of the contact region 154 is reduced. On the other hand, when the oxygen plasma treatment time exceeds 60 seconds, the increase in electrical conductivity of the nanowire layer 150 is saturated. Therefore, the oxygen plasma treatment time is preferably adjusted in accordance with the plasma power and oxygen supply amount in the range of 10 seconds to 60 seconds.
한편, 상기 산소 플라즈마 처리단계(S50)는 산소 플라즈마 대신에 오존을 나노와이어층에 공급하여 오존 처리를 하도록 진행될 수 있다. 상기 오존도 산소 플라즈마와 유사하게 나노와이어층에 작용하게 된다. 상기 오존 처리는 오존 처리 시간, 산소 공급량을 적정하게 조절하여 이루어질 수 있다. 상기 오존 처리 시간은 바람직하게는 1분 이상으로 진행된다. 상기 오존 처리 시간이 너무 작게 되면 접촉 영역(154)의 도핑 정도가 작게 된다. 따라서, 상기 오존 처리 시간은 바람직하게는 1분 ~ 15분의 범위에서 산소 공급량에 따라 적정하게 된다. Meanwhile, the oxygen plasma treatment step S50 may be performed to supply ozone to the nanowire layer instead of oxygen plasma to perform ozone treatment. The ozone acts on the nanowire layer similarly to the oxygen plasma. The ozone treatment may be performed by appropriately adjusting the ozone treatment time and the oxygen supply amount. The ozone treatment time preferably proceeds for 1 minute or more. If the ozone treatment time is too small, the doping degree of the contact region 154 is reduced. Therefore, the ozone treatment time is preferably adjusted according to the oxygen supply amount in the range of 1 minute to 15 minutes.
상기 차폐층 제거 단계(S60)는, 도 14를 참조하면, 상기 산소 플라즈마 처리단계 후에 차폐층(158)을 제거하는 단계이다. 상기 차폐층(158)은 플라즈마 식각과 같은 방법에 의하여 제거된다. 한편, 상기 차폐층(158)은 패시베이션층으로 작용할 수 있으며 이러한 경우에는 별도로 차폐층(158)을 제거하지 않게 된다. Referring to FIG. 14, the shielding layer removing step (S60) is a step of removing the shielding layer 158 after the oxygen plasma processing step. The shielding layer 158 is removed by a method such as plasma etching. On the other hand, the shielding layer 158 may act as a passivation layer and in this case, the shielding layer 158 is not removed.
상기 소스 전극 및 드레인 전극 형성단계(S70)는, 도 15를 참조하면, 나노와이어층(150)의 접촉 영역(154)과 연결되도록 소스 전극(160)과 드레인 전극(170)을 게이트 절연막(140)의 상부에 형성하는 단계이다. 상기 소스 전극(160)과 드레인 전극(170)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti)과 같은 금속층 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), FTO(F-doped Tin Oxide)와 같은 투명 도전성 산화물로 형성될 수 있다. In the forming of the source electrode and the drain electrode (S70), referring to FIG. 15, the source electrode 160 and the drain electrode 170 may be connected to the contact region 154 of the nanowire layer 150. The step of forming on the top. The source electrode 160 and the drain electrode 170 may be formed of a metal layer such as aluminum (Al), chromium (Cr), molybdenum (Mo), palladium (Pd), platinum (Pt), nickel (Ni), or titanium (Ti). Or it may be formed of a transparent conductive oxide, such as indium tin oxide (ITO), indium zinc oxide (IZO), F-doped tin oxide (FTO).
상기 레이저 어닐링 처리단계(S80)는, 도 15를 참조하면, 산소 플라즈마 처리된 나노와이어 층의 접촉 영역(154)에 레이저를 조사하여 어닐링하는 단계이다. 상기 레이저 어닐링 처리단계(S55)는 바람직하게는 소스 전극과 드레인 전극 형성단계(S70) 이후에 실시된다. 상기 레이저 어닐링 단계(S55)에서 레이저는 좁은 영역(spot size는 약 0.61nm)에 조사될 수 있으므로 소스 전극과 드레인 전극 형성단계(S70) 이후에 산소 플라즈마 처리가 진행된 접촉 영역(154)에 조사되는 것이 가능하게 된다. Referring to FIG. 15, the laser annealing treatment step (S80) is a step of irradiating and irradiating a laser to the contact region 154 of the oxygen plasma-treated nanowire layer. The laser annealing treatment step S55 is preferably performed after the source electrode and drain electrode forming step S70. In the laser annealing step S55, since the laser may be irradiated to a narrow area (spot size of about 0.61 nm), the laser is irradiated to the contact area 154 where the oxygen plasma process is performed after the source electrode and drain electrode forming step S70. It becomes possible.
상기 레이저 어닐링 처리는 소스 전극 및 드레인 전극 형성 후에 실시되어 소스 전극 및 드레인 전극과 나노와이어 사이에 어로이(alloy)를 형성하게 되며, 접촉 영역에서 접촉저항을 줄이고,　전류 특성을 향상시키게 된다. 또한, 상기 레이저 어닐링 처리는 나노와이어 반도체 물질 고유 특성을 변화시켜 트랜지스터의 전류-전압특성에서 드레인 전류의 포화영역을 형성하게 된다. The laser annealing process is performed after the formation of the source electrode and the drain electrode to form an alloy between the source electrode and the drain electrode and the nanowire, thereby reducing the contact resistance in the contact region and improving the? Current characteristic. In addition, the laser annealing process changes the intrinsic characteristics of the nanowire semiconductor material to form a saturated region of the drain current in the current-voltage characteristics of the transistor.
상기 레이저 어닐링 처리단계(S80)는 바람직하게는 펨토세컨 레이저 시스템(femtosecond laser system)을 사용하여 실시된다. 상기 펨토세컨 레이저 시스템은 극미세 영역에 대한 레이저 조사가 가능하게 된다. 상기 펨토세컨 레이저 시스템은  The laser annealing treatment step S80 is preferably carried out using a femtosecond laser system. The femtosecond laser system is capable of laser irradiation in an ultra-fine region. The femtosecond laser system
티탄: 사파이어 레이저 시스템, 다이오드 레이저인 millennia 레이저 시스템, Q-switched Nd:YLF 레이저 시스템이 사용될 수 있다. 상기 레이저 어닐링 처리단계에서 조사되는 레이저의 펄스는 90fs pulse duration을 갖게 되며, 1kHz의 반복율(repetition rate)을 가질 수 있다. 다만, 상기 레이저 펄스는 사용되는 시스템에 따라 적정한 펄스와 에너지를 갖도록 조정될 수 있다. 한편, 상기 레이저 어닐링 처리단계(S55)는 펨토세컨 레이저 시스템 외에도 다양한 레이저 시스템이 사용될 수 있다.Titanium: sapphire laser system, millennia laser system as diode laser, Q-switched Nd: YLF laser system can be used. The pulse of the laser irradiated in the laser annealing process step has a 90 fs pulse duration and may have a repetition rate of 1 kHz. However, the laser pulse may be adjusted to have an appropriate pulse and energy depending on the system used. On the other hand, the laser annealing processing step (S55) may be used in addition to the femtosecond laser system a variety of laser systems.
한편, 상기 레이저 어닐링 처리단계(S80)는 산소 플라즈마 처리 단계(S50)후에 실시될 수 있다. 상기 레이저 어닐링 처리는 소스 및 드레인 전극 형성 전에 실시되어 나노와이어를 단결정질(single crystal)로 형성하게 된다. Meanwhile, the laser annealing treatment step S80 may be performed after the oxygen plasma treatment step S50. The laser annealing process is performed prior to forming the source and drain electrodes to form the nanowires as a single crystal.
다음은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 특성 평가결과에 대하여 설명한다.  Next, a characteristic evaluation result of the nanowire transistor according to the embodiment of the present invention will be described.
도 17은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 산소 플라즈마 처리에 따른 드레인 전류의 증가 정도를 나타내는 그래프이다. 17 is a graph showing the degree of increase in the drain current of the nanowire transistor according to the oxygen plasma treatment according to an embodiment of the present invention.
본 발명의 실시예에 따른 나노와이어 트랜지스터의 특성 평가는 다음과 같은 구성을 갖는 나노와이어 트랜지스터에 대하여 진행하였다. 상기 나노와이어 트랜지스터는 기판; 실리콘 웨이퍼/버퍼층; 실리콘 산화물/게이트 절연막; ALD 공정에 의하여 대략 20nm의 두께로 형성된 알루미늄 산화물/ 게이트; 알루미늄/ 소스 전극 및 드레인 전극; 알루미늄/ 나노와이어층; 직경이 대략 20nm인 In2O3 나노와이어;의 층구조를 갖도록 형성하였다. 또한, 상기 나노와이어층은 하나의 나노와이어로 형성하였다.Characterization of the nanowire transistor according to the embodiment of the present invention was performed for the nanowire transistor having the following configuration. The nanowire transistor is a substrate; Silicon wafer / buffer layer; Silicon oxide / gate insulating film; Aluminum oxide / gate formed to a thickness of approximately 20 nm by an ALD process; Aluminum / source and drain electrodes; Aluminum / nanowire layers; It was formed to have a layer structure of In 2 O 3 nanowires having a diameter of approximately 20 nm. In addition, the nanowire layer was formed of one nanowire.
상기 나노와이어 트랜지스터의 산소 플라즈마 처리(Oxygen Plasma Doping: OPD) 전후에 드레인 전압(Vds)에 따른 드레인 전류(Ids)의 변화를 평가한 결과에 따르면, 도 17을 참조하면, 드레인 전류(Vds)는 산소 플라즈마 처리 후에 드레인 전압(Vds)의 증가에 따라 급격하게 증가되는 것을 알 수 있다. 또한, 상기 나노와이어 트랜지스터는 산소 플라즈마 처리 시간의 증가에 따라 드레인 전류(Ids)의 증가 속도가 더 높게 된다. 따라서, 상기 나노와이어 트랜지스터는 산소 플라즈마 처리 에 의하여 접촉 영역에서의 접촉 저항이 감소되어 나노와이어의 전기 전도도가 증가된다.According to a result of evaluating the change of the drain current Ids according to the drain voltage Vds before and after the oxygen plasma treatment (OPD) of the nanowire transistor, referring to FIG. 17, the drain current Vds is It can be seen that after the oxygen plasma treatment, the voltage increases rapidly as the drain voltage Vds increases. In addition, the nanowire transistor has a higher rate of increase in drain current Ids as the oxygen plasma processing time increases. Therefore, in the nanowire transistor, the contact resistance in the contact region is reduced by oxygen plasma treatment, thereby increasing the electrical conductivity of the nanowire.
한편, 상기와 같은 산소 플라즈마 처리에 따른 드레인 전압과 드레인 전류의 변화 관계는 오존 처리의 경우에도 동일하게 나타남을 확인할 수 있었다.On the other hand, it can be seen that the change relationship between the drain voltage and the drain current according to the oxygen plasma treatment is the same in the case of the ozone treatment.
도 18는 본 발명의 실시예에 따른 나노와이어 트랜지스터의 산소 플라즈마 처리 전후의 드레인 전압과 드레인 전류의 관계를 나타내는 그래프이다.18 is a graph showing a relationship between a drain voltage and a drain current before and after oxygen plasma processing of a nanowire transistor according to an embodiment of the present invention.
상기 나노와이어 트랜지스터의 레이저 어닐링 처리의 전후에 드레인 전압(Vds)의 증가에 따른 드레인 전류(Ids)의 변화를 평가한 결과에 따르면, 도 18를 참조하면, 산소 플라즈마 처리에 따라 드레인 전류(Ids)가 증가함을 알 수 있다. 즉, 상기 나노와이어 트랜지스터의 드레인 전류(Ids)는 드레인 전압(Vds)가 증가함에 따라 증가하고 있으며, 산소 플라즈마 처리시에 산소 플라즈마 처리전 보다 큰 폭으로 증가하고 있음을 알 수 있다. 또한, 상기 드레인 전류(Ids)는 게이트 전압(Vg)이 증가함에 따라 증가 폭도 함께 증가하는 것을 알 수 있다.According to a result of evaluating the change of the drain current Ids according to the increase of the drain voltage Vds before and after the laser annealing process of the nanowire transistor, referring to FIG. 18, the drain current Ids according to the oxygen plasma process is described. It can be seen that increases. That is, it can be seen that the drain current Ids of the nanowire transistor increases with the increase of the drain voltage Vds and increases more significantly than before the oxygen plasma treatment during the oxygen plasma treatment. In addition, it can be seen that the drain current Ids increases as the gate voltage Vg increases.
도 19은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 레이저 어닐링 처리 전후의 문턱 전압의 변화를 나타내는 그래프이다. 19 is a graph showing changes in threshold voltage before and after laser annealing of a nanowire transistor according to an embodiment of the present invention.
상기 나노와이어 트랜지스터의 레이저 어닐링 처리에 따른 문턱 전압의 변화를 평가한 결과에 따르면, 도 19을 참조하면, 문턱 전압(Vth)이 감소되는 것을 알 수 있다. 즉, 상기 나노와이어 트랜지스터는 레이저 어닐링 처리에 따라 드레인 전류(Ids)-게이트 전압(Vg)의 특성 곡선이 우측으로 쉬프트되며 문턱 전압이 감소된다. According to a result of evaluating the change of the threshold voltage according to the laser annealing process of the nanowire transistor, referring to FIG. 19, it can be seen that the threshold voltage Vth is reduced. That is, according to the laser annealing process, the nanowire transistor shifts the characteristic curve of the drain current Ids-gate voltage Vg to the right and reduces the threshold voltage.
도 20은 본 발명의 실시예에 따른 나노와이어 트랜지스터의 레이저 어닐링 처리 전 후의 드레인 전압과 드레인 전류의 관계를 나타내는 그래프이다.20 is a graph showing a relationship between a drain voltage and a drain current before and after laser annealing of a nanowire transistor according to an embodiment of the present invention.
상기 나노와이어 트랜지스터의 레이저 어닐링 처리의 전후에 드레인 전압(Vds)의 증가에 따른 드레인 전류(Ids)의 변화를 평가한 결과에 따르면, 도 20을 참조하면, 레이저 어닐링 처리시에 보다 낮은 드레인 전압(Vds)에서 드레인 전류(Ids)가 포화 영역을 가지게 됨을 알 수 있다. 따라서, 상기 나노와이어 트랜지스터는 레이저 어닐링 처리에 따라 트랜지스터 특성이 향상됨을 알 수 있다.According to a result of evaluating the change of the drain current Ids with the increase of the drain voltage Vds before and after the laser annealing process of the nanowire transistor, referring to FIG. 20, a lower drain voltage ( It can be seen that the drain current Ids has a saturation region in Vds). Therefore, it can be seen that the transistor characteristics of the nanowire transistors are improved by laser annealing.

Claims (16)

  1. 기판 상에 형성되는 게이트 전극과A gate electrode formed on the substrate;
    상기 게이트 전극 상에 형성되는 게이트 절연막과 A gate insulating film formed on the gate electrode;
    상기 게이트 절연막의 상부에서 상기 게이트 전극을 가로 지르도록 형성되는 나노와이어층 및 A nanowire layer formed to cross the gate electrode on the gate insulating film;
    상기 게이트 절연막의 상부에서 나노와이어의 양측에 각각 접촉되도록 형성되는 소스 극과 드레인 전극을 포함하며, A source electrode and a drain electrode formed to be in contact with both sides of the nanowire at an upper portion of the gate insulating film,
    상기 나노와이어층은 상기 소스 전극 및 드레인 전극과 접촉되는 접촉 영역이 오존 처리 또는 산소 플라즈마 처리되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire layer is nanowire transistor, characterized in that the contact region in contact with the source electrode and the drain electrode is ozone treatment or oxygen plasma treatment.
  2. 제 1항에 있어서,The method of claim 1,
    상기 접촉 영역은 레이저 어닐링 처리되는 것을 특징으로 하는 나노와이어 트랜지스터.  And the contact region is laser annealed.
  3. 제 1항에 있어서,The method of claim 1,
    상기 나노와이어층은 하나의 나노와이어 또는 복수의 나노와이어가 배열되는 형상으로 형성되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire layer is a nanowire transistor, characterized in that formed in the shape that one nanowire or a plurality of nanowires are arranged.
  4. 제 1항에 있어서,The method of claim 1,
    상기 나노와이어층은 복수의 나노와이어에 의한 그물망 형상으로 형성되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire layer is characterized in that the nanowire transistor is formed in a mesh shape by a plurality of nanowires.
  5. 제 1항에 있어서,The method of claim 1,
    상기 나노와이어층은 투명 금속 산화물로 형성되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire transistor is characterized in that the nanowire layer is formed of a transparent metal oxide.
  6. 제 1항에 있어서,The method of claim 1,
    상기 나노와이어층은 In2O3, ZnO 및 SnO2으로 이루어진 군에서 선택되는 어느 하나의 물질로 형성되는 것을 특징으로 하는 나노와이어 트랜지스터.The nanowire layer is formed of any one material selected from the group consisting of In 2 O 3, ZnO and SnO 2 Nanowire transistor.
  7. 제 1항에 있어서,The method of claim 1,
    상기 게이트 전극과 소스 전극 및 드레인 전극은 ITO, ZTO 또는 FTO로 형성되는 것을 특징으로 하는 나노와이어 트랜지스터. And the gate electrode, the source electrode, and the drain electrode are formed of ITO, ZTO, or FTO.
  8. 제 1항에 있어서,The method of claim 1,
    상기 기판은 실리콘 웨이퍼 기판, 유리 기판 또는 폴리머 기판으로 형성되는 것을 특징으로 하는 나노와이어 트랜지스터. The substrate is a nanowire transistor, characterized in that formed of a silicon wafer substrate, a glass substrate or a polymer substrate.
  9. 기판 상에 형성되는 나노와이어층과A nanowire layer formed on the substrate;
    상기 나노와이어층의 상부에 형성되는 게이트 절연막과 A gate insulating film formed on the nanowire layer;
    상기 기판의 상부에서 상기 나노와이어층의 양측에 각각 접촉 영역이 형성되도록 접촉되는 소스 전극과 드레인 전극 및  A source electrode and a drain electrode contacted to form contact regions on both sides of the nanowire layer on the substrate;
    상기 게이트 절연막의 상부에서 상기 접촉 영역 사이의 상기 나노와이어층에 대응되는 영역에 형성되는 게이트 전극을 포함하며, A gate electrode formed on a region of the gate insulating layer corresponding to the nanowire layer between the contact regions;
    상기 나노와이어층은 상기 접촉 영역이 산소 플라즈마 처리되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire transistor is nanowire transistor, characterized in that the contact region is oxygen plasma treatment.
  10. 제 9항에 있어서,The method of claim 9,
    상기 나노와이어층은 레이저 어닐링 처리되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire transistor is characterized in that the laser annealing process.
  11. 제 9항에 있어서,The method of claim 9,
    상기 나노와이어층은 하나의 나노와이어, 복수의 나노와이어가 배열되는 형상 또는 복수의 나노와이어에 의한 그물망 형상을 이루도록 형성되는 것을 특징으로 하는 나노와이어 트랜지스터. The nanowire layer is a nanowire transistor, characterized in that formed to form a nanowire, a shape in which a plurality of nanowires are arranged or a mesh shape by a plurality of nanowires.
  12. 기판 상에 게이트 전극을 형성하는 게이트 전극 형성단계;Forming a gate electrode on the substrate;
    상기 게이트 전극의 상부를 포함하는 영역에 게이트 절연막을 형성하는 게이트 절연막 형성단계; Forming a gate insulating film in a region including an upper portion of the gate electrode;
    상기 게이트 절연막의 상부에서 상기 게이트 전극을 가로 지르도록 나노와이어층을 형성하는 나노와이어층 형성단계; A nanowire layer forming step of forming a nanowire layer to cross the gate electrode on the gate insulating film;
    상기 나노와이어층의 양측에 접촉 영역이 노출되도록 상기 나노와이어층의 상부에 차폐층을 형성하는 차폐층 형성단계; A shielding layer forming step of forming a shielding layer on the nanowire layer so that contact areas are exposed on both sides of the nanowire layer;
    상기 나노와이어층과 차폐층에 산소 플라즈마 처리를 하는 산소 플라즈마 처리단계; An oxygen plasma treatment step of performing oxygen plasma treatment on the nanowire layer and the shielding layer;
    상기 나노와이어층의 접촉 영역과 연결되도록 소스 전극과 드레인 전극을 상기 게이트 절연막의 상부에 형성하는 소스 전극 및 드레인 전극 형성단계를 포함하는 것을 특징으로 하는 나노와이어 트랜지스터 제조방법. And forming a source electrode and a drain electrode on the gate insulating layer so as to be connected to the contact region of the nanowire layer.
  13. 제 12항에 있어서,The method of claim 12,
    상기 산소 플라즈마 처리단계 후에 또는 상기 소스 전극 및 드레인 전극 형성단계 후에 상기 나노와이어층의 접촉 영역에 레이저를 조사하여 어닐링하는 레이저 어닐링 처리단계를 더 포함하는 것을 특징으로 하는 나노와이어 트랜지스터 제조방법. And a laser annealing treatment step of annealing by irradiating a laser to the contact area of the nanowire layer after the oxygen plasma treatment step or after the source electrode and drain electrode forming step.
  14. 제 12항에 있어서,The method of claim 12,
    상기 산소 플라즈마 처리단계 후에 상기 차폐층을 제거하는 차폐층 제거단계를 더 포함하는 것을 특징으로 하는 나노와이어 트랜지스터 제조방법. And a shielding layer removing step of removing the shielding layer after the oxygen plasma processing step.
  15. 제 12항에 있어서,The method of claim 12,
    상기 나노와이어층 형성단계는 상기 나노와이어층이 적어도 하나의 나노와이어가 배열되도록 형성되거나, 복수의 나노와이어가 그물망 형상을 이루도록 형성되는 것을 특징으로 하는 나노와이어 트랜지스터 제조방법. The nanowire layer forming step is a nanowire transistor manufacturing method, characterized in that the nanowire layer is formed so that at least one nanowire is arranged, or a plurality of nanowires are formed in a mesh shape.
  16. 제 12항에 있어서,The method of claim 12,
    상기 산소 플라즈마 처리단계는 오존 처리로 진행되는 것을 특징으로 하는 나노와이어 트랜지스터 제조방법. The oxygen plasma treatment step is a nanowire transistor manufacturing method characterized in that the ozone treatment.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453311B1 (en) * 2001-02-20 2004-10-20 가부시키가이샤 히타치세이사쿠쇼 Thin film transistor and method of manufacturing the same
KR20060117692A (en) * 2005-05-13 2006-11-17 삼성전자주식회사 Si nanowire substrate and fabrication method of the same, and fabrication method of thin film transistor using the same
KR100792706B1 (en) * 2006-06-09 2008-01-08 전자부품연구원 TFT using single crystal silicon nano-wire and method for fabricating of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453311B1 (en) * 2001-02-20 2004-10-20 가부시키가이샤 히타치세이사쿠쇼 Thin film transistor and method of manufacturing the same
KR20060117692A (en) * 2005-05-13 2006-11-17 삼성전자주식회사 Si nanowire substrate and fabrication method of the same, and fabrication method of thin film transistor using the same
KR100792706B1 (en) * 2006-06-09 2008-01-08 전자부품연구원 TFT using single crystal silicon nano-wire and method for fabricating of the same

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