WO2011054225A1 - 实现双频gps卫星信号接收机的基带电路结构及其方法 - Google Patents

实现双频gps卫星信号接收机的基带电路结构及其方法 Download PDF

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WO2011054225A1
WO2011054225A1 PCT/CN2010/075472 CN2010075472W WO2011054225A1 WO 2011054225 A1 WO2011054225 A1 WO 2011054225A1 CN 2010075472 W CN2010075472 W CN 2010075472W WO 2011054225 A1 WO2011054225 A1 WO 2011054225A1
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signal
code
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circuit
multiplier
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PCT/CN2010/075472
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宋阳
王永泉
朱亚宁
刘杰
王杰俊
刘若普
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上海华测导航技术有限公司
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    • G01S19/00—Satellite radio beacon positioning systems; Determining position, velocity or attitude using signals transmitted by such systems
    • G01S19/01—Satellite radio beacon positioning systems transmitting time-stamped messages, e.g. GPS [Global Positioning System], GLONASS [Global Orbiting Navigation Satellite System] or GALILEO
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    • G01S19/30—Acquisition or tracking or demodulation of signals transmitted by the system code related

Definitions

  • the invention relates to the field of GPS navigation positioning and measurement, in particular to the technical field of a dual-frequency GPS (Global Positioning System) satellite signal receiving and processing device, and specifically relates to a baseband circuit structure and a method for realizing a dual-frequency GPS satellite signal receiver.
  • GPS Global Positioning System
  • Satellite navigation is to receive the navigation and positioning signals transmitted by the navigation satellites, and use the navigation satellite as a dynamic known position to measure the current position and speed in real time. It involves the L2 signal acquisition and tracking method for dual-frequency GPS receivers in the GNSS (Global Navigation Satellite System) field.
  • GPS satellite signals are typically spread-spectrum modulated with a pseudo-random code (PRN).
  • PRN pseudo-random code
  • GPS satellite signals mainly include C/A code (Coarse coarse code, civil code) and P code.
  • the C/A code is loaded on the L1 carrier, and the P code is loaded on the L1 and L2 carriers respectively.
  • the frequency of L1 is 1575.42 MHz
  • the frequency of L2 is 1227.6 MHz
  • the code rate of C/A code is The code rate of 1.023 M
  • P code is 10.23 M.
  • GPS is controlled by the US military. When the US military implements the so-called AS policy, the signals modulated on the L1 and L2 carriers are differentiated by the P code and the secret W code, which is called the Y code.
  • the known code rate of W is 500 K.
  • the new GPS satellite signals are also L2C and L5, etc., but since the present invention only relates to C/A codes and ⁇ modulated on L1 and L2 carriers.
  • the GPS receiver is mainly composed of corresponding circuits and software such as radio frequency and baseband.
  • the baseband mainly implements the capture and tracking of the pseudo code and its carrier.
  • the baseband circuit can be implemented by using a dedicated chip or in the FPGA (field programmable logic gate). Array) and other programmable logic circuits. In contrast, the latter is more flexible than the former, but it is often difficult to balance the speed, power consumption and cost of the latter.
  • the baseband circuits of dual-frequency GPS receivers in the market are still dominated by dedicated chips, but the way FPGAs are implemented is becoming an option for official products.
  • the receiver can be divided into a single-frequency receiver, a dual-frequency receiver, a multi-frequency receiver, etc. according to the number of signal frequencies it processes.
  • the positioning method it is also divided into single point positioning and differential positioning, and the carrier phase positioning is a highly accurate positioning method, especially dual-frequency or multi-frequency carrier phase differential positioning.
  • the dual-frequency carrier phase positioning system it is necessary to accurately track and measure the carrier phases of L1 and L2.
  • the GPS RF signals of all satellites in the horizon are received by right-handed polarized antennas with close to hemispherical gain coverage. These RF signals are amplified by a low-noise preamplifier and split into two L1 and L2 signals by a power splitter.
  • Baseband circuit mainly includes L1/L2 carrier Tracking loop, C/A code tracking loop, C/A code correlation circuit, L1-P/L2-P code tracking loop, L1-W/L2-W code estimation circuit, L1 and L2 multiplication circuit, L2 Related circuits, measurement data latch circuits, etc.
  • the conventional spread spectrum despreading method is used for the tracking of C/A codes.
  • the baseband signal is despread by the C/A code ring after the carrier is cancelled by the carrier ring, and the output of the despreading circuit is advanced (Early, that is, the following E).
  • instant (Prompt, that is, the latter P) and lag (Late, that is, the latter L) three kinds of delayed signal output, lead and lag output are used to achieve C / A code tracking, and instant signal P output is used to achieve
  • the lock of the carrier loop also provides detection of signal-to-noise ratio and identification of navigation data.
  • the secret W code is unknown to the civilian user, which causes the traditional tracking scheme to not perform the L2 signal. Direct tracking.
  • the proposed L2 signal tracking methods mainly include the L2 flat method, the L1 multiplier L2 cross correlation method, the P code auxiliary flat method, and the Z tracking L2 phase recovery method. , soft decision Z tracking method, maximum likelihood semi-codeless L2 demodulation method.
  • the dual-frequency GPS receiver needs to capture and track the encrypted P code (ie, Y code) according to the limited W code feature. In this process, the signal loss will be caused, so how to ensure the quality of the L2 signal processing. Become one of the difficulties in receiver design. Since the first three methods are processed without despreading the P code, the loss of the signal is large, the tracking effect is poor, and it is difficult to achieve tracking of the satellite at low signal strength, which is not the main use currently. method.
  • the fourth Z-tracking technique first despreads the L-P and L2-P to remove the P-code, and reduces the signal bandwidth to the W-code bandwidth of 500 kHz, which reduces the influence of noise on the signal.
  • the object of the present invention is to overcome the shortcomings of the prior art described above, and to provide a high-precision GPS positioning function, a simple circuit structure, a fast processing process, a low cost, a stable and reliable working performance, and a wide application range.
  • the baseband circuit structure and method of the dual-frequency GPS satellite signal receiver are to overcome the shortcomings of the prior art described above, and to provide a high-precision GPS positioning function, a simple circuit structure, a fast processing process, a low cost, a stable and reliable working performance, and a wide application range.
  • the baseband circuit structure and method for realizing the dual-frequency GPS satellite signal receiver of the present invention are as follows:
  • the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises a signal pre-processing circuit and a plurality of satellite processing channels, wherein the number of the satellite processing channels is consistent with the number of satellites tracked, usually 12, each The satellite processing channels each include an L1 signal processing circuit and an L2 signal processing circuit, and the signal preprocessing circuit implements an input signal Pre-processing and automatic gain control, and the signal pre-processing circuit is respectively connected to the central processing module of the receiver through the L1 signal processing circuit and the L2 signal processing circuit, and the main feature is that the L1 is
  • the signal processing circuit comprises an L1 signal C/A code processing baseband circuit module and an L1 signal P code processing circuit module, wherein the L2 signal processing circuit comprises an L2 signal carrier tracking loop module, an L2 signal code tracking loop module, and L2 Signal W code estimation circuit module, L1 signal and L2 signal cross-multiplier, L2 signal correlator;
  • the signal pre-processing circuit is connected to the central processing module by the L1 signal C/A code processing baseband circuit module, and the L1 signal C/A code processing baseband circuit module passes the L1 a signal P code processing circuit module is coupled to the L1 signal and the L2 signal cross-multiplier;
  • the signal pre-processing circuit is connected to the central processing module by the L2 signal carrier tracking loop module, and the L2 signal carrier tracking loop module sequentially passes the L2 signal code tracking loop.
  • a module, an L2 signal W code estimation circuit module, an L1 signal and an L2 signal cross-multiplier, and an L2 signal correlator are connected to the central processing module;
  • the L1 signal and the L2 signal cross multiplier and the L2 signal correlator are disposed in a DSP module built in the FPGA circuit module.
  • the FPGA circuit module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver is an FPGA chip of Xilinx Company, and the DSP module is a DSP48A module in the FPGA chip.
  • the DSP module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver has an 18-bit adder, an 18-bit multiplier and a 48-bit adder.
  • the L1 signal and the L2 signal cross-multiplier in the baseband circuit structure of the dual-frequency GPS satellite signal receiver include a first latch, a second latch, a third latch, and a fourth lock in the DSP module. a register, a fifth latch, an 18-bit adder, and an 18-bit multiplier, wherein the L2 signal W code estimation circuit module sequentially passes through the first latch, the 18-bit adder, and the fourth latch And an 18-bit multiplier, a fifth latch coupled to said L2 signal correlator, said L1 signal P code processing circuit module passing said second latch and said 18-bit adder The input terminals are connected, and the L2 signal W code estimation circuit module is connected to the input terminal of the 18-bit multiplier through the third latch.
  • the L1 signal and the L2 signal cross-multiplier in the baseband circuit structure of the dual-frequency GPS satellite signal receiver further include a first multiplexer, and the first multiplexer is serially connected to the 18 Between the bit adder and the fourth latch, and the second latch is coupled to the input of the first multiplexer, the input selection control of the first multiplexer The terminal is connected to the first mode control pin of the DSP module.
  • a sixth latch is also connected in series between the third latch in the baseband circuit structure of the dual-frequency GPS satellite signal receiver and the input of the 18-bit multiplier.
  • the L2 signal correlator in the baseband circuit structure of the dual-frequency GPS satellite signal receiver includes a 48-bit adder and a seventh latch in the DSP module, and the output of the L1 signal and the L2 signal cross-multiplier
  • the 48-bit adder and the seventh latch are sequentially connected to the central processing module, and the output of the seventh latch is connected to the input end of the 48-bit adder.
  • the L2 signal correlator in the baseband circuit structure of the dual-frequency GPS satellite signal receiver further includes an eighth latch, a second multiplexer, and a third multiplexer, and the second multiplexer is selected. Connected in series between the output of the L1 signal and the L2 signal cross-multiplier and the 48-bit adder, and the output of the seventh latch and the second multi-channel The input end of the selector is connected, the input selection control end of the second multiplexer is connected to the second mode control pin of the DSP module, and the third multiplexer is connected in series Between the output of the seventh latch and the input of the 48-bit adder, and the L2 signal W code estimation circuit module passes the eighth latch and the The input terminals of the three-way selector are connected, and the input selection control terminal of the third multiplexer is connected to the third mode control pin of the DSP module.
  • the L1 signal and the L2 signal in the baseband circuit structure of the dual-frequency GPS satellite signal receiver are A/D sample output signals having a bit width of at least 3 bits.
  • the L1 signal C/A code processing baseband circuit module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises an L1 signal carrier tracking loop module, an L1 signal code tracking loop module and an L1 signal correlator,
  • the signal pre-processing circuit is sequentially connected to the central processing module by the L1 signal carrier tracking loop module, the L1 signal code tracking loop module, and the L1 signal correlator.
  • the L1 signal carrier tracking loop module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises an L1 signal carrier numerically controlled oscillator and an L1 signal complex mixer, wherein the signal pre-processing circuit is recovered by the L1 signal A mixer is coupled to the L1 signal code tracking loop module, and the L1 signal complex mixer is coupled to the central processing module via the L1 signal carrier digitally controlled oscillator.
  • the L1 signal code tracking loop module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises an L1 signal code numerically controlled oscillator, a frequency converter, a C/A code generator and a first multiplier, said L1 a signal code numerically controlled oscillator coupled to said L1 signal correlator by said frequency divider, C/A code generator and first multiplier, said L1 signal complex mixer and said first multiplication
  • the inputs of the devices are connected, and the C/A code generators are respectively connected to the L1 signal correlator and the central processing module.
  • the L1 signal P code processing circuit module in the baseband circuit structure of the dual frequency GPS satellite signal receiver comprises a P1 code generator, a second multiplier, a W1 code period generator and a W bit integrator, and the L1 signal code
  • the numerically controlled oscillator is coupled to the L1 signal and the L2 signal by the P1 code generator, the W1 code period generator, and the W bit integrator.
  • a cross-connector connected, said P1 code generator being coupled to said W-bit integrator by said second multiplier, and said L1 signal complex mixer and said second multiplier
  • the input terminals are connected, and the P1 code generator is connected to the central processing module.
  • the L2 signal carrier tracking loop module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises an L2 signal carrier numerically controlled oscillator and an L2 signal complex mixer, and the signal pre-processing circuit is completed by the L2 signal A mixer is coupled to the L2 signal code tracking loop module, and the L2 signal complex mixer is coupled to the central processing module via the L2 signal carrier digitally controlled oscillator.
  • the L2 signal code tracking loop module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises an L2 signal code numerically controlled oscillator, a P2 code generator and a P2 code circuit, wherein the L2 signal code numerically controlled oscillator is in turn And connecting, by the P2 code generator and the P2 code circuit, the L2 signal W code estimation circuit module, wherein the P2 code generator and the L2 signal W code estimation circuit module and the central processing module respectively Connected, and the L2 signal complex mixer is coupled to the P2 code circuit.
  • the L2 signal W code estimation circuit module in the baseband circuit structure of the dual-frequency GPS satellite signal receiver comprises a W2 code period generator and a W2 code integrator, wherein the P2 code generator is sequentially generated by the W2 code period
  • the W2 code integrator is coupled to the L1 signal and the L2 signal cross multiplier, and the P2 code circuit is coupled to the W2 code integrator.
  • the method for tracking GPSL2 signals based on the above-mentioned baseband circuit structure includes the following steps:
  • the central processing module sets the L1 signal, and the C/A code processing baseband circuit module is in a capture state, and searches for the C/A code by adjusting the C/A code and the L1 signal carrier;
  • the P1 code generator uses the state information of the P code of the L1 signal, and starts the P2 code generator in the L2 signal code tracking loop module, and uses the L1 signal carrier value according to the relationship between the L1 signal and the L2 signal carrier. Set the L2 signal carrier start search frequency;
  • the central processing module reads the L2 signal path processing result data output by the DSP module, and controls the adjustment of the L2 signal processing circuit according to the processing result data.
  • the baseband circuit structure and method for realizing the dual-frequency GPS satellite signal receiver of the invention are adopted, and the comprehensive performance, implementation complexity, power consumption and cost consideration are realized due to the implementation of the baseband circuit of the dual-frequency GPS receiver based on FPGA.
  • the baseband circuit of the dual-frequency GPS receiver based on FPGA On the basis of multi-bit sampling of the signal, after despreading and removing the P code, the period information of the W code is used, and the W code period is integrated, and the W code is estimated on the L1 signal and the L2 signal respectively. Then, based on the built-in DSP module of the FPGA, the multi-bit high-speed digital signal processing can be performed.
  • the L2 signal can be tracked, not only The speed and performance of the system are greatly improved, and the scale of the whole system is greatly reduced, the cost is effectively reduced, and the anti-interference performance of the receiver is further improved, thereby reducing the performance of the system significantly.
  • the consumption of FPGA resources is not only the circuit structure, but also the processing process is fast, the cost is low, and the performance is low. It is stable and reliable, and has a wide range of applications.
  • FIG. 1 is a block diagram showing the overall circuit composition of a dual-frequency GPS receiver of the present invention.
  • FIG. 2 is a schematic diagram showing the overall structure of a baseband circuit structure for realizing a dual-frequency GPS satellite signal receiver according to the present invention.
  • FIG. 3 is a schematic diagram showing the circuit structure of a DSP module portion in a baseband circuit structure for realizing a dual-frequency GPS satellite signal receiver according to the present invention.
  • FIG. 4 is an overall flow chart of a method for implementing tracking of a GPSL2 signal based on a baseband circuit structure of the present invention. detailed description
  • the baseband circuit structure of the dual-frequency GPS satellite signal receiver includes a signal pre-processing circuit and a plurality of satellite processing channels, and the number of satellite processing channels and the number of satellites tracked Consistent, usually can be 12.
  • the baseband signal in the present invention is preprocessed and simultaneously sent to 12 satellite processing channels, where the 12 channels are identical, and the number of channels can be expanded or reduced as needed. Due to The 12 channels are identical in structure, just to track different satellites at the same time, so only one channel structure is discussed in the present invention.
  • Figure 1 shows a block diagram of a satellite processing channel. The overlapping blocks represent the other channels of the 12 channels, and one channel contains two signal processing circuits, the L1 signal processing circuit and the L2 signal processing circuit.
  • Each of the satellite processing channels includes an L1 signal processing circuit and an L2 signal processing circuit, and the signal pre-processing circuit implements pre-processing and automatic gain control of the input signal, and the signal pre-processing circuit respectively passes the
  • the L1 signal processing circuit and the L2 signal processing circuit are connected to the central processing module of the receiver, wherein the L1 signal processing circuit comprises an L1 signal C/A code processing baseband circuit module and an L1 signal P code processing circuit module.
  • the L2 signal processing circuit includes an L2 signal carrier tracking loop module, an L2 signal code tracking loop module, an L2 signal W code estimation circuit module, an L1 signal and an L2 signal cross-multiplier 218, and an L2 signal correlator 220. ;
  • the signal pre-processing circuit 239 is connected to the central processing module 219 through the L1 signal C/A code processing baseband circuit module, and the L1 signal C/A code processing baseband circuit module passes the
  • the L1 signal P code processing circuit module is connected to the L1 signal and the L2 signal cross multiplier 218;
  • the signal pre-processing circuit 239 is connected to the central processing module 219 through the L2 signal carrier tracking loop module, and the L2 signal carrier tracking loop module sequentially tracks through the L2 signal code.
  • the loop module, the L2 signal W code estimation circuit module, the L1 signal and the L2 signal cross multiplier 218, and the L2 signal correlator 220 are connected to the central processing module 219;
  • the L1 signal and the L2 signal cross multiplier 218 and the L2 signal correlator 220 are disposed in a DSP module built in the FPGA circuit module.
  • the L1 signal C/A code processing baseband circuit module includes an L1 signal carrier tracking loop module, an L1 signal code tracking loop module, and an L1 signal correlator 217, and the signal preprocessing circuit 239 sequentially passes the The L1 signal carrier tracking loop module, the L1 signal code tracking loop module, and the L1 signal correlator 217 are connected to the central processing module 219.
  • the L1 signal carrier tracking loop module includes an L1 signal carrier numerically controlled oscillator 200 and an L1 signal complex mixer 201, and the signal preprocessing circuit 239 passes the L1 signal complex mixer 201 and the L1 letter.
  • the number tracking loop module is coupled, and the L1 signal complex mixer 201 is coupled to the central processing module 219 via the L1 signal carrier numerically controlled oscillator 200.
  • the L1 signal code tracking loop module comprises an L1 signal code numerically controlled oscillator 202, a frequency converter 207, a C/A code generator 209 and a first multiplier 210, and the L1 signal code numerically controlled oscillator 202 passes through the The frequency converter 207, the C/A code generator 209 and the first multiplier 210 are connected to the L1 signal correlator 217, and the L1 signal complex mixer 201 and the first multiplier 210 are described. The inputs are connected, and the C/A code generator 209 is respectively associated with the The LI signal correlator 217 is connected to the central processing module 219.
  • the L1 signal P code processing circuit module includes a P1 code generator 203, a second multiplier 208, a W1 code period generator 211, and a W bit integrator 214, and the L1 signal code numerically controlled oscillator 202 passes through the The P1 code generator 203, the W1 code period generator 211, and the W bit integrator 214 are connected to the L1 signal and the L2 signal cross multiplier 218, and the P1 code generator 203 passes the second multiplication.
  • the 208 is coupled to the W-bit integrator 214, and the L1 signal complex mixer 201 is coupled to the input of the second multiplier 208, the P1 code generator 203 and the The central processing module 219 is connected.
  • the L2 signal carrier tracking loop module includes an L2 signal carrier numerically controlled oscillator 205 and an L2 signal complex mixer 204, and the signal pre-processing circuit 239 passes The L2 signal complex mixer 204 is coupled to the L2 signal code tracking loop module, and the L2 signal complex mixer 204 passes the L2 signal carrier numerically controlled oscillator 205 and the central processing Module 219 is connected.
  • the L2 signal code tracking loop module includes an L2 signal code numerically controlled oscillator 206, a P2 code generator 213, and a P2 code circuit 212, and the L2 signal code numerically controlled oscillator 206 sequentially passes through the P2 code generator.
  • 213 and the P2 code circuit 212 are connected to the L2 signal W code estimation circuit module, and the P2 code generator 213 is respectively connected to the L2 signal W code estimation circuit module and the central processing module 219, and
  • the L2 signal complex mixer 204 is coupled to the P2 code circuit 212.
  • the L2 signal W code estimation circuit module includes a W2 code period generator 216 and a W2 code integrator 215, the signal is connected to the L2 signal cross multiplier 218, and the P2 code circuit 212 is described
  • the W2 code integrator 215 is connected.
  • the FPGA circuit module is an FPGA chip of Xilinx Corporation, and the DSP module is a DSP48A module in the FPGA chip; the DSP module has an 18-bit adder 227, an 18-bit multiplier 232, and A 48-bit adder 236.
  • the L1 signal and the L2 signal cross multiplier 218 include a first latch 223, a second latch 224, a third latch 225, a fourth latch 229, and a fifth in the DSP block. a latch 233, an 18-bit adder 227, and an 18-bit multiplier 232, wherein the L2 signal W code estimating circuit module sequentially passes through the first latch 223, the 18-bit adder 227, and the fourth latch.
  • the LI signal and L2 signal cross multiplier 218 further includes a first multiplexer 228, and the first multiplexer 228 is connected in series to the 18-bit adder 227 and the fourth latch. Between the 229, and the second latch 224 is connected to the input end of the first multiplexer 228, the input selection control end of the first multiplexer 228 is The first mode control pin 61 of the DSP module is connected.
  • a sixth latch 231 is also connected in series between the third latch 225 and the input of the 18-bit multiplier 232.
  • the L2 signal correlator 220 includes a 48-bit adder 236 and a seventh latch 237 in the DSP module, and the output of the L1 signal and the L2 signal cross-multiplier 218 sequentially passes through the The 48-bit adder 236 and the seventh latch 237 are connected to the central processing module 219, and the output of the seventh latch 237 is connected to the input of the 48-bit adder 236.
  • the L2 signal correlator 220 further includes an eighth latch 226, a second multiplexer 234, and a third multiplexer 235.
  • the second multiplexer 234 is connected in series to the An output of the L1 signal and the L2 signal cross-multiplier 218 is coupled to the 48-bit adder 236, and an output of the seventh latch 237 is coupled to the second multiplexer 234
  • the input terminals are connected, the input selection control terminal of the second multiplexer 234 is connected to the second mode control pin 69 of the DSP module, and the third multiplexer 235 is connected in series.
  • the input terminals of the third multiplexer 235 are connected, and the input selection control terminal of the third multiplexer 235 is connected to the third mode control pin 70 of the DSP module.
  • the L1 signal (L1) and the L2 signal (L2) in the baseband circuit structure of the dual-frequency GPS satellite signal receiver are A/D sample output signals with a bit width of at least 3 bits.
  • FIG. 1 is a block diagram of the circuit composition of the dual-frequency GPS receiver.
  • the front end radio frequency circuit portion of the present invention is constituted by the antenna 231, the power divider 232, the L1 radio frequency circuit 233, and the L2 radio frequency circuit 234.
  • the clock 244 provides a standard clock to both the RF circuit and the baseband circuit 240.
  • the quadrature signals downconverted and demodulated by the L1 radio frequency circuit 233 and the L2 radio frequency circuit 234 are converted into quadrature digital baseband signals 63-66 by the A/D converters 235-238 and sent to the baseband processing circuit 240.
  • the losses for 1-bit, 2-bit, and 3-bit ADCs are 1.96dB, 0.55dB, and 0.16dB, respectively, for a sample rate greater than 2 times the bandwidth.
  • the improvement of signal loss by the quantization scheme exceeding 3 bits is small.
  • a quantization scheme of 3 bits or more is used, that is, the bit width of the A/D sample output signals 63 to 66 is 3 bits or more than 3 bits.
  • the digital baseband signals 63-66 entering the baseband first enter the signal pre-processing circuit 239.
  • the signal pre-processing circuit mainly completes the signal processing of the automatic gain control circuit and the signal processing work shared by the channel.
  • L1 processing circuit 241 and L2 processing Circuit 242 constitutes a single channel satellite processing circuit 243 which is designed with 12 satellite processing channels and a noise power estimation channel depending on the number of visible satellites and their distribution.
  • the present invention is not limited to the design of 12 satellite processing channels.
  • the number of satellite processing channels and the tracking method of each channel can be adjusted according to the needs and changes of future satellite transmitting signals to meet the future development needs of the system.
  • the entire baseband circuit 240 shares the clock signal CLK 1 generated by the clock 244 with the radio frequency circuit.
  • the signals processed by each channel and the corresponding control signals 72-74 interact with the CPU 219 to perform the signal processing functions of the entire GPS dual-frequency receiver.
  • the LI C is composed of an L1 carrier NCO (Number Control Oscillation Numerical Control Oscillator) 200, an L1 complex mixer 201, an L1 code NCO 202, a 10 frequency divider 207, a C/A code generator 209, a multiplier 210, and an L1 correlator 217. /A code signal processing circuit.
  • the L1-P code front end processing circuit is constituted by the P1 code generator 203, the multiplier 208, the W1 code period generator 211, and the W bit integrator 214, and generates an L1_W code estimation signal 43.
  • the L2-P code processing circuit is constituted by the L2 complex mixer 204, the L2 carrier NCO 205, the L2 code NCO 206, the P2 code circuit 212, the P2 code generator 213, the W2 code period generator 216, and the W2 code integrator 215.
  • the L2_W code estimation signal is generated, and the signal is divided into an Advanced 31, a Prompt 32, and a Late 33 signal (ie, an EPL signal).
  • the cross multiplier 218 performs the cancellation function of the L1W and L2W codes to achieve the elimination of the unknown W code, and then integrates the signal by the L2 correlator 220 via the control of the C/A code period signal (Epoch) 50, and finally sends the signal. Processing is performed by a microprocessor (CPU) 219.
  • CPU microprocessor
  • the main function of L2 tracking in the whole dual-frequency GPS receiver is located in the L1 and L2 multiplier circuits.
  • the multiplication of the filtered L1 and L2 signals is used to eliminate the encrypted P code, thus realizing the tracking of L2. .
  • the need for system resources when implementing additive design in the logic of the FPGA will increase rapidly as the bit width increases, and the increase in the addition bit width will also cause the maximum clock speed of the FPGA internal design to be seriously degraded. If you want to implement a multiplier with the corresponding bit width in the FPGA, this reduction in resource consumption and maximum clock speed will be more serious than implementing an adder.
  • a 3-bit sampling scheme different from the other 1-2 bit schemes is used in the front end, so that in the back end portion of the signal processing, the key elimination W code affects the multiplication of L1 and L2 in the circuit.
  • the bit width has reached 6 ⁇ 8 bits, and the integration circuit is 16 bits accumulated.
  • this part of the circuit can be realized by the DSP module carried in the FPGA circuit.
  • the DSP module implements the digital signal processing function of the single unit.
  • the DSP48A designed by Xilinx in the FPGA chip as an example, including an 18-bit adder, an 18-bit multiplier, and a 48-bit adder. And the corresponding data latches and carry logic.
  • the integration function can be realized by controlling the internal connection of the DSP. Since the DSP module belongs to the circuit solidified in the FPGA, it has the highest speed of the FPGA design and does not occupy the logic resources of the FPGA. In the present invention, the use of these modules will be obtained. Best performance and lowest resource consumption.
  • the present invention uses 3-bit quantization in the front-end circuit.
  • the L1 carrier NCO 200, the L1 code NCO 202, the P1 code generator 203, the C/A code generator 209, the frequency divider 207, and the W1 code period generator 211 are designed as an example. Regardless of the number of bits of the input signals L1I 3 and L1Q 4, they are all fixed designs according to system requirements.
  • the multiplier 208 and the multiplier 210 are multiplied by the 1-bit output signals 16 and 27, respectively, and the actual implementation circuit is only the inverter circuit, which has no effect on the system scale. Only the L1 complex mixer 201, the L1 correlator 217, and the W bit integrator 214 are actually associated with the input.
  • the output signals 17 and Q8 of the L1 carrier NCO 200 are 2-bit quantized data, and the output outputs 11 and 12 of the L1 complex mixer are 4-bit wide for the 2-bit and 3-bit quantized output signals, only for 1-bit quantized input. The output is only 3 bits wide. If the memory RAM resources in the FPGA are utilized, the complex mixer can be implemented by the logic gates and latches of the cartridge.
  • the amount of memory resources used by the entire system is very small.
  • the memory resources provided by FPGAs are far greater than the design requirements, which further reduces the need for FPGA logic unit capacity.
  • the 3-bit quantization is not much larger than the 2-bit and 1-bit quantization before the L1 correlator 217.
  • the L1 correlator is usually a 16-bit accumulator, and the 16-bit accumulator is sufficient for the 3-bit quantized output bit width. It can be seen that the design of the 3-bit quantized output does not increase the scale of the L1 channel. For the L2 channel front-end circuit and the L1 channel have similar situations, do not explain too much here.
  • the present invention implements the LlxL2 circuit 218 and the L2 correlator 220, which have the largest resource usage, in the module DSP inherent in the FPGA.
  • the FPGA with the DSP module does not occupy the FPGA's own programmable logic unit, but exists as a functional module regardless of its use. If multi-bit multipliers and adders are implemented in the FPGA logic unit, the speed will decrease severely with the increase of the bit width, and the multiplier solidified in the DSP is not affected by the bit width and has the fastest speed.
  • the input bit width of the DSP is 18 bits, which is far beyond the input bit width generated by the 3-bit quantization. There is no case where the subsequent circuit bit width is insufficient due to the bit width of the front-end input signal.
  • this design puts the most resource-intensive implementation circuit into the DSP, which not only improves the speed and performance of the system. It can also greatly reduce the scale of the entire system implementation, and the reduction in scale will directly lead to cost reduction. Using this design can save about one-third of the FPGA design scale, and the cost of using the corresponding low-scale FPGA is very substantial.
  • the 3-bit quantized input can also increase the anti-jamming performance of the system through the control of the AGC circuit.
  • a 1-bit quantized receiver is powerless for CW continuous-wave interference, requiring at least 2 bits to be quantized to provide anti-CW continuous-wave interference.
  • the 3-bit quantization can further improve the anti-jamming performance of the receiver.
  • 3-bit quantization also reduces quantization loss, improves signal quality, and improves signal-to-noise ratio. 3-bit quantization can reduce the loss by 0.29 dB compared to 2 bits, and can reduce the loss by 1.8 dB relative to 1 bit. See the following references for anti-jamming capabilities and reducing quantization losses:
  • the method of processing the complex correlator circuit by using the 3-bit quantization scheme and the FPGA inherent DSP module in the present invention reduces the consumption of the FPGA resources on the basis of significantly improving the performance of the system.
  • the GPS signal received by the receiver is divided into L1 and L2 by the power divider of the front-end RF circuit, and then enters the baseband circuit after A/D conversion.
  • the L1 signal enters the L1 complex mixer 201 via L1I 3 and L1Q 4 and is multiplied with the local carrier signal generated by the L1 carrier NCO 200 to cancel the residual carrier of the input signal.
  • the L 1 carrier NCO 200 and the L 1 complex mixer 201 form a carrier loop, the clock signal is from SCLK 1 , and the carrier step is controlled by a microprocessor (CPU) 219.
  • the ms signal 2 controls the data latching speed of the L1 carrier NCO 200, and generates an L1 carrier phase signal 9 to the microprocessor 219.
  • the microprocessor controls the locking of the carrier loop based on the I CA 40, QCA 41, and I CAE 42 signals output by the L1 correlator.
  • the L1 code NCO 202, the frequency divider 207, the C/A code generator 209, and the multiplier 210 constitute a code tracking loop.
  • the L1 code NCO 202 step is controlled by the microprocessor 219 to generate a P code rate signal 10 of 10.23 MHz, and the frequency divider 207 generates a 1.023 MHz signal required by the C/A code generator 209 to control the generation of the C/A code.
  • the generated C/A code 27 is multiplied by the orthogonal signals IBB 11 and QBB 12 generated by the L1 complex mixer 201 to eliminate the C/A code on the in-phase component, and the despreading operation of the C/A code is completed.
  • the C/A code output 26 generates code phase information at the ms 2 latch timing and sends it to the microprocessor 219 for decoding operation.
  • microprocessor 219 controls the locking of the code NCO loop based on the output signal of the L1 correlator.
  • the above circuit constitutes a processing baseband circuit for the C/A code.
  • the P1 code generator 203, the multiplier 208, the W1 code period generator 211, and the W bit integrator 214 constitute an L1-P code processing circuit.
  • the 10.23 MHz clock signal 10 generated by the L1 code NCO 202 is supplied to the P1 code generator 203 to generate the P code signal 16, while the P1 code generator 203 also generates the synchronization control signal 17 of the W1 code period generator 211 to control the W1 code period generator.
  • the W1 code period generator 211 generates a W code period signal for encrypting the P code, and this signal can only reflect the change period of the W code, and is not the W code actually used for encryption.
  • the multiplier multiplies the output QBB 13 from the L1 complex mixer 201 by the L1-P code signal 16, eliminates the P code signal in the L1 quadrature component, and completes the despreading operation of the L1-P code.
  • the output signal WL1 14 enters the W bit integrator and is integrated under the control of the W1 code period generator 211 to complete the filtering of the L1_W code to realize the estimated output L1_W 43 of the L1_W code.
  • L2 carrier NCO 205 and L2 complex mixer 204 and micro Processor 219 forms a carrier tracking loop for the L2 signal.
  • the local carrier signals I 21 and Q 22 generated by the orthogonal output L2I 5 and L2Q 6 and L2 carrier NCO 205 are supplied to the L2 complex mixer 204 to generate zero carrier orthogonal baseband signals IBB 19 and QBB 20.
  • the L2 code NCO 206, the P2 code generator 213, and the de-P2 code 212 circuit form an L2 code tracking loop.
  • the L2 code NCO 206 generates the 10.23 MHz code clock required by the P2 code generator 213, and the L2-P code signal 25 generated by the code generator and the quadrature signal generated by the L2 complex mixer 204 are multiplied in the P2 code 212 circuit.
  • the despreading of the L2-P code simultaneously produces the leading WL2E 31, the immediate WL2P 32 and the delayed WL2L 33 signals.
  • the W2 code period generator 216 and the W2 code integrator 215 constitute an L2W code estimation circuit.
  • the leading L2_W E37, instant L2_W P38 and delayed L2_W L39 estimation signals are generated.
  • the L1 xL2 circuit 218 performs the multiplication operation of the L1_W code estimation signal and the L2_W code estimation signal to achieve cancellation of the unknown W code signal and the loaded data signal.
  • the generated leading L2 E44, instant L2 P45 and lag L2 L46 signals enter the L2 correlator 220, and the correlator output E47, instant P48 and lag L49 are provided to the child processor 219 to complete the locking of the L2 carrier ring and the code ring.
  • the focus of the L2 signal is on the elimination of unknown W codes.
  • the overall idea is based on the same W code of the weight attached to the L1 and L2 signals transmitted by the satellite, thus using the scheme of multiplying the W code estimate on L1 by the W code estimate on L2 to eliminate the W code on L2.
  • the received signal at the baseband entry terminals L1 and L2 can be written as:
  • the system integrates on the W code period by a W bit integrator to achieve an optimal estimation of the W code.
  • the modulation of the modulated D code of the encrypted W code on L2 is completed by cross multiplication by the L1 x L2 circuit 218.
  • the observation output EPL for L2 is realized via the L2 correlator 220.
  • the W2 code integrator 215, Ll xL2 circuit 218 and L2 correlator 220 can be implemented by configuring the internal connection of the DSP, and one DSP module can implement one data calculation.
  • the design of the entire L2 carrier ring and code ring requires six test data (ie, forward, immediate, and lag test signals for quadrature outputs), so each satellite tracking channel requires six DSP implementations.
  • the L2 related circuit designed by DSP module. Only one signal in the 6-channel data output is given in the figure. In order to facilitate the description of this article, the actual DSP circuit structure is partially Chemical.
  • the circuit of Fig. 3 can realize the two functions of L2P code signal processing with W code and L2P code signal processing without W code through the setting of Mode[0 ⁇ 2]. Whether the P code signal has been W code encrypted can be obtained by decoding the data on the navigation message.
  • the DSP module mainly includes an 18-bit adder 227, an 18-bit multiplier 232, a 48-bit adder 236, three multiplexers (228, 234, 235) and a plurality of latches. .
  • Input signal WL2 52 is a P2 code circuit 212 Output any of the 6 signals, 6 signals are sent to 6 DSP modules to achieve W code and L2 correlation operations.
  • the WL2 signal 52 enters the DSP module A and C input terminals through the signal 53 after the W bit integrator 222, and is expanded according to the input bit width.
  • the signal 43 after the WL1 signal 14 passes through the W bit integrator 214 is a common signal of the six DSP modules, and is simultaneously sent to the B pin of the DSP module of the six channels of the channel.
  • the WL2P_Q signal 51 is the Cos component of the WL2P 32 output by the P2 code circuit 212.
  • D 223-226 is the latch circuit of the corresponding DSP module input pin.
  • the adder 227 implements an addition operation of the L1_W estimation signal and the L2_W estimation signal, and the multiplexer 228 selects whether the input of the latch D 229 is the sum signal 58 according to the control of the first mode control pin (Mode[0]) 61.
  • the B pin latches the signal 55. If the output 58 of the adder is selected to implement the maximum likelihood algorithm, the output 55 of the select latch D 224 implements a conventional Z tracking algorithm.
  • the output 60 of the latch D229 and the L2_W 53 are multiplied by the signal 62 of the latch at the multiplier 232, and then latched into the multiplexer 234 by the latch D 233.
  • the L2_W 53 signal input to the C pin is sent to the multiplexer 235 through the latch D226.
  • the adder 236 sums the signal 66 from the multiplexer 234 and the signal 67 of the multiplexer 235, latched by the latch D237, and output by the P pin of the DSP block.
  • the output signals are also sent to the multiplexers 234 and 235, respectively.
  • the present circuit implements an L2P code processing circuit for W codeless encryption.
  • the adder 236 at the end of the DSP module is designed as a correlator circuit (i.e., by an integrating circuit) with the corresponding circuit in both modes.
  • the method for tracking GPSL2 signals based on the above-mentioned baseband circuit structure includes the following steps:
  • the central processor sets the L1 signal C/A code processing baseband circuit module to capture state, and searches for the C/A code by adjusting the C/A code and the L1 signal carrier;
  • the P1 code generator 203 uses the state information of the P code of the L1 signal, and activates the P2 code generator 213 in the L2 signal code tracking loop module, and uses the carrier value of the L1 signal according to the relationship between the L1 signal and the L2 signal carrier. Proportionally set the L2 signal carrier starting search frequency;
  • the working mode of the DSP module is a working mode with W code encryption or a working mode without W code encryption.
  • the central processing module 219 reads the L2 signal path processing result data output by the DSP module, and controls the adjustment of the L2 signal processing circuit according to the processing result data.
  • the first step is to set the L1C/A code to the capture state, and search the C/A code by adjusting the C/A code and the L1 carrier.
  • the C/A code contains the 1023 state, and the carrier forms a two-dimensional search.
  • the second step 301 after obtaining the acquisition, the C/A code and the carrier are pulled and the C/A code ring and the carrier ring are locked, and the L1C/A code tracking is implemented. After starting the tracking, the navigation message start time is determined according to the synchronization header information, and the navigation message is received.
  • the third step 302 is to decode the navigation message, obtain information such as ephemeris, almanac, time, etc., and start the L1-P code.
  • the fourth step 303——P code is composed of four pseudo code generators.
  • the L1-P code is started, the corresponding state of the L2-P code can be obtained from the L1-P code generator.
  • the state information is copied from the L1-P code generator, the L2-P code generator is started, and the L2 carrier start search frequency is set according to the L1 and L2 carrier relationship by using the L1 carrier value. Since L1 carrier assist, L2 does not need to be The carrier performs a blind search.
  • Step 5 Based on the navigation message obtained by the L1C code, determine whether the L2P code is encrypted by the W code, and accordingly set the DSP to work in a working mode with W code encryption or without W code encryption.
  • Step 6 305 The microprocessor reads the L2 channel processing result data output by the DSP module, and controls the adjustment of the L2 circuit according to the calculation result.
  • Step 7 306 Since the ionospheric delay is different for L1 and L2, the L2-P code delay needs to be adjusted to search for the L2-P code correlation peak position, so that the L2-P code is captured.
  • Step 8 307 - After obtaining the capture, the L2-P code is pulled, the L2-P code ring is locked, and the L2-P code carrier ring is locked.
  • Step 9 308 - Output L1 and L2 carrier phase and carrier count for subsequent data processing.
  • the implementation scheme of the dual-frequency GPS receiver L2 signal processing circuit given above can be implemented according to the above scheme, and the overall design of the dual-frequency GPS receiver can be realized by the corresponding control program and subsequent algorithms.
  • the above-mentioned baseband circuit structure and method for realizing a dual-frequency GPS satellite signal receiver are adopted.
  • the baseband circuit of the dual-frequency GPS receiver based on FPGA Because of the implementation of the baseband circuit of the dual-frequency GPS receiver based on FPGA, comprehensive performance, implementation complexity, power consumption and cost considerations, On the basis of multi-bit sampling of the signal, after despreading and removing the P code, the period information of the W code is used, and the W code period is integrated, and the W code is estimated on the L1 signal and the L2 signal respectively; Then based on the built-in DSP module of the FPGA, the multi-bit high-speed digital signal processing can be performed.
  • the tracking of the L2 signal is realized, not only greatly
  • the speed and performance of the system are improved, the scale of the whole system is greatly reduced, the cost is effectively reduced, and the anti-interference performance of the receiver is further improved, thereby reducing the performance of the system and significantly reducing the performance of the system.
  • the consumption of resources not only has a simple circuit structure, but also has a fast processing process, low cost, stable and reliable working performance, and is applicable. Around more widely.

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Description

实现双频 GPS卫星信号接收机的基带电路结构及其方法 技术领域
本发明涉及 GPS导航定位及测量领域， 特别涉及双频 GPS ( Global Positioning System ) 卫星信号接收处理装置技术领域， 具体是指一种实现双频 GPS卫星信号接收机的基带电路结 构及其方法。 背景技术
卫星导航就是接收导航卫星发送的导航定位信号， 并将导航卫星作为动态已知位置， 实 时地测定在当前位置和速度。 其中涉及 GNSS ( Global Navigation Satellite System, 即全球导 航卫星系统）领域中双频 GPS接收机的 L2信号捕获与跟踪方法。 GPS卫星信号通常釆用伪 随机码（PRN )进行扩频调制。 GPS卫星信号主要有 C/A码（Coarse粗码， 民用码）和 P码
( Precise, 精码）， C/A码加载在 L1载波上， P码分别加载在 L1和 L2载波上， L1的频率为 1575.42 MHz, L2的频率为 1227.6 MHz, C/A码的码率为 1.023 M, P码的码率为 10.23 M。 GPS为美国军方所控制， 当美国军方实行所谓的 AS政策时， 调制在 L1和 L2载波上的信号 则由 P码与保密的 W码异或而成， 被称为 Y码， 目前已知的 W的码率特征为 500 K。 新的 GPS卫星信号还有 L2C和 L5等， 但由于本发明仅涉及调制在 L1和 L2载波上的 C/A码和 Ρ
( Υ )码信号， 故在本文中不对其他信号作讨论。 GPS接收机主要由射频、 基带等相应的电 路和软件构成， 其中基带主要实现伪码及其载波的捕获跟踪， 基带电路可以釆用专用芯片的 方式实现， 也可以在 FPGA (现场可编程逻辑门阵列）等可编程逻辑电路上实现。 相比之下， 后者比前者更灵活， 但后者的运行速度、 功耗与成本之间往往难以取得平衡。 目前， 市场上 双频 GPS接收机的基带电路仍以专用芯片为主，但 FPGA实现的方式也正成为正式产品的可 选方案。
接收机按其处理的信号频率数量可划分为单频接收机、 双频接收机、 多频接收机等。 按 定位方式也分为单点定位和差分定位， 而利用载波相位定位是精度较高的定位方式， 尤其是 双频或多频载波相位差分定位。 在双频载波相位定位系统中， 需要对 L1和 L2的载波相位进 行精确跟踪及测量。在视界内所有卫星的 GPS射频信号由具有接近于半球形增益覆盖的右旋 极化天线接收， 这些射频信号经低噪声前置放大器放大后经功分器分成 L1和 L2两路信号， 这两路信号经过滤波、 变频、 解调后， 通过 A/D变换器转成数字信号送入基带处理器。 基带 处理器首先对输入的 L1和 L2信号进行各通道都必须的和相同的前端处理。 处理后的 L1和 L2信号同时送入多个处理通道以实现对多颗卫星的同时跟踪。基带电路主要包括 L1/L2载波 跟踪环路、 C/A码跟踪环路、 C/A码相关电路、 L1-P/L2-P码跟踪环路、 L1-W/L2-W码估计 电路、 L1与 L2相乘电路、 L2相关电路、 测量数据锁存电路等。 对于 C/A码的跟踪釆用的是 常规扩频解扩处理方法， 基带信号经过载波环消除载波后由 C/A码环进行解扩， 解扩电路输 出超前（Early, 即后面的 E )、 即时 （Prompt, 即后面的 P )和滞后 （Late, 即后面的 L )三 种延时信号输出， 超前和滞后输出用来实现 C/A码的跟踪， 而即时信号 P输出用来实现对载 波环的锁定， 同时也提供信噪比的检测和导航数据的识别。对于 P码而言， 由于 L1-P和 L2-P 被保密的 W码加密成了 Y码， 而保密的 W码对民用用户是未知的， 这就造成了传统的跟踪 方案不能对 L2信号进行直接跟踪。但可以利用 L2信号的一些特征来实现对 L2信号的跟踪， 目前， 已提出的 L2信号跟踪方法主要有 L2平方法、 L1乘 L2互相关方法、 P码辅助平方法、 Z跟踪 L2相位恢复法、 软判决 Z跟踪方法、 最大似然半无码 L2解调方法。
民用双频 GPS接收机的需要根据有限的 W码特征实现对加密的 P码（即 Y码）进行捕 获与跟踪，在此过程中必将导致信号的损失，所以如何保证对 L2信号处理的质量成为接收机 设计的难点之一。 由于前三种方法是在 P码没有解扩的情况下进行的处理， 所以对信号的损 失很大， 跟踪效果很差， 在低信号强度下很难实现对卫星的跟踪， 不是目前使用的主要方法。 第四种 Z跟踪技术先对 L1-P和 L2-P进行解扩去 P码后，将信号带宽降到 W码带宽 500KHz, 降低了噪声对信号的影响。 再利用 Ll-Ρ和 L2-P附带信息相同的特性， 通过 L1和 L2相乘消 除 W码的影响， 极大提高了系统的性能， 降低了 W码未知带来的损失。 后两方法是在第四 种方法的改进， 通过更复杂的处理达到提高效果的目的。 但是， 这些方法中均需要以复杂的 电路结构和高性能的处理器为代价，不仅成本高，而且性能难以做到稳定可靠，这样就给 GPS 导航技术的大规模普及应用带来了一定的障碍。 发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种能够实现 GPS高精度定位功能、 电路结构筒单、 处理过程快捷、 成本较低、 工作性能稳定可靠、 适用范围较为广泛的实现双 频 GPS卫星信号接收机的基带电路结构及其方法。
为了实现上述的目的， 本发明的实现双频 GPS卫星信号接收机的基带电路结构及其方法 下：
该实现双频 GPS卫星信号接收机的基带电路结构， 包括信号预处理电路和数个卫星处理 通道， 所述的卫星处理通道的数量与所跟踪的卫星数量一致， 通常可以是 12个， 每个卫星处 理通道均包含 L1信号处理电路和 L2信号处理电路， 所述的信号预处理电路实现对输入信号 的预处理和自动增益控制， 且所述的信号预处理电路分别通过所述的 L1信号处理电路和 L2 信号处理电路与该接收机的中央处理模块相连接，其主要特点是，所述的 L1信号处理电路中 包括 L1信号 C/A码处理基带电路模块、 L1信号 P码处理电路模块， 所述的 L2信号处理电 路中包括 L2信号载波跟踪环路模块、 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器、 L2信号相关器；
所述的信号预处理电路通过所述的 L1信号 C/A码处理基带电路模块与所述的中央处理 模块相连接，且所述的 L1信号 C/A码处理基带电路模块通过所述的 L1信号 P码处理电路模 块与所述的 L1信号和 L2信号交叉相乘器相连接；
所述的信号预处理电路通过所述的 L2信号载波跟踪环路模块与所述的中央处理模块相 连接，且所述的 L2信号载波跟踪环路模块依次通过所述的 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器、 L2信号相关器与所述的中央处理模块相 连接；
所述的 L1信号和 L2信号交叉相乘器、 L2信号相关器设置于 FPGA电路模块内置的 DSP 模块中。
该实现双频 GPS卫星信号接收机的基带电路结构中的 FPGA电路模块为 Xilinx公司的 FPGA芯片， 所述的 DSP模块为该 FPGA芯片中的 DSP48A模块。
该实现双频 GPS卫星信号接收机的基带电路结构中的 DSP模块中具有一个 18位加法器、 一个 18位乘法器和一个 48位加法器。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号和 L2信号交叉相乘器包括 DSP模块内的第一锁存器、 第二锁存器、 第三锁存器、 第四锁存器、 第五锁存器、 18位加法 器、 18位乘法器， 所述的 L2信号 W码估计电路模块依次通过所述的第一锁存器、 18位加法 器、 第四锁存器、 18位乘法器、 第五锁存器与所述的 L2信号相关器相连接， 所述的 L1信号 P码处理电路模块通过所述的第二锁存器与所述的 18 位加法器的输入端相连接， 且所述的 L2信号 W码估计电路模块通过所述的第三锁存器与所述的 18位乘法器的输入端相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号和 L2信号交叉相乘器中还 包括第一多路选择器， 所述的第一多路选择器串接于所述的 18位加法器和第四锁存器之间， 且所述的第二锁存器与所述的第一多路选择器的输入端相连接， 所述的第一多路选择器的输 入选择控制端与所述的 DSP模块的第一模式控制管脚相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的第三锁存器与所述的 18位乘法器 的输入端之间还串接有第六锁存器。 该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号相关器包括 DSP模块内的 48位加法器和第七锁存器， 所述的 L1信号和 L2信号交叉相乘器的输出端依次通过所述的 48位加法器、 第七锁存器与所述的中央处理模块相连接， 所述的第七锁存器的输出端与所述 的 48位加法器的输入端相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号相关器中还包括第八锁存 器、 第二多路选择器、 第三多路选择器， 所述的第二多路选择器串联接于所述的 L1 信号和 L2信号交叉相乘器的输出端与所述的 48位加法器之间， 且所述的第七锁存器的输出端与所 述的第二多路选择器的输入端相连接， 所述的第二多路选择器的输入选择控制端与所述的 DSP模块的第二模式控制管脚相连接， 所述的第三多路选择器串联接于所述的第七锁存器的 输出端与所述的 48位加法器的输入端之间，且所述的 L2信号 W码估计电路模块通过所述的 第八锁存器与所述的第三多路选择器的输入端相连接， 所述的第三多路选择器的输入选择控 制端与所述的 DSP模块的第三模式控制管脚相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号和 L2信号均为位宽至少为 3比特的 A/D釆样输出信号。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号 C/A码处理基带电路模块 包括 L1信号载波跟踪环路模块、 L1信号码跟踪环路模块和 L1信号相关器，所述的信号预处 理电路依次通过所述的 L1信号载波跟踪环路模块、 L1信号码跟踪环路模块、 L1信号相关器 与所述的中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号载波跟踪环路模块包括 L1 信号载波数控振荡器和 L1信号复混合器， 所述的信号预处理电路通过所述的 L1信号复混合 器与所述的 L1信号码跟踪环路模块相连接， 且所述的 L1信号复混合器通过所述的 L1信号 载波数控振荡器与所述的中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号码跟踪环路模块包括 L1 信号码数控振荡器、 十分频器、 C/A码产生器和第一乘法器， 所述的 L1信号码数控振荡器通 过所述的十分频器、 C/A码产生器和第一乘法器与所述的 L1信号相关器相连接， 所述的 L1 信号复混合器与所述的第一乘法器的输入端相连接，且所述的 C/A码产生器分别与所述的 L1 信号相关器和中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号 P码处理电路模块包括 P1 码产生器、 第二乘法器、 W1码周期产生器和 W比特积分器， 所述的 L1信号码数控振荡器 通过所述的 P1码产生器、 W1码周期产生器、 W比特积分器与所述的 L1信号和 L2信号交 叉相乘器相连接，所述的 P1码产生器通过所述的第二乘法器与所述的 W比特积分器相连接， 且所述的 L1信号复混合器与所述的第二乘法器的输入端相连接， 所述的 P1码产生器与所述 的中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号载波跟踪环路模块包括 L2 信号载波数控振荡器和 L2信号复混合器， 所述的信号预处理电路通过所述的 L2信号复混合 器与所述的 L2信号码跟踪环路模块相连接， 且所述的 L2信号复混合器通过所述的 L2信号 载波数控振荡器与所述的中央处理模块相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号码跟踪环路模块包括 L2 信号码数控振荡器、 P2码产生器和消 P2码电路， 所述的 L2信号码数控振荡器依次通过所述 的 P2码产生器和消 P2码电路与所述的 L2信号 W码估计电路模块相连接， 所述的 P2码产 生器分别与所述的 L2信号 W码估计电路模块和中央处理模块相连接， 且所述的 L2信号复 混合器与所述的消 P2码电路相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中的 L2信号 W码估计电路模块包括 W2码周期产生器和 W2码积分器， 所述的 P2码产生器依次通过所述的 W2码周期产生器、 W2码积分器与所述的 L1信号和 L2信号交叉相乘器相连接，且所述的消 P2码电路与所述的 W2码积分器相连接。
该基于上述的基带电路结构实现对 GPSL2信号跟踪的方法， 其主要特点是， 所述的方法 包括以下步骤：
( 1 )所述的中央处理模块设置 L1信号 C/A码处理基带电路模块为捕获状态， 通过调整 C/A码和 L1信号载波对 C/A码进行搜索；
( 2 ) 当 C/A码获得捕获后 , 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 进行 对 L1信号 C/A码的跟踪， 开始跟踪后根据同步头信息确定导航电文起始时间， 接收导航电 文；
( 3 )对所接收的导航电文进行解码， 获得星历、 历书、 时间信息， 并起动 L1信号 P码 处理电路模块中的 P1码产生器；
( 4 )所述的 P1码产生器利用 L1信号 P码的状态信息， 并起动 L2信号码跟踪环路模块 中的 P2码产生器， 利用 L1信号载波值根据 L1信号与 L2信号载波关系按比例设置 L2信号 载波起始搜索频率；
( 5 )根据 L1信号 C码所得的导航电文确定 L2信号 P码是否由 W码加密， 并据此设置 所述的 DSP模块工作方式为带有 W码加密的工作方式或者不带 W码加密的工作方式。 ( 6 )所述的中央处理模块读取所述的 DSP模块输出的 L2信号通道处理结果数据， 并根 据该处理结果数据控制所述的 L2信号处理电路的调整。
( 7 )调整 L2信号 P码延时， 搜索 L2信号 P码相关峰值位置， 使得 L2信号 P码获得捕 获；
( 8 ) L2信号 P码获得捕获后 , 对 L2信号 P码进行牵引， 锁定 L2信号-码码环和 L2信 号 P码载波环；
( 9 )输出 L1信号和 L2信号载波相位和载波计数， 并进行后续的数据处理。
釆用了该发明的实现双频 GPS卫星信号接收机的基带电路结构及其方法， 由于其中基于 FPGA的双频 GPS接收机基带电路实现， 综合性能、 实现复杂度、 功耗和成本上的考虑， 在 对信号进行多比特釆样的基础之上， 在解扩去除 P码后利用 W码的周期信息， 在 W码周期 上进行积分， 分别在 L1信号和 L2信号上实现对 W码的估计； 然后基于 FPGA内置的 DSP 模块能进行多比特高速数字信号处理的特点， 通过将 L1与 L2的估计 W码相乘以消除未知 W码和调制数据的影响， 从而实现对 L2信号的跟踪， 不仅大大提高了系统的速度和性能， 同时大大降低了整个系统实现的规模， 有效降低了成本， 同时进一步提高了接收机的抗干扰 性能， 从而在明显地提高系统的性能的基础之上降低了对 FPGA资源的消耗， 不仅电路结构 筒单， 而且处理过程快捷， 成本较低， 工作性能稳定可靠， 适用范围较为广泛。 附图说明
图 1为本发明的双频 GPS接收机的整体电路组成框图。
图 2为本发明的实现双频 GPS卫星信号接收机的基带电路结构整体结构示意图。
图 3为本发明的实现双频 GPS卫星信号接收机的基带电路结构中利用 DSP模块部分的 电路结构示意图。
图 4为本发明的基于基带电路结构实现对 GPSL2信号跟踪的方法的整体流程图。 具体实施方式
为了能够更清楚地理解本发明的技术内容， 特举以下实施例详细说明。
请参阅图 1至图 3所示， 该实现双频 GPS卫星信号接收机的基带电路结构， 包括信号预 处理电路和数个卫星处理通道， 所述的卫星处理通道的数量与所跟踪的卫星数量一致， 通常 可以为 12个。
同时， 需要指出的是， 本发明中的基带部分信号经过预处理后被同时送入 12个卫星处理 通道， 此处 12个通道是完全相同的， 可以根据需要和 FPGA容量扩展或缩小通道数量。 由于 12个通道结构完全相同， 仅是为了同时跟踪不同的卫星， 所以本发明中只讨论一个通道的结 构。 图 1中给出的是一个卫星处理通道的结构图， 重叠的方框表示 12个通道的其它通道， 而 一个通道中包含两路信号处理电路， 即 L1信号处理电路和 L2信号处理电路。
其中， 每个卫星处理通道均包含 L1信号处理电路和 L2信号处理电路， 所述的信号预处 理电路实现对输入信号的预处理和自动增益控制， 且所述的信号预处理电路分别通过所述的 L1 信号处理电路和 L2信号处理电路与该接收机的中央处理模块相连接， 其中， 所述的 L1 信号处理电路中包括 L1信号 C/A码处理基带电路模块、 L1信号 P码处理电路模块， 所述的 L2信号处理电路中包括 L2信号载波跟踪环路模块、 L2信号码跟踪环路模块、 L2信号 W码 估计电路模块、 L1信号和 L2信号交叉相乘器 218、 L2信号相关器 220;
所述的信号预处理电路 239通过所述的 L1信号 C/A码处理基带电路模块与所述的中央 处理模块 219相连接，且所述的 L1信号 C/A码处理基带电路模块通过所述的 L1信号 P码处 理电路模块与所述的 L1信号和 L2信号交叉相乘器 218相连接；
所述的信号预处理电路 239通过所述的 L2信号载波跟踪环路模块与所述的中央处理模块 219相连接， 且所述的 L2信号载波跟踪环路模块依次通过所述的 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器 218、 L2信号相关器 220与所述 的中央处理模块 219相连接；
所述的 L1信号和 L2信号交叉相乘器 218、 L2信号相关器 220设置于 FPGA电路模块内 置的 DSP模块中。
其中， 所述的 L1信号 C/A码处理基带电路模块包括 L1信号载波跟踪环路模块、 L1信 号码跟踪环路模块和 L1信号相关器 217, 所述的信号预处理电路 239依次通过所述的 L1信 号载波跟踪环路模块、 L1信号码跟踪环路模块、 L1信号相关器 217与所述的中央处理模块 219相连接。
所述的 L1信号载波跟踪环路模块包括 L1信号载波数控振荡器 200和 L1信号复混合器 201 , 所述的信号预处理电路 239通过所述的 L1信号复混合器 201与所述的 L1信号码跟踪 环路模块相连接， 且所述的 L1信号复混合器 201通过所述的 L1信号载波数控振荡器 200与 所述的中央处理模块 219相连接。
所述的 L1信号码跟踪环路模块包括 L1信号码数控振荡器 202、十分频器 207、 C/A码产 生器 209和第一乘法器 210,所述的 L1信号码数控振荡器 202通过所述的十分频器 207、 C/A 码产生器 209和第一乘法器 210与所述的 L1信号相关器 217相连接， 所述的 L1信号复混合 器 201与所述的第一乘法器 210的输入端相连接， 且所述的 C/A码产生器 209分别与所述的 LI信号相关器 217和中央处理模块 219相连接。
所述的 L1信号 P码处理电路模块包括 P1码产生器 203、 第二乘法器 208、 W1码周期产 生器 211和 W比特积分器 214,所述的 L1信号码数控振荡器 202通过所述的 P1码产生器 203、 W1码周期产生器 211、 W比特积分器 214与所述的 L1信号和 L2信号交叉相乘器 218相连 接，所述的 P1码产生器 203通过所述的第二乘法器 208与所述的 W比特积分器 214相连接， 且所述的 L1信号复混合器 201与所述的第二乘法器 208的输入端相连接， 所述的 P1码产生 器 203与所述的中央处理模块 219相连接。
该实现双频 GPS卫星信号接收机的基带电路结构中， 所述的 L2信号载波跟踪环路模块 包括 L2信号载波数控振荡器 205和 L2信号复混合器 204, 所述的信号预处理电路 239通过 所述的 L2信号复混合器 204与所述的 L2信号码跟踪环路模块相连接， 且所述的 L2信号复 混合器 204通过所述的 L2信号载波数控振荡器 205与所述的中央处理模块 219相连接。
所述的 L2信号码跟踪环路模块包括 L2信号码数控振荡器 206、 P2码产生器 213和消 P2 码电路 212,所述的 L2信号码数控振荡器 206依次通过所述的 P2码产生器 213和消 P2码电 路 212与所述的 L2信号 W码估计电路模块相连接， 所述的 P2码产生器 213分别与所述的 L2信号 W码估计电路模块和中央处理模块 219相连接，且所述的 L2信号复混合器 204与所 述的消 P2码电路 212相连接。
所述的 L2信号 W码估计电路模块包括 W2码周期产生器 216和 W2码积分器 215 , 所 信号和 L2信号交叉相乘器 218相连接，且所述的消 P2码电路 212与所述的 W2码积分器 215 相连接。
其中， 所述的 FPGA电路模块为 Xilinx公司的 FPGA芯片， 所述的 DSP模块为该 FPGA 芯片中的 DSP48A模块；所述的 DSP模块中具有一个 18位加法器 227、一个 18位乘法器 232 和一个 48位加法器 236。
同时， 所述的 L1信号和 L2信号交叉相乘器 218包括 DSP模块内的第一锁存器 223、 第 二锁存器 224、 第三锁存器 225、 第四锁存器 229、 第五锁存器 233、 18位加法器 227、 18位 乘法器 232, 所述的 L2信号 W码估计电路模块依次通过所述的第一锁存器 223、 18位加法 器 227、 第四锁存器 229、 18位乘法器 232、 第五锁存器 233与所述的 L2信号相关器 220相 连接，所述的 L1信号 P码处理电路模块通过所述的第二锁存器 224与所述的 18位加法器 227 的输入端相连接， 且所述的 L2信号 W码估计电路模块通过所述的第三锁存器 225与所述的 18位乘法器 232的输入端相连接。 所述的 LI信号和 L2信号交叉相乘器 218中还包括第一多路选择器 228 , 所述的第一多 路选择器 228 串接于所述的 18位加法器 227和第四锁存器 229之间， 且所述的第二锁存器 224与所述的第一多路选择器 228的输入端相连接， 所述的第一多路选择器 228的输入选择 控制端与所述的 DSP模块的第一模式控制管脚 61相连接。
所述的第三锁存器 225与所述的 18位乘法器 232的输入端之间还串接有第六锁存器 231。 不仅如此，所述的 L2信号相关器 220包括 DSP模块内的 48位加法器 236和第七锁存器 237, 所述的 L1信号和 L2信号交叉相乘器 218的输出端依次通过所述的 48位加法器 236、 第七锁存器 237与所述的中央处理模块 219相连接， 所述的第七锁存器 237的输出端与所述 的 48位加法器 236的输入端相连接。
所述的 L2信号相关器 220中还包括第八锁存器 226、 第二多路选择器 234、 第三多路选 择器 235 , 所述的第二多路选择器 234串联接于所述的 L1信号和 L2信号交叉相乘器 218的 输出端与所述的 48位加法器 236之间，且所述的第七锁存器 237的输出端与所述的第二多路 选择器 234的输入端相连接， 所述的第二多路选择器 234的输入选择控制端与所述的 DSP模 块的第二模式控制管脚 69相连接， 所述的第三多路选择器 235 串联接于所述的第七锁存器 237的输出端与所述的 48位加法器 236的输入端之间， 且所述的 L2信号 W码估计电路模块 通过所述的第八锁存器 226与所述的第三多路选择器 235的输入端相连接， 所述的第三多路 选择器 235的输入选择控制端与所述的 DSP模块的第三模式控制管脚 70相连接。
同时， 该实现双频 GPS卫星信号接收机的基带电路结构中的 L1信号 （L1 )和 L2信号 ( L2 ) 均为位宽至少为 3比特的 A/D釆样输出信号。
在实际使用当中， 请参阅图 1所示， 其为双频 GPS接收机的电路组成框图。 由天线 231、 功分器 232、 L1射频电路 233和 L2射频电路 234构成本发明的前端射频电路部分。 时钟 244 同时向射频电路和基带电路 240提供标准时钟。 经 L1射频电路 233和 L2射频电路 234下变 频及解调后的正交信号通过 A/D转换器 235-238转换成正交数字基带信号 63-66送入基带处 理电路 240。 在釆样速率大于 2倍带宽的情况下， 对于宽带高斯噪声信号的釆样， 1比特、 2 比特和 3比特 ADC的损耗分别是 1.96dB、 0.55dB和 0.16dB。 超出 3比特的量化方案对信号 损耗的改善是很小的， 在本发明中釆用了 3比特或高于 3比特的量化方案， 也即 A/D釆样输 出信号 63 ~ 66的位宽为 3比特或高于 3比特， 为方便起见， 后续讨论均以 3比特为例。 进入 基带的数字基带信号 63-66首先进入信号预处理电路 239。信号预处理电路主要完成自动增益 控制电路的信号釆样和通道共用的信号处理工作。 处理之后的信号分成 L1 ( 67、 68 )和 L2 ( 69、 70 ) 两路分别送给 L1处理电路 241和 L2处理电路 242。 L1处理电路 241和 L2处理 电路 242构成了单通道卫星处理电路 243 , 根据可视卫星数量及其分布的需要本发明设计有 12个卫星处理通道和一个噪声功率估计通道。 但本发明不仅限于具有 12个卫星处理通道的 设计， 根据需要和未来卫星发射信号的变化可以调整卫星处理通道的数量及各通道的跟踪方 法， 以满足系统对未来发展的需要。 整个基带电路 240与射频电路共用时钟 244产生的时钟 信号 CLK 1。 各通道处理的信号和相应的控制信号 72 ~ 74与 CPU 219交互完成整个 GPS双 频接收机的信号处理功能。
在请参阅图 2所示， 其为本发明的基带电路整体结构示意图。 由 L1载波 NCO ( Number Control Oscillation数控振荡器） 200、 L1复混合器 201、 L1码 NCO 202、 10分频器 207、 C/A 码产生器 209、 乘法器 210和 L1相关器 217组成 LI C/A码信号处理电路。 由 P1码产生器 203、 乘法器 208、 W1码周期产生器 211和 W bit积分器 214构成 L1-P码前端处理电路， 产 生 L1_W码估计信号 43。 由 L2复混合器 204、 L2载波 NCO 205、 L2码 NCO 206、 消 P2码 电路 212、 P2码产生器 213、 W2码周期产生器 216和 W2码积分器 215构成 L2-P码处理电 路。 产生 L2_W码估计信号， 信号分为正交输出的超前（Early ) 31、 即时 （Prompt ) 32、 滞 后 （Late ) 33信号 （即 EPL信号）。 交叉相乘器 218完成 L1W和 L2W码的对消功能， 实现 对未知 W码的消除， 然后经由 C/A码周期信号 （ Epoch ) 50的控制由 L2相关器 220对信号 进行积分， 最终信号送由微处理器（CPU ) 219进行处理。
整个双频 GPS接收机中实现对 L2跟踪的主要功能位于 L1与 L2乘法器电路， 通过对滤 波后的 L1和 L2两路信号的相乘实现对加密 P码的消除， 从而实现对 L2的跟踪。 在 FPGA 的逻辑电路中实现加法设计时对系统资源的需求将随着位宽的增加而迅速增加， 而且加法位 宽的增加还将导致 FPGA内部设计的最大时钟速度严重下降。 如果要在 FPGA中实现与加法 相应位宽的乘法器， 这种对资源的消耗和最大时钟速度的降低将比实现加法器更为严重。 在 本发明中， 在前端釆用了不同于其他 1 ~ 2比特方案的 3比特釆样方案， 这样在信号处理的后 端部分， 关键的消除 W码影响电路中的 L1与 L2相乘部分的位宽已达到了 6 ~ 8位， 积分电 路则为 16位累加。这时如釆用普通的加法和乘法电路设计将极大地消耗 FPGA逻辑资源和降 低 FPGA的最高时钟速度， 从而影响整个系统的性能。 然而在本发明中这部分电路刚好可以 通过 FPGA电路中所带有的 DSP模块实现。 DSP模块实现的是筒单的数字信号处理功能， 以 目前市场上 Xilinx公司在 FPGA芯片内部设计的 DSP48A为例， 其中包括 1个 18位加法器、 一个 18位乘法器、 一个 48位加法器、 以及相应位置的数据锁存器和进位逻辑等。 通过控制 DSP的内部连接方式可以实现积分功能。 由于 DSP模块属于固化在 FPGA中的电路， 具有 FPGA设计的最高速度， 也不会占用 FPGA的逻辑资源， 在本发明中釆用这些模块将会获得 最佳的性能和最低的资源消耗。
再请参阅图 3所示， 其中给出了本发明中 DSP的使用方式。 在本发明中， 将实现复杂的 L1与 L2相乘消 W码电路和最终的 L2输出积分器放在 DSP中实现。本发明为了最大限度的 减少量化的损失和提高系统的性能， 前端电路中釆用 3比特的量化。 请参阅图 2所示， 以 L1 通道为例， L1载波 NCO 200、 L1码 NCO 202、 P1码产生器 203、 C/A码产生器 209、 分频 器 207和 W1码周期产生器 211的设计与输入信号 L1I 3和 L1Q 4的比特数无关， 均为根据 系统需要固定的设计。乘法器 208和乘法器 210由于分别与 1比特输出的信号 16与 27相乘， 实际的实现电路仅为反向器电路，对系统规模没什么影响。 实际与输入相关的只有 L1复混合 器 201、 L1相关器 217和 W bit积分器 214。 L1载波 NCO 200的输出信号 17和 Q8为 2比特 量化数据， L1复混合器的输出 11和 12对于 2比特和 3比特量化输出的信号输出均为 4比特 位宽， 仅对于 1比特量化输入， 输出才为 3比特位宽。 如果利用 FPGA中的存储器 RAM资 源， 复混合器可以通过筒单的逻辑门和锁存器实现。 而整个系统对存储器资源的使用量非常 小， 通常 FPGA提供的存储器资源远远大于设计上的需要， 从而还能进一步减少对 FPGA逻 辑单元容量的需求。 可以看出釆用 3比特量化相比于 2比特和 1 比特量化在 L1相关器 217 之前并没有增加多少实现的规模。 而 L1相关器为了保证足够的余量和与 CPU接口的设计， 通常都为 16位累加器， 16位累加器对于 3比特量化输出位宽也已经足够了。 从而可以看出 釆用 3比特量化输出的设计对 L1通道没有增加过多规模。 对于 L2通道前端电路与 L1通道 有相似的情况， 在此不做过多说明。
本发明将资源使用最大的 LlxL2电路 218和 L2相关器 220放到了 FPGA固有的模块 DSP 中实现。 釆用带有的 DSP模块的 FPGA并没有占用 FPGA自身的可编程逻辑单元， 而是作为 功能模块不管使用与否都存在的。 如在 FPGA逻辑单元中实现多位乘法器和加法器， 其速度 将随着位宽的增加下降严重， 而固化在 DSP中的乘法器却不受位宽的影响， 并具有最快的速 度。 DSP的输入位宽为 18位， 远远超出了 3比特量化产生的输入位宽， 不存在提高前端输入 信号位宽导致的后续电路位宽不够的情况。因此，本设计将占用最多资源的实现电路放到 DSP 中， 不仅可以提高系统的速度和性能。 也可以大大降低整个系统实现的规模， 规模的降低将 直接导致成本的降低。 釆用此设计可以节省三分之一左右的 FPGA设计规模， 釆用相应低规 模的 FPGA降低的成本是非常可观的。 此外， 釆用 3比特量化输入， 通过 AGC电路的控制 也可以增加系统的抗干扰性能。 1 比特量化的接收机对 CW连续波干扰是无能为力的， 至少 需要 2比特是量化输入才能提供抗 CW连续波干扰的能力。 釆用 3比特的量化可以进一步提 高接收机的抗干扰性能。 另外 3比特量化还可以降低量化损失， 提高信号质量， 提高信噪比。 3比特量化相比 2比特可以减少 0.29dB的损失， 相对 1比特可以减少 1.8dB的损失。 关于抗 干扰能力和减少量化损失可以参看以下参考文献：
《GPS 原理与应用》（第二版）， 寇艳红译， 电子工业出版社， P187 ~ 190 (英文原版： Understanding GPS: Principles and Applications, Second Edition, Elliott D. Kaplan, Christopher J. Hegarty )
其中给出了量化损失和抗干扰的筒单论述。
通过上述分析可以看出，本发明中釆用 3比特量化方案和釆用 FPGA固有 DSP模块处理 复杂相关器电路的方式在可以明显地提高系统的性能的基础之上降低了对 FPGA 资源的消 耗。
接收机收到的 GPS信号由前端射频电路的功分器分成 L1和 L2两路， 然后经 A/D转换 后进入基带电路。 L1信号经 L1I 3和 L1Q 4进入 L1复混合器 201 , 与 L1载波 NCO 200产生 的本地载波信号进行相乘， 消除输入信号的残留载波。 L 1载波 NCO 200和 L 1复混合器 201 组成载波环路， 时钟信号来自 SCLK 1 , 载波步进受微处理器（CPU ) 219控制。 ms信号 2 控制 L1载波 NCO 200的数据锁存速度， 产生 L1载波相位信号 9给微处理器 219。 微处理器 根据 L1相关器输出的 ICA 40、 QCA 41和 ICAE 42信号控制载波环路的锁定。 L1码 NCO 202、 分频器 207、 C/A码产生器 209和乘法器 210构成码跟踪环路。 L1码 NCO 202步进受微处理 器 219控制产生 10.23MHz的 P码速率信号 10, 经过分频器 207产生 C/A码产生器 209所需 的 1.023MHz信号， 控制 C/A码的产生。 产生的 C/A码 27与 L1复混合器 201产生的正交信 号 IBB 11和 QBB 12相乘消除同相分量上的 C/A码， 完成 C/A码的解扩工作。 C/A码输出 26 产生 ms 2锁存时刻的码相位信息， 送至微处理器 219进行解码运算。 同样， 微处理器 219根 据 L1相关器的输出信号控制码 NCO环路的锁定。 以上电路构成了 C/A码的处理基带电路。
P1码产生器 203、 乘法器 208、 W1码周期产生器 211和 W bit积分器 214构成了 L1-P 码处理电路。 L1码 NCO 202产生的 10.23MHz时钟信号 10提供给 P1码产生器 203产生 P 码信号 16, 同时 P1码产生器 203还产生 W1码周期产生器 211 的同步控制信号 17, 控制 W1码周期产生器的复位。 W1码周期产生器 211产生用来加密 P码的 W码周期信号， 此信 号仅能反映 W码的变化周期， 并不是真正用来加密的 W码。 乘法器将来自 L1复混合器 201 的输出 QBB 13与 L1-P码信号 16相乘， 消除 L1正交分量中的 P码信号， 完成对 L1-P码的 解扩工作。 输出信号 WL1 14进入 W bit积分器在 W1码周期产生器 211的控制下进行积分， 完成对 L1_W码的滤波， 实现对 L1_W码的估计输出 L1_W 43。
图 2中的下半部分实现对 L2-P码处理工作。 L2载波 NCO 205和 L2复混合器 204与微 处理器 219构成 L2信号的载波跟踪环。正交输出的 L2I 5和 L2Q 6与 L2载波 NCO 205产生 的本地载波信号 I 21和 Q 22送入 L2复混合器 204 ,生成零载波正交基带信号 IBB 19和 QBB 20。 L2码 NCO 206、 P2码产生器 213和消 P2码 212电路构成 L2码跟踪环路。 L2码 NCO 206 产生 P2码产生器 213所需的 10.23MHz码时钟， 码产生器产生的 L2-P码信号 25与 L2复混 合器 204产生的正交信号在消 P2码 212电路中相乘完成 L2-P码的解扩，同时产生超前 WL2E 31、 即时 WL2P 32和滞后 WL2L 33信号。 W2码周期产生器 216和 W2码积分器 215构成 L2W码估计电路。 产生超前 L2_W E37、 即时 L2_W P38和滞后 L2_W L39估计信号。 Ll xL2 电路 218完成 L1_W码估计信号和 L2_W码估计信号的相乘操作，实现对未知的 W码信号和 加载的数据信号的消除。 产生的超前 L2 E44、 即时 L2 P45和滞后 L2 L46信号进入 L2相关 器 220 , 相关器的输出超前 E47、 即时 P48和滞后 L49提供给孩 ί处理器 219完成对 L2载波环 和码环的锁定。
对 L2信号的跟踪重点在于对未知 W码的消除。 整体思想是基于卫星发射的 L1和 L2信 号上面附带的 Ρ码的 W码相同，从而使用对 L1上的 W码估计与 L2上的 W码估计相乘消除 L2上 W码的方案。 在基带进入端 L1和 L2的接收信号 Ρ码部分可写为：
LP, (n) = P{n) · W{n) - D{n) - Cos(Qn + ψ), i = \, 2 式中， 为 P码； W(n)为 W码; 为调制数据； Ω为残留载波； 为相角； 《为釆 样点。 经过复混合器消除残留载波和解扩电路消除 Ρ码后， 接收信号可写为：
LPi{n) = W{n) - D{n) ί = \, 2
系统通过 W比特（ bit )积分器在 W码周期上进行积分， 实现对 W码的最优估计。 然后， 通过 Ll x L2电路 218交叉相乘完成对 L2上加密 W码的调制 D码的消除。 最终经由 L2相关 器 220实现对 L2的观测输出 EPL。 W2码积分器 215、 Ll xL2电路 218和 L2相关器 220可 以通过配置 DSP的内部连接实现， 一块 DSP模块可以实现一路数据计算。 设计中对整个 L2 载波环和码环的跟踪需要 6种测试数据（即正交输出的超前、 即时和滞后测试信号）， 因此每 一路卫星跟踪通道需要六块 DSP实现。
再请参阅图 3所示， 其为釆用 DSP模块设计的 L2相关电路， 图中仅给出了设计中 6路 数据输出中的一路信号， 为了便于本文说明对实际 DSP电路结构做了部分筒化。 图 3电路通 过 Mode[0 ~ 2]脚的设置可以实现带有 W码的 L2P码信号处理和不带 W码的 L2P码信号处理 两种功能。 P码信号是否进行过 W码加密， 可以通过解码导航电文上的数据获得。 可以看出 DSP模块主要包括 1个 18比特加法器 227、 1个 18比特乘法器 232、 1个 48比特加法器 236、 3个多路选择器（228、 234、 235 )和若干锁存器构成。 输入信号 WL2 52为消 P2码电路 212 输出 6路信号的任何一路， 6路信号分别送入 6片 DSP模块实现消 W码和 L2相关运算。 WL2 信号 52通过 W bit积分器 222后的信号 53分两路进入 DSP模块 A和 C输入端，并按输入端 位宽做相应的扩展。 WL1信号 14通过 W bit积分器 214后的信号 43为 6路 DSP模块共用信 号， 同时送入 6路本通道 DSP模块的 B脚。 WL2P_Q信号 51为消 P2码电路 212输出 WL2P 32的 Cos分量。 D 223-226为相应 DSP模块输入脚的锁存电路。 加法器 227实现 L1_W估计 信号与 L2_W估计信号的相加操作， 多路选择器 228根据第一模式控制管脚（Mode[0] ) 61 的控制选择锁存器 D 229的输入是和信号 58还是 B脚锁存信号 55。 如果选择加法器的输出 58可以实现最大似然算法，而选择锁存器 D 224的输出 55实现常规 Z跟踪算法。锁存器 D229 的输出 60与 L2_W 53通过锁存器的信号 62在乘法器 232相乘后， 由锁存器 D 233锁存送入 多路选择器 234。 同时 C脚输入的 L2_W 53信号通过锁存器 D226 送入多路选择器 235。 加 法器 236对分别来自多路选择器 234的信号 66和多路选择器 235的信号 67求和， 由锁存器 D237锁存并由 DSP模块的 P脚输出。 同时输出信号也分别送入多路选择器 234和 235。 当多 路选择器 234选择锁存器 D 233输出信号 64作为输出， 多路选择器 235选择 P脚输出信号 68作为输出时， 本电路实现的是带有 W码加密 L2P码处理电路。 当多路选择器 234选择信 号 68作为输出， 多路选择器 235选择信号 48作为输出时， 本电路实现的是对不带 W码加密 的 L2P码处理电路。 DSP模块最后端的加法器 236在两种方式中均与相应电路设计成相关器 电路（即通过积分电路实现）。
再请参阅图 4所示， 该基于上述的基带电路结构实现对 GPSL2信号跟踪的方法， 其中包 括以下步骤：
( 1 )所述的中央处理器设置 L1 信号 C/A码处理基带电路模块为捕获状态， 通过调整 C/A码和 L1信号载波对 C/A码进行搜索；
( 2 ) 当 C/A码获得捕获后 , 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 进行 对 L1信号 C/A码的跟踪， 开始跟踪后根据同步头信息确定导航电文起始时间， 接收导航电 文；
( 3 )对所接收的导航电文进行解码， 获得星历、 历书、 时间信息， 并起动 L1信号 P码 处理电路模块中的 P1码产生器 203;
( 4 )所述的 P1码产生器 203利用 L1信号 P码的状态信息， 并起动 L2信号码跟踪环路 模块中的 P2码产生器 213 , 利用 L1信号载波值根据 L1信号与 L2信号载波关系按比例设置 L2信号载波起始搜索频率；
( 5 )根据 L1信号 C码所得的导航电文确定 L2信号 P码是否由 W码加密， 并据此设置 所述的 DSP模块工作方式为带有 W码加密的工作方式或者不带 W码加密的工作方式。
( 6 )所述的中央处理模块 219读取所述的 DSP模块输出的 L2信号通道处理结果数据， 并根据该处理结果数据控制所述的 L2信号处理电路的调整。
( 7 )调整 L2信号 P码延时， 搜索 L2信号 P码相关峰值位置， 使得 L2信号 P码获得捕 获；
( 8 ) L2信号 P码获得捕获后 , 对 L2信号 P码进行牵引， 锁定 L2信号 P码码环和 L2 信号 P码载波环；
( 9 )输出 L1信号和 L2信号载波相位和载波计数， 并进行后续的数据处理。
在实际使用当中， 系统对实现对 GPS L2信号的跟踪过程请参阅图 4, 整个跟踪流程主要 分成九步：
第一步 300——设置 L1C/A码为捕获状态， 通过调整 C/A码和 L1载波对 C/A码进行 搜索， C/A码包含 1023状态， 与载波构成二维搜索。
第二步 301 ——获得捕获后， 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 实 现对 L1C/A码跟踪。 开始跟踪后根据同步头信息确定导航电文起始时间， 接收导航电文。
第三步 302——对导航电文进行解码， 获得星历、 历书、 时间等信息， 并起动 L1-P码。 第四步 303—— P码由四个伪码产生器构成， 当 L1-P码起动后， L2-P码相应状态可以 从 L1-P码产生器获得。 此时， 从 L1-P码产生器复制状态信息， 起动 L2-P码产生器， 利用 L1载波值根据 L1与 L2载波关系设置 L2载波起始搜索频率， 由于有 L1载波辅助， L2不需 要对载波进行盲搜索。
第五步 304——根据由 L1C码所得的导航电文确定 L2P码是否由 W码加密，并据此设 置 DSP工作于带有 W码加密的工作方式或不带 W码加密的工作方式。
第六步 305——微处理器读取 DSP模块输出的 L2通道处理结果数据，并根据计算结果 控制 L2电路的调整。
第七步 306—— 由于电离层延时对 L1与 L2不同， 需要调整 L2-P码延时， 搜索 L2-P 码相关峰值位置， 使 L2-P码获得捕获。
第八步 307——获得捕获后 , 对 L2-P码进行牵引， 锁定 L2-P码码环和锁定 L2-P码载 波环。
第九步 308——输出 L1和 L2载波相位和载波计数， 供后续的数据处理。
以上所给出的双频 GPS接收机 L2信号处理电路的实现方案， 根据以上方案可以辅以相 应控制程序和后续算法可以实现双频 GPS接收机的整体设计。 釆用了上述的实现双频 GPS 卫星信号接收机的基带电路结构及其方法， 由于其中基于 FPGA的双频 GPS接收机基带电路实现， 综合性能、 实现复杂度、 功耗和成本上的考虑， 在 对信号进行多比特釆样的基础之上， 在解扩去除 P码后利用 W码的周期信息， 在 W码周期 上进行积分， 分别在 L1信号和 L2信号上实现对 W码的估计； 然后基于 FPGA内置的 DSP 模块能进行多比特高速数字信号处理的特点， 通过将 L1与 L2的估计 W码相乘以消除未知 W码和调制数据的影响， 从而实现对 L2信号的跟踪， 不仅大大提高了系统的速度和性能， 同时大大降低了整个系统实现的规模， 有效降低了成本， 同时进一步提高了接收机的抗干扰 性能， 从而在明显地提高系统的性能的基础之上降低了对 FPGA资源的消耗， 不仅电路结构 筒单， 而且处理过程快捷， 成本较低， 工作性能稳定可靠， 适用范围较为广泛。
在此说明书中， 本发明已参照其特定的实施例作了描述。 但是， 很显然仍可以作出各种 修改和变换而不背离本发明的精神和范围。 因此， 说明书和附图应被认为是说明性的而非限 制性的。

Claims

权利要求
1、 一种实现双频 GPS卫星信号接收机的基带电路结构， 包括信号预处理电路和数个卫 星处理通道， 所述的卫星处理通道的数量与所跟踪的卫星数量一致， 每个卫星处理通道均包 含 L1信号处理电路和 L2信号处理电路， 所述的信号预处理电路实现对输入信号的预处理和 自动增益控制， 且所述的信号预处理电路分别通过所述的 L1信号处理电路和 L2信号处理电 路与该接收机的中央处理模块相连接， 其特征在于， 所述的 L1信号处理电路中包括 L1信号 C/A码处理基带电路模块、 L1信号 P码处理电路模块， 所述的 L2信号处理电路中包括 L2 信号载波跟踪环路模块、 L2信号码跟踪环路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器 ( 218 )、 L2信号相关器 ( 220 );
所述的信号预处理电路（239 )通过所述的 L1信号 C/A码处理基带电路模块与所述的中 央处理模块（ 219 )相连接， 且所述的 L1信号 C/A码处理基带电路模块通过所述的 L1信号 P 码处理电路模块与所述的 L1信号和 L2信号交叉相乘器（ 218 )相连接；
所述的信号预处理电路（239 )通过所述的 L2信号载波跟踪环路模块与所述的中央处理 模块（219 )相连接， 且所述的 L2信号载波跟踪环路模块依次通过所述的 L2信号码跟踪环 路模块、 L2信号 W码估计电路模块、 L1信号和 L2信号交叉相乘器（218 )、 L2信号相关器 ( 220 ) 与所述的中央处理模块（219 )相连接；
所述的 L1信号和 L2信号交叉相乘器（ 218 )、 L2信号相关器（ 220 )设置于 FPGA电路 模块内置的 DSP模块中。
2、 根据权利要求 1所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 FPGA电路模块为 Xilinx公司的 FPGA芯片， 所述的 DSP模块为该 FPGA芯片中的 DSP48A模块。
3、 根据权利要求 2所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 DSP模块中具有一个 18位加法器（ 227 )、 一个 18位乘法器（ 232 )和一个 48位加法 器（236 )。
4、 根据权利要求 3所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号和 L2信号交叉相乘器（ 218 ) 包括 DSP模块内的第一锁存器（ 223 )、 第二锁 存器（ 224 )、 第三锁存器（ 225 )、第四锁存器（ 229 )、第五锁存器（ 233 )、 18位加法器（ 227 )、 18位乘法器（ 232 ), 所述的 L2信号 W码估计电路模块依次通过所述的第一锁存器 （ 223 )、 18位加法器（227 )、 第四锁存器（229 )、 18位乘法器（232 )、 第五锁存器（233 ) 与所述的 L2信号相关器（ 220 )相连接，所述的 L1信号 P码处理电路模块通过所述的第二锁存器（ 224 ) 与所述的 18位加法器（ 227 ) 的输入端相连接， 且所述的 L2信号 W码估计电路模块通过所 述的第三锁存器（225 ) 与所述的 18位乘法器（232) 的输入端相连接。
5、 根据权利要求 4所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号和 L2信号交叉相乘器（218) 中还包括第一多路选择器（228), 所述的第一 多路选择器（228) 串接于所述的 18位加法器（227)和第四锁存器（229)之间， 且所述的 第二锁存器（224) 与所述的第一多路选择器（228 ) 的输入端相连接， 所述的第一多路选择 器（228) 的输入选择控制端与所述的 DSP模块的第一模式控制管脚（61)相连接。
6、 根据权利要求 4所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的第三锁存器（225 ) 与所述的 18 位乘法器（232) 的输入端之间还串接有第六锁存器
(231 )。
7、 根据权利要求 3所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L2信号相关器（220) 包括 DSP模块内的 48位加法器（236)和第七锁存器（237), 所述的 L1信号和 L2信号交叉相乘器（ 218 ) 的输出端依次通过所述的 48位加法器（ 236 )、 第七锁存器（237)与所述的中央处理模块（219)相连接， 所述的第七锁存器（237)的输出 端与所述的 48位加法器（236) 的输入端相连接。
8、 根据权利要求 7所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L2信号相关器（220) 中还包括第八锁存器（226)、 第二多路选择器（234)、 第三多 路选择器（235 ), 所述的第二多路选择器（234) 串联接于所述的 L1信号和 L2信号交叉相 乘器（218) 的输出端与所述的 48位加法器（236)之间， 且所述的第七锁存器（237) 的输 出端与所述的第二多路选择器（234) 的输入端相连接， 所述的第二多路选择器（234) 的输 入选择控制端与所述的 DSP模块的第二模式控制管脚（69)相连接， 所述的第三多路选择器
(235 ) 串联接于所述的第七锁存器（237) 的输出端与所述的 48位加法器（236) 的输入端 之间， 且所述的 L2信号 W码估计电路模块通过所述的第八锁存器（226)与所述的第三多路 选择器（235 ) 的输入端相连接， 所述的第三多路选择器（235 ) 的输入选择控制端与所述的 DSP模块的第三模式控制管脚（70)相连接。
9、根据权利要求 1至 8中任一项所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号和 L2信号均为位宽至少为 3比特的 A/D釆样输出信号。
10、根据权利要求 1至 8中任一项所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L1信号 C/A码处理基带电路模块包括 L1信号载波跟踪环路模块、 L1 信号码跟踪环路模块和 LI信号相关器（217), 所述的信号预处理电路（239)依次通过所述 的 L1信号载波跟踪环路模块、 L1信号码跟踪环路模块、 L1信号相关器（217) 与所述的中 央处理模块（219)相连接。
11、 根据权利要求 10所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L1信号载波跟踪环路模块包括 L1信号载波数控振荡器（ 200 )和 L1信号复混合 器（201 ), 所述的信号预处理电路（239)通过所述的 L1信号复混合器（201 ) 与所述的 L1 信号码跟踪环路模块相连接， 且所述的 L1信号复混合器（201)通过所述的 L1信号载波数 控振荡器（ 200 ) 与所述的中央处理模块（ 219 )相连接。
12、 根据权利要求 11所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L1信号码跟踪环路模块包括 L1信号码数控振荡器（ 202 )、 十分频器（ 207 )、 C/A 码产生器（209)和第一乘法器（210), 所述的 L1信号码数控振荡器（202)通过所述的十分 频器（207)、 C/A码产生器（209)和第一乘法器（210) 与所述的 L1信号相关器（217)相 连接， 所述的 L1信号复混合器（201)与所述的第一乘法器（210)的输入端相连接， 且所述 的 C/A码产生器（209)分别与所述的 L1信号相关器（217)和中央处理模块（219)相连接。
13、 根据权利要求 12所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L1信号 P码处理电路模块包括 P1码产生器（ 203 )、 第二乘法器（ 208 )、 W1码 周期产生器（211)和 W比特积分器（214), 所述的 L1信号码数控振荡器（202)通过所述 的 P1码产生器（203 )、 W1码周期产生器（211)、 W比特积分器（214)与所述的 L1信号和 L2信号交叉相乘器（ 218 )相连接， 所述的 P1码产生器（ 203 )通过所述的第二乘法器（ 208 ) 与所述的 W比特积分器（214)相连接， 且所述的 L1信号复混合器（201 ) 与所述的第二乘 法器（208) 的输入端相连接， 所述的 P1码产生器（203 ) 与所述的中央处理模块（219)相 连接。
14、根据权利要求 1至 8中任一项所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在于， 所述的 L2信号载波跟踪环路模块包括 L2信号载波数控振荡器（ 205 )和 L2信 号复混合器（204), 所述的信号预处理电路（239)通过所述的 L2信号复混合器（204)与所 述的 L2信号码跟踪环路模块相连接， 且所述的 L2信号复混合器（ 204 )通过所述的 L2信号 载波数控振荡器（205 ) 与所述的中央处理模块（219)相连接。
15、 根据权利要求 14所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L2信号码跟踪环路模块包括 L2信号码数控振荡器（206)、 P2码产生器（213) 和消 P2码电路（ 212 ),所述的 L2信号码数控振荡器（ 206 )依次通过所述的 P2码产生器（ 213 ) 和消 P2码电路（ 212 )与所述的 L2信号 W码估计电路模块相连接，所述的 P2码产生器（ 213 ) 分别与所述的 L2信号 W码估计电路模块和中央处理模块（ 219 )相连接， 且所述的 L2信号 复混合器（204 ) 与所述的消 P2码电路（212 )相连接。
16、 根据权利要求 15所述的实现双频 GPS卫星信号接收机的基带电路结构， 其特征在 于， 所述的 L2信号 W码估计电路模块包括 W2码周期产生器（ 216 )和 W2码积分器（ 215 ), 所述的 P2码产生器（ 213 )依次通过所述的 W2码周期产生器（ 216 )、 W2码积分器（ 215 ) 与所述的 L1信号和 L2信号交叉相乘器（218 )相连接， 且所述的消 P2码电路（212 ) 与所 述的 W2码积分器（ 215 )相连接。
17、 一种基于权利要求 1所述的基带电路结构实现对 GPSL2信号跟踪的方法， 其特征在 于， 所述的方法包括以下步骤：
( 1 )所述的中央处理模块设置 L1信号 C/A码处理基带电路模块为捕获状态， 通过调整 C/A码和 L1信号载波对 C/A码进行搜索；
( 2 ) 当 C/A码获得捕获后 , 对 C/A码和载波进行牵引并锁定 C/A码环和载波环， 进行 对 L1信号 C/A码的跟踪， 开始跟踪后根据同步头信息确定导航电文起始时间， 接收导航电 文；
( 3 )对所接收的导航电文进行解码， 获得星历、 历书、 时间信息， 并起动 L1信号 P码 处理电路模块中的 P1码产生器（ 203 )；
( 4 )所述的 P1码产生器（ 203 )利用 L1信号 P码的状态信息， 并起动 L2信号码跟踪 环路模块中的 P2码产生器（213 ), 利用 L1信号载波值根据 L1信号与 L2信号载波关系按比 例设置 L2信号载波起始搜索频率；
( 5 )根据 L1信号 C码所得的导航电文确定 L2信号 P码是否由 W码加密， 并据此设置 所述的 DSP模块工作方式为带有 W码加密的工作方式或者不带 W码加密的工作方式。
( 6 )所述的中央处理模块（ 219 )读取所述的 DSP模块输出的 L2信号通道处理结果数 据， 并根据该处理结果数据控制所述的 L2信号处理电路的调整。
( 7 )调整 L2信号 P码延时， 搜索 L2信号 P码相关峰值位置， 使得 L2信号 P码获得捕 获；
( 8 ) L2信号 P码获得捕获后 , 对 L2信号 P码进行牵引， 锁定 L2信号-码码环和 L2信 号 P码载波环；
( 9 )输出 L1信号和 L2信号载波相位和载波计数， 并进行后续的数据处理。
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