WO2010128546A1 - 半導体装置及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device having a field effect transistor and a method of manufacturing the same.
  • the threshold voltage decreases (short channel effect). If an element different from the intended threshold voltage is formed at the time of designing a semiconductor circuit, the element operation different from the intention of the design is caused and the function of the entire circuit is impaired. Furthermore, since the threshold voltage depends on the processing dimensions of the gate electrode, even a slight processing deviation makes it impossible to obtain an element of the intended characteristics, and a semiconductor circuit requiring a large number of uniform elements, for example, DRAM It is extremely inconvenient for manufacturing (Dynamic Random Access Memory).
  • Such a short channel effect is due to the fact that the distortion of the electric field in the source and drain electrode portions of the MOSFET affects the vicinity of the center of the channel portion as the channel length is reduced. This effect can be avoided by moving the junction position of the pn junction forming the source and drain closer to the semiconductor surface (that is, making the pn junction “shallow.”) However, if the pn-junction is simply made shallow, The resistance of the source and drain electrodes increases, which impedes high-speed transmission of signals traveling through the device.
  • a part of the upper part of the source and drain regions is compounded (silicided) with metal.
  • Elements such as Co, Ti, and Ni are used as metal species for performing the silicide.
  • the metal species for silicidation that can be compatible with the miniaturized LSI is Ni.
  • the metal compound reaction (silicidation reaction) between Si and Ni can be carried out at 450 ° C. lower than 800 ° C. which is the formation temperature of CoSi 2 , and at this time a phase called NiSi, which is a low electric resistance phase, is formed.
  • NiSi phase When the NiSi phase is further subjected to heat treatment at a high temperature, it is transformed to a final phase called NiSi 2 having a high electrical resistance at around 750 ° C., but a low resistivity NiSi phase is used for LSI.
  • Non-Patent Document 1 shows that even with such a silicide of the NiSi phase, Ni atoms readily diffuse in the silicon forming the source and drain regions to form a shallow pn junction with the heat treatment after the formation of the silicide, and the junction is easily formed. It will reach to. For this reason, it is known that a significant junction leak current is provided (see, for example, Non-Patent Document 1).
  • the present invention has been made in consideration of the above circumstances, and provides a semiconductor device which is silicided while maintaining the shallow junction positions of the source and the drain and whose junction leak current is as small as possible, and a method of manufacturing the same. .
  • a semiconductor device includes a silicon semiconductor layer, a source region and a drain region provided apart from the silicon semiconductor layer, and the silicon semiconductor layer between the source region and the drain region.
  • (111) has a gate insulating film provided thereon, a gate electrode provided on the gate insulating film, and a Pt-containing NiSi phase provided on the source region and the drain region.
  • (102) and a silicide layer strongly oriented.
  • a method of manufacturing a semiconductor device comprising: a silicide layer having a contained NiSi phase, wherein a depth D from a lower surface of the silicide layer to a junction plane where the source and drain regions form the semiconductor layer is
  • the present invention it is possible to provide a semiconductor device which is silicided while maintaining the shallow junction position of the source and the drain, and the junction leak current is as small as possible, and a method of manufacturing the same.
  • FIGS. 1 (a) and 1 (b) are diagrams showing the pn junction depth dependency of junction leakage current and the concentration of Ni contained in a Si substrate when various heat treatments are performed after the formation of NiSi.
  • FIG. 2 is a diagram of measurement of orientation of crystal grains constituting a Pt-containing silicide film and a Pt-free silicide film using XRD.
  • FIG. 3 is a photograph showing a flat HAADF image of a Pt-containing NiSi film.
  • FIG. 4 is a photograph showing a flat HAADF image of a Pt-free NiSi film.
  • FIG. 5 is a diagram showing Pt concentration at each point of a Pt-containing NiSi film obtained by EDX.
  • FIG. 1 (a) and 1 (b) are diagrams showing the pn junction depth dependency of junction leakage current and the concentration of Ni contained in a Si substrate when various heat treatments are performed after the formation of NiSi.
  • FIG. 2 is a diagram of measurement of
  • FIG. 6 is a photograph showing a cross-sectional HAADF image of a Pt-containing NiSi film.
  • FIG. 7 is a schematic view for explaining the origin of change in orientation of crystal grains, addition of a specific network of Pt in the form of a specific network, and improvement in heat resistance.
  • FIGS. 8 (a) and 8 (b) show the pn junction depth dependency of the junction leakage current density and the concentration of Ni contained in the Si substrate, which were observed when heat treatment was not performed after silicidation.
  • FIG. 9 is a diagram showing the junction leak current density of NiSi formed by solid phase diffusion of As and the pn junction depth dependency of the concentration of Ni contained in the Si substrate.
  • FIG. 10 is a graph showing the pn junction depth dependency of junction leakage current density when heat treatment at 500 ° C. is performed after formation of Pt-containing NiSi.
  • FIG. 11 is a diagram showing the square of the leak depth caused by the initial leak current as a function of heat treatment time.
  • FIG. 12 is a diagram showing the logarithm of the reduction rate of the initial leak current due to the heat treatment at 500 ° C. and 550 ° C. as the reciprocal of the absolute temperature.
  • FIG. 13 is a view schematically showing the concept of effective heat treatment and excess heat treatment capable of reducing the total junction leak current.
  • 14 (a) to 14 (c) are diagrams showing the square of the leak depth when heat treatment at 550 ° C., 650 ° C. and 700 ° C.
  • FIG. 16 is a diagram showing the square of the leak depth when forming a NiSi after ion implantation of F on the n + / p junction and subjecting this to heat treatment as a function of the heat treatment time.
  • FIG. 17 shows F 1 ⁇ 1 as a function of D.
  • FIG. 18 shows F 2 ⁇ 1 as a function of D.
  • FIG. 19 shows F 3 ⁇ 1 as a function of D.
  • 20 (a) to 20 (c) are cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment.
  • 21 (a) to 21 (c) are cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment.
  • 22 (a) to 22 (b) are cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 23 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment;
  • 24 (a) to 24 (c) are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment.
  • 25 (a) to 25 (c) are cross-sectional views showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 26 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment.
  • the inventors of the present invention have found that the junction leak current resulting from the formation of silicide includes the junction leak current caused by the high-speed diffusion of metal atoms forming the silicide accompanying the heat treatment after the formation of silicide. It has been found that there is a junction leak current derived from the silicidation reaction itself, which is completely different from the physical origin.
  • the junction leakage current derived from the silicidation reaction itself is performed by performing the heat treatment under the above heat treatment conditions, that is, at the predetermined temperature and longer than the predetermined time.
  • NiSi phase exhibits extremely thermally unstable behavior long before the silicide of the NiSi phase undergoes a phase transition reaction.
  • the present inventors prepare a Si substrate having pn junctions of various depths formed by solid phase diffusion of B, deposit Ni or Ni containing 5 atomic% of Pt on this, and then in a nitrogen atmosphere Then, RTA (Rapid Thermal Annealing) treatment was performed at 450 ° C. for 30 seconds to form NiSi or NiSi containing Pt (hereinafter also referred to as Pt containing NiSi) to a thickness of about 30 nm. Thereafter, heat treatment at 500 ° C. or 550 ° C. was applied.
  • RTA Rapid Thermal Annealing
  • FIG. 1 (a) heat treatment was applied after forming NiSi, and the observed junction leak current density (right vertical scale) was determined as a function of the pn junction depth and using the back surface SIMS method.
  • FIG. 1 (b) is a diagram showing, in a corresponding manner, the depth distribution of the concentration (left vertical scale) of Ni contained in the Si substrate of the sample of FIG. After that, heat treatment is applied, and the observed junction leak current density (right vertical scale) is a function of the pn junction depth, and Ni contained in the Si substrate of each sample obtained using the back surface SIMS method
  • FIG. 7 is a diagram showing, in a corresponding form, the depth distribution of the concentration (the left vertical scale) of FIG.
  • junction depth distribution of junction leakage current density and the depth distribution of Ni concentration match extremely well, and it is believed that the origin of the occurrence of this leakage current is due to Ni diffused into the Si substrate along with the heat treatment. , There is no doubt.
  • FIG. 2 shows the results of measurement of the orientation of crystal grains of a Pt-containing NiSi film and a NiSi film not containing the film using XRD (X-ray diffraction).
  • the generated silicide becomes Ni x Pt 1-x Si in which a part of Ni in the NiSi phase is replaced by Pt, but note that the crystal structure basically does not change Do.
  • the crystal grains when not containing Pt, the crystal grains mainly orient the crystal face (020) or (013) in the vertical direction.
  • the orientation of the crystal grains produced from Ni containing 5 atomic% of Pt mainly orients the crystal face (111) or (102) in the vertical direction, 111)
  • strong orientation to (111) or (102) means that (111) or (102) plane is the largest area when the crystal planes parallel to the Si substrate of each crystal grain forming the silicide layer are counted. Means greater.
  • planar HAADF High angle annular dark field images of a NiSi film containing Pt and a NiSi film not containing Pt are shown in FIGS. 3 and 4, respectively. Note that in this method, heavy atoms or dense areas are perceived as white contrast. It should also be noted that although contrast is adjusted for each measurement, relative comparison of contrast within one image is possible, but contrast between each HAADF image of different measurements can not be compared directly.
  • FIG. 3 it can be seen that in the case of Pt-containing NiSi produced from a NiPt alloy to which 5 atomic% of Pt is added, a white mesh-like structure appears. And, quite characteristically, this white mesh-like structure does not correspond to grain boundaries. Grain boundaries are indicated by very fine dark lines, ie very fine lines as compared to NiSi without Pt. It should also be noted that the dark, low density grain boundaries have apparently disappeared, as in the case of NiSi which does not contain Pt.
  • white mesh nodes three points, typically as shown as point 1 in FIG. 3
  • white mesh networks Five points on each side (typically, a point as indicated by point 3 in FIG. 3), and a white mesh interior point (typically, a point as indicated by point 2 in FIG. 3)
  • the concentration (atomic%) of Pt detected as a result of random extraction and analysis of the elemental composition by EDX (Energy dispersive X-ray spectrometry) is shown in FIG.
  • EDX Electrodegy dispersive X-ray spectrometry
  • FIG. 6 shows the results of an attempt to investigate the cross section HAADF in order to investigate the uneven distribution of Pt in the silicide film thickness direction. Further, FIG. 6 also shows the composition analysis points (point 1 to point 5) by EDX and the concentrations of Pt detected at the respective points.
  • the white network is localized near the center of the silicide film, and it can be seen that Pt, which is higher than the Pt concentration of the original NiPt alloy, is concentrated here.
  • Pt which is higher than the Pt concentration of the original NiPt alloy
  • the Pt concentration is 0.7 atomic% (that is, Pt of the original NiPt alloy An area of 14% of the concentration was found to be present.
  • NiSi phase When Ni is formed on Si and heat treatment is applied thereto, the NiSi phase does not suddenly appear. Intermediately, a Ni-rich phase such as Ni 2 Si is formed, and this phase is rapidly transformed to the NiSi phase.
  • a network-like region is formed in which Pt is accumulated at a Pt concentration or more of the NiPt alloy inside a NiSi phase crystal grain which is neither a grain boundary nor an interface with the Si substrate nor a silicide surface.
  • the presence of Pt localized at grain boundaries of the mesophase modulates the orientation of the mesophase itself and the subsequent phase transition to the NiSi phase.
  • the phase transition rate may be reduced, and it may be changed to NiSi while retaining the influence of the orientation of the mesophase. It is believed that this ultimately changes the orientation of the Pt-containing NiSi phase and causes strong orientation to (111) or (102).
  • NiSi crystal grains strongly oriented to (111) or (102) on Si form a more stable interface structure with Si. Since Pt does not accumulate specifically at the interface, the origin of the improvement of heat resistance by the addition of Pt is stable due to such change in the orientation of NiSi crystal grains, that is, Ni infiltrates into the Si substrate It is presumed to be the appearance of a difficult interface structure.
  • At least at least 0.7 atomic% of Pt is contained in the Pt-containing NiSi phase produced from the NiPt alloy to which 5 atomic% or more and 10 atomic% or less of Pt is added.
  • Pt having a maximum of about 24 atomic%, which is twice the maximum value (12 atomic%) when 5 atomic% of Pt is uniformly added, is present.
  • a high concentration Pt region and a low concentration Pt region are formed in the NiSi phase, and the Pt concentration at a certain point in the high concentration Pt region exceeds twice the Pt concentration at a certain point in the low concentration Pt region It will be.
  • junction leak current caused by silicide includes junction leak current caused by high-speed diffusion of metal atoms that form silicide accompanying heat treatment after silicide formation described above. It was discovered that there is a junction leak current derived from the silicidation reaction itself, which is completely different from the physical origin.
  • FIGS. 8 (a) and 8 (b) show the junction leakage current density (right vertical scale) observed when the above junction is not heat treated after silicidation as a function of the pn junction depth. Also, the depth distribution of the concentration (left vertical scale) of Ni contained in the Si substrate of each sample determined using the back surface SIMS method is shown together in a corresponding manner.
  • FIG. 8 (a) shows data of NiSi
  • FIG. 8 (b) shows Pt-containing NiSi data.
  • the junction depth distribution of the junction leakage current density and the depth distribution of the concentration of Ni do not match, and the origin of this leakage current generation is Si along with the heat treatment. It became clear that this was not due to Ni diffused into the substrate. Further, it is needless to say that the involvement of Pt atoms is also denied because this initial leak current is generated regardless of the presence or absence of Pt.
  • junction depth distribution of junction leakage current density and the depth distribution of Ni concentration match extremely well, and there is no occurrence of abnormal junction leakage at the deep portion of the Si substrate without Ni infiltration. Recognize. That is, it was also revealed that this initial leak specifically occurs at the p + / n junction including the high concentration B layer.
  • B is specifically involved in the generation of the initial leak current, the physical origin of the initial leak current is the defect of Si itself and the compound defect of B. What has a stable structure as a composite defect of Si itself and B is called a boron interstitial cluster (hereinafter also referred to as BIC, ⁇ Boron Interstitial Cluster ⁇ ).
  • the physical origin of the initial leak is considered to be BIC in which B is complexed with the defect of Si itself induced by the silicidation reaction.
  • FIG. 10 shows the junction leakage current density (right vertical scale) when heat treatment at 500 ° C. was applied to the junction where the Pt-containing NiSi film was formed, and the case where heat treatment was not performed after silicidation was observed.
  • the junction leakage current density is shown as a function of pn junction depth.
  • the initial junction leak current derived from the silicidation reaction itself is rapidly reduced by the heat treatment at 500.degree.
  • this heat treatment it is also understood that the diffusion of Ni atoms from the NiSi film whose heat resistance is improved by the inclusion of Pt is suppressed, and the junction leakage can be reduced. That is, the existence of heat treatment conditions capable of reducing the initial junction leak current derived from the silicidation reaction itself without causing high-speed diffusion of metal atoms has been exemplarily proved.
  • BIC is not decomposed by heat treatment at about 500 ° C., but it is possible to change the internal structure and change the position of energy levels. From the viewpoint of the leak current source, if the level located at the center of the band gap (about 1.1 eV) of silicon moves to the band edge, the leak current generation capability is lost. That is, the leak current source is effectively eliminated thermally.
  • the activation energy E a of about half the band gap of silicon obtained above is considered to reflect such a circumstance.
  • the leak depth D 1 (nm) of the initial junction leak current derived from the silicidation reaction itself is The heat treatment temperature T a (K: absolute temperature), Heat treatment time ⁇ a (min) Heat treatment by It can be seen that it decreases exponentially as follows.
  • ⁇ 1 is an effective heat treatment time defined as follows.
  • equation (A2) uses the activation energy E a and the physical behavior at the general heat treatment temperature T a Procedure to guide the Note that similar procedures are also used below.
  • FIGS. 1A and 1B show that the heat resistance of the silicide film is improved by the inclusion of Pt on the p + / n junction. Therefore, by utilizing the Pt-containing NiSi film, the junction leak current derived from the silicidation reaction itself can be reduced without causing high-speed diffusion of metal atoms.
  • RTA treatment is performed in a nitrogen atmosphere to form Pt-containing NiSi to a thickness of about 30 nm, and then heat treatment at 550 ° C., 650 ° C., and 700 ° C.
  • the square of the leak depth when performed is shown in FIGS. 14A to 14C as a function of the heat treatment time. There was no difference in the content of Pt between the samples of 5 atomic% to 10 atomic%.
  • FIGS. 14 (a) to 14 (c) The linear time dependence in FIGS. 14 (a) to 14 (c) shows that the dynamics of the infiltration of the leak source (Ni atom) into the silicon substrate is the initial burst amount (offset of the graph at heat treatment time 0). (Equivalent) and the diffusion process (linear part of the graph) show that it can be formulated.
  • the initial burst amount and the effective diffusion coefficient are shown in FIGS. 15 (a) and 15 (b) as a function of the heat treatment temperature. Show.
  • the initial burst amount at 650 ° C. or less is 22.73 nm
  • the effective diffusion constant at 550 ° C. is 7.067 nm 2 / min.
  • ⁇ 2 is an effective heat treatment time defined as follows.
  • a Pt-containing NiSi phase produced from a NiPt alloy to which 5 atomic% or more and 10 atomic% or less of Pt is added contains at least 0.7 atomic% or more of Pt, and a high concentration area contains 24 atomic% at maximum. Note that some degree of Pt will be present.
  • ion implantation of F is performed under the conditions of a dose of 1.0 ⁇ 10 14 cm ⁇ 2 and acceleration energy of 2 keV on the n + / p junction to form NiSi.
  • the square of the leak depth upon heat treatment at 500 ° C. is shown as a function of heat treatment time.
  • the initial stage of the heat treatment can be approximated by the initial burst and the subsequent diffusion process, but the effective diffusion constant decreases with time due to the gettering effect of F or the like. Considering the time dependence of the effective diffusion constant up to the first order, it is as follows.
  • ⁇ 3 is an effective heat treatment time defined as follows.
  • the various heat treatments (temperature raising steps) applied after silicide formation are indicated by the symbol i (1 ⁇ i ⁇ n), and the heat treatment conditions are respectively the absolute temperature T ai [K] and the heat treatment time ⁇ ai [min]
  • T ai [K] the total effective heat treatment time ⁇ 2e
  • F 2 -1 indicates an inverse function of the function F 2 shown in the equation (B1).
  • the total junction leak on the n + / p junction can be sufficiently reduced without causing high-speed diffusion of metal atoms.
  • the upper limit can be defined as a function of the junction depth D.
  • F 1 -1 indicates the inverse function of the function F 1 shown in the equation (A1).
  • the inverse function F 1 -1 is shown as a function of D in FIG. 17 for reference.
  • the inverse function F 2 -1 is shown as a function of D in FIG. 18 for reference.
  • the type 3 effective heat treatment time ⁇ 3e When we define ⁇ 3 e ⁇ F 3 ⁇ 1 (D) (type 3 conditions)
  • the inverse function F 3 -1 is shown as a function of D for reference in FIG.
  • the junction leak current derived from the silicidation reaction itself is reduced, and moreover, it is caused by the high-speed diffusion of metal atoms.
  • the generation of junction leakage current can be suppressed, and the range of heat treatment conditions that can reduce the total junction leakage current can be determined.
  • the present embodiment suppresses the diffusion of Ni atoms into the substrate, reduces the junction leak current derived from the silicidation reaction itself, and is silicided while maintaining the shallow junction position of the source and the drain, and the junction leak. It embodies a simple method of manufacturing a P-MOSFET structure with a current as small as possible.
  • an n-type silicon semiconductor substrate (or semiconductor layer) 10 is prepared, and first, lithography technology and RIE (Reactive Ion Etching) are used to separate element regions in which elements are formed.
  • a shallow groove is formed on the surface of the semiconductor substrate 10.
  • the groove is filled with an insulating material such as a silicon oxide film to the substrate surface using, for example, a CVD (Chemical Vapor Deposition) method, and planarized using, for example, a CMP (Chemical Mechanical Polishing) method.
  • CVD Chemical Vapor Deposition
  • CMP Chemical Mechanical Polishing
  • a thermal oxide film having a thickness of, for example, 5 nm is formed on the substrate 10 as the gate insulating film 14 using a known technique such as a thermal oxidation method.
  • a polysilicon film having a thickness of, for example, 200 nm is deposited as the gate electrode 16 using a known technique such as, for example, a CVD method.
  • a photoresist (not shown) is applied on the gate electrode 16, and a mask made of photoresist is formed using a lithography technique. Using this mask, the gate electrode 16 and the gate insulating film 14 are processed into a gate shape, for example, by the RIE method.
  • shallow diffusion layers 20a and 20b having a p-type conductivity and serving as the extension regions of the source and the drain are formed in the left and right substrates 10 of the gate electrode 16 by ion implantation of B. .
  • a silicon nitride film is deposited on one surface to a thickness of 20 nm by, for example, a CVD method, and thereafter anisotropic etching such as an RIE step is added to form silicon on the side surfaces of the gate electrode 16.
  • a nitride film is selectively left to form gate sidewalls 22.
  • deep diffusion layers 21a and 21b having a junction depth with p-type conductivity are formed in the left and right substrates 10 of the gate electrode 16 by ion implantation of B respectively.
  • the diffusion layers 20a and 21a become source regions 18a, and the diffusion layers 20b and 21b become drain regions 18b.
  • B is also injected into the electrode 16.
  • rapid thermal processing is performed to activate the impurities in the source and drain regions 18a and 18b.
  • Diffusion layers 21 a and 21 b are formed to a depth of, for example, 47 nm from the surface of silicon semiconductor substrate 10.
  • a Ni film 24 containing 5 atomic% or more and 10 atomic% or less of Pt is deposited on the entire surface to a film thickness of 12 nm, for example, using a known technique such as sputtering. Do. If necessary, a metal layer to be a cap layer (not shown) may be further formed thereon, for example, a layer such as a Ti layer or a TiN layer.
  • the semiconductor substrate is subjected to rapid thermal processing in nitrogen under conditions of, for example, 450 ° C. and 30 seconds to selectively advance a silicidation reaction with silicon directly in contact with the Ni film 24. Unreacted Ni is selectively removed by immersion in aqua regia solution.
  • the second rapid thermal processing is performed, for example, at 550 ° C. for 30 seconds in nitrogen, whereby the Pt-containing NiSi films 24 a and 24 b are formed on the diffusion layers 21 a and 21 b and the Pt-containing NiSi film 24 c is formed on the gate electrode 16. It is formed on top (see FIG. 21 (b)).
  • the values of inverse functions F 1 -1 and F 2 -1 indicating the lower limit and the upper limit of the heat treatment corresponding to this depth are 4.78 min and 15.32 min, respectively.
  • the Pt-containing NiSi phase produced contains at least 0.7 atomic% or more of Pt. Further, in the high concentration region, Pt of about 24 atomic% at maximum is present.
  • a silicon nitride layer 26 is uniformly deposited on the surface of the substrate with a thickness of, for example, 20 nm so as to cover the Pt-containing NiSi films 24a, 24b, 24c.
  • the uniform deposition of the silicon nitride layer at low temperature may be performed by chemical vapor deposition (CVD (Chemical Vapor Deposition)) using Si 2 Cl 6 and NH 3 as supply gases, or SiH 2 Cl 4 and NH 3 . It can be realized by the used atomic layer deposition (ALD (Atomic Layer Deposition)).
  • ALD Atomic Layer Deposition
  • the silicon nitride layer 26 functions as a barrier layer and an etching stop layer, that is, a liner layer when forming an interlayer insulating film and forming a contact hole penetrating the interlayer insulating film later.
  • a liner layer when forming an interlayer insulating film and forming a contact hole penetrating the interlayer insulating film later.
  • a silicon oxide film is deposited as an interlayer insulating film 28 on the silicon nitride layer 26.
  • a silicon oxide film exhibiting surface flatness at low temperature can be realized, for example, by supplying O 3 and Si (OC 2 H 5 ) 4 (TEOS) gas at 400 ° C.
  • TEOS OC 2 H 5
  • a material containing a silicon oxide film material exhibiting fluidity such as SOG (Spin on Glass, silicon compound R n Si (OH) 4-n , R: organic molecule and additive)
  • the silicon oxide film 28 may be formed by removing components other than the material of the silicon oxide film by performing heat treatment at, eg, 300 ° C.
  • Contributions to the first-type effective heat treatment time ⁇ 1 e and the second-type effective heat treatment time ⁇ 2 e by this step are 4.3 ⁇ 10 ⁇ 1 min and 1.4 ⁇ 10 ⁇ 5 min, respectively.
  • silicon oxide film 28 is formed by using a known method such as lithography and RIE to form contact holes 29a and 29b reaching Pt-containing NiSi films 24a and 24b.
  • RIE is preferably performed in two stages. First, oxide film etching having selectivity to the silicon nitride layer 26 is performed, and the silicon nitride layer 26 is used as an etching stopper for RIE. Subsequently, the thin silicon nitride layer 26 remaining at the bottom of the contact hole is removed by a short etching process.
  • the Pt-containing NiSi films 24a and 24b exposed at the bottom of the contact holes are exposed for a short time to plasma containing, for example, NF 3 to clean the surface.
  • a metal film 30 having a barrier property for example, a Ti film is formed on the entire surface of the semiconductor substrate 10 to a thickness of, for example, 5 nm by, for example, a sputtering method.
  • a Ti film 30 is formed on the bottom and side surfaces of the contact holes 29a and 29b, and a Ti film (not shown) is also formed on the upper surface of the interlayer insulating film 28.
  • the contribution to the first kind effective heat treatment time ⁇ 1 e and the second kind effective heat treatment time ⁇ 2 e by this process can also be ignored. Thereafter, the Ti film formed on the upper surface of the interlayer insulating film 28 is removed using the CMP method. Subsequently, in order to improve the electrical contact between the metal film 30 having a barrier property and the Pt-containing NiSi films 24a and 24b, for example, heat treatment is performed in a nitrogen atmosphere at 500 ° C. for 30 minutes. By this heat treatment, the thin oxide formed on the Pt-containing NiSi films 24a and 24b is reduced and removed by Ti, and good electrical contact is secured. Contributions to the first-type effective heat treatment time ⁇ 1 e and the second-type effective heat treatment time ⁇ 2 e by this process are 30 min and 4.1 min, respectively.
  • an Al film is filled in the contact holes 29a and 29b as the wiring metal film 32.
  • a silicon oxide film is deposited as an interlayer insulating film 34.
  • the trenches 35a and 35b communicating with the wiring metal film 32 are formed in the interlayer insulating film 34 by using a known technique such as lithography and RIE.
  • a metal film 36 for example, a Cu film is formed in the grooves 35a and 35b by a damascene method.
  • a silicon oxide film for example, is deposited as an insulating film 38 so as to cover the top of the metal film 36.
  • the processing temperature is kept below 200 ° C. through the above wiring and mounting steps, the contribution to the first kind effective heat treatment time ⁇ 1 e and the second kind effective heat treatment time ⁇ 2 e can be ignored.
  • the diffusion of Ni atoms to the substrate is suppressed, the junction leak current derived from the silicidation reaction itself is reduced, and silicidation is performed while the shallow junction position of the source and drain is maintained, and the junction leak current Embodies a simple method of manufacturing complementary MOSFET structures, which is as small as possible.
  • lithography technique and RIE Reactive Ion Etching
  • RIE Reactive Ion Etching
  • a shallow groove on the surface is filled with an insulating material such as a silicon oxide film to the substrate surface using, for example, a CVD (Chemical Vapor Deposition) method, and planarized using, for example, a CMP (Chemical Mechanical Polishing) method.
  • STI Shallow Trench Isolation
  • a p-type impurity and an n-type impurity are ion-implanted into the element regions separated by the element isolation regions 12 to form a p-well region (p-type semiconductor layer) 13a and an n-well region (n-type semiconductor layer) 13b. .
  • a thermal oxide film having a thickness of, for example, 5 nm is formed on the substrate 10 by using a known technique such as a thermal oxidation method.
  • a gate electrode for example, a polysilicon film having a thickness of 200 nm is deposited by using a known technique such as a CVD method.
  • a photoresist (not shown) is applied on the gate electrode, and a mask made of photoresist is formed using a lithography technique. Using this mask, the gate electrode and the gate insulating film are processed into a gate shape, for example, by the RIE method. Thereby, as shown in FIG.
  • a gate having a laminated structure of the gate insulating film 14a and the gate electrode 16a is formed on the p well region 13a, and the gate insulating film 14b and the gate insulating film 14b are formed on the n well region 13b.
  • a gate having a stacked structure of the gate electrode 16b is formed.
  • n-well region 13 b is covered with a mask (not shown) formed of, for example, a photoresist.
  • shallow diffusion layers 20Ba and 20Bb of junction depth with p-type conductivity serving as source and drain extension regions.
  • the p well region 13a is covered with a mask (not shown) formed of, for example, a photoresist.
  • a silicon nitride film is deposited on one surface to a thickness of 20 nm by CVD, for example, and then anisotropic etching such as RIE is added to form gate electrodes 16a and 16b.
  • a silicon nitride film is selectively left on the side surfaces to form gate side walls 22a and 22b.
  • diffusion layers 21Aa and 21Ab having a junction depth with n-type conductivity are respectively ion-implanted into the p-well regions 13a on the left and right of the gate electrode 16a by ion implantation.
  • the diffusion layers 20Aa and 21Aa become the source region 18Aa, and the diffusion layers 20Ab and 21Ab become the drain region 18Ab.
  • n well region 13 b side is covered with a mask (not shown) formed of, for example, a photoresist.
  • deep diffusion layers 21Ba and 21Bb having a junction depth with p-type conductivity are respectively formed in the left and right n-well regions 13b of the gate electrode 16b by ion implantation of B. Diffusion layers 20Ba and 21Ba become source regions 18Ba, and diffusion layers 20Bb and 21Bb become drain regions 18Bb.
  • B is also injected into the electrode 16b.
  • Diffusion layers 21Aa, 21Ab, 21Ba, 21Bb are formed to a depth of, for example, 50 nm from the surface of silicon semiconductor substrate 10.
  • F atoms are ion implanted with an acceleration energy of 2 keV and a dose of 1 ⁇ 10 14 cm ⁇ 2 .
  • the range of F atoms implanted into the silicon substrate 10 is 10 nm or less. It is desirable that this range be kept equal to or less than the film thickness of Si consumed in the silicidation reaction formed later.
  • F-containing regions 23Aa, 23Ab, 23Ba, 23Bb, 17a, 17b each having a thickness of about 10 nm are formed.
  • a Ni film is deposited on the entire surface, for example, with a thickness of 12 nm, using a known technique such as sputtering.
  • a metal layer to be a cap layer may be further formed thereon, for example, a layer such as a Ti layer or a TiN layer.
  • the semiconductor substrate is subjected to rapid thermal processing in nitrogen under conditions of, for example, 450 ° C. and 30 seconds to selectively cause a silicidation reaction between silicon directly in contact with the Ni film. Unreacted Ni is selectively removed by immersion in a mixture of sulfuric acid and hydrogen peroxide solution.
  • NiSi films 25Aa, 25Ab, 25Ba, 25Bb are respectively formed on diffusion layers 21Aa, 21Ab, 21Ba, 21Bb
  • NiSi films 25Ac, 25Bc are respectively formed on gate electrodes 16a, 16b (FIG. 25). (B)).
  • F in the F-containing regions 23Aa, 23Ab, 23Ba, 23Bb, 17a and 17b is partially taken into the NiSi film and the interface with NiSi / Si.
  • the F-face density in the NiSi film is 3.7 ⁇ 10 13 cm ⁇ 2
  • the maximum concentration of F is observed at the interface with NiSi / Si, and the concentration is 1.0 ⁇ 10 19 cm ⁇ 3.
  • the film thickness of the F-containing NiSi films 25Aa, 25Ab, 25Ba, 25Bb is 28 nm.
  • the values of inverse functions F 1 -1 and F 3 -1 indicating the lower limit and the upper limit of the heat treatment corresponding to this depth are 2.91 min and 5.53 min, respectively.
  • the surface of the substrate 10 is, for example, 20 nm thick on the silicon nitride layer 26 so as to cover the F-containing NiSi regions 25Aa, 25Ab, 25Ac, 25Ba, 25Bb, 25Bc. Deposit uniformly.
  • the uniform deposition of the silicon nitride layer at low temperature can be realized by the CVD method using Si 2 Cl 6 and NH 3 as supply gases, or the ALD method using SiH 2 Cl 4 and NH 3 .
  • the heat treatment at this time for example, 350 ° C., if 10min, by this process, the contribution to the first kind effective heat treatment time tau 1e and third-type effective heat treatment time tau 3e, respectively 1.1min, 6.5 ⁇ It will be 10 -3 min.
  • the silicon nitride layer 26 functions as a barrier layer and an etching stop layer, that is, a liner layer when forming an interlayer insulating film and forming a contact hole penetrating the interlayer insulating film later.
  • a liner layer By uniformly providing such a liner layer on the surface of the substrate 10 including the element isolation region 12, the formation of the contact hole can be performed without necessarily precisely aligning with the NiSi region. That is, borderless contacts can be formed. Therefore, the device manufacturing process can be simplified, and the manufacturing cost can be reduced.
  • a silicon oxide film is deposited on the silicon nitride layer 26 as an interlayer insulating film 28.
  • a silicon oxide film exhibiting surface flatness at low temperature can be realized, for example, by supplying O 3 and Si (OC 2 H 5 ) 4 (TEOS) gas at 400 ° C.
  • a material containing a material of a silicon oxide film having fluidity such as SOG is spin-coated using, for example, a spinner, and then heat-treated, for example, at 300 ° C. for 10 minutes in a nitrogen atmosphere.
  • the silicon oxide film 28 may be formed by removing components other than the material of the silicon oxide film.
  • silicon oxide film 28 is formed using known techniques such as lithography and RIE to form contact holes 29Aa, 29Ab, 29Ba and 29Bb down to NiSi regions 25Aa, 25Ab, 25Ba and 25Bb.
  • RIE is preferably performed in two stages. First, oxide film etching having selectivity to the silicon nitride layer 26 is performed, and the silicon nitride layer 26 is used as an etching stopper for RIE. Subsequently, the thin silicon nitride layer 26 remaining at the bottom of the contact hole is removed by a short etching process.
  • the exposed NiSi regions 25Aa, 25Ab, 25Ba, 25Bb exposed at the bottom of the contact holes are briefly exposed to plasma containing, for example, NF 3 to clean the surface, and then Then, a metal film 30 having a barrier property, for example, a Ti film is formed on the entire surface of the semiconductor substrate 10 to a thickness of, for example, 5 nm by, for example, a sputtering method. Then, a Ti film 30 is formed on the bottom and side surfaces of the contact holes 29Aa, 29Ab, 29Ba, 29Bb, and a Ti film (not shown) is also formed on the upper surface of the interlayer insulating film 28.
  • a metal film 30 having a barrier property for example, a Ti film is formed on the entire surface of the semiconductor substrate 10 to a thickness of, for example, 5 nm by, for example, a sputtering method.
  • a Ti film 30 is formed on the bottom and side surfaces of the contact holes 29Aa, 29Ab, 29B
  • Contributions by these steps to the first type effective heat treatment time tau 1e and third-type effective heat treatment time tau 3e is negligible. Thereafter, the Ti film formed on the upper surface of the interlayer insulating film 28 is removed using the CMP method. Subsequently, heat treatment is performed, for example, in a nitrogen atmosphere at 500 ° C. for 3 minutes, in order to make good electrical contact between the metal film 30 having a barrier property and the NiSi regions 25Aa, 25Ab, 25Ba, 25Bb. By this step, the contribution to the first kind effective heat treatment time tau 1e and third-type effective heat treatment time tau 3e are both turned 3.0Min.
  • an Al film is filled as the wiring metal film 32 in the contact holes 29Aa, 29Ab, 29Ba, 29Bb.
  • a silicon oxide film is deposited as an interlayer insulating film 34.
  • grooves 35a and 35b communicating with the wiring metal film 32 are formed in the interlayer insulating film 34 by using a known technique such as a lithography technique and an RIE method.
  • a metal film 36 for example, a Cu film is formed in the grooves 35a and 35b by a damascene method.
  • a silicon oxide film for example, is deposited as an insulating film 38 so as to cover the top of the metal film 36.
  • a multilayer wiring is constructed, and through a mounting process and the like, the semiconductor device is completed.
  • the silicide layer containing NiSi as the main agent by performing heat treatment after formation of the silicide layer containing NiSi as the main agent so as to satisfy (1) and (3), it is possible to reduce the junction leak current derived from the silicidation reaction itself, and to reduce metal atoms It is possible to suppress the occurrence of junction leak current resulting from high-speed diffusion, and to reduce the total junction leak current.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

［課題］ソース及びドレインの浅い接合位置を保ちつつシリサイド化され、且つ接合リーク電流が可及的に小さい半導体装置を提供することを可能にする。 ［解決手段］シリコン半導体層１０と、シリコン半導体層に離間して設けられたソース領域１８ａおよびドレイン領域１８ｂと、ソース領域およびドレイン領域との間のシリコン半導体層上に設けられたゲート絶縁膜１４と、ゲート絶縁膜上に設けられたゲート電極１６と、ソース領域およびドレイン領域上にそれぞれ設けられＰｔを含有したＮｉＳｉ相を有し、結晶粒が（１１１）または（１０２）に強配向しているシリサイド層２４ａ、２４ｂと、を備えている。

Description

半導体装置及びその製造方法
　本発明は、電界効果トランジスタを有する半導体装置及びその製造方法に関する。
　高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化およびその大規模集積化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素である電界効果トランジスタ（以下、ＭＯＳＦＥＴともいう）の微細化を考えた場合、これには様々な困難が伴う。
　例えば、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし回路全体の機能を損なう。さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得る事が不可能となり、多数の均一な素子を必要とする半導体回路、例えばＤＲＡＭ（Dynamic Random Access Memory）の製造には、極めて不都合となる。この様な短チャネル効果は、ＭＯＳＦＥＴのソース及びドレイン電極部分での電界の歪みが、チャネル長の縮小に伴いチャネル部分の中央付近にまで影響を与える事に起因している。この影響は、ソース及びドレインを形成するｐｎ接合の接合位置を半導体表面に近づける、（即ちｐｎ接合を”浅くする）事で回避出来る。しかし、単に、ｐｎ－接合を浅くすると、これにより構成されているソース及びドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
　この問題に対処し、ソース及びドレイン電極の低抵抗化を図るために、ソース及びドレイン領域の上部の一部を金属と化合（シリサイド化）させることが行われる。シリサイドを行うための金属種としては、Ｃｏ、Ｔｉ、Ｎｉのような元素が使用されている。このうち、細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＮｉである。ＳｉとＮｉの金属化合反応（シリサイド化反応）は、ＣｏＳｉ２の形成温度である８００℃よりも低温の４５０℃で行うことができ、この際、低電気抵抗相であるＮｉＳｉという相が形成される。ＮｉＳｉ相は、さらに高温の熱処理を施すと、７５０℃前後で電気抵抗の高いＮｉＳｉ２という最終相へ転移していくが、ＬＳＩに利用するのは、抵抗率の小さいＮｉＳｉ相である。
　しかしながら、このようなＮｉＳｉ相のシリサイドでも、シリサイド形成後の熱処理に伴い、Ｎｉ原子がソース及びドレイン領域を形成するシリコン中を急速に拡散し、浅いｐｎ接合を形成した場合、容易に接合部分にまで到達してしまう。このため、著しい接合リーク電流をもたらすことが知られている（例えば、非特許文献１参照）。
　ソース及びドレイン領域のｐｎ接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
　このため、シリサイド形成後の熱処理を厳しく制限して、接合リーク電流の抑制を図ってきた。
M.Tsuchiaki et. al., Jap. J. Appl. Phys. Vol.43, p.5166 (2004)
　以上、説明した通り、素子の微細化に伴い、ソース及びドレインの接合位置を浅く保ちつつ、且つ、ソース及びドレインの電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散が引き起こす接合リーク電流が発生する。このため、シリサイド形成後の熱処理を厳しく制限して、接合リーク電流の抑制を図ってきた。
　然しながら、後述するように本発明者の詳細な調査の結果によれば、シリサイド形成後の熱処理を単に厳しく制限するだけでは、必ずしも十全な接合リークの低減が図られないことが明らかとなった。
　本発明は、上記事情を考慮してなされたものであって、ソース及びドレインの浅い接合位置を保ちつつシリサイド化され、且つ接合リーク電流が可及的に小さい半導体装置及びその製造方法を提供する。
　本発明の第１の態様による半導体装置は、シリコン半導体層と、前記シリコン半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間の前記シリコン半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域上にそれぞれ設けられＰｔを含有したＮｉＳｉ相を有し、結晶粒が（１１１）または（１０２）に強配向しているシリサイド層と、を備えていることを特徴とする。
　また、本発明の第２の態様による半導体装置の製造方法は、ｎ型シリコン半導体層と、前記シリコン半導体層に離間して設けられたＢを含有するｐ型のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域との間の前記シリコン半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域上に、それぞれＰｔを含有したＮｉＳｉ相を有するシリサイド層と、を備えている半導体装置の製造方法であって、前記シリサイド層の下面から、前記ソース及びドレイン領域が前記半導体層と形成する接合面までの深さＤが２２．４ｎｍ乃至３８．１ｎｍとなるようにシリサイド層を形成する工程と、前記シリサイド層形成後に、ｎ（≧１）回行われる熱処理を伴う工程と、を備え、前記シリサイド層形成後に行われる熱処理を伴う工程のｉ回目の熱処理は、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］で行い、かつＥａ１を０．５９９（ｅＶ）、Ｔ１を７７３[Ｋ]、ｋをボルツマン定数、ｅを電気素量、Ｇ１（Ｔａｉ，τａｉ）を、
　Ｇ１（Ｔａｉ，τａｉ）＝τａｉ×ｅｘｐ｛ｅ×Ｅａ１（１／（ｋＴ１）－１／（ｋＴａ））｝
とし、
Ａ１＝９５６．６、Ａ０＝４９９．９、α＝０．４１７５、Ｄを
　Ｄ＝Ｆ１（τ１）＝（Ａ１×ｅｘｐ（－ατ１）＋Ａ０）１／２　
とし、τ１ｅを、
Figure JPOXMLDOC01-appb-M000004
 としたとき、
　τ１　≦　τ１ｅ　　
を満たすように行うことを特徴とする。
　本発明によれば、ソース及びドレインの浅い接合位置を保ちつつシリサイド化され、且つ接合リーク電流が可及的に小さい半導体装置及びその製造方法を提供することができる。
図１（ａ）、１（ｂ）は、ＮｉＳｉの形成後に各種熱処理を行った場合における接合リーク電流およびＳｉ基板中に含まれるＮｉ濃度の、ｐｎ接合深さ依存性を示す図。 図２は、Ｐｔ含有するシリサイド膜および含有しないシリサイド膜を構成する結晶粒の配向を、ＸＲＤを用いて測定した図。 図３は、Ｐｔ含有ＮｉＳｉ膜の平面ＨＡＡＤＦ像を示す写真。 図４は、Ｐｔ含有しないＮｉＳｉ膜の平面ＨＡＡＤＦ像を示す写真。 図５は、ＥＤＸによって得られたＰｔ含有ＮｉＳｉ膜の各点のＰｔ濃度を示す図。 図６は、Ｐｔ含有ＮｉＳｉ膜の断面ＨＡＡＤＦ像を示す写真。 図７は、Ｐｔ添加による結晶粒の配向変化、Ｐｔの特異的網目状の偏在、及び耐熱性の向上の起源を説明する模式図。 図８（ａ）、８（ｂ）は、シリサイド化後、熱処理を施さなかった場合に観測された接合リーク電流密度およびＳｉ基板中に含まれるＮｉの濃度のｐｎ接合深さ依存性を示す図。 図９は、Ａｓの固相拡散により形成したＮｉＳｉの接合リーク電流密度およびＳｉ基板中に含まれるＮｉの濃度のｐｎ接合深さ依存性を示す図。 図１０は、Ｐｔを含有したＮｉＳｉの形成後に５００℃の熱処理を加えたときの接合リーク電流密度のｐｎ接合深さ依存性を示す図。 図１１は、初期リーク電流に起因したリーク深さの２乗を、熱処理時間の関数として示す図。 図１２は、５００℃及び５５０℃の熱処理による初期リーク電流の低減速度の対数を絶対温度の逆数として示す図。 図１３は、全接合リーク電流の低減が図れる有効熱処理、過剰熱処理の概念を模式的に示す図。 図１４（ａ）乃至１４（ｃ）は、Ｐｔ含有ＮｉＳｉの形成後に、５５０℃、６５０℃、及び７００℃の熱処理を行った時のリーク深さの２乗を熱処理時間の関数として示す図。 図１５（ａ）、１５（ｂ）は、実効的拡散定数及び初期バーストを熱処理温度の関数として示す図。 図１６は、ｎ＋／ｐ接合上にＦをイオン注入した後にＮｉＳｉを形成し、これに熱処理を施した時時リーク深さの２乗を熱処理時間の関数として示す図。 図１７は、Ｆ１ －１をＤの関数として示す図。 図１８は、Ｆ２ －１をＤの関数として示す図。 図１９は、Ｆ３ －１をＤの関数として示す図。 図２０（ａ）乃至２０（ｃ）は、第１実施形態による半導体装置の製造方法を示す断面図。 図２１（ａ）乃至２１（ｃ）は、第１実施形態による半導体装置の製造方法を示す断面図。 図２２（ａ）乃至２２（ｂ）は、第１実施形態による半導体装置の製造方法を示す断面図。 図２３は、第１実施形態による半導体装置の製造方法を示す断面図。 図２４（ａ）乃至２４（ｃ）は、第２実施形態による半導体装置の製造方法を示す断面図。 図２５（ａ）乃至２５（ｃ）は、第２実施形態による半導体装置の製造方法を示す断面図。 図２６は、第２実施形態による半導体装置の製造方法を示す断面図。
　本発明の実施形態を説明する前に、本発明に至った経緯及び本発明の概要について説明する。　
　本発明者は、詳細な調査の結果、シリサイド形成に起因する接合リーク電流としては、前述した、シリサイド形成後の熱処理に伴う、シリサイドを形成する金属原子の高速拡散が引き起こす接合リーク電流以外に、これとは、全く物理的起源の異なる、シリサイド化反応そのものに由来する接合リーク電流が存在することを発見した。
　さらに、このシリサイド化反応そのものに由来する接合リーク電流を、金属原子の高速拡散を引き起こさずに低減させることのできる熱処理条件を特定することに成功した。この熱処理条件を後で詳細に説明する。
　したがって、ＭＯＳＦＥＴのソース及びドレイン領域上にＮｉＳｉ膜を形成後、上記熱処理条件下で、すなわち所定の温度で、所定の時間以上の熱処理を施すことにより、シリサイド化反応そのものに由来する接合リーク電流を低減させ、しかも、この熱処理を、所定の温度で、所定の時間以下に制限することで、金属原子の高速拡散に起因する接合リーク電流の発生を抑止できる。
　この結果、ソース及びドレインの浅い接合位置を保ちつつシリサイド化され、且つ接合リーク電流が可及的に小さい半導体装置の製造が可能となる。
　以下、シリサイド化反応そのものに由来する接合リーク電流の性質と、これを低減させる熱処理について詳しく説明する。
＜Ｎｉ拡散起因熱誘起接合リーク＞
　前述したように、本発明者は、ＮｉＳｉ相のシリサイドが相転移反応を起こすはるか以前に、ＮｉＳｉ相が熱的に極めて不安定な挙動を示すことを発見した。まず、このことを実証する。
　本発明者は、Ｂの固相拡散により、様々な深さのｐｎ接合を形成したＳｉ基板を用意し、この上にＮｉ、或いは、Ｐｔを５atomic％含有したＮｉを堆積した後、窒素雰囲気中で、４５０℃、３０秒のＲＴＡ（Rapid Thermal Annealing）処理を行い、ＮｉＳｉ、あるいはＰｔを含有したＮｉＳｉ（以下、Ｐｔ含有ＮｉＳｉともいう）を約３０ｎｍの厚さに形成した。その後、５００℃、或いは５５０℃の熱処理を加えた。
　図１（ａ）は、ＮｉＳｉを形成後、熱処理を加え、観測された接合リーク電流密度（右縦軸目盛り）を、ｐｎ接合深さの関数として、また、裏面ＳＩＭＳ法を用いて求めた夫々の試料のＳｉ基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を、対応する形で、合わせて示す図であり、図１（ｂ）は、Ｐｔを含有したＮｉＳｉを形成後、熱処理を加え、観測された接合リーク電流密度（右縦軸目盛り）を、ｐｎ接合深さの関数として、また、裏面ＳＩＭＳ法を用いて求めた夫々の試料のＳｉ基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を、対応する形で、合わせて示す図である。
　接合リーク電流密度の接合深さ分布と、Ｎｉの濃度の深さ分布は、極めて良く整合し、このリーク電流の発生の起源が、熱処理とともにＳｉ基板中に拡散侵入したＮｉによるものであることは、疑う余地がない。
　Ｐｔの含有によりシリサイド膜の耐熱性は向上するが、Ｓｉ基板中に拡散侵入したＮｉにより接合リークが発生するという物理機構自体には変わりがないことを注意しておく。
＜Ｐｔを含有したシリサイド膜の耐熱性の物理的起源＞
　引き続き、このような、Ｐｔを含有したシリサイド膜による耐熱性の向上の物理的起源を探索するために、本発明者は様々な物理解析を試みた。
（結晶粒の配向）
　まず、Ｐｔを含有したＮｉＳｉ膜と、これを含有しないＮｉＳｉ膜の結晶粒の配向を、ＸＲＤ（X-ray diffraction）を用いて測定した結果を図２に示す。まず、Ｐｔを添加することで、生成されるシリサイドは、ＮｉＳｉ相の一部のＮｉがＰｔに置換されたＮｉｘＰｔ１－ｘＳｉとなるが、基本的に結晶構造は変わらないことに注意する。
　図２の上の図に示すように、Ｐｔを含まない場合、結晶粒は、主に結晶面（０２０）或は（０１３）を垂直方向に向けている。 しかし、図２の下の図に示すように、Ｐｔを５atomic％含有したＮｉから生成される結晶粒の配向は、主に結晶面（１１１）或は（１０２）を垂直方向に向ける、即ち（１１１）或は（１０２）に強配向するようになることがわかる。ここで、（１１１）或は（１０２）に強配向するとは、シリサイド層を形成する各結晶粒のＳｉ基板に平行な結晶面を集計したとき、（１１１）面または（１０２）面が最も面積が大きいことを意味する。
（Ｐｔの偏在）
　さらに、Ｐｔを含有したＮｉＳｉ膜と、含有しないＮｉＳｉ膜の平面ＨＡＡＤＦ（High angle annular dark field）像を、それぞれ図３および図４に示す。この手法では、重い原子または密度の高い領域が、白いコントラストとして捉えられることに注意する。 また、測定ごとにコントラストを調整するので、一つの画像内でのコントラストの相対比較はできるが、異なる測定の各ＨＡＡＤＦ像間のコントラストは直接比較できないことにも留意すべきである。
　図４に示すように、Ｐｔを含有しないＮｉＳｉの場合、大きくいびつな結晶粒が、暗い（即ち、密度の低い）粒界で囲まれているのがわかる。なお、散在する白点は測定時のごみである。
　一方、図３に示すように、Ｐｔを５atomic％添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉの場合、白い網目状の構造が出現していることがわかる。しかも、極めて特徴的なことだが、この白い網目状の構造は粒界には対応しない。粒界は、極めて繊細な暗い線、即ちＰｔを含有しないＮｉＳｉに比して極めて緻密な線によって示されるものである。Ｐｔを含有しないＮｉＳｉの場合のように、あからさまに、暗くて密度の低い粒界が消滅していることにも着目すべきである。
　この「粒界には対応しない白い網目状の構造」の正体を突き止めるため、白い網目の節点（３重点、典型的には図３に点１と表示されるような点）、白い網目の単辺上（典型的には図３に点３と表示されるような点）、白い網目の内点（典型的には図３に点２と表示されるような点）を、それぞれ５点、無作為に抽出し、その元素構成を、ＥＤＸ（Energy dispersive X-ray spectrometry）によって解析した結果、検出されたＰｔの濃度（atomic％）を図５に示す。明らかに、白い網目の節点（点１）、単辺（点３）上で有意に高濃度のＰｔを検出していることから、粒界には対応しないこの白い網目状の構造の正体は、偏在したＰｔであることがわかる。
　特に、白い網目の内点（点２）では、高々３atomic％（即ち、もともとのＮｉＰｔ合金のＰｔ濃度の６０％以下）のＰｔしか存在しないのに、白い網目の節点（点１）、単辺（点３）上では、６atomic％以上、１２atomic%以下（即ち、もともとのＮｉＰｔ合金のＰｔ濃度の１２０％以上、２４０%以下）のＰｔが偏在していることに着目すべきである。
　さらに、シリサイド膜厚方向のＰｔの偏在度を調査するために断面ＨＡＡＤＦを試みた結果を図６に示す。また、図６に、ＥＤＸによる組成分析点（点１乃至点５）と、それぞれの点において検出されたＰｔの濃度も合わせて示す。
　明らかに、白い網目は、シリサイド膜の中央付近に偏在しており、ここに、もともとのＮｉＰｔ合金のＰｔ濃度以上のＰｔが集中していることがわかる。一方、これ以外の点（たとえば点５）には、もともとのＮｉＰｔ合金のＰｔ濃度の６０％はおろか、ほとんどＰｔが存在せず、Ｐｔ濃度が０．７atomic％（即ち、もともとのＮｉＰｔ合金のＰｔ濃度の１４％）の領域が存在することが判明した。
　これらの結果、Ｐｔを一様に添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉであっても、必ずしも一様にＰｔを含有しているわけではなく、粒界でも、Ｓｉ基板との界面でも、シリサイド表面でもない、シリサイド結晶粒の内部に、もともとのＮｉＰｔ合金のＰｔ濃度以上（詳しくは、もともとのＮｉＰｔ合金のＰｔ濃度の１２０％以上、２４０％以下）にＰｔが集積した、網目状の領域が、生成されていることが突き止められた。さらに、これの網目構造以外のシリサイド結晶粒の内部にはＰｔ濃度が、ＮｉＰｔ合金のＰｔ濃度を大きく下回る（詳しくは、もともとのＮｉＰｔ合金のＰｔ濃度の１４％以上、６０％以下）領域が存在していることがわかった。
（配向変化、Ｐｔ偏在、耐熱性向上の起源）
　このような、Ｐｔ添加による結晶粒の配向変化、Ｐｔの特異的網目状の偏在、及び耐熱性の向上の起源は以下のように考えられる。
　ＮｉをＳｉ上に形成し、これに熱処理を加えた場合、いきなりＮｉＳｉ相が出現するのではない。中間的にＮｉ２ＳｉのようなＮｉが豊富な相が生成され、これが速やかにＮｉＳｉ相へと相転移することになる。
　Ｐｔを一様に添加したＮｉＰｔ合金をＳｉ上に形成し、これに熱処理を加えた場合でも、中間的にＮｉ２ＳｉのようなＮｉが豊富な相が生成されることはいうまでない。しかし、この段階で、ＰｔはＮｉ２ＳｉのようなＮｉが豊富な相の結晶粒内部から、粒界へと排出され、中間相の粒界に偏在するようになると考えられる。ＮｉＳｉ相ではＮｉを置換することで結晶粒内にも存在できるＰｔであっても、結晶構造の違いから中間相の結晶粒内には存在しにくいと推測される。
　やがて、熱処理の進行に従って、これらの中間相も最終的にはＮｉＳｉ相に相転移することになる。このとき、シリサイドの膜厚も増加することは言うまでもない。もちろん、このような体積膨張を伴うＮｉＳｉ結晶粒の生成成長の結果、ＮｉＳｉ結晶粒の最終的配置は、中間相の結晶粒の配置とは異なるものとなる。ただし、前述のように、ＰｔはＮｉＳｉ相ではＮｉを置換することで結晶粒内にも存在できるので、中間相の粒界に偏在していた名残を留めながら、ＮｉＳｉ結晶粒内に残置し、取り込まれる。この結果、粒界でも、Ｓｉ基板との界面でも、シリサイド表面でもない、ＮｉＳｉ相結晶粒の内部に、ＮｉＰｔ合金のＰｔ濃度以上にＰｔが集積した、網目状の領域が生成される。
　さらに、中間相の粒界に偏在するＰｔの存在は、中間相の配向そのもの、及びこれに引き続き進行するＮｉＳｉ相への相転移を変調する。例えば、相転移速度を減少させ、中間相の配向の影響を残存させながらＮｉＳｉに変化するようになる。これが、最終的に、Ｐｔ含有ＮｉＳｉ相の配向を変化させ、（１１１）或は（１０２）に強配向させると考えられる。
　このように、Ｓｉ上で、（１１１）或は（１０２）に強配向したＮｉＳｉ結晶粒は、Ｓｉとの間で、より安定な界面構造を構成すると考えられる。Ｐｔは界面に特異的に集積するわけでなないので、Ｐｔ添加による耐熱性の向上の起源は、このような、ＮｉＳｉ結晶粒の配向の変化による、安定な、即ちＮｉがＳｉ基板へ浸潤しにくい界面構造の出現にあると推定される。
　以上の議論を模式的に図７示す。
　上記は、Ｐｔを５atomic％、一様に添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉ相について述べてきたが、Ｐｔを１０atomic％、一様に添加したＮｉＰｔ合金の場合にも同様に当てはまることを付言する。
　従って、Ｐｔを５atomic％以上、１０atomic％以下添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉ相には、最低でも、０．７atomic％以上のＰｔが含有されることになる。また、高濃度領域には、Ｐｔを５atomic％、一様に添加した場合ときの最大値（１２atomic％）の２倍である最大２４atomic％程度のＰｔが存在することになる。
　さらに、ＮｉＳｉ相には、高濃度Ｐｔ領域と、低濃度Ｐｔ領域が形成され、高濃度Ｐｔ領域内のある点のＰｔ濃度は、低濃度Ｐｔ領域内のある点のＰｔ濃度の２倍を越えることになる。
＜シリサイド化反応起因初期接合リーク電流＞
　更に、本発明者は、詳細な調査の結果、シリサイドに起因する接合リーク電流には、前述した、シリサイド形成後の熱処理に伴う、シリサイドを形成する金属原子の高速拡散が引き起こす接合リーク電流以外に、これとは、全く物理的起源の異なる、シリサイド化反応そのものに由来する接合リーク電流が存在することを発見した。
　実際、図８（ａ）、８（ｂ）に、上記接合に、シリサイド化後、熱処理を施さなかった場合に観測された接合リーク電流密度（右縦軸目盛り）を、ｐｎ接合深さの関数として、また、裏面ＳＩＭＳ法を用いて求めた夫々の試料のＳｉ基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を、対応する形で、合わせて示す。図８（ａ）はＮｉＳｉのデータ、図８（ｂ）はＰｔ含有ＮｉＳｉデータを示す。
　図８（ａ）、８（ｂ）からわかるように、接合リーク電流密度の接合深さ分布と、Ｎｉの濃度の深さ分布は、整合せず、このリーク電流発生の起源が、熱処理とともにＳｉ基板中に拡散侵入したＮｉによるものではないことが明らかとなった。また、Ｐｔの含有の有無にかかわらず、この初期リーク電流は発生していることから、Ｐｔ原子の関与も否定されることは言うまでもない。
　シリサイド化反応にかかわる金属原子の関与が否定されているのであるから、この初期リーク電流の発生には、シリサイド化反応にかかわり放出される金属原子以外の因子が与っていることになる。シリサイド化反応にかかわり放出される金属原子以外の因子として考えられるのは、格子間Ｓｉ、或いはＳｉ空孔といったＳｉ自体の欠陥（self-defects, primary defects）である。シリサイド化反応に伴って、表面のＳｉは結晶格子位置から大きく移動することになるので、このようなＳｉ自体の欠陥が大量に発生し、Ｓｉ基板の深部に放出されることになるのである。
＜シリサイド化反応起因初期接合リークの物理的起源＞
　加えて、この初期リークは、高濃度Ｂ層を含むｐ＋／ｎ接合（ｐ＋層とｎ層との接合）で特異的に発生することも明らかとなった。実際、図９に、Ａｓの固相拡散により形成したｎ＋／ｐ接合（ｎ＋層とｐ層との接合）にＮｉＳｉを形成後、熱処理を施さなかった場合に観測された接合リーク電流密度（右縦軸目盛り）を、ｐｎ接合深さの関数として、また、裏面ＳＩＭＳ法を用いて求めた夫々の試料のＳｉ基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を、対応する形で、合わせて示す。
　図９からわかるように、接合リーク電流密度の接合深さ分布とＮｉの濃度の深さ分布は、極めて良く整合し、Ｎｉ浸潤のないＳｉ基板深部での異常な接合リークの発生はないことがわかる。即ち、この初期リークは、高濃度Ｂ層を含むｐ＋／ｎ接合で特異的に発生することも明らかとなった。
　初期リーク電流の発生には、Ｂが特異的に関与しているのだから、初期リーク電流の物理的起源は、Ｓｉ自体の欠陥と、Ｂの複合欠陥ということになる。Ｓｉ自体の欠陥とＢの複合欠陥として安定な構造を持つのは、ボロン格子間クラスタ（以下、ＢＩＣ, {Boron Interstitial Cluster}ともいう）と呼ばれるものである。
　従って、初期リークの物理的起源は、シリサイド化反応によって誘起されたＳｉ自体の欠陥とＢが複合したＢＩＣであると考えられる。
＜シリサイド化反応起因初期接合リークの熱的性質＞
　その上、本発明者は、詳細な調査の結果、このシリサイド化反応そのものに由来する初期接合リーク電流が、ある種の熱処理により消滅することを発見した。
　実際、図１０に、Ｐｔ含有ＮｉＳｉ膜を形成した接合に、５００℃の熱処理を施した場合の接合リーク電流密度（右縦軸目盛り）と、シリサイド化後に熱処理を施さなかった場合に観測された接合リーク電流密度と、をｐｎ接合深さの関数として示す。
　図１０からわかるように、シリサイド化反応そのものに由来する初期接合リーク電流は、５００℃の熱処理によって速やかに低減している。一方、この熱処理では、Ｐｔの含有により耐熱性が向上したＮｉＳｉ膜からのＮｉ原子の拡散は抑制されており、接合リークの低減を可能としていることもわかる。即ち、シリサイド化反応そのものに由来する初期接合リーク電流を、金属原子の高速拡散を引き起こさずに低減させることができる熱処理条件の存在が例示的に証明されたことになる。
　図１１に、初期リーク電流に起因したリーク電流の深さ（＝リーク電流密度が１×１０－７ｃｍ－２Ａとなるシリサイド下面からの距離）の２乗を５００℃の熱処理時間の関数として示す。上記リーク電流の深さ（以下、リーク深さともいう）の２乗は、上記熱処理とともに、ある所定値（極限値）まで、指数関数的に減衰していることがわかる。この極限値は、シリサイド化に付随した金属原子の基板への初期浸潤深さ（即ち限界的接合深さ）に相当する。
　図１２に、５００℃、及び５５０℃の熱処理による初期リーク電流の低減速度の対数を絶対温度の逆数として示す。この図１２に示す特性直線の傾きから、初期リーク電流源の熱的消滅反応に関わる反応定数の活性化エネルギーＥａが、０．５９９ｅＶであることが判明した。
　通常、ＢＩＣは５００℃程度の熱処理で分解することはないが、その内部構造を変化させ、エネルギー準位の位置が変化することは可能である。リーク電流源の観点からすれば、シリコンのバンドギャップ（約１．１ｅＶ）の中央に位置した準位が、バンド端に移動すれば、リーク電流発生能を失うことになる。すなわち、実効的にリーク電流源が熱的に消滅することになる。上記に得られた、シリコンのバンドギャップの半分程度の活性化エネルギーＥａは、このような事情を反映しているものと考えられる。
　以上をまとめると、シリサイド化反応そのものに由来する初期接合リーク電流のリーク深さＤ１（ｎｍ）は、
熱処理温度をＴａ（Ｋ：絶対温度）、
熱処理時間をτａ（ｍｉｎ）
の熱処理によりを施すと、
以下のように指数関数的に減少することがわかる。
　Ｄ１（ｎｍ）＝Ｆ１（τ１）
　Ｆ１（τ１）＝（Ａ１×ｅｘｐ（－ατ１）＋Ａ０）１／２　　　　　（Ａ１）
ここに、
Ａ１＝９５６．６、
Ａ０＝４９９．９、
α＝０．４１７５
であり、図１１に示す点線で示す関数に対応する。
　また、τ１は、以下のように定義される実効熱処理時間である。
τ１＝Ｇ１（Ｔａ，τａ）　
Ｇ１（Ｔａ，τａ）＝τａ×ｅｘｐ｛ｅ×Ｅａ１（１／（ｋＴ１）－１／（ｋＴａ））｝　（Ａ２）
Ｔ１＝７７３（＝５００＋２７３）（Ｋ）
Ｅａ１＝０．５９９　（ｅＶ）
ｋ＝１．３８×１０－２３　（Ｊ／Ｋ）　：ボルツマン定数
ｅ＝１．６０×１０－１９　（Ｃ）　　　：電気素量
ただし、反応定数の活性化エネルギーＥａ１が０．５９９ｅＶであることを利用した（図１２参照）。
　ここで、上記実効熱処理時間について少しコメントしておく。
　一般的に活性化型の温度依存性を持つ物理量Ｐ（Ｔ）は、ある温度での値Ｐ（Ｔ１）がわかれば、他の温度Ｔａでの値は、活性化エネルギーＥａを用いて、
　Ｐ（Ｔａ）＝Ｐ（Ｔ１）×ｅｘｐ｛ｅ×Ｅａ（１／（ｋＴ１）－１／（ｋＴａ））｝　
と表すことができることに注意する。
　Ｐが物理現象の進行にかかわる物理量（例えば、反応速度、拡散係数等）の場合、
温度Ｔａで、時間τａの間に進行する物理現象の進行度は、温度Ｔ１で、時間τ１の間に進行する物理現象の進行度と、
　τａ×Ｐ（Ｔａ）＝τ１×Ｐ（Ｔ１）
の関係があるときに、同等となる。換言すれば、
温度Ｔａでの時間τａは、温度Ｔ１での時間τ１
　　τ１　＝　τａ×Ｐ（Ｔａ）／Ｐ（Ｔ１）
　　　　＝τａ×ｅｘｐ｛ｅ×Ｅａ（１／（ｋＴ１）－１／（ｋＴａ））｝
と実効的に等しくなることになる。
　これが、上記実効熱処理時間、即ち、基準温度Ｔ１での同等の熱処理時間である。
上記式（Ａ２）はこのように、基準温度Ｔ１＝５００℃＝７７３Ｋでの物理挙動を表す式（Ａ１）から、活性化エネルギーＥａを用いて、一般の熱処理温度Ｔａでの物理挙動を導くための手続きである。同様の手続きは、以下においても用いるので、留意されたい。
　また、上記の議論には、Ptは直接関与していないのだから、Ｐｔを５atomic％以上一様に添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉ相の場合にも、上記の結論は当然に当てはまることを付言する。
＜全接合リークの低減が図れる熱処理条件＞
　シリサイド化反応そのものに由来する初期接合リーク電流のリーク深さは、熱処理により低減することが可能であることはわかった。しかし、過剰な熱処理を行えば、金属原子の高速拡散が引き起こす接合リーク電流が発生してしまい、逆に接合リーク電流が増加してしまうことになる。
　従って、全接合リーク電流の低減が図れる熱処理条件は、ある一定の範囲に限定されることになる。この事情を、図１３に模式的に示す。
　以下、この範囲について詳しく説明する。
［ｐ＋／ｎ接合上］
　ｐ＋／ｎ接合上では、Ｐｔの含有によりシリサイド膜の耐熱性が向上することを、図１（ａ）、１（ｂ）に示した。従って、Ｐｔの含有ＮｉＳｉ膜を利用することにより、シリサイド化反応そのものに由来する接合リーク電流を、金属原子の高速拡散を引き起こさずに低減させることができる。
　Ｐｔを５atomic％乃至１０atomic％含有したＮｉを堆積した後、窒素雰囲気中でＲＴＡ処理を行い、Ｐｔ含有ＮｉＳｉを約３０ｎｍの厚さに形成した後、５５０℃、６５０℃、及び７００℃の熱処理を行った時のリーク深さの２乗を熱処理時間の関数として図１４（ａ）乃至図１４（ｃ）にそれぞれ示す。Ｐｔの含有量が、５atomic％乃至１０atomic％の試料間に全く差異はなかった。
　図１４（ａ）乃至図１４（ｃ）における直線的な時間依存性は、リーク源（Ｎｉ原子）のシリコン基板への浸潤の動力学が、初期バースト量（熱処理時間０でのグラフのオフセットに相当）と、拡散過程（グラフの線形部分）によって定式化できることを示している。
　Ｐｔ含有ＮｉＳｉおよびＰｔを含有しないＮｉＳｉに対して、初期バースト量と、実効的拡散係数（グラフの線形部分の傾き）とを熱処理温度の関数として、図１５（ａ）、１５（ｂ）にそれぞれ示す。
　図１５（ｂ）からわかるように６５０℃以下の初期バースト量は２２．７３ｎｍであり、図１５（ａ）からわかるように、５５０℃の実効的拡散定数は７．０６７ｎｍ２／ｍｉｎである。実効的拡散定数の活性化エネルギーＥａ、すなわち図１５（ａ）に示す直線の傾きは、２．１９ｅＶとなった。
　以上をまとめると、Ｐｔを５atomic％以上含有したＮｉから生成された、ｐ＋／ｎ接合上のＰｔ含有ＮｉＳｉ膜には十分な耐熱性が発現し、Ｐｔ含有ＮｉＳｉ膜からのＮｉ原子の高速拡散に由来する接合リーク電流のリーク深さは、
熱処理温度をＴａ（Ｋ：絶対温度）、
熱処理時間をτａ（ｍｉｎ）とすると、
以下に定めるＤ２以下となることがわかる。
Ｄ２（ｎｍ）＝Ｆ２（τ２）
Ｆ２（τ２）＝（Ｂ１×τ２＋Ｂ０）１／２　　　　　　　　　　　　　（Ｂ１）
ここに、
Ｂ１＝７．０６７、
Ｂ０＝５１６．７
であり、図１５（ａ），（ｂ）から求められる。
　また、τ２は、以下のように定義される実効熱処理時間である。
τ２＝Ｇ２（Ｔａ，τａ） 
Ｇ２（Ｔａ，τａ）＝τａ×ｅｘｐ｛ｅ×Ｅａ２（１／（ｋＴ２）－１／（ｋＴａ））｝　（Ｂ２）
Ｔ２＝８２３（＝５５０＋２７３）（Ｋ）
Ｅａ２　＝２．１９　（ｅＶ）
ｋ＝１．３８×１０－２３　（Ｊ／Ｋ） ：ボルツマン定数
ｅ＝１．６０×１０－１９　（Ｃ）　　 ：電気素量
ただし、実効的拡散定数の活性化エネルギーＥａ２が、２．１９ｅＶであることを利用した。
　ここで、Ｐｔを５atomic％以上、１０atomic％以下添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉ相には、最低でも、０．７atomic％以上のPtが含有され、高濃度領域には、最大２４atomic%程度のPtが存在することになる事に注意する。
［ｐ＋／ｎ接合上及びｎ＋／ｐ接合上］
　一方、ｎ＋／ｐ接合上では、Ｆの含有によりシリサイド膜の耐熱性が向上することが知られている。例えば、文献（M.Tsuchiaki et. al., Jap. J. Appl. Phys. Vol.44, p.1678 (2005)）を参照。
　図１６に、ｎ＋／ｐ接合上に、ＮｉＳｉの形成に先立ち、Ｆを注入量１．０×１０１４ｃｍ－２、加速エネルギー２ｋｅＶの条件でイオン注入した後、ＮｉＳｉを形成し、これに５００℃の熱処理を施した時のリーク深さの２乗を熱処理時間の関数として示す。図１６からわかるように、熱処理初期は、やはり初期バーストと、その後の拡散過程によって近似できるが、Ｆのゲッタリング効果等により、実効的拡散定数は時間とともに低減する。実効的拡散定数の時間依存性を一次まで考慮すると、以下のようになる。
　ｎ＋／ｐ接合上に、ＮｉＳｉ形成に先立ち、Ｆを１．０×１０１４ｃｍ－２以上注入後、ＮｉＳｉを形成すれば、十分な耐熱性が発現し、Ｆ含有ＮｉＳｉ膜からのＮｉ原子の高速拡散に由来する接合リーク電流のリーク深さＤ３は、熱処理温度をＴａ（Ｋ：絶対温度）、
熱処理時間をτａ（ｍｉｎ）とすると、以下のように表される。
Ｄ３（ｎｍ）＝Ｆ３（τ３）
Ｆ３（τ３）＝（Ｃ２×τ３ ２＋Ｃ１×τ３＋Ｃ０）１／２　　　　　　　（Ｃ１）
ここに、
Ｃ２＝－１．７８７９、
Ｃ１＝１１３．４４、
Ｃ０＝２１１．７８、
であり、図１６に点線で示す関数に対応する。
　また、τ３は、以下のように定義される実効熱処理時間である。
τ３＝　Ｇ３（Ｔａ，τａ）　
Ｇ３（Ｔａ，τａ）＝τａ×ｅｘｐ｛ｅ×Ｅａ３（１／（ｋＴ３）－１／（ｋＴａ））｝　（Ｃ２）
Ｔ３＝７７３（＝５００＋２７３）（Ｋ）
Ｅａ３　＝２．０３　（ｅＶ）
ｋ＝１．３８×１０－２３　（Ｊ／Ｋ）：ボルツマン定数
ｅ＝１．６０×１０－１９　（Ｃ）　 ：電気素量
ここで、ＮｉのＳｉ基板内での実効的拡散定数の活性化エネルギーＥａ３が、２．０３ｅＶであることを利用した（図１５（ａ）参照）。
　ＦによるＮｉ拡散の変調は、Ｆによる一種のゲッタリング効果と考えられるので、Ｎｉの移動、拡散の進行をつかさどる活性化エネルギー自体は、本来の活性化エネルギーと同等のものと考えられるからである。
　Ｆの含有によりシリサイド膜の耐熱性が向上することは、本発明者が既に、特開２００５－２５９９５６号公報において明らかとしているが、その後、さらに詳細な調査を行った結果、より厳密な上記の特性を得ることに成功したことを付言する。
［リーク低減条件］
　以上をまとめると、シリサイド層の下面から接合までの深さが、
Ｄ０＝３８．１（＝（Ａ０＋Ａ１）１／２）ｎｍ 以下、
Ｄ∞＝２２．４（＝Ａ０ １／２）ｎｍ 以上、
の接合に対しては、全接合リーク電流の低減を図れる熱処理条件を定義できることになる。Ｄ∞以下の接合に関しては、シリサイド化そのものによるＮｉの拡散浸潤により、接合リーク電流の低減は図れないと考えられる。
（１） ｐ＋／ｎ接合上にＮｉＳｉ膜を形成した場合
　Ｐｔを５atomic％以上、一様に添加したＮｉＰｔ合金からＰｔ含有ＮｉＳｉ相を形成することで、金属原子の高速拡散を引き起こさずに十分全接合リークを低減させることができる。
　シリサイド形成後に施される各種熱処理（昇温工程）を符号ｉ（１≦ｉ≦ｎ）で表記し、その熱処理条件を各々、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］としたとき、総実効熱処理時間τ２ｅを、
Figure JPOXMLDOC01-appb-M000005
 で定義したとき、
　τ２ｅ≦τ＝Ｆ２ －１（Ｄ０）
であるような熱負荷を与えれば、熱負荷を与えない時に比べて、接合リークは低減することになる。ただし、ここに、Ｆ２ －１は、式（Ｂ１）に示す関数Ｆ２の逆関数を示している。
（２） ｐ＋／ｎ接合上、及びｎ＋／ｐ接合にＮｉＳｉ膜を形成した場合
　金属原子の高速拡散に由来するリークの発生は、ｐ＋／ｎ接合上に比して、ｎ＋／ｐ接合上で顕著であり、金属原子の高速拡散を引き起こさずに全接合リーク電流を低減させることができる範囲は、ｎ＋／ｐ接合上のリーク電流如何によってきまる。
　このとき、Ｆ含有ＮｉＳｉ膜を形成すれば、金属原子の高速拡散を引き起こさずに十分、ｎ＋／ｐ接合上の全接合リークを低減させることができる。
　シリサイド形成後に施される各種熱処理（昇温工程）を符号ｉ（１≦ｉ≦ｎ）で表記し、その熱処理条件を各々、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］としたとき、総実効熱処理時間τ３ｅを
Figure JPOXMLDOC01-appb-M000006
 で定義したとき、
　τ３ｅ　≦τ＝Ｆ３ －１（Ｄ０）
であるような熱負荷を与えれば、熱負荷を与えない時に比べて、接合リークは低減することになる。ただし、ここに、Ｆ３ －１は、式（Ｃ１）に示す関数Ｆ３の逆関数を示している。
＜好適熱処理条件の確定＞
　上記の結論をさらに詳細に言いかえると、シリサイド層下面から接合までの深さＤがＤ０以下、Ｄ∞以上の接合に対して、シリサイド形成後に施される各種熱処理（昇温工程）の下限及び上限を、接合深さＤの関数として定義できるということになる。
　即ち、シリサイド形成後に施される各種熱処理（昇温工程）を符号ｉ（１≦ｉ≦ｎ）で表記し、その熱処理条件を各々、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］としたとき、
（Ｉ）　熱処理下限
　ｐ＋／ｎ接合上にＮｉＳｉを含む膜を形成した場合、
　第一種実効熱処理時間τ１ｅを、
Figure JPOXMLDOC01-appb-M000007
 と定義したとき、
　Ｆ１ －１（Ｄ）　≦　τ１ｅ　　　　　　　　　　　　　　（第一種条件）
となるように熱処理を加えれば、シリサイド化反応そのものに由来する初期接合リーク電流を解消できる。
　ただし、ここに、Ｆ１ －１は、式（Ａ１）に示す関数Ｆ１の逆関数を示している。図１７に、参考のため、逆関数Ｆ１ －１をＤの関数として示しておく。
(ＩＩ）　熱処理上限１
　ｐ＋／ｎ接合上にＮｉＳｉを含む膜を形成した場合、Ｐｔを５atomic％以上、一様に添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉ相を形成することで、第二種実効熱処理時間τ２ｅを
Figure JPOXMLDOC01-appb-M000008
 と定義したとき、
　τ２ｅ　≦　Ｆ２ －１（Ｄ）　　　　　　　　　　　　（第二種条件）
となるように熱処理を加えれば、ｐ＋／ｎ　接合上のＮｉ原子の高速拡散に由来する接合リーク電流を回避できる。
　図１８に、参考のため、逆関数Ｆ２ －１をＤの関数として示しておく。
（ＩＩＩ）　熱処理上限２
　ｐ＋／ｎ接合上及びｎ＋／ｐ接合上にＮｉＳｉを含む膜を形成した場合、シリサイド層下面からｎ＋／ｐ接合までの深さ（或いは、ｐ＋／ｎ接合及びｎ＋／ｐ接合のうちシリサイド層下面からの浅いほうの深さ）をＤとしたとき、ＮｉＳｉの形成に先立ち、Ｆを注入量１．０×１０１４ｃｍ－２以上でイオン注入した後、シリサイド化し、Ｆ含有ＮｉＳｉ膜を形成すれば、第三種実効熱処理時間τ３ｅを
Figure JPOXMLDOC01-appb-M000009
 と定義したとき、
　τ３ｅ　≦　Ｆ３ －１（Ｄ）　　　　　　　　　　　　（第三種条件）
となるように熱処理を加えれば、ｐ＋／ｎ接合上及びｎ＋／ｐ接合上のＮｉ原子の高速拡散に由来する接合リーク電流を回避できる。図１９に参考のため、逆関数Ｆ３ －１をＤの関数として示しておく。　
　以上、説明したように、ＭＯＳＦＥＴのソース及びドレイン領域上にＮｉＳｉを主剤とするシリサイド層を形成後、シリサイド化反応そのものに由来する接合リーク電流を低減させ、しかも、金属原子の高速拡散に起因する接合リーク電流の発生を抑止でき、全接合リーク電流の低減が図れる熱処理条件の範囲を確定できた。
　この結果、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が可及的に小さい半導体装置の製造が可能となる。
　次に、これらの熱処理条件を用いた本発明の実施形態による半導体装置の製造方法を説明する。
（第１実施形態）
　本発明の第１実施形態による半導体装置の製造方法を、図２０（ａ）乃至図２３を参照して説明する。本実施形態は、Ｎｉ原子の基板への拡散を抑制し、且つ、シリサイド化反応そのものに由来する接合リーク電流を低減させ、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が可及的に小さい、Ｐ－ＭＯＳＦＥＴ構造の簡略な製造方法を具現する。
　図２０（ａ）に示すように、ｎ型シリコン半導体基板（または半導体層）１０を用意し、素子が形成される素子領域を分離するために、まずリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて半導体基板１０の表面に浅い溝を形成する。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて上記溝を基板表面まで絶縁物質、例えばシリコン酸化膜で埋め込み、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化することにより素子分離領域となるＳＴＩ（Shallow Trench Isolation）１２を形成する。
　次に図２０（ｂ）に示すように、基板１０上に、ゲート絶縁膜１４として、例えば熱酸化法などの公知の技術を用いて、例えば膜厚が５ｎｍの熱酸化膜を形成する。これに引き続き、ゲート電極１６として、例えばＣＶＤ法などの公知の技術を用いて、例えば膜厚が２００ｎｍのポリシリコン膜を堆積する。この後、ゲート電極１６上にフォトレジスト（図示せず）を塗布し、リソグラフィ技術を用いて、フォトレジストからなるマスクを形成する。このマスクを用いて、例えばＲＩＥ法により、ゲート電極１６およびゲート絶縁膜１４をゲート形状に加工する。続いて、ゲート電極１６の左右の基板１０に、ソース及びドレインのエクステンション領域となるｐ型の導電性を有した接合深さの浅い拡散層２０ａ、２０ｂを、Ｂをイオン注入することによって形成する。
　次いで、図２０（ｃ）に示すように、例えばＣＶＤ法により、例えばシリコン窒化膜を２０ｎｍ一面に堆積し、しかる後、ＲＩＥ工程等の異方性エッチングを加え、ゲート電極１６の側面に、シリコン窒化膜を選択的に残存させ、ゲート側壁２２を形成する。この後、ゲート電極１６の左右の基板１０に、ｐ型の導電性を有した接合深さの深い拡散層２１ａ、２１ｂを、Ｂをイオン注入することで、それぞれ形成する。拡散層２０ａ、２１ａがソース領域１８ａとなり、拡散層２０ｂ、２１ｂがドレイン領域１８ｂとなる。このとき、電極１６にもＢが注入される。その後、急速昇降温熱処理を施すことで、ソース及びドレイン領域１８ａ、１８ｂの不純物を活性化しておく。拡散層２１ａ、２１ｂは、シリコン半導体基板１０の表面より、例えば４７ｎｍの深さまで形成される。
　次に、図２１（ａ）に示すように、Ｐｔを５atomic％以上１０atomic％以下含有するＮｉ膜２４を、公知の技術、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上に更に、図示しないキャップ層となる金属層、例えばＴｉ層、またはＴｉＮ層のような層を形成しても良い。
　次いで、この半導体基板を、例えば４５０℃、３０ｓｅｃの条件で、窒素中で急速熱処理し、Ｎｉ膜２４と直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、王水溶液に浸すことで選択的に除去する。さらに、第二の急速熱処理を例えば５５０℃で、３０ｓｅｃ間、窒素中で行うことで、Ｐｔ含有ＮｉＳｉ膜２４ａ、２４ｂが拡散層２１ａ、２１ｂ上に、また、Ｐｔ含有ＮｉＳｉ膜２４ｃがゲート電極１６上に形成される（図２１（ｂ）参照）。
　この時、シリコン半導体基板１０の表面のシリコンが２２ｎｍ程度消費され、Ｐｔ含有ＮｉＳｉ膜２４ａ、２４ｂの膜厚は２８ｎｍとなる。したがって、シリサイド膜２４ａ、２４ｂの下面から接合までの深さＤは、約２５ｎｍ（＝４７ｎｍ－２２ｎｍ）となる。この深さに対応する熱処理の下限及び上限を示す逆関数Ｆ１ －１、Ｆ２ －１の値はそれぞれ４．７８ｍｉｎ、１５．３２ｍｉｎとなる。
　当然、生成されたＰｔ含有ＮｉＳｉ相には、最低でも、０．７atomic％以上のＰｔが含有されることになる。また、高濃度領域には、最大２４atomic％程度のＰｔが存在することになる。
　次に、図２１（ｃ）に示すように、Ｐｔ含有ＮｉＳｉ膜２４ａ、２４ｂ、２４ｃを覆うように、シリコン窒化層２６を、例えば２０ｎｍの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化層の一様な堆積は、Ｓｉ２Ｃｌ６とＮＨ３とを供給ガスとした化学気相成長法（ＣＶＤ（Chemical Vapor Deposition））、或いはＳｉＨ２Ｃｌ４とＮＨ３とを用いた原子層堆積法（ＡＬＤ（Atomic Layer Deposition））によって実現できる。このときの熱処理を例えば、４００℃、１０ｍｉｎとすれば、この工程による、第一種実効熱処理時間τ１ｅ及び第二種実効熱処理時間τ２ｅへの寄与は、それぞれ、２．６ｍｉｎ、１．０×１０－２ｍｉｎとなる。
　このシリコン窒化層２６は、その後の層間絶縁膜の形成、この層間絶縁膜を貫くコンタクトホールの形成時に、バリア層およびエッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を、素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる。すなわち、ボーダーレスコンタクトの形成を行うことができる。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
　次に、図２２（ａ）に示すように、シリコン窒化層２６上に層間絶縁膜２８としてシリコン酸化膜を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば、４００℃でＯ３、Ｓｉ（ＯＣ２Ｈ５）４（ＴＥＯＳ）ガスを供給することで実現することが可能である。また、ＳＯＧ（Spin on Glass、珪素化合物ＲｎＳｉ（ＯＨ）４－ｎ、Ｒ：有機分子及び添加材）のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば３００℃、１０分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜２８を形成してもよい。この工程による、第一種実効熱処理時間τ１ｅ及び第二種実効熱処理時間τ２ｅへの寄与は、それぞれ４．３×１０－１ｍｉｎ、１．４×１０－５ｍｉｎとなる。
　この後、公知の手法、例えばリソグラフィ技術及びＲＩＥ法等を用いて、シリコン酸化膜２８を穿ち、Ｐｔ含有ＮｉＳｉ膜２４ａ、２４ｂに至るコンタクトホール２９ａ、２９ｂを形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化層２６に対して選択性のある酸化膜エッチングを行い、シリコン窒化層２６をＲＩＥのエッチングストッパーとして利用する。引き続き、コンタクトホールの底部に残存する薄いシリコン窒化層２６を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のＮｉＳｉ膜２４ａ、２４ｂに対するプラズマダメージ等を軽減でき、コンタクトホールの底部が一部、素子分離領域１２と重なった場合でもこの部分での、コンタクトホールの素子分離領域１２内への突貫を防ぐことが可能となる。この工程による、第一種実効熱処理時間τ１ｅ及び第二種実効熱処理時間τ２ｅへの寄与は無視できる。
　次に、図２２（ｂ）に示すように、コンタクトホールの底部に露出したＰｔ含有ＮｉＳｉ膜２４ａ、２４ｂを、例えばＮＦ３含むプラズマに短時間暴露して、この表面を洗浄する。続いて、半導体基板１０の全面にバリア性を持つ金属膜３０、例えばＴｉ膜を例えば５ｎｍの厚さで、例えばスパッタ法により形成する。すると、コンタクトホール２９ａ、２９ｂの底面及び側面にＴｉ膜３０が形成されるとともに層間絶縁膜２８の上面にもＴｉ膜（図示せず）が形成される。この工程による、第一種実効熱処理時間τ１ｅ及び第二種実効熱処理時間τ２ｅへの寄与も無視できる。その後、層間絶縁膜２８の上面に形成されたＴｉ膜を、ＣＭＰ法を用いて除去する。続いて、バリア性を持つ金属膜３０と、Ｐｔ含有ＮｉＳｉ膜２４ａ、２４ｂとの電気的接触を良好にするために、例えば、５００℃、３０ｍｉｎ、窒素雰囲気中で熱処理を行う。この熱処理で、Ｐｔ含有ＮｉＳｉ膜２４ａ、２４ｂ上に形成された薄い酸化物がＴｉによって還元除去され、良好な電気的接触が確保される。この工程による、第一種実効熱処理時間τ１ｅ及び第二種実効熱処理時間τ２ｅへの寄与は、それぞれ３０ｍｉｎ、４．１ｍｉｎとなる。
　この熱処理後、図２３に示すように、配線金属膜３２として、例えばＡｌ膜をコンタクトホール２９ａ、２９ｂに充填する。さらに、層間絶縁膜３４としてシリコン酸化膜を堆積する。続いて、層間絶縁膜３４にリソグラフィ技術及びＲＩＥ等の公知の手法を用いて、配線金属膜３２に通じる溝３５ａ、３５ｂを形成する。この溝３５ａ、３５ｂの中に金属膜３６、例えばＣｕ膜をダマシン法により形成する。引き続き、金属膜３６の上部を覆うように、さらに絶縁膜３８として、例えばシリコン酸化膜を堆積する。
　更に、必要ならば多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
　上記の配線、実装工程を通じて、処理温度を２００℃未満に保てば、第一種実効熱処理時間τ１ｅ及び第二種実効熱処理時間τ２ｅへの寄与は無視できる。逆に、シリサイド形成後に施される各種熱処理（昇温工程）としては、２００℃以上に昇温される工程を考慮すれば十分ということになる。
　この結果、
　Ｆ１ －１（＝４．７８ｍｉｎ）≦τ１ｅ（＝３３．０＝２．６＋０．４３＋３０（ｍｉｎ））
となり、第一種条件を満たす。
　また、
τ２ｅ（＝４．１１＝１．０×１０－２＋１．４×１０－５＋４．１（ｍｉｎ））≦Ｆ２ －１（＝１５．３２ｍｉｎ）　　
となり、第二種条件も満たす。
　したがって、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が小さい、Ｐ－ＭＯＳＦＥＴの製造が可能となった。
（第２実施形態）
　次に、本発明の第２実施形態による半導体装置の製造方法を、図２４（ａ）乃至図２６を参照して説明する。本実施形態は、Ｎｉ原子の基板への拡散を抑制し、且つシリサイド化反応そのものに由来する接合リーク電流を低減させ、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が可及的に小さい、相補型ＭＯＳＦＥＴ構造の簡略な製造方法を具現する。
　図２４（ａ）に示すように、ｎ型シリコン半導体基板１０を用意し、素子が形成される素子領域を分離するために、まずリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて半導体基板１００の表面に浅い溝を形成する。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて上記溝を基板表面まで絶縁物質、例えばシリコン酸化膜で埋め込み、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化することにより素子分離領域となるＳＴＩ（Shallow Trench Isolation）１２を形成する。これらの素子分離領域１２によって分離された素子領域にｐ型不純物、ｎ型不純物をイオン注入し、ｐウェル領域（ｐ型半導体層）１３ａ、ｎウェル領域（ｎ型半導体層）１３ｂをそれぞれ形成する。
　次に、基板１０上に、ゲート絶縁膜として、例えば熱酸化法などの公知の技術を用いて、例えば膜厚が５ｎｍの熱酸化膜を形成する。これに引き続き、ゲート電極として、例えばＣＶＤ法などの公知の技術を用いて、例えば膜厚が２００ｎｍのポリシリコン膜を堆積する。この後、ゲート電極上にフォトレジスト（図示せず）を塗布し、リソグラフィ技術を用いて、フォトレジストからなるマスクを形成する。このマスクを用いて、例えばＲＩＥ法により、ゲート電極およびゲート絶縁膜をゲート形状に加工する。これにより、図２４（ｂ）に示すように、ｐウェル領域１３ａ上にはゲート絶縁膜１４ａおよびゲート電極１６ａの積層構造を有するゲートが形成され、ｎウェル領域１３ｂ上にはゲート絶縁膜１４ｂおよびゲート電極１６ｂの積層構造を有するゲートが形成される。
　続いて、ゲート電極１６ａの左右のｐウェル領域１３ａに、ソース及びドレインのエクステンション領域となるｎ型の導電性を有した接合深さの浅い拡散層２０Ａａ、２０Ａｂを、例えばＡｓをイオン注入することによって形成する。このとき、ｎウェル領域１３ｂは、例えばフォトレジスト等で形成した図示しないマスクによって覆われている。また、ゲート電極１６ｂの左右のｎウェル領域１３ｂに、ソース及びドレインのエクステンション領域となるｐ型の導電性を有した接合深さの浅い拡散層２０Ｂａ、２０Ｂｂを、例えばＢをイオン注入することによって形成する。このとき、ｐウェル領域１３ａは、例えばフォトレジスト等で形成した図示しないマスクによって覆われている。
　次いで、図２４（ｃ）に示すように、例えばＣＶＤ法により、例えばシリコン窒化膜を２０ｎｍ一面に堆積し、しかる後、ＲＩＥ工程等の異方性エッチングを加え、ゲート電極１６ａ、１６ｂのそれぞれの側面に、シリコン窒化膜を選択的に残存させ、ゲート側壁２２ａ、２２ｂを形成する。この後、ゲート電極１６ａの左右のｐウェル領域１３ａに、ｎ型の導電性を有した接合深さの深い拡散層２１Ａａ、２１Ａｂを、Ａｓをイオン注入することで、それぞれ形成する。拡散層２０Ａａ、２１Ａａがソース領域１８Ａａとなり、拡散層２０Ａｂ、２１Ａｂがドレイン領域１８Ａｂとなる。このとき、電極１６ａにもＡｓが注入される。このとき、ｎウェル領域１３ｂ側は、例えばフォトレジスト等で形成した図示しないマスクによって覆われている。また、ゲート電極１６ｂの左右のｎウェル領域１３ｂに、ｐ型の導電性を有した接合深さの深い拡散層２１Ｂａ、２１Ｂｂを、Ｂをイオン注入することで、それぞれ形成する。拡散層２０Ｂａ、２１Ｂａがソース領域１８Ｂａとなり、拡散層２０Ｂｂ、２１Ｂｂがドレイン領域１８Ｂｂとなる。このとき、電極１６ｂにもＢが注入される。その後、急速昇降温熱処理を施すことで、ｎ型ソース及びドレイン領域１８Ａａ、１８Ａｂと、ｐ型ソース及びドレイン領域１８Ｂａ、１８Ｂｂとの不純物を活性化しておく。拡散層２１Ａａ、２１Ａｂ、２１Ｂａ、２１Ｂｂは、シリコン半導体基板１０の表面より、例えば５０ｎｍの深さまで形成される。
　次に、図２５（ａ）に示すように、Ｆ原子を加速エネルギー２ｋｅＶ、注入量１×１０１４ｃｍ－２でイオン注入する。このとき、シリコン基板１０に注入されるＦ原子の飛程は１０ｎｍ以下にとどまる。この飛程は、この後に形成されるシリサイド化反応で消費されるＳｉの膜厚以下にとどめることが望ましい。この結果、拡散層２１Ａａ、２１Ａｂ、２１Ｂａ、２１Ｂｂ上及びゲート電極１６ａ、１６ｂ上に、１０ｎｍ程度の薄さのＦ含有領域２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂ、１７ａ、１７ｂがそれぞれ形成される。
　次に、図２５（ｂ）に示すように、Ｎｉ膜を、公知の技術、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上に更に、図示しないキャップ層となる金属層、例えばＴｉ層、またはＴｉＮ層のような層を形成しても良い。
　次いで、この半導体基板を、例えば４５０℃、３０ｓｅｃの条件で、窒素中で急速熱処理し、Ｎｉ膜と直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。この結果、ＮｉＳｉ膜２５Ａａ、２５Ａｂ、２５Ｂａ、２５Ｂｂが拡散層２１Ａａ、２１Ａｂ、２１Ｂａ、２１Ｂｂ上にそれぞれ形成され、また、ＮｉＳｉ膜２５Ａｃ、２５Ｂｃがゲート電極１６ａ、１６ｂ上にそれぞれ形成される（図２５（ｂ）参照）。
　このシリサイド化に伴い、Ｆ含有領域２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂ、１７ａ、１７ｂのＦは一部、ＮｉＳｉ膜中及びＮｉＳｉ／Ｓｉとの界面に取り込まれる。この場合のＮｉＳｉ膜中のＦ面密度は３．７×１０１３ｃｍ－２、Ｆの最大濃度はＮｉＳｉ／Ｓｉとの界面で観測され、その濃度は１．０×１０１９ｃｍ－３となる。
　この時、シリコン半導体基板１０の表面のシリコンが２２ｎｍ程度消費され、Ｆ含有ＮｉＳｉ膜２５Ａａ、２５Ａｂ、２５Ｂａ、２５Ｂｂの膜厚は２８ｎｍとなる。
　したがって、シリサイド膜２５Ａａ、２５Ａｂ、２５Ｂａ、２５Ｂｂの下面から接合までの深さＤは、約２８ｎｍ（＝５０ｎｍ－２２ｎｍ）となる。この深さに対応する熱処理の下限及び上限を示す逆関数Ｆ１ －１、Ｆ３ －１の値はそれぞれ２．９１ｍｉｎ、５．５３ｍｉｎとなる。
　次に、図２５（ｃ）に示すように、Ｆ含有ＮｉＳｉ領域２５Ａａ、２５Ａｂ、２５Ａｃ、２５Ｂａ、２５Ｂｂ、２５Ｂｃを覆うように、シリコン窒化層２６を、例えば２０ｎｍの厚さで、基板１０の表面に一様に堆積させる。低温でのシリコン窒化層の一様な堆積は、Ｓｉ２Ｃｌ６とＮＨ３とを供給ガスとしたＣＶＤ法、或いはＳｉＨ２Ｃｌ４とＮＨ３とを用いたＡＬＤ法によって実現できる。このときの熱処理を例えば、３５０℃、１０ｍｉｎとすれば、この工程による、第一種実効熱処理時間τ１ｅ及び第三種実効熱処理時間τ３ｅへの寄与は、それぞれ１．１ｍｉｎ、６．５×１０－３ｍｉｎとなる。
　このシリコン窒化層２６は、その後の層間絶縁膜の形成、この層間絶縁膜を貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ち、ライナー層として機能することになる。このようなライナー層を、素子分離領域１２を含む基板１０の表面に一様に設けることで、コンタクトホールの形成は必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる。すなわちボーダーレスコンタクトの形成を行うことができる。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
　次に、図２５（ｃ）に示すように、シリコン窒化層２６上に層間絶縁膜２８としてシリコン酸化膜を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば、４００℃でＯ３、Ｓｉ（ＯＣ２Ｈ５）４（ＴＥＯＳ）ガスを供給することで実現することが可能である。また、ＳＯＧのような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば３００℃、１０分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜２８を形成してもよい。この工程による、第一種実効熱処理時間τ１ｅ及び第三種実効熱処理時間τ３ｅへの寄与は、それぞれ４．３×１０－１ｍｉｎ、２．４×１０－４ｍｉｎとなる。
　この後、公知の手法、例えばリソグラフィ技術、ＲＩＥ法等を用いて、シリコン酸化膜２８を穿ち、ＮｉＳｉ領域２５Ａａ、２５Ａｂ、２５Ｂａ、２５Ｂｂに至るコンタクトホール２９Ａａ、２９Ａｂ、２９Ｂａ、２９Ｂｂを形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化層２６に対して選択性のある酸化膜エッチングを行い、シリコン窒化層２６をＲＩＥのエッチングストッパーとして利用する。引き続き、コンタクトホールの底部に残存する薄いシリコン窒化層２６を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のＮｉＳｉ領域に対するプラズマダメージ等を軽減でき、コンタクトホールの底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域１２内への突貫を防ぐことが可能となる。
　次に、図２５（ｃ）に示すように、コンタクトホールの底部に露出したＮｉＳｉ領域２５Ａａ、２５Ａｂ、２５Ｂａ、２５Ｂｂを、例えばＮＦ３含むプラズマに短時間暴露して、この表面を洗浄し、続いて、半導体基板１０の全面にバリア性を持つ金属膜３０、例えばＴｉ膜を例えば５ｎｍの厚さで、例えばスパッタ法により形成する。すると、コンタクトホール２９Ａａ、２９Ａｂ、２９Ｂａ、２９Ｂｂの底面および側面にＴｉ膜３０が形成されるとともに、層間絶縁膜２８の上面にもＴｉ膜（図示せず）が形成される。これらの工程による第一種実効熱処理時間τ１ｅ及び第三種実効熱処理時間τ３ｅへの寄与は無視できる。その後、層間絶縁膜２８の上面に形成されたＴｉ膜を、ＣＭＰ法を用いて除去する。続いて、バリア性を持つ金属膜３０と、ＮｉＳｉ領域２５Ａａ、２５Ａｂ、２５Ｂａ、２５Ｂｂとの電気的接触を良好にするために、例えば５００℃、３ｍｉｎ、窒素雰囲気中で熱処理を行う。この工程による、第一種実効熱処理時間τ１ｅ及び第三種実効熱処理時間τ３ｅへの寄与は、ともに３．０ｍｉｎとなる。
　この熱処理後、図２６に示すように、配線金属膜３２として、例えばＡｌ膜をコンタクトホール２９Ａａ、２９Ａｂ、２９Ｂａ、２９Ｂｂに充填する。さらに、層間絶縁膜３４としてシリコン酸化膜を堆積する。続いて、層間絶縁膜３４にリソグラフィ技術及びＲＩＥ法等の公知の手法を用いて、配線金属膜３２に通じる溝３５ａ、３５ｂを形成する。これらの溝３５ａ、３５ｂの中に金属膜３６、例えばＣｕ膜をダマシン法により形成する。引き続き、金属膜３６の上部を覆うように、さらに絶縁膜３８として、例えばシリコン酸化膜を堆積する。
　さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。上記の配線、実装工程を通じて、処理温度を２００℃未満に保てば、第一種実効熱処理時間τ１ｅ及び第三種実効熱処理時間τ３ｅへの寄与は無視できる。逆に、シリサイド形成後に施される各種熱処理（昇温工程）としては、２００℃以上に昇温される工程を考慮すれば十分ということになる。
　この結果、
　Ｆ１ －１（＝２．９１ｍｉｎ）≦τ１ｅ（＝４．５３＝１．１＋０．４３＋３．０（ｍｉｎ））
となり、第一種条件を満たす。
　また、
　τ３ｅ（＝３．０１＝６．５×１０－３＋２．４×１０－４＋３（ｍｉｎ））≦Ｆ３ －１（＝５．５３ｍｉｎ）
となり、第三種条件も満たす。
　従って、ソースおよびドレインの浅い接合位置を保ちつつシリサイド化され、且つ接合リーク電流が小さい、Ｎ－ＭＯＳＦＥＴの製造が可能となった。
　Ｐ－ＭＯＳＦＥＴのリークはＮ－ＭＯＳＦＥＴのリークよりも小さいので、当然、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が小さいＣ－ＭＯＳＦＥＴの製造が可能となった。
　以上、詳述してきた様に、
（１）　Ｐ－ＭＯＳＦＥＴのソース及びドレイン領域上にＮｉＳｉを主剤とするシリサイド層を形成後、これに施される各種熱処理（昇温工程）を、シリサイド層の下面から接合までの深さＤに応じて、上述した第一種条件を満たすように行ことで、シリサイド化反応そのものに由来する初期接合リーク電流を解消することができる。
（２）　Ｐ－ＭＯＳＦＥＴのソース及びドレイン領域上に、Ｐｔを５atomic％以上添加したＮｉＰｔ合金から生成されたＰｔ含有ＮｉＳｉ相を主剤とするシリサイド層を形成後、これに施される各種熱処理（昇温工程）を、シリサイド層の下面から接合までの深さＤに応じて、上述した第二種条件を満たすように制限することで、ｐ＋／ｎ接合上のＮｉ原子の高速拡散に由来する接合リーク電流を回避することができる。
（３）　相補型ＭＯＳＦＥＴのソース及びドレイン領域上にＦを含有するＮｉＳｉを主剤とするシリサイド層を形成後、これに施される各種熱処理（昇温工程）を、シリサイド層の下面からソース及びドレイン領域のｐｎ接合までの深さの最小値Ｄに応じて、上述した第三種条件を満たすように制限することで、ｐ＋／ｎ及びｎ＋／ｐ接合上のＮｉ原子の高速拡散に由来する接合リーク電流を回避することができる。
　この結果、（１）且つ（２）を満たすように、ＮｉＳｉを主剤とするシリサイド層の形成後に熱処理を施すことにより、シリサイド化反応そのものに由来する接合リーク電流を低減させることができるとともに、金属原子の高速拡散に起因する接合リーク電流の発生を抑止することができ、全接合リーク電流の低減を図ることが可能となる。また、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が可及的に小さいＰ－ＭＯＳＦＥＴを製造することが可能となる。
　また、（１）且つ（３）を満たすように、ＮｉＳｉを主剤とするシリサイド層の形成後に熱処理を施すことにより、シリサイド化反応そのものに由来する接合リーク電流を低減させることができるとともに、金属原子の高速拡散に起因する接合リーク電流の発生を抑止することができ、全接合リーク電流の低減を図ることが可能となる。また、ソース及びドレインの浅い接合位置を保ちつつ、シリサイド化され、且つ接合リーク電流が可及的に小さい、相補型ＭＯＳＦＥＴを製造することが可能となる。

Claims (9)

  1. 　シリコン半導体層と、
    　前記シリコン半導体層に離間して設けられたソース領域およびドレイン領域と、
    　前記ソース領域および前記ドレイン領域との間の前記シリコン半導体層上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記ソース領域および前記ドレイン領域上にそれぞれ設けられＰｔを含有したＮｉＳｉ相を有し、結晶粒が（１１１）または（１０２）に強配向しているシリサイド層と、
    　を備えていることを特徴とする半導体装置。
  2. 　前記シリサイド層には、０．７atomic％以上、２４atomic％以下のPtが存在することを特徴とする請求項１記載の半導体装置。
  3. 　前記シリサイド層の単一の結晶粒中に、Ｐｔ濃度の互いに異なる第１、第２の領域を有し、第１領域のＰｔ濃度（atomic％）は、第２領域のＰｔ濃度（atomic％）の２倍以上であることを特徴とする請求項１記載の半導体装置。
  4. 　前記第１領域は、前記シリサイド層の層厚方向のほぼ中央に位置していることを特徴とする請求項３記載の半導体装置。
  5. 　前記第１領域は、単一の前記結晶粒内において網目状に存在していることを特徴とする請求項３記載の半導体装置。
  6. 　ｎ型シリコン半導体層と、
    　前記シリコン半導体層に離間して設けられたＢを含有するｐ型のソース領域およびドレイン領域と、
    　前記ソース領域および前記ドレイン領域との間の前記シリコン半導体層上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記ソース領域および前記ドレイン領域上に、それぞれＮｉＳｉ相を有するシリサイド層と、
    を備えている半導体装置の製造方法であって、
    　前記シリサイド層の下面から、前記ソース及びドレイン領域が前記半導体層と形成する接合面までの深さＤが２２．４ｎｍ乃至３８．１ｎｍとなるようにシリサイド層を形成する工程と、
    　前記シリサイド層形成後に、ｎ（≧１）回行われる熱処理を伴う工程と、
    を備え、
    　前記シリサイド層形成後に行われる熱処理を伴う工程のｉ回目の熱処理は、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］で行い、かつＥａ１を０．５９９（ｅＶ）、Ｔ１を７７３[Ｋ]、ｋをボルツマン定数、ｅを電気素量、Ｇ１（Ｔａｉ，τａｉ）を、
    　Ｇ１（Ｔａｉ，τａｉ）＝τａｉ×ｅｘｐ｛ｅ×Ｅａ１（１／（ｋＴ１）－１／（ｋＴａ））｝
    とし、
    Ａ１＝９５６．６、Ａ０＝４９９．９、α＝０．４１７５、Ｄを
    　Ｄ＝Ｆ１（τ１）＝（Ａ１×ｅｘｐ（－ατ１）＋Ａ０）１／２　　　　　　　　　　　
    とし、τ１ｅを、
    Figure JPOXMLDOC01-appb-M000001
     としたとき、
    　τ１　≦　τ１ｅ　　　　　　　　　　　　　　
    を満たすように行うことを特徴とする半導体装置の製造方法。
  7. 　ｎ型シリコン半導体層と、
    　前記シリコン半導体層に離間して設けられたＢを含有するｐ型のソース領域およびドレイン領域と、
    　前記ソース領域および前記ドレイン領域との間の前記シリコン半導体層上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記ソース領域および前記ドレイン領域上に、それぞれＰｔを０．７atomic％以上、２４atomic％以下含有したＮｉＳｉ相を有するシリサイド層と、
    　を備えている半導体装置の製造方法であって、
    　前記シリサイド層の下面から、前記ソース及びドレイン領域が前記半導体層と形成する接合面までの深さＤが２２．４ｎｍ乃至３８．１ｎｍとなるようにシリサイド層を形成する工程と、
    　前記シリサイド層形成後に、ｎ（≧１）回行われる熱処理を伴う工程と、
    を備え、
    　前記シリサイド層形成後に行われる熱処理を伴う工程のｉ回目の熱処理は、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］で行い、かつＥａ２を２．１９（ｅＶ）、Ｔ２を８２３（Ｋ）、ｋをボルツマン定数、ｅを電気素量、Ｇ２（Ｔａｉ，τａｉ）を、
    　Ｇ２（Ｔａｉ，τａｉ）＝τａｉ×ｅｘｐ｛ｅ×Ｅａ２（１／（ｋＴ２）－１／（ｋＴａ））｝
    とし、
    　Ｂ１＝７．０６７、Ｂ０＝５１６．７、Ｄを
    　Ｄ＝Ｆ２（τ２）＝（Ｂ１×τ２＋Ｂ０）１／２　　　　　　　　　　　
    とし、τ２ｅを、
    Figure JPOXMLDOC01-appb-M000002
     としたとき、
    　τ２ｅ　≦　τ２　　　　　　　　　　
    を満たすように行うことを特徴とする半導体装置の製造方法。
  8. 　半導体基板に設けられたｎ型の第１シリコン半導体層と、
    　前記第１シリコン半導体層に離間して設けられたｐ型の第１ソース領域及びドレイン領域と、
    　前記第１ソース領域及び前記第１ドレイン領域との間の前記第１シリコン半導体層上に設けられた第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
    　前記半導体基板に設けられたｐ型の第２シリコン半導体層と、
    　前記第２シリコン半導体層に離間して設けられたｎ型の第２ソース領域及びドレイン領域と、
    　前記第２ソース領域及び前記第２ドレイン領域との間の前記第２シリコン半導体層上に設けられた第２ゲート絶縁膜と、
    　前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
    　前記第１ソースおよびドレイン領域と、前記第２ソース及びドレイン領域上に、それぞれＦを含有したＮｉＳｉ相を有するシリサイド層と、
    を備えている半導体装置の製造方法であって、
    　前記シリサイド層の下面から、前記ソース及びドレイン領域が前記半導体層と形成する接合面までの深さの最小値Ｄが２２．４ｎｍ乃至３８．１ｎｍとなるようにシリサイド層を形成する工程と、
    　前記シリサイド層形成後に、ｎ（≧１）回行われる熱処理を伴う工程と、
    を備え、
    　前記シリサイド層形成後に行われる熱処理を伴う工程のｉ回目の熱処理は、絶対温度Ｔａｉ［Ｋ］、熱処理時間τａｉ［ｍｉｎ］で行い、かつＥａ２を２．０３（ｅＶ）、Ｔ３を７７３（Ｋ）、ｋをボルツマン定数、ｅを電気素量、Ｇ３（Ｔａｉ，τａｉ）を、
    　Ｇ２（Ｔａｉ，τａｉ）＝τａｉ×ｅｘｐ｛ｅ×Ｅａ２（１／（ｋＴ３）－１／（ｋＴａ））｝
    とし、
    　Ｃ２＝－１．７８７９、Ｃ１＝１１３．４４、Ｃ０＝２１１．７８、Ｄを
    　Ｄ＝Ｆ３（τ３）＝（Ｃ２×τ３ ２＋Ｃ１×τ３＋Ｃ０）１／２　　　　　　　　　　　
    とし、τ３ｅを、
    Figure JPOXMLDOC01-appb-M000003
     としたとき、
    　τ３ｅ　≦　τ３　　　　　　　　　　
    を満たすように行うことを特徴とする半導体装置の製造方法。
  9. 　前記Ｆを含有するＮｉＳｉ相を有するシリサイドを形成する工程は、
    　第１および第２半導体層の表面に１．０×１０１４ｃｍ－２以上のＦ原子をイオン注入する工程と、
    　熱処理を加えることなくＮｉ膜を堆積する工程と、
    　Ｆを含有するＮｉＳｉ相のシリサイドを形成するための熱処理を行う工程と、
    を備えていることを特徴とする請求項８記載の半導体装置の製造方法。
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