WO2010055544A1 - Ｍｒａスイッチを備えるサーバ装置 - Google Patents

Ｍｒａスイッチを備えるサーバ装置 Download PDF

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mra
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Inventor
荻本貴宏
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株式会社日立製作所
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Definitions

  • the present invention is a multi-root. I / O Virtualization compatible PCIe switch (MRA switch), especially MRA (Multi-Root)
  • MRA switch I / O Virtualization compatible PCIe switch
  • the present invention relates to a server device including an (Aware) switch and an MRA switch.
  • FIG. 7 is a diagram illustrating a configuration example of a server apparatus provided with a conventional MRA switch 100.
  • MRA switch 100 is Upstream P2P (PCI-to-PCI) Bridge 110, 111, 112, Downstream P2P Bridge 120, 121, 122, and MRA switch controller 130 are included.
  • Upstream The P2P Bridges 110, 111, and 112 are connected to the host computers 140, 141, and 142, respectively.
  • the host computer is hereinafter abbreviated as a host. Blank boxes associated with the host and Bridge indicate connection ports.
  • the host 140 includes software, Multi-Root. PCI Manager (MR-PCIM) is installed.
  • MR-PCIM Multi-Root. PCI Manager
  • the connection configuration between the P2P Bridge 110, 111, 112 and the Downstream P2P Bridge 120, 121, 122 is called a Multi-Root Topology configuration, and is realized by a switch in the MRA switch 100. Switch).
  • the MRA switch control unit 130 uses the Switch MR-IOV (IO (Virtualization) Register entities of Extended Capability and Switch Mapping Tables. There is only one register entity and the memory area in the MRA switch 100, and a plurality of Upstreams. It is possible to access these entities from P2P Bridge.
  • Switch Mapping Tables stores information for mapping a VS to a physical switch.
  • Switch MR-IOV Extended Capability includes a Switch VS Authorization bitmap. This bitmap has a bit corresponding to the VS existing in the MRA switch 100 on a one-to-one basis, and the Upstream belonging to the VS in which 1 is set in the corresponding bit. Only P2P Bridge is permitted to access the register entity.
  • Hosts 140, 141, and 142 can be connected to each upstream stream.
  • the MR-PCIM accesses a register entity and a memory area held by the MRA switch control unit 130.
  • Upstream Each of the P2P Bridges 110, 111, and 112 includes a base address register (BAR), and each uses the BAR to access the register entity and the memory area.
  • BAR base address register
  • FIG. 8 is an example of memory space allocation of the hosts 140 and 141, 200 and 210 are all memory spaces of the hosts 140 and 141, 201 and 211 are space areas that can be allocated to IO devices, and 202 and 212 are memory spaces. Upstream The space area allocated to P2P Bridge 110 and 111 is shown.
  • the MR-PCIM on the host 140 is Upstream.
  • the Switch Mapping Tables are accessed through the memory space area 202 assigned to the P2P Bridge 110. Since there can be only one MR-PCIM in the Multi-Root Topology, the host 141 that does not run the MR-PCIM The memory space area 212 allocated to the P2P Bridge 111 is not accessed from the MR-PCIM.
  • the above Switch VS Authorization By setting the bit corresponding to Upstream P2P Bridge 111 of the bitmap to 0, access from the host 141 not operating MR-PCIM to the register entity in the control unit 130 can be prohibited.
  • the memory space area 212 allocated to the P2P Bridge 111 exists.
  • the above-mentioned Switch is provided via Downstream P2P Bridge 120, 121, 122. Mapping Tables are never accessed, and each base address register (BAR) has a Read Only attribute.
  • Switch Mapping Tables are allowed to have an area of about 100 MB at the maximum according to the specifications, but the actual area is determined by the number of ports, the number of VS, etc. mounted on the MRA switch, and a memory of about several KB to several hundred KB. It is thought to use space. However, since the memory space on the host is allocated in units of 1 MB at the minimum, even when only a few KB is used, 1 MB of memory space is allocated. Since the memory space of the Upstream P2P Bridge is allocated for each MRA switch, when the MRA switch is used in a multi-stage configuration, the memory space of each MRA switch that can be accessed at least x 1 MB is allocated to the memory space of each host. It becomes.
  • the memory space that can be allocated to the IO device including the Upstream P2P Bridge is limited, and in the current general system, the upper 1 GB or less of the memory address 4 GB or less is allocated. For this reason, in a system in which a large number of IO devices can be mounted via a plurality of MRA switches, in addition to an increase in memory space used due to the multi-functionalization of individual IO devices, allocation of memory space areas to the MRA switches. Therefore, there is a possibility that a memory space area that can be allocated to the IO device is exhausted.
  • Non-Patent Document 1 Details of the VS Authorization bitmap and PCIM Capable Switch Ports are described in Non-Patent Document 1. Details of the base address register are described in Non-Patent Document 2.
  • the problem to be solved is an Upstream in which MR-PCIM does not exist upstream in a system in which a large number of IO devices can be mounted via a plurality of MRA switches.
  • the present invention is Upstream Whether or not MR-PCIM exists upstream of P2P Bridge is determined by the Switch VS Authorization bitmap, and when the bit setting corresponding to Upstream P2P Bridge is 0, Upstream
  • the base address register on the P2P Bridge is set to the Read Only attribute, and the allocation of the memory space area from the host not operating the MR-PCIM is suppressed.
  • the MRA switch of the present invention is PCIM Even in the case of Capable Switch Ports, it is possible to suppress memory space allocation from the connected host to the Upstream P2P Bridge in which no MR-PCIM exists upstream. For this reason, in the host where MR-PCIM is not operating, the memory space that can be allocated to the IO device is allocated to the Upstream. It can be allocated to the original IO device without dividing for P2P Bridge.
  • the determination of whether or not the allocation of the memory area is necessary is performed using an existing register (VS) in the MRA switch.
  • VS existing register
  • Authentication Bitmap By using the (Authentication Bitmap), a special register and MR-PCIM processing are not required.
  • FIG. 1 is a configuration diagram of a system including a server device using the MRA switch of the embodiment in a two-stage configuration.
  • Devices 360 to 362 and 370 to 372 are not included in the server apparatus.
  • Hosts 340, 341, and 342 are connected upstream of the MRA switch 300, and hosts 350, 351, and 352 are connected upstream of the MRA switch 302.
  • the devices 360, 361, and 362 are connected downstream of the MRA switch 301, and the devices 370, 371, and 372 are connected downstream of the MRA switch 303.
  • Both of the MRA switches 300 and 302 are connected upstream of the MRA switches 301 and 303.
  • Hosts 340, 341, 342 can access devices 360, 361, 362 via MRA switches 300, 301 and devices 370, 371, 372 via MRA switches 300, 303.
  • the hosts 350, 351, and 352 can access the devices 360, 361, and 362 via the MRA switches 302 and 301, and the devices 370, 371, and 372 via the MRA switches 302 and 303. Therefore, any host can access all devices by setting a virtual switch (VS) configuration in the MRA switch.
  • VS virtual switch
  • FIG. 2 is an internal configuration example of the MRA switch 300 according to the embodiment.
  • Hosts 340, 341, and 342 are upstream of MRA switch 300
  • the P2P Bridges 310, 311, and 312 are connected to each other.
  • the MRA switch 300 includes Downstream P2P Bridges 320, 321, and 322, and Switch.
  • MRA switch control unit 330 in which register entities of MR-IOV Extended Capability and Switch Mapping Tables exist.
  • the P2P Bridge determines the attribute of the base address register in the Upstream P2P Bridge as Read-Write or Read Only according to the notified bit information.
  • Upstream when MR-PCIM is running on any of the three hosts 340, 341, 342 Since the mapped MRA switch ports for P2P Bridges 310, 311, 312 must all be PCIM Capable Ports, the VS Authorization bitmap Upstream Bits corresponding to P2P Bridges 310, 311, and 312 are set to 1.
  • the MRA switch control unit 330 is connected to the UpstreamP2P via the signal lines 3300, 3301, and 3302. Bit information “1” of the corresponding VS Authorization bitmap is notified to Bridges 310, 311, and 312.
  • the Bridges 310, 311, and 312 set the base address register to the Read-Write attribute.
  • the Upstream is activated when the host 340 starts up. Since an area in the memory space is allocated to the P2P Bridge 310, the MR-PCIM uses the allocated memory area to transmit the Multi-Root in the MRA switch control unit 330. Topology setting and rewriting of VS Authorization bitmap can be performed.
  • FIG. 3 shows a configuration example using the MRA switch 300 of the embodiment as in FIG.
  • the state where the Authorization bitmap is rewritten by MR-PCIM on the host 340 is shown.
  • the MRA switch control unit 330 uses the Upstream P2P via the signal lines 3301 and 3302.
  • Bit information “0” of the corresponding VS Authorization bitmap is notified to the Bridges 311 and 312.
  • the Upstream P2P Bridges 311 and 312 each read “0” because the signals sent from the MRA switch control unit 330 are “0”. Change to “Only” attribute.
  • the Upstream P2P Bridge 311 When the host 341 is activated in this state, the Upstream P2P Bridge 311 does not request a memory area, so the host 341 An area in the memory space is not allocated to the P2P Bridge 311. Similarly, the host 342 does not allocate memory space for the Upstream P2P Bridge 312.
  • FIG. 4 is an example of memory space allocation of the hosts 340 and 341 in this embodiment.
  • 400 and 410 are all memory spaces of the hosts 340 and 341, 401 and 411 are areas that can be allocated to IO devices in the memory space, and 402 is an upstream.
  • An area allocated to the P2P Bridge 310 is shown.
  • the memory area 402 to the Upstream P2P Bridge 310 is allocated to the MR-PCIM operating host 340 as in the prior art, but the Upstream is not allocated to the host 341 that does not operate the MR-PCIM. No memory area is allocated to the P2P Bridge 311. Therefore, the host 341 can allocate all of the memory area 411 that can be allocated to the IO device only to the device.
  • FIG. 5 is a flowchart showing an outline of the operation of the host, MR-PCIM processing, and MRA switch 300.
  • the MR-PCIM operating host (host 340 in the present embodiment) is activated as the MRA switch is turned on (step 510).
  • the MR-PCIM operation host hosts 341 and 342
  • MR by MR-PCIM It is not activated until the power is individually turned on by the user after the topology information setting is completed.
  • the Upstream The P2P Bridge 310 requests the MR-PCIM operating host 340 to allocate a memory space area, and the host 340 allocates a memory space area for the Upstream P2P Bridge 310.
  • the MR-PCIM on the host 340 performs Upstream.
  • Multi-Root Topology information setting in the MRA switch control unit 330 is performed via the P2P Bridge 310 (Step 520).
  • Setting is Upstream This is performed using the configuration register of the P2P Bridge 310 and the memory area to which the memory space area is allocated.
  • the MR-PCIM on the host 340 receives the VS in the MRA switch control unit 330.
  • the Authorization bitmap is set, and the corresponding bits other than Upstream P2P Bridge 310 are set to “0” (step 530).
  • the switch control unit 330 performs Upstream. This bit setting is notified to the P2P Bridge 311 and 312, and the Upstream P2P Bridge 311 and 312 change the base address register to the Read Only attribute (Step 540).
  • the hosts 341 and 342 are activated by individual power-on by the user (step 550).
  • the base address register of Upstream P2P Bridge 311 and 312 is read by the processing of step 540. Since the attribute is “Only”, areas in the memory space are not allocated to the Upstream P2P Bridges 311 and 312 when the hosts 341 and 342 are activated.
  • the operation relating to the MRA switch 301 is the same.
  • the MR-PCIM of the host 340 is the Upstream to which the MRA switch 301 is connected. Steps 520 and 530 are executed for the P2P Bridge, and the MRA switch 301 executes Step 540 for the Upstream P2P Bridge.
  • the Upstream of the MRA switch 301 connected to the host 340 The P2P Bridge requires an area on the memory space, but the other Upstream P2P Bridges of the MRA switch 301 do not need an area on each memory space of the hosts 341 and 342.
  • FIG. 6 is a configuration example of the host 340 of this embodiment.
  • the host 340 includes a CPU 3401, a chip set 3402, a memory 3403, and a built-in HDD 3404, and is connected to the MRA switch 300 via a PCIe I / F (interface) 3405.
  • the memory space 400 of the host 340 shown in FIG. 4 indicates the entire memory space recognized by the CPU 3401.
  • the IO it is possible to efficiently allocate an area on a memory space that can be allocated to a device.
  • 300 MRA switch
  • 310 Upstream P2P Bridge
  • 311 Upstream P2P Bridge
  • 312 Upstream P2P Bridge
  • 340 Host (MR-PCIM operation)
  • 341 Host
  • 342 Host
  • 330 MRA switch controller.

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Abstract

　ＭＲＡスイッチを介してＩＯデバイスを搭載するシステムにおいて、ＭＲ－ＰＣＩＭが稼働していないホストからアクセスされるＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅへのメモリ空間領域の割当を抑止する。 　複数のＰＣＩＭ Ｃａｐａｂｌｅ Ｓｗｉｔｃｈ Ｐｏｒｔｓを持つＭＲＡスイッチにおいて、Ｓｗｉｔｃｈ ＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップ２７０の対応するビット設定に従い、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタの属性を決定する。対応するＳｗｉｔｃｈ ＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットが０であればベースアドレスレジスタをＲｅａｄ Ｏｎｌｙ属性とすることによって、ＭＲ－ＰＣＩＭが稼働していないホストからのメモリ空間領域の割当を抑止する。

Description

ＭＲＡスイッチを備えるサーバ装置
　本発明は、Ｍｕｌｔｉ－Ｒｏｏｔ
Ｉ/Ｏ Ｖｉｒｔｕａｌｉｚａｔｉｏｎ対応のＰＣＩｅスイッチ（ＭＲＡスイッチ）に関し、特にＭＲＡ（Ｍｕｌｔｉ－Ｒｏｏｔ
Ａｗａｒｅ）スイッチおよびＭＲＡスイッチを備えるサーバ装置に関するものである。
　図７は、従来のＭＲＡスイッチ１００を備えたサーバ装置の構成例を示す図である。ＭＲＡスイッチ１００は、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ（ＰＣＩ－ｔｏ－ＰＣＩ） Ｂｒｉｄｇｅ１１０、１１１、１１２、Ｄｏｗｎｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ１２０、１２１、１２２、およびＭＲＡスイッチ制御部１３０を含む。Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１、１１２は、ホストコンピュータ１４０、１４１、１４２にそれぞれ接続されている。ホストコンピュータを以下ホストと略称する。ホストおよびＢｒｉｄｇｅに付随するブランクのボックスは、接続ポートを示す。ホスト１４０には、ソフトウェアであるＭｕｌｔｉ－Ｒｏｏｔ
ＰＣＩ Ｍａｎａｇｅｒ（ＭＲ－ＰＣＩＭ）が搭載される。
　Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１、１１２とＤｏｗｎｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ１２０、１２１、１２２との接続構成は、Ｍｕｌｔｉ－Ｒｏｏｔ Ｔｏｐｏｌｏｇｙ構成と呼ばれ、ＭＲＡスイッチ１００内のスイッチによって実現されるが、ホストからスイッチはＶＳ（Ｖｉｒｔｕａｌ
Ｓｗｉｔｃｈ）として認識される。ＭＲＡスイッチ制御部１３０は、Ｍｕｌｔｉ－Ｒｏｏｔ Ｔｏｐｏｌｏｇｙ構成情報を設定するためのメモリ領域の他に、Ｓｗｉｔｃｈ ＭＲ－ＩＯＶ（ＩＯ
Ｖｉｒｔｕａｌｉｚａｔｉｏｎ） Ｅｘｔｅｎｄｅｄ ＣａｐａｂｉｌｉｔｙおよびＳｗｉｔｃｈ Ｍａｐｐｉｎｇ Ｔａｂｌｅｓのレジスタ実体を有する。このレジスタ実体および上記メモリ領域は、ＭＲＡスイッチ１００内に１つだけ存在し、複数のＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅからこれらの実体にアクセスすることが可能である。Ｓｗｉｔｃｈ Ｍａｐｐｉｎｇ Ｔａｂｌｅｓは、ＶＳを物理的なスイッチにマッピングするための情報を格納する。Ｓｗｉｔｃｈ
ＭＲ－ＩＯＶ Ｅｘｔｅｎｄｅｄ Ｃａｐａｂｉｌｉｔｙは、Ｓｗｉｔｃｈ ＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットマップを含む。このビットマップは、ＭＲＡスイッチ１００内に存在するＶＳと１対１に対応するビットを備えており、対応するビットに１が設定されているＶＳに属するＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅのみ上記レジスタ実体へのアクセスが許可される。
　ホスト１４０、１４１、１４２は、各々接続可能なＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１、１１２のためにメモリ空間上の領域を割り当てることにより、ＭＲ－ＰＣＩＭは、ＭＲＡスイッチ制御部１３０が保有するレジスタ実体およびメモリ領域にアクセスする。Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１、１１２は、各々ベースアドレスレジスタ（ＢＡＲ）を備えており、各々ＢＡＲを用いて上記レジスタ実体およびメモリ領域にアクセスする。ホスト１４０、１４１、１４２のいずれかでＭＲ－ＰＣＩＭが稼働する場合であっても、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１、１１２のマップされるＭＲＡスイッチポートは全てＰＣＩＭ Ｃａｐａｂｌｅ Ｓｗｉｔｃｈ Ｐｏｒｔｓであるため、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１、１１２の各ＢＡＲはＲｅａｄ－Ｗｒｉｔｅ属性となっており、それぞれホスト１４０、１４１、１４２に対してメモリ空間上の領域を要求する。
　図８は、ホスト１４０、１４１のメモリ空間割り当て例であり、２００、２１０はホスト１４０、１４１の全メモリ空間、２０１、２１１はメモリ空間のうちＩＯデバイスに割り当て可能な空間領域、２０２、２１２はＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０、１１１に割り当てられた空間領域を示す。
　ＭＲ－ＰＣＩＭの稼働ホストが例えばホスト１４０の場合、ホスト１４０上のＭＲ－ＰＣＩＭはＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１０に割り当てられたメモリ空間領域２０２を介して上記Ｓｗｉｔｃｈ Ｍａｐｐｉｎｇ Ｔａｂｌｅｓへのアクセスを行う。Ｍｕｌｔｉ－Ｒｏｏｔ Ｔｏｐｏｌｏｇｙ内にＭＲ－ＰＣＩＭは１つしか存在できないため、ＭＲ－ＰＣＩＭの稼動しないホスト１４１からＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１１に割り当てられたメモリ空間領域２１２はＭＲ－ＰＣＩＭからアクセスされることはない。上記Ｓｗｉｔｃｈ ＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ
ビットマップのＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ１１１に対応するビットを０に設定することによって、ＭＲ－ＰＣＩＭが稼働していないホスト１４１から制御部１３０内の上記レジスタ実体へのアクセスを禁止できるが、ホスト１４１からＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ１１１へ割り当てられたメモリ空間領域２１２は存在する。なお、Ｄｏｗｎｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ１２０、１２１、１２２を介して上記Ｓｗｉｔｃｈ
Ｍａｐｐｉｎｇ Ｔａｂｌｅｓへアクセスされることはなく、それぞれのベースアドレスレジスタ（ＢＡＲ）はＲｅａｄ Ｏｎｌｙ属性となる。
　Ｓｗｉｔｃｈ Ｍａｐｐｉｎｇ
Ｔａｂｌｅｓは、スペック上最大で約１００ＭＢの領域を持つことが許されているが、実際の領域はＭＲＡスイッチに実装されるポート数、ＶＳ数などにより決定され、数ＫＢ～数百ＫＢ程度のメモリ空間を使用すると考えられる。ただし、ホスト上のメモリ空間は最小１ＭＢ単位で割り当てられるため、数ＫＢ程度しか使用しない場合でも1ＭＢのメモリ空間が割り当てられることになる。Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅのメモリ空間はＭＲＡスイッチ毎に割り振られるため、ＭＲＡスイッチを多段構成で使用する場合など、各ホストのメモリ空間には最低でもアクセスできる全ＭＲＡスイッチ個数
ｘ １ＭＢのメモリ領域が割り当てられることとなる。上記Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅを含めＩＯデバイスに割り当て可能なメモリ空間には限りがあり、現状の一般的なシステムではメモリアドレス４ＧＢ以下の上位１ＧＢ弱程度が割り当てられている。このため、複数のＭＲＡスイッチを介して多数のＩＯデバイスを搭載可能とするシステムにおいては、個々のＩＯデバイスの多機能化による使用メモリ空間の増加に加えて、上記ＭＲＡスイッチへのメモリ空間領域割り当てにより、ＩＯデバイスに割り当て可能なメモリ空間領域が枯渇する事態が発生するおそれがある。
　なお、Ｓｗｉｔｃｈ
ＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットマップおよびＰＣＩＭ Ｃａｐａｂｌｅ Ｓｗｉｔｃｈ Ｐｏｒｔｓの詳細は、非特許文献１に記載されている。またベースアドレスレジスタの詳細は、非特許文献２に記載されている。
ＰＣＩ－ＳＩＧ，Ｍｕｌｔｉ－ＲｏｏｔＩ/Ｏ Ｖｉｒｔｕａｌｉｚａｔｉｏｎ ａｎｄ Ｓｈａｒｉｎｇ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ１．０，２００８ (３．１．１．１節) (４．３．２節) ＰＣＩ－ＳＩＧ，ＰＣＩ－ｔｏ－ＰＣＩＢｒｉｄｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ１．２，２００３ (３．２．５．１節)
　解決しようとする課題は、複数のＭＲＡスイッチを介して多数のＩＯデバイスを搭載可能なシステムにおいて、上流にＭＲ－ＰＣＩＭが存在しないＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅへのメモリ空間割り当てを抑止することで、ＭＲ－ＰＣＩＭが稼働していないホストにおけるＩＯデバイスに割り当て可能なメモリ空間領域が減少、枯渇するのを防ぐことである。
　本発明は、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅの上流にＭＲ－ＰＣＩＭが存在するか否かをＳｗｉｔｃｈ ＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップで判定し、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅに対応するビット設定が０の場合にはＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ上のベースアドレスレジスタをＲｅａｄ Ｏｎｌｙ属性に設定し、ＭＲ－ＰＣＩＭの稼働していないホストからのメモリ空間領域の割当を抑止することを特徴とする。
　本発明のＭＲＡスイッチは、ＰＣＩＭ
Ｃａｐａｂｌｅ Ｓｗｉｔｃｈ Ｐｏｒｔｓであっても、上流にＭＲ－ＰＣＩＭが存在しないＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅへの接続ホストからのメモリ空間割り当てを抑止できる。このためＭＲ－ＰＣＩＭの稼働していないホストにおいて、ＩＯデバイスに割り当て可能なメモリ空間を上記Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅのために割くことなく、本来のＩＯデバイスに対して割り当てることが出来る。
　以下の実施形態は、メモリ領域の割り当てが必要か否かの判定をＭＲＡスイッチ内の既存のレジスタ（ＶＳ
Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップ）を用いて行うことによって、特別なレジスタ、およびＭＲ－ＰＣＩＭの処理を必要とせずに実現している。
　図１は、実施例のＭＲＡスイッチを２段構成で用いたサーバ装置を含むシステムの構成図である。デバイス３６０～３６２、３７０～３７２は、サーバ装置に含まれない。ホスト３４０、３４１、３４２は、ＭＲＡスイッチ３００の上流に接続され、ホスト３５０、３５１、３５２は、ＭＲＡスイッチ３０２の上流に接続される。デバイス３６０、３６１、３６２は、ＭＲＡスイッチ３０１の下流に接続され、デバイス３７０、３７１、３７２は、ＭＲＡスイッチ３０３の下流に接続される。ＭＲＡスイッチ３００、３０２は、どちらもＭＲＡスイッチ３０１、３０３の上流に接続される。ホスト３４０、３４１、３４２は、ＭＲＡスイッチ３００、３０１を介してデバイス３６０、３６１、３６２に、ＭＲＡスイッチ３００、３０３を介してデバイス３７０、３７１、３７２にアクセスできる。またホスト３５０、３５１、３５２は、ＭＲＡスイッチ３０２、３０１を介してデバイス３６０、３６１、３６２に、ＭＲＡスイッチ３０２、３０３を介してデバイス３７０、３７１、３７２にアクセスできる。このため、いずれのホストもＭＲＡスイッチ内のバーチャルスイッチ（ＶＳ）構成を設定することにより、全てのデバイスにアクセスすることが可能である。
　図２は、実施例のＭＲＡスイッチ３００単体の内部構成例である。ホスト３４０、３４１、３４２はＭＲＡスイッチ３００のＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０、３１１、３１２にそれぞれ接続されている。その他にＭＲＡスイッチ３００内にはＤｏｗｎｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３２０、３２１、３２２と、Ｓｗｉｔｃｈ
ＭＲ－ＩＯＶ Ｅｘｔｅｎｄｅｄ ＣａｐａｂｉｌｉｔｙおよびＳｗｉｔｃｈ Ｍａｐｐｉｎｇ Ｔａｂｌｅｓのレジスタ実体が存在するＭＲＡスイッチ制御部３３０とが含まれる。ＭＲＡスイッチ制御部３３０とＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０、３１１、３１２の間にはＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１０、３１１、３１２にそれぞれ対応するＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップのビット情報を通知するための信号線３３００、３３０１、３３０２が張られている。Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅは、通知されたビット情報に従いＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタの属性をＲｅａｄ－ＷｒｉｔｅかＲｅａｄ Ｏｎｌｙに決定する。３つのホスト３４０、３４１、３４２のいずれかでＭＲ－ＰＣＩＭが稼働する場合、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０、３１１、３１２のマップされているＭＲＡスイッチポートは全てＰＣＩＭ Ｃａｐａｂｌｅ Ｐｏｒｔｓである必要があるため、ＶＳ ＡｕｔｈｏｒｉｚａｔｉｏｎビットマップのＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０、３１１、３１２に対応するビットは１に設定されている。ＭＲＡスイッチ制御部３３０は、信号線３３００、３３０１、３３０２を介してＵｐｓｔｒｅａｍＰ２Ｐ
Ｂｒｉｄｇｅ３１０、３１１、３１２に対して、それぞれに対応するＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップのビット情報“１”を通知する。Ｕｐｓｔｒｅａｍ Ｐ２Ｐ
Ｂｒｉｄｇｅ３１０、３１１、３１２は、ＭＲＡスイッチ制御部３３０からの信号線３３００、３３０１、３３０２上の信号が“１”であるため、ベースアドレスレジスタをＲｅａｄ－Ｗｒｉｔｅ属性とする。ＭＲ－ＰＣＩＭ稼働ホストが例えばホスト３４０に決定された場合、ホスト３４０が起動する際にＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０にはメモリ空間上の領域を割り当てるため、ＭＲ－ＰＣＩＭは、割り当てられたメモリ領域を介してＭＲＡスイッチ制御部３３０内のＭｕｌｔｉ－Ｒｏｏｔ
Ｔｏｐｏｌｏｇｙ設定、およびＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップの書き換えを行うことが出来る。
　図３は、図２と同じく実施例のＭＲＡスイッチ３００を用いた構成例であり、ＶＳ
Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップがホスト３４０上のＭＲ－ＰＣＩＭにより書き換えられた状態を示す。Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１１、３１２の対応するビットが０に設定されると、ＭＲＡスイッチ制御部３３０は、信号線３３０１、３３０２を介してＵｐｓｔｒｅａｍＰ２Ｐ
Ｂｒｉｄｇｅ３１１、３１２に対して、それぞれに対応するＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップのビット情報“０”を通知する。Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１１、３１２は、ＭＲＡスイッチ制御部３３０から送られる信号が各々“０”であるため、ベースアドレスレジスタをＲｅａｄ
Ｏｎｌｙ属性に変更する。この状態でホスト３４１が起動すると、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１１はメモリ領域を要求しないため、ホスト３４１は、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１１に対してメモリ空間上の領域を割り当てない。ホスト３４２も同様にＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１２に対してメモリ空間を割り当てない。
　図４は、本実施例におけるホスト３４０、３４１のメモリ空間割り当て例である。４００、４１０はホスト３４０、３４１の全メモリ空間、４０１、４１１はメモリ空間のうちＩＯデバイスに割り当て可能な領域、４０２はＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０に割り当てられた領域を示す。ＭＲ－ＰＣＩＭ稼動ホスト３４０には従来技術と同じくＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１０へのメモリ領域４０２が割り当てられるが、ＭＲ－ＰＣＩＭの稼動しないホスト３４１にはＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１１へのメモリ領域割り当ては行われない。このためホスト３４１はＩＯデバイスに割り当て可能なメモリ領域４１１の全てをデバイスのみに対して割り当てできる。
　図５は、上記ホスト、ＭＲ－ＰＣＩＭ処理およびＭＲＡスイッチ３００の動作概略を示す流れ図である。ユーザがサーバ装置の電源を投入するとＭＲＡスイッチの電源オンとともに、ＭＲ－ＰＣＩＭ稼働ホスト（本実施例ではホスト３４０）が起動する（ステップ５１０）。ＭＲ－ＰＣＩＭ稼働ホスト以外（ホスト３４１、３４２）は、ＭＲ－ＰＣＩＭによるＭＲ
Ｔｏｐｏｌｏｇｙ情報設定が完了後にユーザから個別に電源投入されるまで起動されない。このとき、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１０内のベースアドレスレジスタがＲｅａｄ－Ｗｒｉｔｅ属性に設定されているため、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０は、ＭＲ－ＰＣＩＭ稼動ホスト３４０にメモリ空間領域の割当を要求し、ホスト３４０は、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１０のためにメモリ空間領域を割り当てる。次に、ホスト３４０上のＭＲ－ＰＣＩＭは、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０を介してＭＲＡスイッチ制御部３３０内のＭｕｌｔｉ－Ｒｏｏｔ Ｔｏｐｏｌｏｇｙ情報設定を行う（ステップ５２０）。設定は、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１０のコンフィグレーションレジスタ、およびメモリ空間領域が割り当てられたメモリ領域を用いて行われる。
 
次に、ホスト３４０上のＭＲ－ＰＣＩＭは、ＭＲＡスイッチ制御部３３０内のＶＳ
Ａｕｔｈｏｒｉｚａｔｉｏｎビットマップの設定を行い、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１０以外の対応するビットを“０”に設定する（ステップ５３０）。次に、スイッチ制御部３３０は、Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ３１１、３１２にこのビット設定を通知し、Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１１、３１２はベースアドレスレジスタをＲｅａｄ Ｏｎｌｙ属性に変更する（ステップ５４０）。最後にユーザによる個別の電源投入によりホスト３４１、３４２が起動する(ステップ５５０)。ステップ５４０の処理によってＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１１、３１２のベースアドレスレジスタはＲｅａｄ
Ｏｎｌｙ属性となっているため、ホスト３４１、３４２起動時にＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ３１１、３１２に各々メモリ空間上の領域が割り当てられることはない。
　ＭＲＡスイッチ３０１に関する動作も同様である。ホスト３４０のＭＲ－ＰＣＩＭは、ＭＲＡスイッチ３０１の接続されるＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅに対してステップ５２０、５３０を実行し、ＭＲＡスイッチ３０１は、そのＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅについてステップ５４０を実行する。この結果、ホスト３４０に接続されるＭＲＡスイッチ３０１のＵｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅはそのメモリ空間上の領域を必要とするが、ＭＲＡスイッチ３０１の他のＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅは、ホスト３４１、３４２の各メモリ空間上の領域を必要としない。
　図６は、本実施例のホスト３４０の構成例である。ホスト３４０は、ＣＰＵ３４０１、チップセット３４０２、メモリ３４０３、内蔵ＨＤＤ３４０４で構成され、ＰＣＩｅＩ／Ｆ（インタフェース）３４０５を介してＭＲＡスイッチ３００に接続される。図４に示すホスト３４０のメモリ空間４００とは、ＣＰＵ３４０１が認識する全メモリ空間を示している。
　本発明の活用例として、広大なメモリ領域を必要とする複数のＩＯデバイスをホスト間で共有して使用するようなシステムにおいても、ＭＲＡスイッチを介してホストとＩＯデバイスを接続することによって、ＩＯデバイスに割り当て可能なメモリ空間上の領域を効率よく割り当てることが可能である。
実施例のＭＲＡスイッチを用いたサーバ装置の構成例である。 実施例で初期状態のＭＲＡスイッチの説明図である。 実施例でＭＲ－ＰＣＩＭ稼働後のＭＲＡスイッチの説明図である。 実施例のホスト３４０、３４１のメモリ空間割り当てを説明する図である。 実施例のホスト、ＭＲ－ＰＣＩＭおよびＭＲＡスイッチの処理動作を示す流れ図である。 実施例のホスト３４０の構成例である。 従来技術のＭＲＡスイッチを備えたサーバ装置の構成例である。 従来技術のホスト１４０、１４１のメモリ空間割り当てを示す。
符号の説明
　３００：ＭＲＡスイッチ、３１０：Ｕｐｓｔｒｅａｍ
Ｐ２Ｐ Ｂｒｉｄｇｅ、３１１：Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ、３１２：Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ、３４０：ホスト（ＭＲ－ＰＣＩＭ稼働）、３４１：ホスト、３４２：ホスト、３３０：ＭＲＡスイッチ制御部。

Claims (8)

  1. 　複数のＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅが収容されるＭＲＡスイッチにおいて、
    　外部からの設定指示に応じて、前記ＭＲＡスイッチ内のメモリ上に設定され前記Ｕｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅの各々に対応するＶＳ（Ｖｉｒｔｕａｌ Ｓｗｉｔｃｈ） Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットのうち設定値が１である１ビットを除いて他ビットを各々設定値０に設定する手段と、
    　前記設定値が１であるＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタをＲｅａｄ－Ｗｒｉｔｅ属性に設定し、前記設定値が０であるＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタをＲｅａｄ Ｏｎｌｙ属性に設定する手段と、
    　外部に対して、前記Ｒｅａｄ
    Ｏｎｌｙ属性のベースアドレスレジスタをもつＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅに対応するメモリ空間領域の要求を抑止する手段とを有することを特徴とするＭＲＡスイッチ。
  2. 　前記設定指示は、前記設定値が１であるＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅに対して発行されることを特徴とする請求項１に記載のＭＲＡスイッチ。
  3. 　複数のホストコンピュータと、
    　前記複数のホストコンピュータの各々に対応するＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅが収容されるＭＲＡスイッチとを有するサーバ装置において、
    　前記ホストコンピュータの１つは、接続されるＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅを介して、前記ＭＲＡスイッチ内のメモリ上に設定され前記Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅの各々に対応するＶＳ（Ｖｉｒｔｕａｌ Ｓｗｉｔｃｈ）
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットのうち当該接続されるＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅに対応するＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットの設定値が１の状態で他ビットを各々設定値０に設定するＭＲ－ＰＣＩＭを有し、
    　前記ＭＲＡスイッチは、前記設定値が１であるＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタをＲｅａｄ－Ｗｒｉｔｅ属性に設定し、前記設定値が０であるＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタをＲｅａｄ Ｏｎｌｙ属性に設定する手段を有し、
    　前記複数のホストコンピュータの各々が有するメモリ空間のうち、前記ＭＲ－ＰＣＩＭが稼働するホストコンピュータのメモリ空間を除き、他ホストコンピュータの各々に対応するＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅに対するメモリ空間領域の割当を抑止することを特徴とするサーバ装置。
  4. 　前記ＭＲ－ＰＣＩＭは、前記ＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットを設定する前に、前記ＭＲＡスイッチのＭＲ Ｔｏｐｏｌｏｇｙ情報を設定することを特徴とする請求項３に記載のサーバ装置。
  5. 　前記他ホストコンピュータの各々は、対応するＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタがＲｅａｄ Ｏｎｌｙ属性に設定された後、起動して前記ＭＲＡスイッチに接続されるＩ／Ｏデバイスに対する前記メモリ空間の割当を行うことを特徴とする請求項３に記載のサーバ装置。
  6. 　複数のホストコンピュータと、
    　前記複数のホストコンピュータの各々に対応するＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅが収容されるＭＲＡスイッチとを有するサーバ装置において、
    　前記ＭＲＡスイッチは、前記ＭＲＡスイッチ内のメモリ上に設定され前記Ｕｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅの各々に対応するＶＳ（Ｖｉｒｔｕａｌ Ｓｗｉｔｃｈ） Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットのうち、設定値が１であるＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ
    ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタをＲｅａｄ－Ｗｒｉｔｅ属性に設定し、前記設定値が０であるＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ
    ビットに対応するＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタをＲｅａｄ Ｏｎｌｙ属性に設定する手段を有し、
    　第１のホストコンピュータは、接続されるＵｐｓｔｒｅａｍ
    Ｐ２Ｐ ＢｒｉｄｇｅであってベースアドレスレジスタがＲｅａｄ－Ｗｒｉｔｅ属性に設定されたＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅからの要求に応じて、当該Ｕｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅに対してメモリ空間領域を割り当てる手段と、当該Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅを介して、当該Ｕｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅに対応するＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットを除き他のＵｐｓｔｒｅａｍ Ｐ２Ｐ Ｂｒｉｄｇｅに対応するＶＳ Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットを各々設定値０に設定する手段とを有し、
    　前記第１のホストコンピュータを除く他ホストコンピュータの各々は、対応するＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅに対するメモリ空間領域の割当を抑止することを特徴とするサーバ装置。
  7. 　前記第１のホストコンピュータは、前記ＶＳ
    Ａｕｔｈｏｒｉｚａｔｉｏｎ ビットを設定する前に、前記ＭＲＡスイッチのＭＲ Ｔｏｐｏｌｏｇｙ情報を設定することを特徴とする請求項６に記載のサーバ装置。
  8. 　前記他ホストコンピュータの各々は、対応するＵｐｓｔｒｅａｍ
    Ｐ２Ｐ Ｂｒｉｄｇｅ内のベースアドレスレジスタがＲｅａｄ Ｏｎｌｙ属性に設定された後、起動して前記ＭＲＡスイッチに接続されるＩ／Ｏデバイスに対する前記メモリ空間の割当を行うことを特徴とする請求項６に記載のサーバ装置。
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