WO2009130746A1 - 薄膜トランジスタ基板の製造方法 - Google Patents

薄膜トランジスタ基板の製造方法 Download PDF

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シャープ株式会社
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    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Definitions

  • the present invention relates to a method for manufacturing a thin film transistor substrate, and more particularly to a method for manufacturing a thin film transistor substrate using four photomasks.
  • a thin film transistor (hereinafter referred to as “TFT”) substrate constituting an active matrix liquid crystal display panel is manufactured by repeatedly performing a photolithography process using different photomasks.
  • a manufacturing method for reducing the number of steps to reduce the manufacturing cost has been widely studied (for example, see Patent Documents 1 and 2). JP 2005-106881 A JP 2005-506683 A
  • FIG. 11 is a schematic cross-sectional view showing a manufacturing method of a TFT substrate by a five-mask process using five photomasks.
  • a first metal conductive film and a first photosensitive resin film are sequentially formed on the entire insulating substrate, and then the first photomask is used to form the first photosensitive film.
  • the first resist pattern 101 is formed by patterning the conductive resin film (see FIG. 11A). Then, as shown in FIG. 11A, the first metal conductive film is patterned by the first resist pattern 101 to form the gate electrode 111a and the gate line.
  • the laminated film of the intrinsic amorphous silicon film and the n + amorphous silicon film is patterned by the second resist pattern 102, and the intrinsic amorphous silicon layer 113a and the n + amorphous silicon layer 114a are patterned.
  • the third photomask is used. Then, the third photosensitive resin film is patterned to form a third resist pattern 103 (see FIG. 11C). Then, as shown in FIG. 11C, the laminated film of the second metal conductive film and the n + amorphous silicon layer 114a is patterned by the third resist pattern 103, and the n + amorphous silicon layer 114b, the channel portion is patterned. C, source electrode 115a, source line and drain electrode 115b are formed.
  • the fourth photosensitive resin film is patterned to form a fourth resist pattern 104 (see FIG. 11D). Then, as shown in FIG. 11 (d), a contact hole is formed in the protective film 116 a by the fourth resist pattern 104.
  • the fifth photosensitive resin film is formed using a fifth photomask. Is patterned to form a fifth resist pattern 105 (see FIG. 11E). Then, as shown in FIG. 11E, the transparent conductive film is patterned with the fifth resist pattern 105 to form the pixel electrode 117a.
  • a TFT substrate can be manufactured by a five-mask process.
  • FIG. 12 is a schematic cross-sectional view showing a method for manufacturing a TFT substrate by a four-mask process using four photomasks.
  • the gate electrode 111a and the gate line are formed using the first photomask (see FIG. 11A).
  • a gate insulating film 112 an intrinsic amorphous silicon film 113, an n + amorphous silicon film 114, a second metal conductive film 115, and a photosensitive resin film are sequentially formed on the entire substrate on which the gate electrode 111a and the gate line are formed.
  • the second photosensitive resin film is patterned using a second photomask to form a second resist pattern 102aa.
  • the second resist pattern 102aa is: A region where the channel portion C (see FIG.
  • the intrinsic amorphous silicon film 113, the n + amorphous silicon film 114, and the second metal conductive film 115 are patterned by the second resist pattern 102aa to form an intrinsic amorphous film.
  • a silicon layer 113b, an n + amorphous silicon film 114c, and a second metal conductive layer 115c are formed.
  • the second resist pattern 102aa is thinned by ashing and transformed into the second resist pattern 102ab (see FIG. 12C), thereby exposing the portion of the second metal conductive layer 115c that becomes the channel portion C. Then, by etching the laminated film of the second metal conductive layer 115c and the n + amorphous silicon layer 114c in the exposed portion, as shown in FIG. 12C, the n + amorphous silicon layer 114d, the channel portion C, source electrode 115d, source line and drain electrode 115e are formed.
  • a contact hole is formed in the protective film using the third photomask, and then a pixel electrode is formed using the fourth photomask, whereby the TFT A substrate can be manufactured.
  • the narrow and relatively thin portion of the second resist pattern 102aa is formed such that the cross section is not rectangular but recessed in an arc shape and the film thickness varies. Therefore, the length L of the channel portion C may vary as shown in FIG. 12D due to variations in the ashing process for thinning the second resist pattern 102aa and between the processes. In this case, the TFT characteristics deteriorate due to variations in the length L of the channel portion C. Therefore, a TFT substrate manufacturing method using another four-mask process has been proposed.
  • FIG. 13 is a schematic cross-sectional view showing a method for manufacturing a TFT substrate by another four-mask process using four photomasks.
  • the gate electrode 111a and the gate line are formed using the first photomask (see FIG. 11A).
  • a gate insulating film 112 an intrinsic amorphous silicon film 113, an n + amorphous silicon film 114, a second metal conductive film 115, and a photosensitive resin film are sequentially formed on the entire substrate on which the gate electrode 111a and the gate line are formed.
  • a second resist pattern 102ba is formed by patterning the positive second photosensitive resin film using a second halftone photomask.
  • the region where the channel portion C is formed is not completely exposed and does not exist.
  • the region is formed to be relatively thick without being exposed, and the region outside the relatively thick region is formed to be relatively thin.
  • the laminated film of the n + amorphous silicon film 114 and the second metal conductive film 115 is patterned by the second resist pattern 102ba, so that the n + amorphous silicon layer 114e, the channel is formed.
  • the part C, the source electrode 115f, the source line and drain electrode 115g are formed.
  • the second resist pattern 102ba is thinned by ashing and transformed into the second resist pattern 102bb (see FIG. 13C), thereby exposing the outer portions of the source electrode 115f and the drain electrode 115g.
  • the second resist pattern 102bb is reflowed and transformed into the second resist pattern 102bc by, for example, infiltrating the second resist pattern 102bb with an organic solvent (see FIG. 13D).
  • the intrinsic amorphous silicon film 113 is patterned by the second resist pattern 102bc to form an intrinsic amorphous silicon layer 113c.
  • a contact hole is formed in the protective film using the third photomask, and then a pixel electrode is formed using the fourth photomask, whereby the TFT A substrate can be manufactured.
  • the second resist pattern 102bb is reflowed by supplying an organic solvent or heat, so that the second resist pattern 102bc is intrinsic amorphous silicon as shown in FIG.
  • the n + amorphous silicon layer 114e the source electrode 115f and the drain electrode 115g
  • the intrinsic amorphous silicon layer 113c is formed so as to protrude from the n + amorphous silicon layer 114e, and thus the protruding protrusion B is a capacitance of the source electrode 115f and the drain electrode 115g.
  • the parasitic capacitance increases and a signal transmission delay occurs.
  • the present invention has been made in view of such points, and an object of the present invention is to reliably pattern a semiconductor film to form a thin film transistor having desired characteristics and to suppress an increase in parasitic capacitance. It is in.
  • the present invention is such that the resist pattern is transformed by reflowing a pair of standing wall portions of the resist pattern.
  • a method of manufacturing a thin film transistor substrate according to the present invention includes a gate electrode forming step of forming a gate electrode and a gate line on the substrate, and a gate insulating film, a first semiconductor film, so as to cover the gate electrode and the gate line, A second semiconductor film and a conductive film are sequentially formed, and the conductive film has a pair of standing wall portions rising on the conductive film on portions overlapping both side edge portions of the gate electrode, and a portion between the pair of standing wall portions After the resist pattern having an opening is formed, the pair of standing walls of the resist pattern is reflowed so that the pair of reflowed standing walls covers the conductive film and forms the bottom of the recess.
  • a resist pattern forming step for modifying the above, the conductive film exposed from the modified resist pattern, and the first semiconductor film disposed below the conductive film A first etching step for etching the second semiconductor film, and the conductive film exposed by removing the bottom of the concave portion of the resist pattern by thinning the resist pattern used in the first etching step by ashing And etching the second semiconductor film disposed under the conductive film to form a channel portion, a source electrode, a source line, and a drain electrode, and a resist pattern used in the second etching step.
  • a protective film forming step for forming a protective film for protecting the channel portion, the source electrode, the source line, and the drain electrode, and a pixel for forming a pixel electrode connected to the drain electrode on the protective film An electrode forming step.
  • the concave resist pattern having a bottom portion used when etching the laminated film of the first semiconductor film, the second semiconductor film, and the conductive film has a halftone pattern as in the prior art.
  • the film thickness of the bottom formed using a photomask is not easy to vary. Since the uneven portion spreads flatly on the conductive film, variation in the thickness of the bottom portion in which the bottom portion of the concave portion is configured is suppressed. Therefore, the bottom portion of the concave portion of the resist pattern is removed and exposed in the second etching step.
  • the conductive film and the second semiconductor film below the conductive film are surely etched to form a channel portion in which variation in length is suppressed.
  • the volume of the portion other than the pair of standing wall portions is considerably larger than the volume of the pair of standing wall portions, and the volume per unit volume in the portion other than the pair of standing wall portions. Since the surface area is considerably smaller than the surface area per unit volume in the pair of standing wall portions, almost all of the surface layer is reflowed only by reflowing the pair of standing wall portions and reflowing only the surface layer. It is possible to prevent reflow.
  • the semiconductor film can be surely patterned to form a thin film transistor having desired characteristics, and an increase in parasitic capacitance can be suppressed.
  • the resist pattern may be formed by exposing the photosensitive resin film with halftone.
  • the photosensitive resin film formed on the conductive film is exposed using a halftone photomask having a semi-transmissive film capable of intermediate exposure.
  • the exposure is performed at three exposure levels of a completely exposed portion, an unexposed portion, and an intermediate exposed portion.
  • the completely exposed portion becomes a portion forming a channel portion and a portion outside a portion forming a source electrode and a drain electrode, and the unexposed portion is formed.
  • the intermediate exposure portion is a portion for forming the source electrode and the drain electrode, the resist pattern having a pair of standing wall portions and an opening between them is formed. Specifically formed.
  • the resist pattern may be formed by exposing the photosensitive resin film with a gray tone.
  • the photosensitive resin film formed on the conductive film is exposed using a gray-tone photomask having a slit capable of intermediate exposure.
  • the exposure is performed at three exposure levels, that is, an unexposed portion and an intermediate exposed portion.
  • the completely exposed portion becomes a portion forming a channel portion and a portion outside a portion forming a source electrode and a drain electrode, and the unexposed portion is formed.
  • the intermediate exposure portion is a portion for forming the source electrode and the drain electrode, the resist pattern having a pair of standing wall portions and an opening between them is formed. Specifically formed.
  • the pair of standing wall portions may be reflowed with an organic solvent.
  • the organic solvent permeates into the pair of standing wall portions, so that the fluidity of the pair of standing wall portions increases, and thus the pair of standing wall portions specifically covers the conductive film uniformly.
  • a substrate having a pair of standing wall portions and having a resist pattern with an opening between them is exposed to the vapor of the organic solvent.
  • a smaller amount of an organic solvent can be permeated into the surface of the resist pattern than in the case where the resist pattern is immersed in the resist pattern.
  • the surface area per unit volume in parts other than a pair of standing wall part is considerably smaller than the surface area per unit volume in a pair of standing wall part, a pair of standing wall part is reflowed with a small amount of organic solvents. It becomes possible to hardly reflow portions other than the pair of standing wall portions.
  • the organic solvent is water-soluble, and in the resist pattern forming step, the substrate having the pair of standing walls and a resist pattern having an opening between the pair of standing walls is formed on the organic solvent. You may reflow a pair of said standing wall part by immersing in aqueous solution.
  • a substrate having a pair of standing walls and having a resist pattern with an opening between them is immersed in an organic solvent aqueous solution.
  • a smaller amount of an organic solvent can be permeated into the surface of the resist pattern than in the case where the resist pattern is immersed in the resist pattern.
  • the surface area per unit volume in parts other than a pair of standing wall part is considerably smaller than the surface area per unit volume in a pair of standing wall part, a pair of standing wall part is reflowed with a small amount of organic solvents. It becomes possible to hardly reflow portions other than the pair of standing wall portions.
  • the pair of standing wall portions may be reflowed by heat.
  • the fluidity of the pair of standing wall portions is increased, so that the pair of standing wall portions specifically cover the conductive film uniformly.
  • the pair of standing wall portions are reflowed by heating the substrate on which the resist pattern having the pair of standing wall portions and having the opening between the pair of standing wall portions is formed with a lamp. May be.
  • the substrate on which the resist pattern having the pair of standing wall portions and the portion between them is opened is heated by the lamp.
  • the lamp for example, in the furnace in which the substrate is held at a high temperature. It is possible to conduct a small amount of heat to the surface of the resist pattern, compared with the case of heating with. And, since the surface area per unit volume in the portion other than the pair of standing wall portions is considerably smaller than the surface area per unit volume in the pair of standing wall portions, the resist pattern is reflowed with a small amount of heat, It becomes possible to hardly reflow portions other than the pair of standing wall portions.
  • the semiconductor film is surely patterned to form a thin film transistor having desired characteristics and to suppress an increase in parasitic capacitance. can do.
  • FIG. 1 is a plan view showing a TFT substrate 20 according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the TFT substrate 20 along the line II-II in FIG.
  • FIG. 3 is a cross-sectional view showing a manufacturing method of the TFT substrate 20 corresponding to FIG.
  • FIG. 4 is a cross-sectional view showing a manufacturing method of the TFT substrate 20 following FIG.
  • FIG. 5 is a cross-sectional view showing a manufacturing method of the TFT substrate 20 following FIG.
  • FIG. 6 is a cross-sectional view showing a manufacturing method of the TFT substrate 20 following FIG.
  • FIG. 7 is a cross-sectional view showing a manufacturing method of the TFT substrate 20 following FIG. FIG.
  • FIG. 8 is a cross-sectional view showing a method of partially reflowing the resist pattern in the resist pattern forming step.
  • FIG. 9 is a cross-sectional view showing a method for partially reflowing a resist pattern in a resist pattern forming process for manufacturing a TFT substrate according to the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating a method for partially reflowing a resist pattern in a resist pattern forming process for manufacturing a TFT substrate according to the third embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a method for manufacturing a TFT substrate by a five-mask process using five photomasks.
  • FIG. 12 is a schematic cross-sectional view showing a method for manufacturing a TFT substrate by a four-mask process using four photomasks.
  • FIG. 13 is a schematic cross-sectional view showing a method of manufacturing a TFT substrate by another four-mask process using four photomasks.
  • Embodiment 1 of the Invention 1 to 8 show Embodiment 1 of a method for manufacturing a thin film transistor substrate according to the present invention.
  • FIG. 1 is a plan view of the TFT substrate 20 of the present embodiment
  • FIG. 2 is a cross-sectional view of the TFT substrate 20 taken along line II-II in FIG.
  • the TFT substrate 20 includes an insulating substrate 10, a plurality of gate lines 6 provided on the insulating substrate 10 so as to extend in parallel to each other, and a direction orthogonal to the gate lines 6.
  • a plurality of source lines 7 provided so as to extend in parallel to each other, a plurality of TFTs 5 provided at intersections of the gate lines 6 and the source lines 7, and a protective film 16a provided so as to cover the TFTs 5
  • a plurality of pixel electrodes 17a provided in a matrix on the protective film 16a.
  • a gate input terminal 17b and a source input terminal 17c for connection to an external driving circuit or the like are provided at the end portions of the gate lines 6 and the source lines 7, respectively. It has been.
  • the TFT 5 includes a gate electrode 11a in which each gate line 6 protrudes to the side, a gate insulating film 12 provided so as to cover the gate electrode 11a, and a gate insulating film 12 on the gate insulating film 12.
  • a semiconductor layer 8 provided in an island shape at a position overlapping the gate electrode 11a, and a source electrode 15a and a drain electrode 15b provided so as to face each other on the semiconductor layer 8 are provided.
  • the source electrode 15 a is a portion protruding to the side of each source line 7.
  • the drain electrode 15b is connected to the pixel electrode 17a through a contact hole formed in the protective film 16a. Further, as shown in FIG.
  • the semiconductor layer 8 includes a lower intrinsic amorphous silicon layer 13a and an upper n + amorphous silicon layer 14a doped with phosphorus, and a source electrode 15a and a drain electrode 15b (n The intrinsic amorphous silicon layer 13a exposed from the + amorphous silicon layer 14a) constitutes the channel portion C.
  • the TFT substrate 20 having the above-described configuration includes a pixel which is a minimum unit of an image by each pixel electrode 17a, and a liquid crystal display together with a counter substrate disposed opposite to each other and a liquid crystal layer sealed between the two substrates. It constitutes the panel.
  • FIGS. 3 to 7 are cross-sectional views respectively showing a part of the process of manufacturing the TFT substrate 20 corresponding to the cross-sectional view of FIG.
  • FIG. 8 is a cross-sectional view showing a method for partially reflowing the resist pattern in the resist pattern forming step.
  • a metal conductive film 11 such as aluminum is formed on the entire substrate of the insulating substrate 10 such as a glass substrate having a thickness of about 0.7 mm by a sputtering method to a thickness of about 1500 mm.
  • a base coat film made of a silicon oxide film or the like may be formed on the entire substrate of the insulating substrate 10 before the metal conductive film 11 is formed.
  • the first photosensitive resin film 1 is applied and pre-baked to a thickness of about 2 ⁇ m by spin coating on the entire substrate on which the metal conductive film 11 is formed, and then the first photomask (not shown). After the exposure through, development and post-baking are performed to form a first resist pattern 1a as shown in FIG.
  • the metal conductive film 11 exposed from the first resist pattern 1a is etched by dry etching, thereby patterning the first metal conductive film 11, and as shown in FIG. A gate line 6 is formed.
  • an inorganic insulating film such as a silicon nitride film is formed to a thickness of about 4000 mm by CVD (Chemical Vapor Deposition) method on the entire substrate on which the gate electrode 11a and the gate line 6 are formed in the gate electrode forming step. Then, the gate insulating film 12 is formed (see FIG. 3D).
  • an intrinsic amorphous silicon film 13 having a thickness of 1500 mm is formed as a first semiconductor film by a CVD method on the entire substrate on which the gate insulating film 12 is formed, and then phosphorus is formed by a CVD method as a second semiconductor film.
  • a doped n + amorphous silicon film 14 is formed with a thickness of about 500 mm (see FIG. 3D).
  • a metal conductive film 15 such as titanium is formed on the entire substrate on which the gate insulating film 12, the intrinsic amorphous silicon film 13, and the n + amorphous silicon film 14 are laminated to a thickness of about 1500 mm.
  • a film is formed by sputtering.
  • the second photosensitive resin film 2 is formed on the entire substrate on which the gate insulating film 12, the intrinsic amorphous silicon film 13, the n + amorphous silicon film 14 and the metal conductive film 15 are laminated by spin coating.
  • the second photosensitive resin film 2 is formed on the entire substrate on which the gate insulating film 12, the intrinsic amorphous silicon film 13, the n + amorphous silicon film 14 and the metal conductive film 15 are laminated by spin coating.
  • FIG. 4A after coating and pre-baking at about 5 ⁇ m to 3.0 ⁇ m, exposure through a second halftone photomask (not shown), development, and post-baking. Then, a second resist pattern 2a having a pair of standing wall portions W is formed.
  • the halftone photomask has a transmissive part, a light-shielding part, and a semi-transmissive part by a semi-transmissive film capable of intermediate exposure, and the transmissive part, the light-shielding part and the semi-transmissive part are photosensitive.
  • the resin is exposed at three exposure levels, ie, a completely exposed portion, an unexposed portion, and an intermediate exposed portion.
  • the photosensitive resin film 2 is a positive type
  • the second resist pattern 2a has a channel portion C (see FIG. 5B) as shown in FIG. The portion to be formed, and the portion outside the portion where the source electrode 15a and the drain electrode 15b (see FIG.
  • the pair of standing wall portions W has, for example, a height of about 1.5 ⁇ m and a thickness of about 0.5 ⁇ m to 0.8 ⁇ m, and the distance between them, that is, the length of the channel portion is 3 It is about 0.0 ⁇ m to 5.0 ⁇ m.
  • a gray-tone photomask in which the semi-transmissive portion is configured by a plurality of slits may be used.
  • the substrate on which the second resist pattern 2a is formed is a shallow layer in which propylene glycol monomethyl ether (hereinafter referred to as “PGME”) 31 is stored as an organic solvent.
  • PGME propylene glycol monomethyl ether
  • the distance between the surface of the substrate to be processed (the surface of the second resist pattern 2a) and the liquid level of the PGME 31 is set to 100 mm to 200 mm, and the temperature of the substrate to be processed is The surface of the substrate to be processed is exposed to the vapor of the PGME 31 by leaving it at 20 ° C. to 25 ° C., leaving the temperature of the PGME 31 at 15 ° C.
  • the second resist pattern 2a is reflowed so that the pair of standing wall portions W cover the channel portion C, and is transformed into the second resist pattern 2b as shown in FIG. 4B.
  • the metal conductive film 15 exposed from the second resist pattern 2c and the n + amorphous silicon film 14 disposed below the metal conductive film 15, that is, the metal conductive layer 15c and the n + amorphous silicon layer 14b are etched, and FIG. As shown in b), the channel portion C, the source electrode 15a and the drain electrode 15b are formed.
  • the second resist pattern 2c used in the second etching step is completely removed by ashing or the like, and then the entire substrate is shown in FIG. Further, an inorganic insulating film 16 such as a silicon nitride film is formed with a thickness of about 4000 mm by a CVD method.
  • the third photosensitive resin film 3 is applied and pre-baked to a thickness of about 2 ⁇ m by spin coating on the entire substrate on which the inorganic insulating film 16 is formed, and then a third photomask (not shown). After the exposure through, development and post-baking are performed to form a third resist pattern 3a as shown in FIG. 6B.
  • the inorganic insulating film 16 exposed from the third resist pattern 3a is etched by dry etching to form a contact hole in the inorganic insulating film 16, and the protective film 16a is formed as shown in FIG. Form.
  • a transparent conductive film 17 such as an ITO (Indium Tin Oxide) film is sputtered to a thickness of about 1000 mm on the entire substrate on which the protective film 16a has been formed in the protective film forming step.
  • the film is formed by
  • the fourth photosensitive resin film 4 is applied and pre-baked to a thickness of about 2 ⁇ m by spin coating on the entire substrate on which the transparent conductive film 17 is formed, and then a fourth photomask (not shown). After the exposure through the film, development and post-baking are performed to form a fourth resist pattern 4a as shown in FIG. 7B.
  • the transparent conductive film 17 is patterned by dry etching the transparent conductive film 17 exposed from the fourth resist pattern 4a, and as shown in FIG. 2, the pixel electrode 17a, the gate input terminal 17b, and the source An input terminal 17c is formed.
  • the TFT substrate 20 can be manufactured.
  • the manufacturing method of the TFT substrate 20 of the present embodiment when the laminated film of the intrinsic amorphous silicon film 13, the n + amorphous silicon film 14, and the metal conductive film 15 is etched in the first etching step.
  • the concave second resist pattern 2b having the bottom G used for the above is not a variation in the thickness of the bottom formed by using a halftone photomask as in the prior art (see FIG. 12).
  • each standing wall W spreads flat on the metal conductive film 15 by reflow with high fluidity to reflow the pair of standing walls W of the second resist pattern 2a.
  • the exposed metal conductive layer 15c and the n + amorphous silicon layer 14b are surely etched, and a channel portion C in which variation in length is suppressed can be formed. In this way, variation in the length of the channel portion C can be suppressed, so that a TFT having desired characteristics can be formed.
  • the surface area per unit volume in the portion other than the pair of standing wall portions W is considerably larger than the surface area per unit volume in the pair of standing wall portions W.
  • the pair of standing wall portions W can be reflowed, and only the surface layer of the portions other than the pair of standing wall portions W can be reflowed so that almost no reflow is performed as a whole. Therefore, if the metal conductive film 15 exposed from the second resist pattern 2b and the underlying intrinsic amorphous silicon film 13 and n + amorphous silicon film 14 are etched in the first etching step, the metal conductive film 15, intrinsic amorphous Since the peripheral edges of the silicon film 13 and the n + amorphous silicon film 14 substantially coincide with each other, an increase in parasitic capacitance can be suppressed. Therefore, the semiconductor film can be surely patterned to form a TFT having desired characteristics, and an increase in parasitic capacitance can be suppressed.
  • the substrate on which the channel portion C, the source electrode 15a and the drain electrode 15b are formed is exposed to the vapor of the PGME 31, so that, for example, the substrate is treated with an organic solvent.
  • a smaller amount of organic solvent can be permeated into the surface of the second resist pattern 2a than in the case of being directly immersed in the second resist pattern 2a.
  • the surface area per unit volume in the portion other than the pair of standing wall portions W is considerably smaller than the surface area per unit volume in the pair of standing wall portions W.
  • the standing wall portion W can be reflowed so that portions other than the pair of standing wall portions W are hardly reflowed.
  • FIG. 9 is a cross-sectional view showing a method for partially reflowing a resist pattern in a resist pattern forming process for manufacturing the TFT substrate of this embodiment.
  • the same portions as those in FIGS. 1 to 8 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the method of reflowing the pair of standing wall portions W by exposure to the vapor of the organic solvent is exemplified.
  • the present invention even if the pair of standing wall portions W is reflowed by immersion in the aqueous solution of the organic solvent. Good.
  • the substrate (see FIG. 4A) on which the second resist pattern 2a was formed in the resist pattern forming step of the first embodiment was stored in the processing tank E as shown in FIG.
  • the second resist pattern 2a is reflowed so that the pair of standing wall portions W cover the metal conductive film 15, and the second resist pattern 2a, as shown in FIG.
  • the resist pattern 2b is transformed.
  • the aqueous solution 32 is, for example, one obtained by diluting isopropyl alcohol in pure water to 1/200 to 1/500 by volume.
  • the temperature of the aqueous solution 32 is set to 20 ° C. to 25 ° C. and the immersion time is set to 1 minute to 2 minutes, so that the pair of standing wall portions W reflow so as to cover the metal conductive film 15.
  • the substrate on which the second resist pattern 2a is formed is immersed in the organic solvent aqueous solution 32.
  • the organic solvent aqueous solution 32 For example, compared with the case where the substrate is directly immersed in the organic solvent.
  • a small amount of an organic solvent can be infiltrated into the surface of the second resist pattern 2a.
  • the surface area per unit volume in the portion other than the pair of standing wall portions W is considerably smaller than the surface area per unit volume in the pair of standing wall portions W. Since the standing wall portion W can be reflowed so that portions other than the pair of standing wall portions W are hardly reflowed, the semiconductor film is surely patterned and has desired characteristics as in the first embodiment.
  • a TFT can be formed.
  • PGME and isopropyl alcohol were illustrated as an organic solvent, respectively, organic solvents, such as alcohol, ethers, ester, ketones, glycols, and mixtures thereof are used. It may be used.
  • FIG. 10 is a cross-sectional view showing a method for partially reflowing a resist pattern in a resist pattern forming process for manufacturing the TFT substrate of this embodiment.
  • the method of reflowing the pair of standing wall portions W with an organic solvent is exemplified, but the present invention may reflow the pair of standing wall portions W with heat.
  • the surface of the substrate (see FIG. 4A) on which the second resist pattern 2a is formed in the resist pattern forming step of the first embodiment in the air or in an inert gas is shown in FIG.
  • the second resist pattern 2a is reflowed so that the pair of standing wall portions W cover the metal conductive film 15 by heating with light emitted continuously or periodically from the lamp F.
  • the second resist pattern 2b is transformed.
  • the lamp F emits light in the far infrared region from the visible light region having a wavelength region of 0.4 ⁇ m to 10 ⁇ m, such as a halogen lamp or a xenon lamp.
  • the substrate surface is heated by the lamp F for 1 minute to 5 minutes so that the temperature of the substrate surface becomes 200 ° C. to 300 ° C., thereby reflowing the pair of standing wall portions W so as to cover the metal conductive film 15. It will be.
  • the substrate on which the second resist pattern 2a is formed is heated by the lamp F.
  • the lamp F For example, when the substrate is heated in a furnace maintained at a high temperature. Rather, a small amount of heat can be conducted to the surface of the second resist pattern 2a.
  • the second resist pattern 2a since the surface area per unit volume in the portion other than the pair of standing wall portions W is considerably smaller than the surface area per unit volume in the pair of standing wall portions W, the pair of standing walls is generated by a small amount of heat.
  • the semiconductor film is reliably patterned in the same manner as in the first and second embodiments, so that desired characteristics can be obtained.
  • a TFT having the same can be formed.
  • an element film can be surely patterned. This method is useful for a method of manufacturing an electronic device formed using the same.

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Abstract

　ゲート電極形成工程と、ゲート電極（１１ａ）を覆うように、ゲート絶縁膜（１２）、第１半導体膜（１３）、第２半導体膜（１４）及び導電膜（１５）を順に成膜した後に、ゲート電極（１１ａ）の両側端部に重なる部分に一対の立壁部（Ｗ）を有し、一対の立壁部（Ｗ）の間が開口したレジストパターン（２ａ）を形成した後に、一対の立壁部（Ｗ）をリフローしてレジストパターン（２ｂ）に変成する工程と、レジストパターン（２ｂ）から露出する導電膜（１５）、第１半導体膜（１３）及び第２半導体膜（１４）をエッチングする工程と、レジストパターン（２ｂ）を薄肉化して露出させた導電膜（１５）及び第２半導体膜（１４）をエッチングして、チャネル部、ソース電極及びドレイン電極を形成する工程と、保護膜形成工程と、画素電極形成工程とを備える。

Description

薄膜トランジスタ基板の製造方法
　本発明は、薄膜トランジスタ基板の製造方法に関し、特に、４枚のフォトマスクを用いて薄膜トランジスタ基板を製造する方法に関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルを構成する薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）基板は、互いに異なるフォトマスクを用いるフォトリソグラフィ工程を繰り返し行うことにより製造されるので、このフォトリソグラフィ工程の回数を減らして、製造コストの低減を図るための製造方法が広く研究されている（例えば、特許文献１及び２参照）。
特開２００５－１０６８８１号公報 特表２００５－５０６６８３号公報
　図１１は、５枚のフォトマスクを用いる５枚マスクプロセスによるＴＦＴ基板の製造方法を示す断面模式図である。
　この５枚マスクプロセスでは、まず、絶縁基板の基板全体に、第１の金属導電膜、及び第１の感光性樹脂膜を順に成膜した後に、１枚目のフォトマスクにより、第１の感光性樹脂膜をパターニングして第１のレジストパターン１０１を形成する（図１１（ａ）参照）。そして、図１１（ａ）に示すように、第１のレジストパターン１０１により、第１の金属導電膜をパターニングして、ゲート電極１１１ａ及びゲート線を形成する。
　続いて、ゲート電極１１１ａ及びゲート線が形成された基板全体に、ゲート絶縁膜、第１の半導体膜として真性アモルファスシリコン膜、第２の半導体膜として不純物がドープされたｎ＋アモルファスシリコン膜、及び第２の感光性樹脂膜を順に成膜した後に、２枚目のフォトマスクにより、第２の感光性樹脂膜をパターニングして第２のレジストパターン１０２を形成する（図１１（ｂ）参照）。そして、図１１（ｂ）に示すように、第２のレジストパターン１０２により、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜をパターニングして、真性アモルファスシリコン層１１３ａ及びｎ＋アモルファスシリコン層１１４ａを形成する。
　さらに、真性アモルファスシリコン層１１３ａ及びｎ＋アモルファスシリコン層１１４ａが形成された基板全体に、第２の金属導電膜及び第３の感光性樹脂膜を順に成膜した後に、３枚目のフォトマスクにより、第３の感光性樹脂膜をパターニングして第３のレジストパターン１０３を形成する（図１１（ｃ）参照）。そして、図１１（ｃ）に示すように、第３のレジストパターン１０３により、第２の金属導電膜及びｎ＋アモルファスシリコン層１１４ａの積層膜をパターニングして、ｎ＋アモルファスシリコン層１１４ｂ、チャネル部Ｃ、ソース電極１１５ａ、ソース線及びドレイン電極１１５ｂを形成する。
　引き続いて、ｎ＋アモルファスシリコン層１１４ｂ、チャネル部Ｃ、ソース電極１１５ａ、ソース線及びドレイン電極１１５ｂが形成された基板全体に、保護膜及び第４の感光性樹脂膜を順に成膜した後に、４枚目のフォトマスクにより、第４の感光性樹脂膜をパターニングして第４のレジストパターン１０４を形成する（図１１（ｄ）参照）。そして、図１１（ｄ）に示すように、第４のレジストパターン１０４により、保護膜１１６ａにコンタクトホールを形成する。
　最後に、保護膜１１６ａにコンタクトホールが形成された基板全体に、透明導電膜及び第５の感光性樹脂膜を順に成膜した後に、５枚目のフォトマスクにより、第５の感光性樹脂膜をパターニングして第５のレジストパターン１０５を形成する（図１１（ｅ）参照）。そして、図１１（ｅ）に示すように、第５のレジストパターン１０５により、透明導電膜をパターニングして、画素電極１１７ａを形成する。
　以上のようにして、５枚マスクプロセスにより、ＴＦＴ基板を製造することができる。
　近年、ハーフトーンのフォトマスクを用いて、上記５枚マスクプロセスにおける２枚目及び３枚目のフォトマスクを１枚にする製造方法が注目されている。
　図１２は、４枚のフォトマスクを用いる４枚マスクプロセスによるＴＦＴ基板の製造方法を示す断面模式図である。
　この４枚マスクプロセスでは、まず、５枚マスクプロセスと同様に、１枚目のフォトマスクを用いて、ゲート電極１１１ａ及びゲート線を形成する（図１１（ａ）参照）。
　続いて、ゲート電極１１１ａ及びゲート線が形成された基板全体に、ゲート絶縁膜１１２、真性アモルファスシリコン膜１１３、ｎ＋アモルファスシリコン膜１１４、第２の金属導電膜１１５及び感光性樹脂膜を順に成膜した後に、図１２（ａ）に示すように、２枚目のフォトマスクにより第２の感光性樹脂膜をパターニングして第２のレジストパターン１０２ａａを形成する。ここで、２枚目のハーフトーンのフォトマスクは、ポシ型の第２の感光性樹脂膜を部分的にハーフトーンで露光させるように構成されているので、第２のレジストパターン１０２ａａは、チャネル部Ｃ（図１２（ｃ）参照）が形成される領域がハーフトーンで露光されて相対的に薄く形成され、それ以外の非露光領域が相対的に厚く形成される。そして、図１２（ｂ）に示すように、第２のレジストパターン１０２ａａにより、真性アモルファスシリコン膜１１３、ｎ＋アモルファスシリコン膜１１４及び第２の金属導電膜１１５の積層膜をパターニングして、真性アモルファスシリコン層１１３ｂ、ｎ＋アモルファスシリコン膜１１４ｃ及び第２の金属導電層１１５ｃを形成する。
　さらに、第２のレジストパターン１０２ａａをアッシングにより薄肉化して第２のレジストパターン１０２ａｂ（図１２（ｃ）参照）に変成することにより、チャネル部Ｃとなる部分の第２の金属導電層１１５ｃを露出させた後に、その露出部分の第２の金属導電層１１５ｃ及びｎ＋アモルファスシリコン層１１４ｃの積層膜をエッチングすることにより、図１２（ｃ）に示すように、ｎ＋アモルファスシリコン層１１４ｄ、チャネル部Ｃ、ソース電極１１５ｄ、ソース線及びドレイン電極１１５ｅを形成する。
　引き続いて、５枚マスクプロセスと同様に、３枚目のフォトマスクを用いて、保護膜にコンタクトホールを形成した後に、４枚目のフォトマスクを用いて、画素電極を形成することにより、ＴＦＴ基板を製造することができる。
　ところで、上述した４枚マスクプロセスにおいて、第２のレジストパターン１０２ａａの狭幅で相対的に薄く形成された部分は、その横断面が矩形状でなく円弧状に凹んで膜厚がばらついて形成され易いので、第２のレジストパターン１０２ａａを薄肉化するアッシングの工程内及び工程間のばらつきなどにより、図１２（ｄ）に示すように、チャネル部Ｃの長さＬがばらつくおそれがある。そうなると、チャネル部Ｃの長さＬのばらつきに起因して、ＴＦＴの特性が低下してしまうので、他の４枚マスクプロセスによるＴＦＴ基板の製造方法も提案されている。
　図１３は、４枚のフォトマスクを用いる他の４枚マスクプロセスによるＴＦＴ基板の製造方法を示す断面模式図である。
　この４枚マスクプロセスでは、まず、５枚マスクプロセスと同様に、１枚目のフォトマスクを用いて、ゲート電極１１１ａ及びゲート線を形成する（図１１（ａ）参照）。
　続いて、ゲート電極１１１ａ及びゲート線が形成された基板全体に、ゲート絶縁膜１１２、真性アモルファスシリコン膜１１３、ｎ＋アモルファスシリコン膜１１４、第２の金属導電膜１１５及び感光性樹脂膜を順に成膜した後に、図１３（ａ）に示すように、２枚目のハーフトーンのフォトマスクによりポジ型の第２の感光性樹脂膜をパターニングして第２のレジストパターン１０２ｂａを形成する。ここで、第２のレジストパターン１０２ｂａは、図１３（ａ）に示すように、チャネル部Ｃ（図１３（ｂ）参照）が形成される領域が完全に露光されて存在しなく、その外側の領域が露光されずに相対的に厚く形成され、さらにその相対的に厚く形成された領域の外側の領域が相対的に薄く形成される。そして、図１３（ｂ）に示すように、第２のレジストパターン１０２ｂａにより、ｎ＋アモルファスシリコン膜１１４及び第２の金属導電膜１１５の積層膜をパターニングして、ｎ＋アモルファスシリコン層１１４ｅ、チャネル部Ｃ、ソース電極１１５ｆ、ソース線及びドレイン電極１１５ｇを形成する。
　さらに、第２のレジストパターン１０２ｂａをアッシングにより薄肉化して第２のレジストパターン１０２ｂｂ（図１３（ｃ）参照）に変成することにより、ソース電極１１５ｆ及びドレイン電極１１５ｇの外側の部分を露出させた後に、第２のレジストパターン１０２ｂｂに、例えば、有機溶剤を浸透させることにより、第２のレジストパターン１０２ｂｂをリフローして第２のレジストパターン１０２ｂｃに変成する（図１３（ｄ）参照）。そして、図１３（ｄ）に示すように、第２のレジストパターン１０２ｂｃにより、真性アモルファスシリコン膜１１３をパターニングして、真性アモルファスシリコン層１１３ｃを形成する。
　引き続いて、５枚マスクプロセスと同様に、３枚目のフォトマスクを用いて、保護膜にコンタクトホールを形成した後に、４枚目のフォトマスクを用いて、画素電極を形成することにより、ＴＦＴ基板を製造することができる。
　しかしながら、上述した他の４枚マスクプロセスでは、第２のレジストパターン１０２ｂｂを有機溶剤や熱の供給によりリフローさせるので、図１３（ｄ）に示すように、第２のレジストパターン１０２ｂｃが真性アモルファスシリコン膜１１３のｎ＋アモルファスシリコン層１１４ｅ（ソース電極１１５ｆ及びドレイン電極１１５ｇ）から露出する部分まで広がるおそれがある。そうなると、真性アモルファスシリコン層１１３ｃが、図１３（ｅ）に示すように、ｎ＋アモルファスシリコン層１１４ｅよりも突出して形成されるので、その突出した突出部Ｂがソース電極１１５ｆ及びドレイン電極１１５ｇの容量として作用することにより寄生容量が増加して、信号伝達の遅延が生じてしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体膜を確実にパターニングして、所望の特性を有する薄膜トランジスタを形成すると共に、寄生容量の増加を抑制することにある。
　上記目的を達成するために、本発明は、レジストパターンの一対の立壁部をリフローしてレジストパターンを変成するようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及びゲート線を形成するゲート電極形成工程と、上記ゲート電極及びゲート線を覆うように、ゲート絶縁膜、第１半導体膜、第２半導体膜及び導電膜を順に成膜して、該導電膜上に上記ゲート電極の両側端部に重なる部分にそれぞれ立ち上がった一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンを形成した後に、該レジストパターンの一対の立壁部をリフローすることにより、該リフローされた一対の立壁部が上記導電膜を覆って凹部の底部を構成するように該レジストパターンを変成するレジストパターン形成工程と、上記変成されたレジストパターンから露出する上記導電膜、並びに該導電膜の下方に配置する上記第１半導体膜及び第２半導体膜をエッチングする第１エッチング工程と、上記第１エッチング工程で用いたレジストパターンをアッシングで薄肉化することにより、該レジストパターンの凹部の底部を除去して露出させた上記導電膜及び該導電膜の下方に配置する上記第２半導体膜をエッチングして、チャネル部、ソース電極、ソース線及びドレイン電極を形成する第２エッチング工程と、上記第２エッチング工程で用いたレジストパターンを除去した後に、上記チャネル部、ソース電極、ソース線及びドレイン電極を保護するための保護膜を形成する保護膜形成工程と、上記保護膜上に上記ドレイン電極に接続された画素電極を形成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、第１エッチング工程において、第１半導体膜、第２半導体膜及び導電膜の積層膜をエッチングする際に用いる底部を有する凹状のレジストパターンは、従来のようにハーフトーンのフォトマスクを用いて形成した底部の膜厚がばらつき易いものではなく、一対の立壁部を有するレジストパターンを形成した後に、そのレジストパターンの一対の立壁部をリフローする流動性の高いリフローで各立壁部が導電膜上に平坦に広がることにより凹部の底部が構成された底部の膜厚のばらつきが抑制されたものであるので、第２エッチング工程でそのレジストパターンの凹部の底部を除去して露出した導電膜、及びその下方の第２半導体膜が確実にエッチングされ、長さのばらつきが抑制されたチャネル部が形成される。このようにして、チャネル部の長さのばらつきが抑制されるので、所望の特性を有する薄膜トランジスタが形成される。また、レジストパターン形成工程で変成される前のレジストパターンにおいて、一対の立壁部以外の部分の体積は、一対の立壁部の体積よりもかなり大きく、一対の立壁部以外の部分における単位体積当たりの表面積は、一対の立壁部における単位体積当たりの表面積よりもかなり小さくなるので、一対の立壁部をリフローさせて、一対の立壁部以外の部分を、その表層のみがリフローするだけで、全体として殆どリフローさせないようにすることが可能になる。そのため、第１エッチング工程において、レジストパターンから露出する導電膜、並びにその下層の第１半導体膜及び第２半導体膜をエッチングすれば、導電膜、第１半導体膜及び第２半導体膜の各周端がほぼ一致するので、寄生容量の増加が抑制される。したがって、半導体膜を確実にパターニングして、所望の特性を有する薄膜トランジスタを形成すると共に、寄生容量の増加を抑制することが可能になる。
　上記レジストパターン形成工程では、上記導電膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記レジストパターンを形成してもよい。
　上記の方法によれば、例えば、中間露光が可能な半透過の膜を有するハーフトーンのフォトマスクを用いて、導電膜上に成膜した感光性樹脂膜を露光するので、感光性樹脂膜を完全露光部分、未露光部分及び中間露光部分の３つの露光レベルでそれぞれ露光することになる。ここで、ポジ型の感光性樹脂膜を用いる場合には、上記完全露光部分が、チャネル部を形成する部分、並びにソース電極及びドレイン電極を形成する部分の外側の部分になり、上記未露光部分が、ゲート電極の両側端部に重なる部分になり、上記中間露光部分が、ソース電極及びドレイン電極を形成する部分になるので、一対の立壁部を有し、その間の部分が開口したレジストパターンが具体的に形成される。
　上記レジストパターン形成工程では、上記導電膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をグレイトーンで露光することにより、上記レジストパターンを形成してもよい。
　上記の方法によれば、例えば、中間露光が可能なスリットを有するグレイトーンのフォトマスクを用いて、導電膜上に成膜した感光性樹脂膜を露光するので、感光性樹脂膜を完全露光部分、未露光部分及び中間露光部分の３つの露光レベルでそれぞれ露光することになる。ここで、ポジ型の感光性樹脂膜を用いる場合には、上記完全露光部分が、チャネル部を形成する部分、並びにソース電極及びドレイン電極を形成する部分の外側の部分になり、上記未露光部分が、ゲート電極の両側端部に重なる部分になり、上記中間露光部分が、ソース電極及びドレイン電極を形成する部分になるので、一対の立壁部を有し、その間の部分が開口したレジストパターンが具体的に形成される。
　上記レジストパターン形成工程では、上記一対の立壁部を有機溶剤によりリフローしてもよい。
　上記の方法によれば、一対の立壁部に有機溶剤が浸透することにより、一対の立壁部の流動性が高くなるので、一対の立壁部が具体的に導電膜を均一に覆うことになる。
　上記レジストパターン形成工程では、上記一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンが形成された基板を上記有機溶剤の蒸気に曝露することにより、上記一対の立壁部をリフローしてもよい。
　上記の方法によれば、一対の立壁部を有し、それらの間の部分が開口したレジストパターンが形成された基板が有機溶剤の蒸気に曝露されるので、例えば、その基板を有機溶剤に直に浸漬する場合よりも、レジストパターンの表面に少量の有機溶剤を浸透させることが可能になる。そして、レジストパターンは、一対の立壁部以外の部分における単位体積当たりの表面積が一対の立壁部における単位体積当たりの表面積よりもかなり小さいので、少量の有機溶剤によって、一対の立壁部をリフローさせて、一対の立壁部以外の部分を殆どリフローさせないようにすることが可能になる。
　上記有機溶剤は、水溶性であり、上記レジストパターン形成工程では、上記一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンが形成された基板を上記有機溶剤の水溶液に浸漬することにより、上記一対の立壁部をリフローしてもよい。
　上記の方法によれば、一対の立壁部を有し、それらの間の部分が開口したレジストパターンが形成された基板が有機溶剤の水溶液に浸漬されるので、例えば、その基板を有機溶剤に直に浸漬する場合よりも、レジストパターンの表面に少量の有機溶剤を浸透させることが可能になる。そして、レジストパターンは、一対の立壁部以外の部分における単位体積当たりの表面積が一対の立壁部における単位体積当たりの表面積よりもかなり小さいので、少量の有機溶剤によって、一対の立壁部をリフローさせて、一対の立壁部以外の部分を殆どリフローさせないようにすることが可能になる。
　上記レジストパターン形成工程では、上記一対の立壁部を熱によりリフローしてもよい。
　上記の方法によれば、一対の立壁部に熱が伝導することにより、一対の立壁部の流動性が高くなるので、一対の立壁部が具体的に導電膜を均一に覆うことになる。
　上記レジストパターン形成工程では、上記一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンが形成された基板をランプで加熱することにより、上記一対の立壁部をリフローしてもよい。
　上記の方法によれば、一対の立壁部を有し、それらの間の部分が開口したレジストパターンが形成された基板がランプで加熱されるので、例えば、その基板を高温に保持された炉内で加熱する場合よりも、レジストパターンの表面に少量の熱を伝導させることが可能になる。そして、レジストパターンは、一対の立壁部以外の部分における単位体積当たりの表面積が一対の立壁部における単位体積当たりの表面積よりもかなり小さいので、少量の熱によって、一対の立壁部をリフローさせて、一対の立壁部以外の部分を殆どリフローさせないようにすることが可能になる。
　本発明によれば、レジストパターンの一対の立壁部をリフローしてレジストパターンを変成するので、半導体膜を確実にパターニングして、所望の特性を有する薄膜トランジスタを形成すると共に、寄生容量の増加を抑制することができる。
図１は、実施形態１に係るＴＦＴ基板２０を示す平面図である。 図２は、図１中のII－II線に沿ったＴＦＴ基板２０を示す断面図である。 図３は、図２に対応するＴＦＴ基板２０の製造方法を示す断面図である。 図４は、図３に続くＴＦＴ基板２０の製造方法を示す断面図である。 図５は、図４に続くＴＦＴ基板２０の製造方法を示す断面図である。 図６は、図５に続くＴＦＴ基板２０の製造方法を示す断面図である。 図７は、図６に続くＴＦＴ基板２０の製造方法を示す断面図である。 図８は、レジストパターン形成工程において、レジストパターンを部分的にリフローする方法を示す断面図である。 図９は、実施形態２に係るＴＦＴ基板を製造するためのレジストパターン形成工程において、レジストパターンを部分的にリフローする方法を示す断面図である。 図１０は、実施形態３に係るＴＦＴ基板を製造するためのレジストパターン形成工程において、レジストパターンを部分的にリフローする方法を示す断面図である。 図１１は、５枚のフォトマスクを用いる５枚マスクプロセスによるＴＦＴ基板の製造方法を示す断面模式図である。 図１２は、４枚のフォトマスクを用いる４枚マスクプロセスによるＴＦＴ基板の製造方法を示す断面模式図である。 図１３は、４枚のフォトマスクを用いる他の４枚マスクプロセスによるＴＦＴ基板の製造方法を示す断面模式図である。
符号の説明
Ｃ　　　　チャネル部
Ｆ　　　　ランプ
Ｇ　　　　底部
Ｈ　　　　凹部
Ｗ　　　　立壁部
２　　　　感光性樹脂膜
２ａ～２ｃ　　レジストパターン
６　　　　ゲート線
７　　　　ソース線
１１ａ　　ゲート電極
１２　　　ゲート絶縁膜
１３　　　真性アモルファスシリコン膜（第１半導体膜）
１４　　　ｎ＋アモルファスシリコン膜（第２半導体膜）
１５　　　金属導電膜
１５ａ　　ソース電極
１５ｂ　　ドレイン電極
１６ａ　　保護膜
１７ａ　　画素電極
２０　　　ＴＦＴ基板（薄膜トランジスタ基板）
３１　　　ＰＧＭＥ（有機溶剤）
３２　　　水溶液
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図８は、本発明に係る薄膜トランジスタ基板の製造方法の実施形態１を示している。具体的に図１は、本実施形態のＴＦＴ基板２０の平面図であり、図２は、図１中のII－II線に沿ったＴＦＴ基板２０の断面図である。
　ＴＦＴ基板２０は、図１及び図２に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線６と、各ゲート線６と直交する方向に互いに平行に延びるように設けられた複数のソース線７と、各ゲート線６及び各ソース線７の交差部分にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた保護膜１６ａと、保護膜１６ａ上にマトリクス状に設けられた複数の画素電極１７ａとを備えている。ここで、各ゲート線６及び各ソース線７の端部には、図１及び図２に示すように、外部の駆動回路などに接続するためのゲート入力端子１７ｂ及びソース入力端子１７ｃがそれぞれ設けられている。
　ＴＦＴ５は、図１及び図２に示すように、各ゲート線６が側方に突出したゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１１ａに重なる位置に島状に設けられた半導体層８と、半導体層８上で互いに対峙するように設けられたソース電極１５ａ及びドレイン電極１５ｂとを備えている。ここで、ソース電極１５ａは、各ソース線７の側方に突出した部分である。また、ドレイン電極１５ｂは、保護膜１６ａに形成されたコンタクトホールを介して画素電極１７ａに接続されている。さらに、半導体層８は、図２に示すように、下層の真性アモルファスシリコン層１３ａと、その上層のリンがドープされたｎ＋アモルファスシリコン層１４ａとを備え、ソース電極１５ａ及びドレイン電極１５ｂ（ｎ＋アモルファスシリコン層１４ａ）から露出する真性アモルファスシリコン層１３ａがチャネル部Ｃを構成している。
　上記構成のＴＦＴ基板２０は、各画素電極１７ａによって画像の最小単位である画素が構成され、対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
　次に、ＴＦＴ基板２０の製造方法について説明する。なお、本実施形態の製造方法は、ゲート電極形成工程、レジストパターン形成工程、第１エッチング工程、第２エッチング工程、保護膜形成工程及び画素電極形成工程を備えている。ここで、図３～図７は、図２の断面図に対応するＴＦＴ基板２０を製造する工程の一部をそれぞれ示す断面図である。そして、図８は、レジストパターン形成工程において、レジストパターンを部分的にリフローする方法を示す断面図である。
　＜ゲート電極形成工程＞
　まず、例えば、厚さ０．７ｍｍ程度のガラス基板などの絶縁基板１０の基板全体に、図３（ａ）に示すように、アルミニウムなどの金属導電膜１１を厚さ１５００Å程度でスパッタリング法により成膜する。なお、金属導電膜１１を成膜する前に、絶縁基板１０の基板全体に酸化シリコン膜などからなるベースコート膜を成膜してもよい。
　続いて、金属導電膜１１が成膜された基板全体にスピンコーティング法により、第１の感光性樹脂膜１を厚さ２μｍ程度で塗布、プリベークした後に、１枚目のフォトマスク（不図示）を介して露光した後に、現像、ポストベークすることにより、図３（ｂ）に示すように、第１のレジストパターン１ａを形成する。
　さらに、第１のレジストパターン１ａから露出する金属導電膜１１をドライエッチングによりエッチングすることにより、第１の金属導電膜１１をパターニングして、図３（ｃ）に示すように、ゲート電極１１ａ及びゲート線６を形成する。
　＜レジストパターン形成工程＞
　まず、上記ゲート電極形成工程でゲート電極１１ａ及びゲート線６が形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜などの無機絶縁膜を厚さ４０００Å程度で成膜することにより、ゲート絶縁膜１２を形成する（図３（ｄ）参照）。
　続いて、ゲート絶縁膜１２が形成された基板全体に、第１半導体膜として、ＣＶＤ法により真性アモルファスシリコン膜１３を厚さ１５００Åで成膜した後に、第２半導体膜として、ＣＶＤ法によりリンがドープされたｎ＋アモルファスシリコン膜１４を厚さ５００Å程度で成膜する（図３（ｄ）参照）。
　さらに、ゲート絶縁膜１２、真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４が積層された基板全体に、図３（ｄ）に示すように、チタンなどの金属導電膜１５を厚さ１５００Å程度でスパッタリング法により成膜する。
　その後、ゲート絶縁膜１２、真性アモルファスシリコン膜１３、ｎ＋アモルファスシリコン膜１４及び金属導電膜１５が積層された基板全体に、スピンコーティング法により、第２の感光性樹脂膜２を厚さ２．５μｍ～３．０μｍ程度で塗布、プリベークした後に、２枚目のハーフトーンのフォトマスク（不図示）を介して露光した後に、現像、ポストベークすることにより、図４（ａ）に示すように、一対の立壁部Ｗを有する第２のレジストパターン２ａを形成する。
　ここで、上記ハーフトーンのフォトマスクは、透過部、遮光部、及び中間露光が可能な半透過の膜による半透過部を有し、それらの透過部、遮光部及び半透過部により、感光性樹脂を完全露光部分、未露光部分及び中間露光部分の３つの露光レベルでそれぞれ露光するように構成されている。具体的に本実施形態では、感光性樹脂膜２がポジ型であるので、第２のレジストパターン２ａは、図４（ａ）に示すように、チャネル部Ｃ（図５（ｂ）参照）が形成される部分、並びにソース電極１５ａ及びドレイン電極１５ｂ（図５（ｂ）参照）が形成される部分の外側の部分が完全に露光されて存在しなく、ゲート電極１１ａの両側端部に重なる部分が露光されずに相対的に厚く形成されて一対の立壁部Ｗを構成し、ソース電極１５ａ及びドレイン電極１５ｂが形成される部分が中位に露光されて相対的に薄く形成されている。なお、一対の立壁部Ｗは、例えば、その高さが１．５μｍ程度であり、その厚さが０．５μｍ～０．８μｍ程度であり、それらの間隔、すなわち、チャネル部の長さが３．０μｍ～５．０μｍ程度である。また、上記ハーフトーンのフォトマスクの代わりに、上記半透過部が、複数のスリットにより構成されたグレイトーンのフォトマスクを用いてもよい。
　引き続いて、第２のレジストパターン２ａが形成された基板（被処理基板）を、図８に示すように、有機溶剤としてプロピレングリコールモノメチルエーテル（以下、「ＰＧＭＥ」と称する）３１が貯留された浅皿を備えた密閉容器Ｄ内に収容した後に、上記被処理基板の表面（第２のレジストパターン２ａの表面）とＰＧＭＥ３１の液面との距離を１００ｍｍ～２００ｍｍとし、上記被処理基板の温度を２０℃～２５℃とし、ＰＧＭＥ３１の温度を１５℃～２０℃とし、そのまま、１分間～２分間、静置することにより、上記被処理基板の表面をＰＧＭＥ３１の蒸気に曝露する。これにより、第２のレジストパターン２ａは、一対の立壁部Ｗがチャネル部Ｃを覆うようにリフローして、図４（ｂ）に示すように、第２のレジストパターン２ｂに変成される。
　＜第１エッチング工程＞
　上記レジストパターン形成工程で形成された第２のレジストパターン２ｂから露出する金属導電膜１５、及びその下方に配置する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４をエッチングして、図４（ｃ）に示すように、金属導電層１５ｃ及びｎ＋アモルファスシリコン層１４ｂを形成する。
　＜第２エッチング工程＞
　まず、上記第１エッチング工程で用いた第２のレジストパターン２ｂをアッシングで薄肉化することにより、第２のレジストパターン２ｂの凹部Ｈの底部Ｇを除去して、図５（ａ）に示すように、金属導電膜１５、すなわち、金属導電層１５ｃが露出する第２のレジストパターン２ｃを形成する。
　続いて、第２のレジストパターン２ｃから露出する金属導電膜１５及びその下方に配置するｎ＋アモルファスシリコン膜１４、すなわち、金属導電層１５ｃ及びｎ＋アモルファスシリコン層１４ｂをエッチングして、図５（ｂ）に示すように、チャネル部Ｃ、ソース電極１５ａ及びドレイン電極１５ｂを形成する。
　＜保護膜形成工程＞
　まず、上記第２エッチング工程で用いた第２のレジストパターン２ｃを、図５（ｃ）に示すように、アッシングなどにより完全に除去した後に、その基板全体に、図６（ａ）に示すように、ＣＶＤ法により窒化シリコン膜などの無機絶縁膜１６を厚さ４０００Å程度で成膜する。
　続いて、無機絶縁膜１６が成膜された基板全体にスピンコーティング法により、第３の感光性樹脂膜３を厚さ２μｍ程度で塗布、プリベークした後に、３枚目のフォトマスク（不図示）を介して露光した後に、現像、ポストベークすることにより、図６（ｂ）に示すように、第３のレジストパターン３ａを形成する。
　さらに、第３のレジストパターン３ａから露出する無機絶縁膜１６をドライエッチングによりエッチングすることにより、無機絶縁膜１６にコンタクトホールを形成して、図６（ｃ）に示すように、保護膜１６ａを形成する。
　＜画素電極形成工程＞
　まず、上記保護膜形成工程で保護膜１６ａが形成された基板全体に、図７（ａ）に示すように、ＩＴＯ（Indium Tin Oxide）膜などの透明導電膜１７を厚さ１０００Å程度でスパッタリング法により成膜する。
　続いて、透明導電膜１７が成膜された基板全体にスピンコーティング法により、第４の感光性樹脂膜４を厚さ２μｍ程度で塗布、プリベークした後に、４枚目のフォトマスク（不図示）を介して露光した後に、現像、ポストベークすることにより、図７（ｂ）に示すように、第４のレジストパターン４ａを形成する。
　さらに、第４のレジストパターン４ａから露出する透明導電膜１７をドライエッチングによりエッチングすることにより、透明導電膜１７をパターニングして、図２に示すように、画素電極１７ａ、ゲート入力端子１７ｂ及びソース入力端子１７ｃを形成する。
　以上のようにして、ＴＦＴ基板２０を製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、第１エッチング工程において、真性アモルファスシリコン膜１３、ｎ＋アモルファスシリコン膜１４及び金属導電膜１５の積層膜をエッチングする際に用いる底部Ｇを有する凹状の第２のレジストパターン２ｂは、従来（図１２参照）のようにハーフトーンのフォトマスクを用いて形成した底部の膜厚がばらつき易いものではなく、一対の立壁部Ｗを有する第２のレジストパターン２ａを形成した後に、その第２のレジストパターン２ａの一対の立壁部Ｗをリフローする流動性の高いリフローで各立壁部Ｗが金属導電膜１５上に平坦に広がることにより凹部Ｈの底部Ｇが構成された底部Ｇの膜厚のばらつきが抑制されたものであるので、第２エッチング工程で第２のレジストパターン２ｂの凹部Ｈの底部Ｇを除去して露出した金蔵導電層１５ｃ及びｎ＋アモルファスシリコン層１４ｂが確実にエッチングされ、長さのばらつきが抑制されたチャネル部Ｃを形成することができる。このようにして、チャネル部Ｃの長さのばらつきを抑制できるので、所望の特性を有するＴＦＴを形成することができる。また、レジストパターン形成工程で変成される前の第２のレジストパターン２ａにおいて、一対の立壁部Ｗ以外の部分における単位体積当たりの表面積は、一対の立壁部Ｗにおける単位体積当たりの表面積よりもかなり小さくなるので、一対の立壁部Ｗをリフローさせて、一対の立壁部Ｗ以外の部分を、その表層のみがリフローするだけで、全体として殆どリフローさせないようにすることができる。そのため、第１エッチング工程において、第２のレジストパターン２ｂから露出する金属導電膜１５、並びにその下層の真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４をエッチングすれば、金属導電膜１５、真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の各周端がほぼ一致するので、寄生容量の増加を抑制することができる。したがって、半導体膜を確実にパターニングして、所望の特性を有するＴＦＴを形成すると共に、寄生容量の増加を抑制することができる。
　ここで、本実施形態のＴＦＴ基板２０の製造方法によれば、チャネル部Ｃ、ソース電極１５ａ及びドレイン電極１５ｂが形成された基板がＰＧＭＥ３１の蒸気に曝露されるので、例えば、その基板を有機溶剤に直に浸漬する場合よりも、第２のレジストパターン２ａの表面に少量の有機溶剤を浸透させることができる。そして、第２のレジストパターン２ａは、一対の立壁部Ｗ以外の部分における単位体積当たりの表面積が一対の立壁部Ｗにおける単位体積当たりの表面積よりもかなり小さいので、少量の有機溶剤によって、一対の立壁部Ｗをリフローさせて、一対の立壁部Ｗ以外の部分を殆どリフローさせないようにすることができる。
　《発明の実施形態２》
　図９は、本実施形態のＴＦＴ基板を製造するためのレジストパターン形成工程において、レジストパターンを部分的にリフローする方法を示す断面図である。なお、以下の実施形態において、図１～図８と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、一対の立壁部Ｗを有機溶剤の蒸気への曝露によりリフローする方法を例示したが、本発明は、一対の立壁部Ｗを有機溶剤の水溶液への浸漬によりリフローしてもよい。
　具体的には、上記実施形態１のレジストパターン形成工程で第２のレジストパターン２ａが形成された基板（図４（ａ）参照）を、図９に示すように、処理槽Ｅに貯留された有機溶剤の水溶液３２に浸漬することにより、第２のレジストパターン２ａは、一対の立壁部Ｗが金属導電膜１５を覆うようにリフローして、図４（ｂ）に示すように、第２のレジストパターン２ｂに変成される。ここで、水溶液３２は、例えば、イソプロピルアルコールを純水に体積比で１／２００～１／５００に希釈したものである。この場合、水溶液３２の温度を２０℃～２５℃とし、浸漬時間を１分間～２分間とすることにより、一対の立壁部Ｗが金属導電膜１５を覆うようにリフローすることになる。
　本実施形態のＴＦＴ基板の製造方法によれば、第２のレジストパターン２ａが形成された基板が有機溶剤の水溶液３２に浸漬されるので、例えば、その基板を有機溶剤に直に浸漬する場合よりも、第２のレジストパターン２ａの表面に少量の有機溶剤を浸透させることができる。そして、第２のレジストパターン２ａは、一対の立壁部Ｗ以外の部分における単位体積当たりの表面積が一対の立壁部Ｗにおける単位体積当たりの表面積よりもかなり小さいので、少量の有機溶剤によって、一対の立壁部Ｗをリフローさせて、一対の立壁部Ｗ以外の部分を殆どリフローさせないようにすることができるので、上記実施形態１と同様に、半導体膜を確実にパターニングして、所望の特性を有するＴＦＴを形成することができる。
　また、上記実施形態１及び本実施形態では、有機溶剤として、ＰＧＭＥ及びイソプロピルアルコールをそれぞれ例示したが、アルコール類、エーテル類、エステル類、ケトン類、グリコール類などの有機溶剤、及びそれらの混合物を用いてもよい。
　《発明の実施形態３》
　図１０は、本実施形態のＴＦＴ基板を製造するためのレジストパターン形成工程において、レジストパターンを部分的にリフローする方法を示す断面図である。
　上記各実施形態では、一対の立壁部Ｗを有機溶剤によりリフローする方法を例示したが、本発明は、一対の立壁部Ｗを熱によりリフローしてもよい。
　具体的には、大気中又は不活性ガス中で、上記実施形態１のレジストパターン形成工程で第２のレジストパターン２ａが形成された基板（図４（ａ）参照）の表面を、図１０に示すように、ランプＦから連続的又は周期的に放射される光で加熱することにより、第２のレジストパターン２ａは、一対の立壁部Ｗが金属導電膜１５を覆うようにリフローして、図４（ｂ）に示すように、第２のレジストパターン２ｂに変成される。ここで、ランプＦは、ハロゲンランプやキセノンランプなどの波長領域０．４μｍ～１０μｍの可視光領域から遠赤外線領域の光を放射するものである。そして、基板表面の温度が２００℃～３００℃になるように、基板表面をランプＦで１分間～５分間、加熱することにより、一対の立壁部Ｗが金属導電膜１５を覆うようにリフローすることになる。
　本実施形態のＴＦＴ基板２０の製造方法によれば、第２のレジストパターン２ａが形成された基板がランプＦで加熱されるので、例えば、その基板を高温に保持された炉内で加熱する場合よりも、第２のレジストパターン２ａの表面に少量の熱を伝導させることができる。そして、第２のレジストパターン２ａは、一対の立壁部Ｗ以外の部分における単位体積当たりの表面積が一対の立壁部Ｗにおける単位体積当たりの表面積よりもかなり小さいので、少量の熱によって、一対の立壁部Ｗをリフローさせて、一対の立壁部Ｗ以外の部分を殆どリフローさせないようにすることができるので、上記実施形態１及び２と同様に、半導体膜を確実にパターニングして、所望の特性を有するＴＦＴを形成することができる。
　以上説明したように、本発明は、ハーフトーン又はグレイトーンのフォトマスクを用いてＴＦＴ基板を製造する方法において、素子膜を確実にパターニングすることができるので、ハーフトーン又はグレイトーンのフォトマスクを用いて形成される電子素子の製造方法について有用である。

Claims (8)

  1. 　基板にゲート電極及びゲート線を形成するゲート電極形成工程と、
    　上記ゲート電極及びゲート線を覆うように、ゲート絶縁膜、第１半導体膜、第２半導体膜及び導電膜を順に成膜して、該導電膜上に上記ゲート電極の両側端部に重なる部分にそれぞれ立ち上がった一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンを形成した後に、該レジストパターンの一対の立壁部をリフローすることにより、該リフローされた一対の立壁部が上記導電膜を覆って凹部の底部を構成するように該レジストパターンを変成するレジストパターン形成工程と、
    　上記変成されたレジストパターンから露出する上記導電膜、並びに該導電膜の下方に配置する上記第１半導体膜及び第２半導体膜をエッチングする第１エッチング工程と、
    　上記第１エッチング工程で用いたレジストパターンをアッシングで薄肉化することにより、該レジストパターンの凹部の底部を除去して露出させた上記導電膜及び該導電膜の下方に配置する上記第２半導体膜をエッチングして、チャネル部、ソース電極、ソース線及びドレイン電極を形成する第２エッチング工程と、
    　上記第２エッチング工程で用いたレジストパターンを除去した後に、上記チャネル部、ソース電極、ソース線及びドレイン電極を保護するための保護膜を形成する保護膜形成工程と、
    　上記保護膜上に上記ドレイン電極に接続された画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  2. 　請求項１に記載された薄膜トランジスタ基板の製造方法において、
    　上記レジストパターン形成工程では、上記導電膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記レジストパターンを形成することを特徴とする薄膜トランジスタ基板の製造方法。
  3. 　請求項１に記載された薄膜トランジスタ基板の製造方法において、
    　上記レジストパターン形成工程では、上記導電膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をグレイトーンで露光することにより、上記レジストパターンを形成することを特徴とする薄膜トランジスタ基板の製造方法。
  4. 　請求項１に記載された薄膜トランジスタ基板の製造方法において、
    　上記レジストパターン形成工程では、上記一対の立壁部を有機溶剤によりリフローすることを特徴とする薄膜トランジスタ基板の製造方法。
  5. 　請求項４に記載された薄膜トランジスタ基板の製造方法において、
    　上記レジストパターン形成工程では、上記一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンが形成された基板を上記有機溶剤の蒸気に曝露することにより、上記一対の立壁部をリフローすることを特徴とする薄膜トランジスタ基板の製造方法。
  6. 　請求項４に記載された薄膜トランジスタ基板の製造方法において、
    　上記有機溶剤は、水溶性であり、
    　上記レジストパターン形成工程では、上記一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンが形成された基板を上記有機溶剤の水溶液に浸漬することにより、上記一対の立壁部をリフローすることを特徴とする薄膜トランジスタ基板の製造方法。
  7. 　請求項１に記載された薄膜トランジスタ基板の製造方法において、
    　上記レジストパターン形成工程では、上記一対の立壁部を熱によりリフローすることを特徴とする薄膜トランジスタ基板の製造方法。
  8. 　請求項７に記載された薄膜トランジスタ基板の製造方法において、
    　上記レジストパターン形成工程では、上記一対の立壁部を有し、該一対の立壁部の間の部分が開口したレジストパターンが形成された基板をランプで加熱することにより、上記一対の立壁部をリフローすることを特徴とする薄膜トランジスタ基板の製造方法。
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