WO2009119727A1 - Parallel-processing semiconductor integrated circuit device, method for parallel processing, and program - Google Patents
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Definitions
- Non-Patent Document 1 and Patent Document 1 have the following problems.
- the power monitoring unit detects the current ratio between the switching current (I_SW) and the leakage current (I_LEAK). If the current ratio is larger than a certain value a, it is determined that I_SW is larger than the power consumption minimum point and I_LEAK is smaller, and the control unit increases the parallelism of the arithmetic processing units in order to decrease I_SW and increase I_LEAK.
- I_LEAK increases by increasing the number of power switch operations and increasing the number of energization operations of the arithmetic processing unit
- the clock generation unit reduces the clock frequency as the degree of parallelism (number of operations) increases.
- the flowchart of FIG. 10 explains the operation of the parallel processing semiconductor integrated circuit device of the present embodiment described with reference to the timing chart of FIG.
- power monitoring is performed in two stages, i.e., the I_SW / I_LEAK ratio is larger or smaller than a certain value a.
- the I_SW / I_LEAK ratio is larger than a, first, the parallelism is increased, the clock frequency is decreased, and the power supply voltage is decreased.
- the I_SW / I_LEAK ratio is smaller than a, first, a process of increasing the power supply voltage, increasing the clock frequency, and decreasing the parallelism is performed. In order to guarantee the circuit operation, the power supply voltage is lowered later and raised first.
- FIG. 20 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the fourth embodiment of the present invention.
- the power supply voltage is determined based on the detection result of the temperature monitor unit 8, but in this embodiment, the delay monitor unit 7 is provided instead.
- FIG. 22 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the fifth embodiment of the present invention.
- the power switch unit 2 is disposed between the power source (VDD_CORE) and the arithmetic processing unit 1, but in the present embodiment, it is disposed on the GND side instead.
- the operation processing unit 1 and the power switch unit 2 are shown in FIG.
- the program can be recorded in advance on a hard disk or ROM (Read Only Memory) as a recording medium.
- the program is temporarily or permanently stored on a removable recording medium such as a CD-ROM (Compact Disc Read Only Memory), MO (Magneto optical disc), DVD (Digital Versatile Disc), magnetic disk, or semiconductor memory. It can be stored (recorded).
- a removable recording medium can be provided as so-called package software.
- the processing capability of the apparatus that executes the processing, or a configuration to execute in parallel or individually as necessary is also possible.
- FIG. 6 is a block diagram showing a configuration of a delay monitor unit 7 in a parallel processing semiconductor integrated circuit device according to a second embodiment of the present invention.
- FIG. 6 is a block diagram showing a configuration of a control unit 6 in a parallel processing semiconductor integrated circuit device according to a second embodiment of the present invention. It is a block diagram which shows the structure of the parallel processing semiconductor integrated circuit device in the 3rd Embodiment of this invention.
- FIG. 10 is a block diagram showing a configuration of a control unit 6 in a parallel processing semiconductor integrated circuit device according to a third embodiment of the present invention. It is a block diagram which shows the structure of the parallel processing semiconductor integrated circuit device in the 4th Embodiment of this invention.
- FIG. 6 is a block diagram showing a configuration of a delay monitor unit 7 in a parallel processing semiconductor integrated circuit device according to a second embodiment of the present invention.
- FIG. 6 is a block diagram showing a configuration of a control unit 6 in a parallel processing semiconductor integrated circuit device according to a
- FIG. 10 is a block diagram showing a configuration of a control unit 6 in a parallel processing semiconductor integrated circuit device according to a fourth embodiment of the present invention. It is a block diagram which shows the structure of the parallel processing semiconductor integrated circuit device in the 5th Embodiment of this invention.
- FIG. 10 is a block diagram showing configurations of an arithmetic processing unit 1 and a power switch unit 2 in a parallel processing semiconductor integrated circuit device according to a fifth embodiment of the present invention. It is a block diagram which shows the structure of the conventional parallel processing semiconductor integrated circuit device.
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Abstract
A parallel-processing semiconductor integrated circuit device assigning desired operation processing to a plurality of operation elements on the basis of requested performance allows minimum power consumption on respective conditions without regard to requested processing performance, the property of a semiconductor integrated circuit device, and operation environment. A control part (6) of the parallel-processing semiconductor integrated circuit device varies the parallelism of the operation processing part (1) using a power source switch part (2), a clock generation part (3), and a power source voltage conversion part (4) according to the result of monitoring by a power monitor part (5) and controls a power source frequency according to the parallelism.
Description
本発明は、要求性能に基づき所望の演算処理をするための並列処理半導体集積回路装置に関し、特に、要求処理性能と半導体集積回路装置特性と動作環境に対応し、各条件において、消費電力の最小化を図るための並列処理半導体集積回路装置、並列処理方法及びプログラムに関する。
The present invention relates to a parallel processing semiconductor integrated circuit device for performing desired arithmetic processing based on required performance. In particular, the present invention corresponds to required processing performance, characteristics of a semiconductor integrated circuit device, and an operating environment, and minimizes power consumption in each condition. TECHNICAL FIELD The present invention relates to a parallel processing semiconductor integrated circuit device, a parallel processing method, and a program for realizing the configuration.
デバイスの微細化に伴い、演算処理手段を複数持った並列処理半導体集積回路装置が提案されている。例えば、非特許文献１の図５．２．１に記載されている並列処理半導体集積回路装置では８０ヶの演算処理手段を集積している。
With the miniaturization of devices, parallel processing semiconductor integrated circuit devices having a plurality of arithmetic processing means have been proposed. For example, in the parallel processing semiconductor integrated circuit device described in FIG. 5.2.1 of Non-Patent Document 1, 80 arithmetic processing means are integrated.
また、演算処理手段の低電力化を進めるため、特許文献１では、電源電圧としきい値電圧を最適制御するためにスイッチング電流とリーク電流を一定比とするモニタ方式が提案されている。
国際公開第２００６／０７３１７６号パンフレット
Ｓ．Ｖａｎｇａｌ，他，「Ａｎ ８０－Ｔｉｌｅ １．２８ＴＦＬＯＰＳ Ｎｅｔｗｏｒｋ－ｏｎ－Ｃｈｉｐ ｉｎ ６５ｎｍ ＣＭＯＳ」，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．９８－９９，Ｆｅｂ．２００７．
In order to reduce the power consumption of the arithmetic processing means, Patent Document 1 proposes a monitoring method in which the switching current and the leakage current are in a constant ratio in order to optimally control the power supply voltage and the threshold voltage.
International Publication No. 2006/073176 Pamphlet S. Vangal, et al., "An 80-Tile 1.28TFLOPS Network-on-Chip in 65 nm CMOS", ISSCC Dig. Tech. Papers, pp. 98-99, Feb. 2007.
しかしながら、非特許文献１と特許文献１に開示された並列処理半導体集積回路装置には以下に示す問題がある。
However, the parallel processing semiconductor integrated circuit devices disclosed in Non-Patent Document 1 and Patent Document 1 have the following problems.
第１の問題点は、先端デバイスで並列度を増やすとリーク電流が増加するということである。この問題が発生する原因は、先端デバイスでは、微細化により、デバイス寸法と電源電圧としきい値電圧をスケーリングすることに起因する。リーク電流は、低速、高電源電圧、低しきい値電圧、高温、時に、顕在化する。
The first problem is that the leakage current increases when the parallelism of the advanced device is increased. The cause of this problem is due to scaling of device dimensions, power supply voltage, and threshold voltage by miniaturization in advanced devices. Leakage current becomes apparent at low speed, high power supply voltage, low threshold voltage, high temperature, and sometimes.
第２の問題点は、トランジスタのしきい値電圧制御が容易でないということである。この問題が発生する原因は、基板バイアスによりトランジスタのしきい値電圧を制御する場合、基板バイアス制御回路や基板バイアス供給配線が必要で、面積オーバーヘッドや電力オーバーヘッドが存在することに起因する。また、基板バイアス変化に対するトランジスタしきい値変化の割合を示す基板効果係数はデバイスに依存することにも起因する。基板効果係数が極めて小さいデバイスでは、十分なしきい値電圧制御が困難となるためである。
The second problem is that the threshold voltage control of the transistor is not easy. The cause of this problem is that, when the threshold voltage of the transistor is controlled by the substrate bias, a substrate bias control circuit and a substrate bias supply wiring are necessary, and there are area overhead and power overhead. In addition, the substrate effect coefficient indicating the ratio of the change in the transistor threshold to the change in the substrate bias depends on the device. This is because sufficient threshold voltage control is difficult for a device having a very small substrate effect coefficient.
本発明は、上記事情に鑑みてなされたものであり、スイッチング電流とリーク電流の比を調整可能で動作時の消費電力を低減できる並列処理半導体集積回路装置、並列処理方法及びプログラムを提供することを目的とする。
The present invention has been made in view of the above circumstances, and provides a parallel processing semiconductor integrated circuit device, a parallel processing method, and a program capable of adjusting the ratio of switching current and leakage current and reducing power consumption during operation. With the goal.
かかる目的を達成するために、本発明の並列処理半導体集積回路装置は、複数の演算処理手段と、複数の演算処理をそれぞれ電源に接続する複数の電源スイッチ手段と、スイッチング電流とリーク電流の電流比を検出する電流比検出手段と、クロック周波数を制御するクロック生成手段と、電源電圧を制御する電源電圧変換手段と、電流比検出手段による検出の結果に応じて、複数の電源スイッチ手段を制御する制御手段と、を有することを特徴とする。
In order to achieve such an object, a parallel processing semiconductor integrated circuit device according to the present invention includes a plurality of arithmetic processing means, a plurality of power switch means for connecting the plurality of arithmetic processes to a power source, switching current and leakage current. Current ratio detection means for detecting the ratio, clock generation means for controlling the clock frequency, power supply voltage conversion means for controlling the power supply voltage, and control of a plurality of power switch means according to the detection result by the current ratio detection means And a control means.
本発明の並列処理方法は、複数の演算処理手段を備えた装置回路の並列処理方法であって、スイッチング電流とリーク電流の電流比を検出する電流比検出ステップと、電流比検出ステップの検出結果に応じて、複数の演算処理手段の並列度を制御する第１の制御ステップと、第１の制御ステップの制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御ステップと、を有することを特徴とする。
The parallel processing method of the present invention is a parallel processing method for an apparatus circuit including a plurality of arithmetic processing means, and includes a current ratio detection step for detecting a current ratio between a switching current and a leakage current, and a detection result of the current ratio detection step. And a second control step for controlling the clock frequency and the power supply voltage in accordance with the control result of the first control step. It is characterized by having.
本発明のプログラムは、複数の演算処理手段の並列処理を実行させるためのプログラムであって、スイッチング電流とリーク電流の電流比を検出する電流比検出処理と、電流比検出処理の検出結果に応じて、複数の演算処理手段の並列度を制御する第１の制御処理と、第１の制御処理の制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御処理と、をコンピュータに実行させることを特徴とする。
The program of the present invention is a program for executing parallel processing of a plurality of arithmetic processing means according to a current ratio detection process for detecting a current ratio of a switching current and a leakage current, and a detection result of the current ratio detection process. A first control process for controlling the parallelism of the plurality of arithmetic processing means, and a second control process for controlling the clock frequency and the power supply voltage according to the control result of the first control process. It is made to perform.
本発明によれば、スイッチング電流とリーク電流の比を調整でき、動作時の消費電力を低減することが可能となる。
According to the present invention, the ratio between the switching current and the leakage current can be adjusted, and the power consumption during operation can be reduced.
以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。
The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings.
〔本発明の実施形態の特徴〕
本発明の一実施形態としての並列処理半導体集積回路装置では、電力モニタ部がスイッチング電流（Ｉ＿ＳＷ）とリーク電流（Ｉ＿ＬＥＡＫ）の電流比を検出する。電流比がある値ａより大きければ消費電力最小点よりもＩ＿ＳＷが大きくＩ＿ＬＥＡＫが小さいと判断し、制御部は、Ｉ＿ＳＷを小さくしＩ＿ＬＥＡＫを大きくするため演算処理部の並列度を増加させる。電源スイッチ部のオン数を増加して演算処理部の通電稼動数を増やすことでＩ＿ＬＥＡＫは増加するが、並列度（稼動数）の増加にあわせて、クロック生成部はクロック周波数を低減し、電源電圧変換部は電源電圧を低下することでＩ＿ＳＷを削減する。一方、電流比がある値ａより小さければ消費電流最小点よりもＩ＿ＳＷが小さくＩ＿ＬＥＡＫが大きいと判断し、制御部は、Ｉ＿ＳＷを大きくしＩ＿ＬＥＡＫを小さくするために演算処理部の並列度（通電稼動数）を減少させる。電源電圧変換部は並列度（通電稼動数）の減少にあわせて電源電圧を上昇し、クロック生成部はクロック周波数を増加し、電源スイッチ部のオン数を減少し、消費電力最小を実現するＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比を実現する制御を行う。 [Features of the embodiment of the present invention]
In the parallel processing semiconductor integrated circuit device as one embodiment of the present invention, the power monitoring unit detects the current ratio between the switching current (I_SW) and the leakage current (I_LEAK). If the current ratio is larger than a certain value a, it is determined that I_SW is larger than the power consumption minimum point and I_LEAK is smaller, and the control unit increases the parallelism of the arithmetic processing units in order to decrease I_SW and increase I_LEAK. Although I_LEAK increases by increasing the number of power switch operations and increasing the number of energization operations of the arithmetic processing unit, the clock generation unit reduces the clock frequency as the degree of parallelism (number of operations) increases. The voltage conversion unit reduces I_SW by lowering the power supply voltage. On the other hand, if the current ratio is smaller than a certain value a, it is determined that I_SW is smaller than the current consumption minimum point and I_LEAK is larger, and the control unit increases the degree of parallelism (energization operation) in order to increase I_SW and decrease I_LEAK. Number). The power supply voltage converter increases the power supply voltage in accordance with the decrease in the degree of parallelism (number of energized operations), the clock generator increases the clock frequency, reduces the number of ON of the power switch, and realizes the minimum power consumption. Control for realizing the / I_LEAK ratio is performed.
本発明の一実施形態としての並列処理半導体集積回路装置では、電力モニタ部がスイッチング電流（Ｉ＿ＳＷ）とリーク電流（Ｉ＿ＬＥＡＫ）の電流比を検出する。電流比がある値ａより大きければ消費電力最小点よりもＩ＿ＳＷが大きくＩ＿ＬＥＡＫが小さいと判断し、制御部は、Ｉ＿ＳＷを小さくしＩ＿ＬＥＡＫを大きくするため演算処理部の並列度を増加させる。電源スイッチ部のオン数を増加して演算処理部の通電稼動数を増やすことでＩ＿ＬＥＡＫは増加するが、並列度（稼動数）の増加にあわせて、クロック生成部はクロック周波数を低減し、電源電圧変換部は電源電圧を低下することでＩ＿ＳＷを削減する。一方、電流比がある値ａより小さければ消費電流最小点よりもＩ＿ＳＷが小さくＩ＿ＬＥＡＫが大きいと判断し、制御部は、Ｉ＿ＳＷを大きくしＩ＿ＬＥＡＫを小さくするために演算処理部の並列度（通電稼動数）を減少させる。電源電圧変換部は並列度（通電稼動数）の減少にあわせて電源電圧を上昇し、クロック生成部はクロック周波数を増加し、電源スイッチ部のオン数を減少し、消費電力最小を実現するＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比を実現する制御を行う。 [Features of the embodiment of the present invention]
In the parallel processing semiconductor integrated circuit device as one embodiment of the present invention, the power monitoring unit detects the current ratio between the switching current (I_SW) and the leakage current (I_LEAK). If the current ratio is larger than a certain value a, it is determined that I_SW is larger than the power consumption minimum point and I_LEAK is smaller, and the control unit increases the parallelism of the arithmetic processing units in order to decrease I_SW and increase I_LEAK. Although I_LEAK increases by increasing the number of power switch operations and increasing the number of energization operations of the arithmetic processing unit, the clock generation unit reduces the clock frequency as the degree of parallelism (number of operations) increases. The voltage conversion unit reduces I_SW by lowering the power supply voltage. On the other hand, if the current ratio is smaller than a certain value a, it is determined that I_SW is smaller than the current consumption minimum point and I_LEAK is larger, and the control unit increases the degree of parallelism (energization operation) in order to increase I_SW and decrease I_LEAK. Number). The power supply voltage converter increases the power supply voltage in accordance with the decrease in the degree of parallelism (number of energized operations), the clock generator increases the clock frequency, reduces the number of ON of the power switch, and realizes the minimum power consumption. Control for realizing the / I_LEAK ratio is performed.
上記構成により、本発明の実施形態では、以下の効果を奏する。
第１の効果は、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比に応じて並列度を変化させることで、電力最小のＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比を実現可能な並列処理半導体集積回路装置を提供することができる。その理由は、並列度の増減により、Ｉ＿ＬＥＡＫは同様に増減可能で、一方、同じ演算処理性能においては、並列度を増加するとクロック周波数と電源電圧を低減できるためＩ＿ＳＷを低減でき、また、並列度を減少するとクロック周波数と電源電圧を増加する必要があるためＩ＿ＳＷを増加できる、すなわち、並列度に基づく電源周波数制御によりＩ＿ＳＷとＩ＿ＬＥＡＫにトレードオフ関係を発生可能となるからである。 With the above configuration, the embodiment of the present invention has the following effects.
The first effect is to provide a parallel processing semiconductor integrated circuit device capable of realizing the minimum power I_SW / I_LEAK ratio by changing the degree of parallelism according to the I_SW / I_LEAK ratio. The reason is that I_LEAK can be increased or decreased in the same manner by increasing or decreasing the degree of parallelism. On the other hand, in the same arithmetic processing performance, increasing the degree of parallelism can reduce the clock frequency and the power supply voltage, thereby reducing I_SW. This is because I_SW can be increased because it is necessary to increase the clock frequency and the power supply voltage, that is, a trade-off relationship can be generated between I_SW and I_LEAK by power supply frequency control based on the degree of parallelism.
第１の効果は、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比に応じて並列度を変化させることで、電力最小のＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比を実現可能な並列処理半導体集積回路装置を提供することができる。その理由は、並列度の増減により、Ｉ＿ＬＥＡＫは同様に増減可能で、一方、同じ演算処理性能においては、並列度を増加するとクロック周波数と電源電圧を低減できるためＩ＿ＳＷを低減でき、また、並列度を減少するとクロック周波数と電源電圧を増加する必要があるためＩ＿ＳＷを増加できる、すなわち、並列度に基づく電源周波数制御によりＩ＿ＳＷとＩ＿ＬＥＡＫにトレードオフ関係を発生可能となるからである。 With the above configuration, the embodiment of the present invention has the following effects.
The first effect is to provide a parallel processing semiconductor integrated circuit device capable of realizing the minimum power I_SW / I_LEAK ratio by changing the degree of parallelism according to the I_SW / I_LEAK ratio. The reason is that I_LEAK can be increased or decreased in the same manner by increasing or decreasing the degree of parallelism. On the other hand, in the same arithmetic processing performance, increasing the degree of parallelism can reduce the clock frequency and the power supply voltage, thereby reducing I_SW. This is because I_SW can be increased because it is necessary to increase the clock frequency and the power supply voltage, that is, a trade-off relationship can be generated between I_SW and I_LEAK by power supply frequency control based on the degree of parallelism.
第２の効果は、トランジスタデバイスの基板バイアス制御、及び基板効果に依存せずに、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比を制御し、低電力化可能な制御方法を提供することができる。その理由は、演算処理部の並列度とクロック周波数と電源電圧というデバイスプロセスとは関係のないパラメータを制御パラメータとして消費電力を制御することが可能となるからである。
The second effect is to provide a control method capable of controlling the I_SW / I_LEAK ratio and reducing the power without depending on the substrate bias control of the transistor device and the substrate effect. This is because it is possible to control power consumption using control parameters as parameters that are not related to the device process, such as the parallelism of the arithmetic processing units, the clock frequency, and the power supply voltage.
〔第１の実施形態〕
図１は、本発明の第１の実施形態による並列処理低電力半導体集積回路装置の全体構成を示すブロック図である。１は演算処理部、２は電源スイッチ部、３はクロック生成部、４は電源電圧変換部、５は電力モニタ部、６は制御部、である。 [First Embodiment]
FIG. 1 is a block diagram showing an overall configuration of a parallel processing low power semiconductor integrated circuit device according to a first embodiment of the present invention. 1 is an arithmetic processing unit, 2 is a power switch unit, 3 is a clock generation unit, 4 is a power supply voltage conversion unit, 5 is a power monitoring unit, and 6 is a control unit.
図１は、本発明の第１の実施形態による並列処理低電力半導体集積回路装置の全体構成を示すブロック図である。１は演算処理部、２は電源スイッチ部、３はクロック生成部、４は電源電圧変換部、５は電力モニタ部、６は制御部、である。 [First Embodiment]
FIG. 1 is a block diagram showing an overall configuration of a parallel processing low power semiconductor integrated circuit device according to a first embodiment of the present invention. 1 is an arithmetic processing unit, 2 is a power switch unit, 3 is a clock generation unit, 4 is a power supply voltage conversion unit, 5 is a power monitoring unit, and 6 is a control unit.
図２に示すように、演算処理部１、電源スイッチ部２は、演算要素ＰＥ（１０～１７）毎に電源スイッチ（２０～２７）と１対１に対応し、制御部６の出力に応じて制御される。電源スイッチ（２０～２７）がオフされると、対応する演算要素ＰＥ（１０～１７）のリーク電流が遮断され、電源スイッチ（２０～２７）がオンされると、対応する演算要素ＰＥ（１０～１７）は動作可能で、クロック信号が入力されれば演算処理を実行する。すなわち、電源スイッチ部２の制御により通電し稼動する演算処理部の数（並列度）を制御可能でオフ時にはリーク電流を遮断する。
As shown in FIG. 2, the arithmetic processing unit 1 and the power switch unit 2 have a one-to-one correspondence with the power switch (20 to 27) for each arithmetic element PE (10 to 17), and according to the output of the control unit 6 Controlled. When the power switch (20 to 27) is turned off, the leakage current of the corresponding computation element PE (10 to 17) is cut off, and when the power switch (20 to 27) is turned on, the corresponding computation element PE (10 17 to 17) are operable, and perform arithmetic processing when a clock signal is input. That is, the number of parallel processing units that are energized and operated by controlling the power switch unit 2 can be controlled, and the leakage current is cut off when the power is off.
図３を用いて、クロック生成部３の詳細について説明する。クロック生成部３は、クロック生成コア部３１、分周部３２、から構成可能である。
Details of the clock generation unit 3 will be described with reference to FIG. The clock generation unit 3 can be composed of a clock generation core unit 31 and a frequency division unit 32.
クロック生成部３は、クロック生成コア部３１において、外部クロックＣＬＫに同期し、必要な逓倍数を実現するため、内部で生成したクロック信号を分周した後、外部クロックと比較し、最終的な内部クロックを得る。並列処理においては、演算要素ＰＥ数Ｍ個を稼動させる場合、演算要素ＰＥ数１個の場合に対して、内部クロックをＭ分周可能であり、この分周機能を実現するのが分周部３２である。
In the clock generation core unit 31, the clock generation core unit 31 divides the internally generated clock signal in order to realize a necessary multiplication number in synchronization with the external clock CLK, and then compares the divided clock signal with the external clock to obtain a final result. Get the internal clock. In parallel processing, when operating the number of arithmetic element PEs M, the internal clock can be divided by M with respect to the case of one arithmetic element PE, and the frequency dividing unit realizes this frequency dividing function. 32.
図４を用いて、電源電圧変換部４の詳細について説明する。電源電圧変換部４は、電源電圧変換コア部４１、参照電圧生成部４２、から構成可能である。
Details of the power supply voltage conversion unit 4 will be described with reference to FIG. The power supply voltage conversion unit 4 can be composed of a power supply voltage conversion core unit 41 and a reference voltage generation unit 42.
電源電圧変換部４は、参照電圧に応じて出力電圧値を決定する電源電圧変換コア部４１と、制御入力に応じて参照電圧を変化させる参照電圧生成部４２により実現可能である。いずれもオンチップでもオフチップでも構成可能である。参照電圧制御信号であるＣＴＲＬ＿ＶＤＤは制御部６から供給される。詳細は後述する。参照電圧については、あらかじめ分周後のクロック周波数に対応する電源電圧等をルックアップテーブルに用意する手法と、遅延モニタを設けて分周後のクロック周期に対して十分な遅延マージンを確保可能な電源電圧を制御する手法（後述する第２の実施形態）がある。
The power supply voltage conversion unit 4 can be realized by a power supply voltage conversion core unit 41 that determines an output voltage value according to a reference voltage and a reference voltage generation unit 42 that changes the reference voltage according to a control input. Both can be configured on-chip or off-chip. The reference voltage control signal CTRL_VDD is supplied from the control unit 6. Details will be described later. For the reference voltage, it is possible to secure a sufficient delay margin for the divided clock cycle by preparing a power supply voltage corresponding to the divided clock frequency in the lookup table in advance and providing a delay monitor. There is a method for controlling the power supply voltage (second embodiment described later).
図５を用いて、電力モニタ部５の詳細について説明する。電力モニタ部５は、スイッチング電流レプリカ部５１、リーク電流レプリカ部５２、比較部５３、から構成可能である。
Details of the power monitor unit 5 will be described with reference to FIG. The power monitor unit 5 can be configured by a switching current replica unit 51, a leakage current replica unit 52, and a comparison unit 53.
電力モニタ部５は、スイッチング電流（Ｉ＿ＳＷ）レプリカ部５１とリーク電流（Ｉ＿ＬＥＡＫ）レプリカ部５２で生成した電流を、電流比較部５３でＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比が電力最小条件を与えるある値ａより大きいか小さいかを比較する。通電し稼動する演算要素数（並列度）が増加するとリーク電流Ｉ＿ＬＥＡＫは増加する。一方、通電し稼動する演算要素数（並列度）が増加すると、同じ処理性能を実現するためのクロック周波数を低減可能であり、あわせて電源電圧も低減できるためスイッチング電流Ｉ＿ＳＷは低下する。Ｉ＿ＬＥＡＫも電源電圧依存性を有し、低電源電圧では低下するが、特にサブスレッショルドリーク電流の電源電圧依存性は限定され、並列度の増加により総リーク電流は増加する。従って、並列度に基づく電源周波数制御により、Ｉ＿ＳＷとＩ＿ＬＥＡＫにはトレードオフの関係が生じ、ある並列度で消費電流（電力）が最小になる。特許文献１では片対数グラフ上で交差する２直線に近似できれば、最小条件は、２直線の傾きの比で一意に求まることが知られる。スイッチング電流レプリカ部５１とリーク電流レプリカ部５２、電流比較部５３は、この最小条件を検出する電力モニタを構成する。電力モニタ部５は、例えば、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより大きい場合は１０を、小さい場合は０１を、等しい場合は００を出力する。
The power monitor unit 5 determines whether the current generated by the switching current (I_SW) replica unit 51 and the leakage current (I_LEAK) replica unit 52 is greater than a certain value a in which the I_SW / I_LEAK ratio gives the minimum power condition in the current comparison unit 53. Compare if small. The leakage current I_LEAK increases as the number of computing elements that are energized and operated (parallelism) increases. On the other hand, when the number of computing elements that are energized and operated (the degree of parallelism) increases, the clock frequency for realizing the same processing performance can be reduced, and the power supply voltage can also be reduced, so that the switching current I_SW decreases. I_LEAK also has power supply voltage dependency and decreases at a low power supply voltage. However, the dependency of the subthreshold leakage current on the power supply voltage is limited, and the total leakage current increases due to the increase in parallelism. Therefore, the power supply frequency control based on the degree of parallelism causes a trade-off relationship between I_SW and I_LEAK, and current consumption (power) is minimized at a certain degree of parallelism. In Patent Document 1, it is known that the minimum condition can be uniquely obtained by the ratio of the slopes of two straight lines if it can be approximated to two straight lines intersecting on a semilogarithmic graph. The switching current replica unit 51, the leakage current replica unit 52, and the current comparison unit 53 constitute a power monitor that detects this minimum condition. For example, the power monitoring unit 5 outputs 10 when the I_SW / I_LEAK ratio is greater than a certain value a, 01 when it is smaller, and 00 when it is equal.
図６を用いて、制御部６の詳細について説明する。制御部６はシフトレジスタ６１、ＳＷエンコーダ６２、ＣＬＫエンコーダ６３、ＶＤＤエンコーダ６４、から構成可能である。
Details of the control unit 6 will be described with reference to FIG. The control unit 6 can be composed of a shift register 61, a SW encoder 62, a CLK encoder 63, and a VDD encoder 64.
制御部６は、電力モニタ部５のモニタ結果を受けて、電源スイッチ部２とクロック生成部３と電源電圧変換部４を制御する。シフトレジスタ部６１は、並列度を決めるための手段の一例で（演算要素数－１）ビット分のレジスタを用意する。内部クロックＣＬＫよりも周波数の低いシステムクロックＣＬＫ＿Ｓで制御する。シフトレジスタ６１は制御入力１０で左シフトアップ、制御入力０１で右シフトダウン、制御入力００でホールドとする。電力モニタ部５でＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比が電力最小条件を与えるある値ａより大きい場合は１０（ＵＰ）を出力するためシフトレジスタ部６１は１を下位ビットからシフトアップし、小さい場合は０１（ＤＯＷＮ）を出力するためシフトレジスタ部６１は０を上位ビットからシフトダウンし、等しい場合は００（ＨＯＬＤ）を出力するためシフトレジスタ部６１は停止する。最下位ビットは必ず１とし、１の数は１から演算要素数までの範囲で変化可能である。この各ビットを、ＳＷエンコーダ６２、ＣＬＫエンコーダ６３、ＶＤＤエンコーダ６４、で適宜変換することにより、電源スイッチ部２のオン／オフ数とクロック生成部３のクロック周波数（分周比）と電源電圧変換部４の参照電圧の制御信号を得る。本例の符号表現においては、図２の電源スイッチ部２については、そのまま入力信号を出力に割り当てれば、通電し稼動する演算要素ＰＥ数（並列度）を制御可能である。図７の分周部３２の構成例についても同様に制御可能である。図８の参照電圧生成部４２の構成例については１の最上位以外の１を０にする符号化を行うことで制御可能である。他の例としては、シフトレジスタ６１の代わりにアップダウンカウンタでも構成可能で、この場合、レジスタ数を削減可能であり、エンコーダ（６２、６３、６４）は仕様変更が必要である。
The control unit 6 receives the monitoring result of the power monitoring unit 5 and controls the power switch unit 2, the clock generation unit 3, and the power supply voltage conversion unit 4. The shift register unit 61 is an example of means for determining the degree of parallelism, and prepares a register for (the number of operation elements−1) bits. Control is performed using a system clock CLK_S having a frequency lower than that of the internal clock CLK. The shift register 61 is shifted left by the control input 10, shifted right by the control input 01, and held by the control input 00. When the I_SW / I_LEAK ratio is larger than a certain value a that gives the minimum power condition in the power monitor unit 5, 10 (UP) is output. The shift register unit 61 shifts down 0 from the higher-order bit to output 00), and if equal, 00 (HOLD) is output and the shift register unit 61 stops. The least significant bit is always 1, and the number of 1 can vary in the range from 1 to the number of arithmetic elements. These bits are appropriately converted by the SW encoder 62, the CLK encoder 63, and the VDD encoder 64, so that the number of ON / OFF of the power switch unit 2, the clock frequency (frequency division ratio) of the clock generation unit 3, and the power voltage conversion are performed. A control signal for the reference voltage of unit 4 is obtained. In the code representation of this example, for the power switch unit 2 in FIG. 2, if the input signal is directly assigned to the output, the number of computing elements PE (parallelism) that are energized and operated can be controlled. The configuration example of the frequency dividing unit 32 in FIG. 7 can be similarly controlled. The configuration example of the reference voltage generation unit 42 in FIG. 8 can be controlled by performing encoding in which 1 other than the highest 1 is 0. As another example, an up / down counter can be used instead of the shift register 61. In this case, the number of registers can be reduced, and the specifications of the encoders (62, 63, 64) need to be changed.
次に、図９のタイミングチャート及び図１０のフローチャートを用いて、並列処理半導体集積回路装置の動作について説明する。図９は、電力モニタ部５の電力モニタ結果に応じて、通電し稼動する演算要素ＰＥ数（並列度）が変化する様子を示す。システムクロック信号ＣＬＫ＿Ｓに同期して電力モニタ結果が更新される。Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより大きい場合（１０）は、制御部６のシフトレジスタ６１に１埋め左シフトアップし、１の最上位ビット位置が左に変化し、１の数が増加する。そして、電源スイッチ部２のオン数が増加し、演算処理部１の通電稼動数が増加する。クロック生成部は分周比を増加し、出力クロック周波数を低下させる。この時、クロック信号にヒゲを生じないように制御される。出力クロック周波数にあわせて、電源電圧変換部は参照電圧を下げ電源電圧を低下させる。以上によりＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比は低下する。次に、Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより小さい場合（０１）は、０埋め右シフトダウンし、１の最上位ビット位置が右に変化し、１の数が減少する。そして、電源スイッチ部２のオン数が減少し、演算処理部１の通電稼動数が減少する。これに伴い、電源電圧変換部は参照電圧を上げ電源電圧を上昇させる。そして、クロック生成部は分周比を減少し、出力クロック周波数を上昇させる。以上によりＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比は増加する。
Next, the operation of the parallel processing semiconductor integrated circuit device will be described with reference to the timing chart of FIG. 9 and the flowchart of FIG. FIG. 9 shows how the number of computing elements PE that are energized and operate (parallelism) changes according to the power monitoring result of the power monitoring unit 5. The power monitor result is updated in synchronization with the system clock signal CLK_S. When the I_SW / I_LEAK ratio is larger than a certain value a (10), the shift register 61 of the control unit 6 is left-shifted up by 1 and the most significant bit position of 1 is changed to the left, and the number of 1 is increased. And the ON number of the power switch part 2 increases, and the energization operation number of the arithmetic processing part 1 increases. The clock generation unit increases the frequency division ratio and decreases the output clock frequency. At this time, the clock signal is controlled so as not to cause a beard. In accordance with the output clock frequency, the power supply voltage converter lowers the reference voltage to lower the power supply voltage. As a result, the I_SW / I_LEAK ratio decreases. Next, when the I_SW / I_LEAK ratio is smaller than a certain value a (01), the value is shifted down to 0 right, the most significant bit position of 1 is changed to the right, and the number of 1 is decreased. And the number of ON of the power switch part 2 reduces, and the energization operation number of the arithmetic processing part 1 reduces. Along with this, the power supply voltage converter raises the reference voltage and raises the power supply voltage. The clock generation unit decreases the frequency division ratio and increases the output clock frequency. As a result, the I_SW / I_LEAK ratio increases.
図１０のフローチャートは、図９のタイミングチャートで説明した本実施形態の並列処理半導体集積回路装置の動作を、処理フローに分解して説明するものである。図１０に示すフローチャートにおいて、電力モニタリングをＩ＿ＳＷ／Ｉ＿ＬＥＡＫ比がある値ａより大きいか及び小さいかの２段階で行う。Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がａより大きい場合、まず、並列度を上げ、クロック周波数を下げ、電源電圧を低下させる処理を行う。Ｉ＿ＳＷ／Ｉ＿ＬＥＡＫ比がａより小さい場合、まず、電源電圧を上げ、クロック周波数を上げ、並列度を下げる処理を行う。回路動作を保証するため、電源電圧の低下は後で、上昇は先に行う。
The flowchart of FIG. 10 explains the operation of the parallel processing semiconductor integrated circuit device of the present embodiment described with reference to the timing chart of FIG. In the flowchart shown in FIG. 10, power monitoring is performed in two stages, i.e., the I_SW / I_LEAK ratio is larger or smaller than a certain value a. When the I_SW / I_LEAK ratio is larger than a, first, the parallelism is increased, the clock frequency is decreased, and the power supply voltage is decreased. When the I_SW / I_LEAK ratio is smaller than a, first, a process of increasing the power supply voltage, increasing the clock frequency, and decreasing the parallelism is performed. In order to guarantee the circuit operation, the power supply voltage is lowered later and raised first.
〔第２の実施形態〕
図１５は、本発明の第２の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。上記第１の実施形態においては、電力モニタ部２の検出結果に基づき電源電圧を決めていたが、本実施形態ではそれに加えて遅延モニタ部７を有する。その遅延モニタ部７は、遅延レプリカ部７１、比較部７２から構成される。よって、本実施形態の電源電圧制御では、上記第１の実施形態のように、電力モニタや温度モニタにより、クロック周波数を決定する際にあらかじめ決定しておいた電流電圧値を選択できるだけでなく、遅延モニタにより、クロック周期よりも内部遅延回路が小さくなる最低電流電圧に決定することもできる。 [Second Embodiment]
FIG. 15 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the second embodiment of the present invention. In the first embodiment, the power supply voltage is determined based on the detection result of thepower monitor unit 2, but in this embodiment, the delay monitor unit 7 is additionally provided. The delay monitor unit 7 includes a delay replica unit 71 and a comparison unit 72. Therefore, in the power supply voltage control of the present embodiment, not only can the current voltage value determined in advance when the clock frequency is determined by the power monitor or the temperature monitor be selected as in the first embodiment, By the delay monitor, it is possible to determine the lowest current voltage that makes the internal delay circuit smaller than the clock cycle.
図１５は、本発明の第２の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。上記第１の実施形態においては、電力モニタ部２の検出結果に基づき電源電圧を決めていたが、本実施形態ではそれに加えて遅延モニタ部７を有する。その遅延モニタ部７は、遅延レプリカ部７１、比較部７２から構成される。よって、本実施形態の電源電圧制御では、上記第１の実施形態のように、電力モニタや温度モニタにより、クロック周波数を決定する際にあらかじめ決定しておいた電流電圧値を選択できるだけでなく、遅延モニタにより、クロック周期よりも内部遅延回路が小さくなる最低電流電圧に決定することもできる。 [Second Embodiment]
FIG. 15 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the second embodiment of the present invention. In the first embodiment, the power supply voltage is determined based on the detection result of the
〔第３の実施形態〕
図１８は、本発明の第３の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第１の実施形態においては、電力モニタ部２を構成ブロックの一部としていたが、本実施形態ではその代わりに温度モニタ部８を有する。 [Third Embodiment]
FIG. 18 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the third embodiment of the present invention. In the first embodiment, thepower monitor unit 2 is a part of the configuration block, but in the present embodiment, the temperature monitor unit 8 is provided instead.
図１８は、本発明の第３の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第１の実施形態においては、電力モニタ部２を構成ブロックの一部としていたが、本実施形態ではその代わりに温度モニタ部８を有する。 [Third Embodiment]
FIG. 18 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the third embodiment of the present invention. In the first embodiment, the
〔第４の実施形態〕
図２０は、本発明の第４の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第３の実施形態においては、温度モニタ部８の検出結果に基づき電源電圧を決めていたが、本実施形態ではその代わりに遅延モニタ部７を有する。 [Fourth Embodiment]
FIG. 20 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the fourth embodiment of the present invention. In the third embodiment, the power supply voltage is determined based on the detection result of thetemperature monitor unit 8, but in this embodiment, the delay monitor unit 7 is provided instead.
図２０は、本発明の第４の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第３の実施形態においては、温度モニタ部８の検出結果に基づき電源電圧を決めていたが、本実施形態ではその代わりに遅延モニタ部７を有する。 [Fourth Embodiment]
FIG. 20 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the fourth embodiment of the present invention. In the third embodiment, the power supply voltage is determined based on the detection result of the
〔第５の実施形態〕
図２２は、本発明の第５の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第１の実施形態においては、電源スイッチ部２を電源（ＶＤＤ＿ＣＯＲＥ）と演算処理部１の間に配置していたが、本実施形態ではその代わりにＧＮＤ側に配置する。その演算処理部１と電源スイッチ部２の様子を図２３に示す。 [Fifth Embodiment]
FIG. 22 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the fifth embodiment of the present invention. In the first embodiment, thepower switch unit 2 is disposed between the power source (VDD_CORE) and the arithmetic processing unit 1, but in the present embodiment, it is disposed on the GND side instead. The operation processing unit 1 and the power switch unit 2 are shown in FIG.
図２２は、本発明の第５の実施形態による並列処理半導体集積回路装置の全体構成を示すブロック図である。第１の実施形態においては、電源スイッチ部２を電源（ＶＤＤ＿ＣＯＲＥ）と演算処理部１の間に配置していたが、本実施形態ではその代わりにＧＮＤ側に配置する。その演算処理部１と電源スイッチ部２の様子を図２３に示す。 [Fifth Embodiment]
FIG. 22 is a block diagram showing an overall configuration of a parallel processing semiconductor integrated circuit device according to the fifth embodiment of the present invention. In the first embodiment, the
以上、本発明の各実施形態について説明したが、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。
As mentioned above, although each embodiment of this invention was described, it is not limited to said each embodiment, A various deformation | transformation is possible in the range which does not deviate from the summary.
例えば、上述した各実施形態における動作（本発明の一実施形態である並列処理方法）は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成によって実行することも可能である。
For example, the operation in each of the embodiments described above (the parallel processing method according to an embodiment of the present invention) can be executed by hardware, software, or a combined configuration of both.
ソフトウェアによる処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させてもよい。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させてもよい。
When executing processing by software, a program in which a processing sequence is recorded may be installed and executed in a memory in a computer incorporated in dedicated hardware. Or you may install and run a program in the general purpose computer which can perform various processes.
例えば、プログラムは、記録媒体としてのハードディスクやＲＯＭ（Read Only Memory）に予め記録しておくことが可能である。あるいは、プログラムは、ＣＤ－ＲＯＭ(Compact Disc Read Only Memory)，ＭＯ(Magneto optical)ディスク，ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。
For example, the program can be recorded in advance on a hard disk or ROM (Read Only Memory) as a recording medium. Alternatively, the program is temporarily or permanently stored on a removable recording medium such as a CD-ROM (Compact Disc Read Only Memory), MO (Magneto optical disc), DVD (Digital Versatile Disc), magnetic disk, or semiconductor memory. It can be stored (recorded). Such a removable recording medium can be provided as so-called package software.
なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送してもよい。または、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送してもよい。コンピュータでは、転送されてきたプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることが可能である。
The program may be installed on the computer from the above-described removable recording medium, or may be wirelessly transferred from the download site to the computer. Alternatively, the data may be transferred to a computer via a network such as a LAN (Local Area Network) or the Internet. The computer can receive the transferred program and install it on a recording medium such as a built-in hard disk.
また、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
In addition to being executed in time series in accordance with the processing operations described in the above embodiment, the processing capability of the apparatus that executes the processing, or a configuration to execute in parallel or individually as necessary Is also possible.
この出願は、２００８年３月２８日に出願された日本出願特願２００８－０８６６２２を基礎とする優先権を主張し、その開示を全てここに取り込む。
This application claims priority based on Japanese Patent Application No. 2008-086622 filed on Mar. 28, 2008, the entire disclosure of which is incorporated herein.
本発明の活用例として、低電力化の必要な携帯電話のようなバッテリー駆動のモバイル機器が挙げられる。
As an application example of the present invention, there is a battery-driven mobile device such as a mobile phone that requires low power.
１ 演算処理部
２ 電源スイッチ部
３ クロック生成部
４ 電源電圧変換部
５ 電力モニタ部（電流比検出手段の一例）
６ 制御部
７ 遅延モニタ部
８ 温度モニタ部（電流比検出手段の一例）
１１～１８ 演算要素ＰＥ
２１～２８ 電源スイッチ
３１ クロック生成コア部
３２ 分周部
４１ 電源電圧生成コア部
４２ 参照電圧生成部
５１ スイッチング電流レプリカ部
５２ リーク電流レプリカ部
５３ 電流比較部
６１ シフトレジスタ
６２ スイッチ（ＳＷ）エンコーダ
６３ クロック（ＣＬＫ）エンコーダ
６４ 電源電圧（ＶＤＤ）エンコーダ
３２０１～３２０８ 分周器
３２１１～３２１７ セレクタ
４２０１～４２０８ 抵抗
４２１１～４２１８ スイッチ
７１ 遅延レプリカ
７２ 遅延比較器
DESCRIPTION OFSYMBOLS 1 Arithmetic processing part 2 Power supply switch part 3 Clock generation part 4 Power supply voltage conversion part 5 Power monitor part (an example of a current ratio detection means)
6Control unit 7 Delay monitor unit 8 Temperature monitor unit (an example of current ratio detection means)
11 to 18 Computing element PE
21 to 28Power switch 31 Clock generation core unit 32 Frequency division unit 41 Power supply voltage generation core unit 42 Reference voltage generation unit 51 Switching current replica unit 52 Leakage current replica unit 53 Current comparison unit 61 Shift register 62 Switch (SW) encoder 63 Clock (CLK) encoder 64 power supply voltage (VDD) encoder 3201 to 3208 frequency divider 3211 to 3217 selector 4201 to 4208 resistor 4211 to 4218 switch 71 delay replica 72 delay comparator
２ 電源スイッチ部
３ クロック生成部
４ 電源電圧変換部
５ 電力モニタ部（電流比検出手段の一例）
６ 制御部
７ 遅延モニタ部
８ 温度モニタ部（電流比検出手段の一例）
１１～１８ 演算要素ＰＥ
２１～２８ 電源スイッチ
３１ クロック生成コア部
３２ 分周部
４１ 電源電圧生成コア部
４２ 参照電圧生成部
５１ スイッチング電流レプリカ部
５２ リーク電流レプリカ部
５３ 電流比較部
６１ シフトレジスタ
６２ スイッチ（ＳＷ）エンコーダ
６３ クロック（ＣＬＫ）エンコーダ
６４ 電源電圧（ＶＤＤ）エンコーダ
３２０１～３２０８ 分周器
３２１１～３２１７ セレクタ
４２０１～４２０８ 抵抗
４２１１～４２１８ スイッチ
７１ 遅延レプリカ
７２ 遅延比較器
DESCRIPTION OF
6
11 to 18 Computing element PE
21 to 28
Claims (11)
- 複数の演算処理手段と、
前記複数の演算処理をそれぞれ電源に接続する複数の電源スイッチ手段と、
スイッチング電流とリーク電流の電流比を検出する電流比検出手段と、
クロック周波数を制御するクロック生成手段と、
電源電圧を制御する電源電圧変換手段と、
前記電流比検出手段による検出の結果に応じて、前記複数の電源スイッチ手段を制御する制御手段と、を有することを特徴とする並列処理半導体集積回路装置。 A plurality of arithmetic processing means;
A plurality of power switch means for respectively connecting the plurality of arithmetic processes to a power source;
Current ratio detecting means for detecting a current ratio between the switching current and the leakage current;
Clock generation means for controlling the clock frequency;
Power supply voltage conversion means for controlling the power supply voltage;
A parallel processing semiconductor integrated circuit device comprising: control means for controlling the plurality of power switch means according to a result of detection by the current ratio detection means. - 前記制御手段は、前記電流比検出手段による検出の結果、前記電流比が所定値より大きい場合、前記複数の電源スイッチ手段の電源接続数を増加させ、前記複数の演算処理手段の並列度を増加させ、
前記クロック生成手段は、前記複数の演算処理手段の並列度の増加にあわせて、クロック周波数を減少させ、
前記電源電圧変換手段は、前記クロック周波数の減少にあわせて、電源電圧を減少させることを特徴とする請求項１記載の並列処理半導体集積回路装置。 When the current ratio is larger than a predetermined value as a result of detection by the current ratio detection means, the control means increases the number of power connections of the plurality of power switch means and increases the parallelism of the plurality of arithmetic processing means. Let
The clock generation means decreases the clock frequency in accordance with the increase in parallelism of the plurality of arithmetic processing means,
2. The parallel processing semiconductor integrated circuit device according to claim 1, wherein the power supply voltage conversion means reduces the power supply voltage in accordance with a decrease in the clock frequency. - 前記制御手段は、前記電流比検出手段による検出の結果、前記電流比が所定値より小さい場合、前記複数の電源スイッチ手段の電源接続数を減少させ、前記複数の演算処理手段の並列度を減少させ、
前記電源電圧変換手段は、前記複数の演算処理手段の並列度の減少にあわせて、電源電圧を増加させ、
前記クロック生成手段は、前記電源電圧の増加にあわせて、前記クロック周波数を増加させることを特徴とする請求項１又は２記載の並列処理半導体集積回路装置。 When the current ratio is smaller than a predetermined value as a result of detection by the current ratio detection means, the control means reduces the number of power connections of the plurality of power switch means and reduces the parallelism of the plurality of arithmetic processing means. Let
The power supply voltage conversion means increases the power supply voltage in accordance with a decrease in parallelism of the plurality of arithmetic processing means,
3. The parallel processing semiconductor integrated circuit device according to claim 1, wherein the clock generation unit increases the clock frequency as the power supply voltage increases. - 前記電流比検出手段は、電力又は温度のいずれかをモニタし、モニタした電力又は温度のいずれかに基づいて前記電流比を検出することを特徴とする請求項１から３のいずれか１項に記載の並列処理半導体集積回路装置。 The current ratio detection unit monitors either power or temperature, and detects the current ratio based on either the monitored power or temperature. The parallel processing semiconductor integrated circuit device described.
- 前記電流比検出手段に加えて、前記クロック生成手段により出力される内部クロック信号周期と内部回路遅延の大小を比較する遅延検出手段を有し、
前記電源電圧変換手段は、前記遅延検出手段による比較の結果に応じて、前記複数の演算処理手段の並列度から決まる内部クロック周波数にあわせて、電源電圧を制御することを特徴とする請求項１から４のいずれか１項に記載の並列処理半導体集積回路装置。 In addition to the current ratio detection means, it has a delay detection means for comparing the internal clock signal period output by the clock generation means and the size of the internal circuit delay,
2. The power supply voltage conversion means controls the power supply voltage in accordance with an internal clock frequency determined from the parallelism of the plurality of arithmetic processing means according to a result of comparison by the delay detection means. 5. The parallel processing semiconductor integrated circuit device according to any one of items 1 to 4. - 複数の演算処理手段を備えた装置回路の並列処理方法であって、
スイッチング電流とリーク電流の電流比を検出する電流比検出ステップと、
前記電流比検出ステップの検出結果に応じて、前記複数の演算処理手段の並列度を制御する第１の制御ステップと、
前記第１の制御ステップの制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御ステップと、
を有することを特徴とする並列処理方法。 A device circuit parallel processing method comprising a plurality of arithmetic processing means,
A current ratio detection step for detecting a current ratio between the switching current and the leakage current;
A first control step for controlling the degree of parallelism of the plurality of arithmetic processing means according to the detection result of the current ratio detection step;
A second control step for controlling a clock frequency and a power supply voltage in accordance with a control result of the first control step;
A parallel processing method characterized by comprising: - 前記第１の制御ステップでは、前記電流比検出ステップによる検出の結果、前記電流比が所定値より大きい場合、前記複数の演算処理手段の並列度を増加させ、
前記第２の制御ステップでは、前記複数の演算処理手段の並列度の増加にあわせて、クロック周波数及び電源電圧を減少させることを特徴とする請求項６記載の並列処理方法。 In the first control step, when the current ratio is larger than a predetermined value as a result of detection by the current ratio detection step, the parallelism of the plurality of arithmetic processing means is increased,
The parallel processing method according to claim 6, wherein, in the second control step, the clock frequency and the power supply voltage are decreased as the parallelism of the plurality of arithmetic processing units increases. - 前記第１の制御ステップでは、前記電流比検出ステップによる検出の結果、前記電流比が所定値より小さい場合、前記複数の演算処理手段の並列度を減少させ、
前記第２の制御ステップでは、前記複数の演算処理手段の並列度の減少にあわせて、クロック周波数及び電源電圧を増加させることを特徴とする請求項６又は７記載の並列処理方法。 In the first control step, if the current ratio is smaller than a predetermined value as a result of detection by the current ratio detection step, the parallelism of the plurality of arithmetic processing means is reduced,
8. The parallel processing method according to claim 6, wherein in the second control step, the clock frequency and the power supply voltage are increased in accordance with a decrease in parallelism of the plurality of arithmetic processing means. - 前記検出ステップでは、電力又は温度のいずれかをモニタし、モニタした電力又は温度のいずれかに基づいて前記電流比を検出することを特徴とする請求項６から８のいずれか１項に記載の並列処理方法。 9. The detection according to claim 6, wherein, in the detection step, either power or temperature is monitored, and the current ratio is detected based on either the monitored power or temperature. Parallel processing method.
- 前記電流比検出ステップに加えて、内部クロック信号周期と内部回路遅延の大小を比較する遅延検出ステップを有し、
前記第２の制御ステップでは、前記遅延検出ステップによる比較の結果に応じて、前記複数の演算処理手段の並列度から決まる内部クロック周波数にあわせて、電源電圧を制御することを特徴とする請求項６から９のいずれか１項に記載の並列処理方法。 In addition to the current ratio detection step, it has a delay detection step of comparing the internal clock signal period and the size of the internal circuit delay,
The power supply voltage is controlled in the second control step in accordance with an internal clock frequency determined from a degree of parallelism of the plurality of arithmetic processing means according to a result of comparison in the delay detection step. The parallel processing method according to any one of 6 to 9. - 複数の演算処理手段の並列処理を実行させるためのプログラムであって、
スイッチング電流とリーク電流の電流比を検出する電流比検出処理と、
前記電流比検出処理の検出結果に応じて、前記複数の演算処理手段の並列度を制御する第１の制御処理と、
前記第１の制御処理の制御結果に応じて、クロック周波数及び電源電圧を制御する第２の制御処理と、
をコンピュータに実行させることを特徴とするプログラム。 A program for executing parallel processing of a plurality of arithmetic processing means,
Current ratio detection processing for detecting the current ratio of the switching current and the leakage current;
A first control process for controlling a degree of parallelism of the plurality of arithmetic processing means according to a detection result of the current ratio detection process;
A second control process for controlling a clock frequency and a power supply voltage according to a control result of the first control process;
A program that causes a computer to execute.
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