JP2008072045A - Semiconductor integrated circuit - Google Patents

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安弘 徳永
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Abstract

<P>PROBLEM TO BE SOLVED: To detect decrease of a supply voltage in a semiconductor integrated circuit accurately. <P>SOLUTION: In the semiconductor integrated circuit, operational amplifiers 10, 11, 12, 13 and 14 acting as five electrical potential detecting circuits, respectively, are arranged at five voltage measurement points in a chip 1. The operational amplifiers 10, 11, 12, 13 and 14 detect electric potential difference at each voltage measurement point before affected by noise. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit.

従来、半導体集積回路の高密度化によって、集積回路上の電源配線が細くなり、抵抗の増大によって、電源供給が困難になる。また、高速動作によって消費電力が増大し、多くのトランジスタを動作させることから、集積回路内部に電流を供給するまでの間に電圧降下が生じやすくなる。   2. Description of the Related Art Conventionally, due to the increase in the density of semiconductor integrated circuits, the power supply wiring on the integrated circuit becomes thinner, and the increase in resistance makes it difficult to supply power. In addition, power consumption increases due to high-speed operation, and many transistors are operated. Therefore, a voltage drop is likely to occur before current is supplied to the integrated circuit.

そこで、特許文献１には、半導体集積装置の電源線上の所定位置に配置し、この所定位置における電源電圧を検出する電圧検出セルと、電圧検出セルによって検出された電源電圧の電源降下を検出する電圧降下検出回路と、電圧検出セルと電圧降下検出回路とを接続し、電圧検出セルが検出した電源電圧を検出回路に出力する接続配線と、を備えた半導体集積装置が記載されている。これにより、半導体集積装置は、電圧検出セルによって検出された電源電圧の低下を検出することができる。さらに、この電圧降下検出回路は、電圧検出セルが検出した電源電圧の電圧降下に対応して所定入力信号を遅延出力する遅延素子を備えている。   Therefore, Patent Document 1 discloses a voltage detection cell that is disposed at a predetermined position on a power supply line of a semiconductor integrated device and detects a power supply voltage at the predetermined position, and a power supply voltage drop detected by the voltage detection cell. A semiconductor integrated device is described that includes a voltage drop detection circuit, and a connection wiring that connects the voltage detection cell and the voltage drop detection circuit and outputs a power supply voltage detected by the voltage detection cell to the detection circuit. Thereby, the semiconductor integrated device can detect a drop in the power supply voltage detected by the voltage detection cell. The voltage drop detection circuit further includes a delay element that delays and outputs a predetermined input signal in response to the voltage drop of the power supply voltage detected by the voltage detection cell.

また、特許文献２には、基準クロックと、フリップフロップ用のクロックとを位相比較する位相比較器と、この位相比較器の出力をローパスフィルタリングするロ一パスフィルタと、このローパスフィルタ出力の出力により前記基準クロックを遅延させる可変遅延回路とを備える位相同期発振器において、前記可変遅延回路が、電圧制御電流源とインバータを直列接続したスルーレイトリミツタで構成され、遅延量を連続的に可変することを特徴とする位相同期発振器が開示されている。
特開２００１−３３２６９９号公報 特開平１１−８５５２号公報 Patent Document 2 discloses a phase comparator that compares the phase of a reference clock with a flip-flop clock, a low-pass filter that performs low-pass filtering on the output of the phase comparator, and an output of the output of the low-pass filter. In a phase-locked oscillator including a variable delay circuit for delaying the reference clock, the variable delay circuit is configured by a slew rate limiter in which a voltage control current source and an inverter are connected in series, and the delay amount is continuously variable. A phase-locked oscillator is disclosed.
JP 2001-332699 A Japanese Patent Laid-Open No. 11-8552

大規模半導体装置においては回路に影響を与える電位降下量は微小であり、この微小な電源電圧の変動を検出用セルからボンディングパッド近くにある検出回路（コンパレータ）まで伝達している。したがって、特許文献１の場合、周りの回路ノイズや配線の寄生抵抗、寄生容量等の影響によって、その変動量を正確に伝達できない問題点がある。したがって、このような場合に、特許文献２の位相同期発振器を用いても、正常に動作できないという問題がある。   In a large-scale semiconductor device, the amount of potential drop that affects the circuit is minute, and this minute fluctuation of the power supply voltage is transmitted from the detection cell to a detection circuit (comparator) near the bonding pad. Therefore, in the case of Patent Document 1, there is a problem that the fluctuation amount cannot be accurately transmitted due to the influence of surrounding circuit noise, wiring parasitic resistance, parasitic capacitance, and the like. Therefore, in such a case, there is a problem that even if the phase-locked oscillator of Patent Document 2 is used, it cannot operate normally.

本発明は、上述した課題を解決するために提案されたものであり、半導体集積回路内の電源電圧の低下を正確に検出することができる半導体集積回路を提供することを目的とする。   The present invention has been proposed to solve the above-described problems, and an object of the present invention is to provide a semiconductor integrated circuit capable of accurately detecting a decrease in power supply voltage in the semiconductor integrated circuit.

本発明に係る半導体集積回路は、１つ以上の機能ブロック内にそれぞれ配置され、各機能ブロック内の電源電圧の低下を検出する１つ以上の電圧低下検出手段を備えている。   The semiconductor integrated circuit according to the present invention includes one or more voltage drop detection means that are respectively disposed in one or more functional blocks and detect a drop in power supply voltage in each functional block.

電圧低下検出手段は、機能ブロック内に設けられているので、機能ブロックの外に設けられている場合に比べて、ノイズ等の影響をうけることなく機能ブロック内の電圧低下を正確に検出できる。   Since the voltage drop detection means is provided in the functional block, the voltage drop in the functional block can be accurately detected without being affected by noise or the like as compared with the case where it is provided outside the functional block.

本発明に係る半導体集積回路は、ノイズの影響を受けることなく半導体集積回路内の電源電圧の低下を正確に検出する   The semiconductor integrated circuit according to the present invention accurately detects a drop in the power supply voltage in the semiconductor integrated circuit without being affected by noise.

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、チップ１内の５つの測定電圧ポイントに、それぞれ５つの電位差検出回路であるオペアンプ１０、１１、１２、１３、１４を配置している。なお、５つの測定電圧ポイントの電圧（測定ポイント電圧）をそれぞれＶＣ［０］、ＶＣ［１］、ＶＣ［２］、ＶＣ［３］、ＶＣ［４］とする。 [First Embodiment]
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit according to the first embodiment of the present invention. In the semiconductor integrated circuit, operational amplifiers 10, 11, 12, 13, and 14, which are five potential difference detection circuits, are arranged at five measurement voltage points in the chip 1. The voltages at the five measurement voltage points (measurement point voltages) are VC [0], VC [1], VC [2], VC [3], and VC [4], respectively.

オペアンプ１０、１１、１２、１３、１４の各出力端子は、それぞれ外部出力端子ＡＯＵＴ［０］、ＡＯＵＴ［１］、ＡＯＵＴ［２］、ＡＯＵＴ［３］、ＡＯＵＴ［４］に接続されている。このような構成により、オペアンプ１０、１１、１２、１３、１４は、ノイズの影響を受ける前に各測定電圧ポイントで電位差を検出することができる。   The output terminals of the operational amplifiers 10, 11, 12, 13, and 14 are connected to external output terminals AOUT [0], AOUT [1], AOUT [2], AOUT [3], and AOUT [4], respectively. With such a configuration, the operational amplifiers 10, 11, 12, 13, and 14 can detect a potential difference at each measurement voltage point before being affected by noise.

図２は、オペアンプ１０を示す図である。なお、オペアンプ１１、１２、１３、１４も図２に示すオペアンプ１０と同様に構成されているが、ここではオペアンプ１０について説明する。   FIG. 2 is a diagram illustrating the operational amplifier 10. The operational amplifiers 11, 12, 13, and 14 are configured in the same manner as the operational amplifier 10 shown in FIG. 2, but the operational amplifier 10 will be described here.

オペアンプ１０の端子ＶＳＵＰには、感度を調節するために電流源に接続されている。オペアンプ１０の反転入力端子には、参照電位ＶＲＥＦ（≡ＶＤＤ−α）が印加される。オペアンプ１０の非反転入力端子には、測定ポイント電位ＶＣ［０］が印加される。オペアンプ１０の出力端子は、外部出力端子ＡＯＵＴ［０］に接続されている。   The terminal VSUP of the operational amplifier 10 is connected to a current source in order to adjust sensitivity. A reference potential VREF (≡VDD−α) is applied to the inverting input terminal of the operational amplifier 10. A measurement point potential VC [0] is applied to the non-inverting input terminal of the operational amplifier 10. The output terminal of the operational amplifier 10 is connected to the external output terminal AOUT [0].

図３は、オペアンプ１０の回路構成を示す図である。ＰＭＯＳ１２４及びＰＭＯＳ１２８のソースには電圧ＶＤＤが印加され、ＰＭＯＳ１２４及びＰＭＯＳ１２８のゲートは互いに接続されている。   FIG. 3 is a diagram illustrating a circuit configuration of the operational amplifier 10. The voltage VDD is applied to the sources of the PMOS 124 and the PMOS 128, and the gates of the PMOS 124 and the PMOS 128 are connected to each other.

ＮＭＯＳ１２５のドレインは、ＰＭＯＳ１２４のドレインに接続されている。ＮＭＯＳ１２５のソースは、ＮＭＯＳ１２６のドレイン及びＮＭＯＳ１２７のソースに接続されている。ＮＭＯＳ１２７のドレインは、ＰＭＯＳ１２８のゲート及びドレインに接続されている。ＮＭＯＳ１２６のソースは接地されている。   The drain of the NMOS 125 is connected to the drain of the PMOS 124. The source of the NMOS 125 is connected to the drain of the NMOS 126 and the source of the NMOS 127. The drain of the NMOS 127 is connected to the gate and drain of the PMOS 128. The source of the NMOS 126 is grounded.

ＮＭＯＳ１２５のゲートには参照電圧ＶＲＥＦが印加され、ＮＭＯＳ１２７のゲートには測定ポイント電圧ＶＣが印加されている。また、ＮＭＯＳ１２６のゲートは電流源に接続されているため、そのゲートにはＶＳＵＰが印加されている。そして、ＮＭＯＳ１２５のドレイン電圧が外部出力端子ＡＯＵＴへ出力される。   A reference voltage VREF is applied to the gate of the NMOS 125, and a measurement point voltage VC is applied to the gate of the NMOS 127. Further, since the gate of the NMOS 126 is connected to the current source, VSUP is applied to the gate. Then, the drain voltage of the NMOS 125 is output to the external output terminal AOUT.

以上のように構成されたオペアンプ１０は、次のように動作する。   The operational amplifier 10 configured as described above operates as follows.

オペアンプ１０は、測定ポイント電圧ＶＣ［０］が参照電圧ＶＲＥＦより高い場合（電圧降下が発生していない場合）、外部出力端子ＡＯＵＴ［０］にハイレベル信号（Ｈレベル信号）を出力する。なお、Ｈレベル信号は、チップ内電位が高い場合（通常状態）を表している。また、オペアンプ１０は、測定ポイント電圧ＶＣ［０］がＶＲＥＦより下がった場合、外部出力端子ＡＯＵＴ［０］にローレベル信号（Ｌレベル信号）を出力する。   When the measurement point voltage VC [0] is higher than the reference voltage VREF (when no voltage drop occurs), the operational amplifier 10 outputs a high level signal (H level signal) to the external output terminal AOUT [0]. The H level signal represents a case where the in-chip potential is high (normal state). The operational amplifier 10 outputs a low level signal (L level signal) to the external output terminal AOUT [0] when the measurement point voltage VC [0] falls below VREF.

なお、オペアンプ１１、１２、１３、１４も、オペアンプ１０と同様に、測定ポイント電圧ＶＣと参照電圧ＶＲＥＦとを比較して、Ｈレベル信号又はＬレベル信号を出力する。   The operational amplifiers 11, 12, 13, and 14 compare the measurement point voltage VC with the reference voltage VREF and output an H level signal or an L level signal, similarly to the operational amplifier 10.

そして、半導体集積回路は、外部出力端子ＡＯＵＴ［４：０］がすべてＨレベル信号であるときは、チップ内電位が通常状態であるので、高速で動作するように設計されている。また、半導体集積回路は、外部出力端子ＡＯＵＴ［４：０］のいずれかがＬレベル信号であるときは、チップ内の電位が低い状態であるので、低速で動作するように設計され、電圧降下による動作不具合を防止する。   The semiconductor integrated circuit is designed to operate at high speed because the in-chip potential is normal when all the external output terminals AOUT [4: 0] are H level signals. The semiconductor integrated circuit is designed to operate at a low speed because the potential in the chip is low when any of the external output terminals AOUT [4: 0] is an L level signal. Prevents malfunctions caused by.

以上、説明したように、第１の実施形態に係る半導体集積回路によれば、チップ内電圧の変動をノイズの影響を受けずにオペアンプ１０、１１、１２、１３、１４に信号として伝送することができるので、電圧降下を正確に検知でき、その信号を処理することによりチップの誤動作を防ぐことができる。   As described above, according to the semiconductor integrated circuit according to the first embodiment, the fluctuation in the chip voltage is transmitted as a signal to the operational amplifiers 10, 11, 12, 13, and 14 without being affected by noise. Therefore, the voltage drop can be accurately detected, and the malfunction of the chip can be prevented by processing the signal.

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一のものには同一の符号を付し、詳細な説明は省略する。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. In addition, the same code | symbol is attached | subjected to the same thing as 1st Embodiment, and detailed description is abbreviate | omitted.

図４は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、チップ１内の３つの機能ブロックＡ、Ｂ、Ｃ内に、それぞれ３つの電位差検出回路であるオペアンプ２０、２１、２２を配置している。   FIG. 4 is a diagram showing a configuration of a semiconductor integrated circuit according to the second embodiment of the present invention. In the semiconductor integrated circuit, operational amplifiers 20, 21, and 22 that are three potential difference detection circuits are arranged in three functional blocks A, B, and C in the chip 1, respectively.

各機能ブロックＡ、Ｂ、Ｃには、機能ブロックを活性化させるための活性化信号ＢＬＫ＿ＥＮが入力される。そして、各機能ブロックＡ、Ｂ、Ｃは、活性化信号ＢＬＫ＿ＥＮ＿Ａ、ＢＬＫ＿ＥＮ＿Ｂ、ＢＬＫ＿ＥＮ＿ＣがＨレベル信号のときに、制御クロックを当該ブロック内に取り込んで活性化させる。各機能ブロックＡ、Ｂ、Ｃは、活性化信号ＢＬＫ＿ＥＮ＿Ａ、ＢＬＫ＿ＥＮ＿Ｂ、ＢＬＫ＿ＥＮ＿ＣがＬレベル信号のときに、制御クロックを当該ブロック内に取り込まずに止めて、非活性化させる。なお、各機能ブロックＡ、Ｂ、Ｃの電圧をそれぞれＶＣ＿Ａ、ＶＣ＿Ｂ、ＶＣ＿Ｃとする。なお、本実施形態では、各機能ブロックの電圧の測定ポイントは１つとするが、２つ以上であってもよい。   An activation signal BLK_EN for activating the functional block is input to each functional block A, B, C. Then, each of the functional blocks A, B, and C activates the control clock by taking the control clock into the block when the activation signals BLK_EN_A, BLK_EN_B, and BLK_EN_C are H level signals. When the activation signals BLK_EN_A, BLK_EN_B, and BLK_EN_C are L level signals, the functional blocks A, B, and C are deactivated by stopping the control clock from being taken into the block. Note that the voltages of the functional blocks A, B, and C are VC_A, VC_B, and VC_C, respectively. In this embodiment, the voltage measurement point of each functional block is one, but may be two or more.

オペアンプ２０、２１、２２の各出力端子は、それぞれ外部出力端子ＡＯＵＴ＿Ａ、ＡＯＵＴ＿Ｂ、ＡＯＵＴ＿Ｃに接続されている。このような構成により、オペアンプ２０、２１、２２は、ノイズの影響を受ける前に各機能ブロックＡ、Ｂ、Ｃ内で電位差を検出することができる。   The output terminals of the operational amplifiers 20, 21, and 22 are connected to external output terminals AOUT_A, AOUT_B, and AOUT_C, respectively. With such a configuration, the operational amplifiers 20, 21, and 22 can detect a potential difference in each of the functional blocks A, B, and C before being affected by noise.

図５は、オペアンプ２０を示す図である。なお、オペアンプ２１、２２も図５に示すオペアンプ２０と同様に構成されているが、ここではオペアンプ２０について説明する。   FIG. 5 is a diagram illustrating the operational amplifier 20. The operational amplifiers 21 and 22 are configured in the same manner as the operational amplifier 20 shown in FIG. 5, but the operational amplifier 20 will be described here.

オペアンプ２０は電流制御機能を有している。オペアンプ２０の端子ＶＳＵＰには、感度を調節するために電流源に接続されている。オペアンプ２０の反転入力端子には、参照電位ＶＲＥＦ（≡ＶＤＤ−α）が印加される。オペアンプ２０の非反転入力端子には、測定ポイント電位ＶＣ［０］が印加される。オペアンプ２０の出力端子は、外部出力端子ＡＯＵＴ［０］に接続されている。また、オペアンプ２０の端子ＢＬＫ＿ＥＮには、活性化信号ＢＬＫ＿ＥＮが入力される。   The operational amplifier 20 has a current control function. The terminal VSUP of the operational amplifier 20 is connected to a current source in order to adjust sensitivity. A reference potential VREF (≡VDD−α) is applied to the inverting input terminal of the operational amplifier 20. A measurement point potential VC [0] is applied to the non-inverting input terminal of the operational amplifier 20. The output terminal of the operational amplifier 20 is connected to the external output terminal AOUT [0]. The activation signal BLK_EN is input to the terminal BLK_EN of the operational amplifier 20.

図６は、オペアンプ２０の回路構成を示す図である。ＰＭＯＳ２２４及びＰＭＯＳ２２８のソースには電圧ＶＤＤが印加され、ＰＭＯＳ２２４及びＰＭＯＳ２２８のゲートは互いに接続されている。   FIG. 6 is a diagram illustrating a circuit configuration of the operational amplifier 20. The voltage VDD is applied to the sources of the PMOS 224 and the PMOS 228, and the gates of the PMOS 224 and the PMOS 228 are connected to each other.

ＮＭＯＳ２２５のドレインは、ＰＭＯＳ２２４のドレインに接続されている。ＮＭＯＳ２２５のソースは、ＮＭＯＳ２２６のドレイン及びＮＭＯＳ２２７のソースに接続されている。ＮＭＯＳ２２７のドレインは、ＰＭＯＳ２２８のゲート及びドレインに接続されている。ＮＭＯＳ２２６のソースは、ＮＭＯＳ２２９のドレインに接続されている。ＮＭＯＳ２２９のソースは接地されている。   The drain of the NMOS 225 is connected to the drain of the PMOS 224. The source of the NMOS 225 is connected to the drain of the NMOS 226 and the source of the NMOS 227. The drain of the NMOS 227 is connected to the gate and drain of the PMOS 228. The source of the NMOS 226 is connected to the drain of the NMOS 229. The source of the NMOS 229 is grounded.

ＰＭＯＳ２３０のソースには電圧ＶＤＤが印加されている。ＰＭＯＳ２３０のドレインは外部出力端子ＡＯＵＴに接続され、そのゲートはＮＭＯＳ２２９のゲートに接続されている。   A voltage VDD is applied to the source of the PMOS 230. The drain of the PMOS 230 is connected to the external output terminal AOUT, and the gate thereof is connected to the gate of the NMOS 229.

ＮＭＯＳ２２５のゲートには参照電圧ＶＲＥＦが印加され、ＮＭＯＳ２２７のゲートには機能ブロックの電圧ＶＣが印加されている。また、ＮＭＯＳ２２６のゲートは電流源に接続されているため、そのゲートにはＶＳＵＰが印加されている。ＮＭＯＳ２２９のゲートには、活性化信号ＢＬＫ＿ＥＮが印加される。そして、ＮＭＯＳ２２５のドレイン電圧が外部出力端子ＡＯＵＴへ出力される。   The reference voltage VREF is applied to the gate of the NMOS 225, and the functional block voltage VC is applied to the gate of the NMOS 227. Further, since the gate of the NMOS 226 is connected to the current source, VSUP is applied to the gate. An activation signal BLK_EN is applied to the gate of the NMOS 229. Then, the drain voltage of the NMOS 225 is output to the external output terminal AOUT.

このように構成されたオペアンプ１０は、次のように動作する。例えば、活性化信号ＢＬＫ＿ＥＮがＨレベル信号のときは、ＮＭＯＳ２９９がオンになり、ＰＭＯＳ２３０がオフになる。よって、外部出力端子ＡＯＵＴからは、参照電圧ＶＲＥＦとＶＣの電圧差が出力される。また、活性化信号ＢＬＫ＿ＥＮがＬレベル信号のときは、ＮＭＯＳ２９９がオフ、ＰＭＯＳ２３０がオンになる。このとき外部出力端子ＡＯＵＴは、ハイレベル（＝電圧ＶＤＤ）に固定される。   The operational amplifier 10 configured as described above operates as follows. For example, when the activation signal BLK_EN is an H level signal, the NMOS 299 is turned on and the PMOS 230 is turned off. Therefore, a voltage difference between the reference voltages VREF and VC is output from the external output terminal AOUT. When the activation signal BLK_EN is an L level signal, the NMOS 299 is turned off and the PMOS 230 is turned on. At this time, the external output terminal AOUT is fixed at a high level (= voltage VDD).

ここで、機能ブロックは、例えば、シフタ回路、レジスタバンク、加算器を適用することができる。   Here, for example, a shifter circuit, a register bank, and an adder can be applied to the functional block.

図７は、シフタ回路の構成を示す図である。シフタ回路は、入力ビットデータ（Ｘ０〜Ｘ７）を、１、２、４のいずれかのビット数だけ、右にシフト又は左にシフトして出力する回路である。シフタ回路は、図７に示すように、非常の多くの基本ユニット、論理演算回路を備えている。このため、わずかな電圧降下が生じたとしても、これらの基本ユニット、論理演算回路に影響が生じてしまい、正常に動作しないことがある。 FIG. 7 is a diagram illustrating a configuration of the shifter circuit. The shifter circuit is a circuit that outputs and shifts input bit data (X 0 to X 7 ) to the right or left by the number of bits of any one of 1, 2, and 4. As shown in FIG. 7, the shifter circuit includes a large number of basic units and logic operation circuits. For this reason, even if a slight voltage drop occurs, these basic units and logic operation circuits are affected and may not operate normally.

図８は、レジスタバンク回路の構成を示す図である。レジスタバンク回路は、複数のレジスタＲ０〜Ｒｎを備えている。各レジスタは、レジスタ信号ＮＡＩＮｎが入力されると、クロックに同期して同時に動作する。レジスタバンクは、多くのレジスタを備えている。このため、わずかな電圧降下が生じたとしても、各々のレジスタに影響が生じてしまい、全体として正常に動作しないことがある。   FIG. 8 is a diagram showing a configuration of the register bank circuit. The register bank circuit includes a plurality of registers R0 to Rn. Each register operates simultaneously in synchronization with the clock when the register signal NAINn is input. The register bank has many registers. For this reason, even if a slight voltage drop occurs, each register is affected, and it may not operate normally as a whole.

図９は、加算器ブロックの構成を示す図である。加算器ブロックは、複数の加算器６００、６０１、・・・、６０ｎ、・・・を備えている。加算器６０ｎは、前段の加算器６０ｎ−１から供給される桁上がりビットデータＣｎと共に、加算対象ビットデータＡｎ、Ｂｎを加算して、加算値ＳＵＭｎと次の加算器６０ｎ＋１に供給するための桁上がりビットデータＣｎ＋１とを出力する。加算器ブロックは、複数の加算器を備えている。そして、１つの加算器は多くの論理回路で構成されている。このため、わずかな電圧降下が生じたとしても、各加算器を構成する各々の論理回路に影響が生じてしまい、全体として正常に動作しないことがある。 FIG. 9 is a diagram showing the configuration of the adder block. The adder block includes a plurality of adders 60 0 , 60 1 ,..., 60 n ,. The adder 60 n adds the addition target bit data A n and B n together with the carry bit data C n supplied from the previous stage adder 60 n−1 , and adds the addition value SUM n and the next adder 60. Carrying bit data C n + 1 to be supplied to n + 1 is output. The adder block includes a plurality of adders. One adder is composed of many logic circuits. For this reason, even if a slight voltage drop occurs, each logic circuit constituting each adder is affected, and the operation as a whole may not be performed.

そこで、本実施形態に係る半導体集積回路は、機能ブロックの活性状態によって次のように動作する。   Therefore, the semiconductor integrated circuit according to the present embodiment operates as follows according to the active state of the functional block.

たとえば機能ブロックＡ、Ｃを活性化させ、Ｂを非活性化させるとき、機能ブロックＡ、Ｃに入力される活性化信号ＢＬＫ＿ＥＮ＿Ａ、ＢＬＫ＿ＥＮ＿ＣがＨレベル信号になる。このとき、機能ブロックＡ、Ｃ内にある電流制御付きオペアンプ２０、２２が活性化して、動作時の電圧降下の測定を開始する。   For example, when the functional blocks A and C are activated and B is deactivated, the activation signals BLK_EN_A and BLK_EN_C input to the functional blocks A and C become H level signals. At this time, the operational amplifiers with current control 20 and 22 in the functional blocks A and C are activated, and measurement of the voltage drop during operation is started.

また、機能ブロックＢに入力される活性化信号ＢＬＫ＿ＥＮ＿ＢがＬレベル信号になる。このとき、機能ブロックＢ内にある電流制御付きオペアンプ２１は非活性化して、オペアンプ２１の出力電圧がハイレベルに固定される。すなわち、動作しないブロックでは、電圧降下が生じないので、オペアンプ２１の出力電圧がハイレベルに固定される。   Further, the activation signal BLK_EN_B input to the functional block B becomes an L level signal. At this time, the operational amplifier with current control 21 in the functional block B is deactivated, and the output voltage of the operational amplifier 21 is fixed to a high level. That is, no voltage drop occurs in the non-operating block, so that the output voltage of the operational amplifier 21 is fixed at a high level.

そして、半導体集積回路は、オペアンプ２０、２１、２２の出力電圧に基づいて、活性化されている機能ブロックのみを対象として、電源電圧の補正やタイミング補正を選択的に行うことができる。   The semiconductor integrated circuit can selectively perform power supply voltage correction and timing correction only for the activated functional block based on the output voltages of the operational amplifiers 20, 21, and 22.

以上、説明したように第２の実施形態に係る半導体集積回路によれば、機能ブロック内電圧降下を読み取り、活性化されている機能ブロックのみを対象にして、選択的に電源電圧補正、タイミング補正を実施することが可能になる。また、上記半導体集積回路は、選択的に動作するので、検知の必要の無い非活性の機能ブロックについてはオペアンプや補正回路での消費電力を削減することができる。   As described above, according to the semiconductor integrated circuit of the second embodiment, the voltage drop in the functional block is read, and the power supply voltage correction and timing correction are selectively performed only for the activated functional block. Can be carried out. In addition, since the semiconductor integrated circuit selectively operates, power consumption of the operational amplifier and the correction circuit can be reduced for an inactive functional block that does not need to be detected.

なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。   Note that the present invention is not limited to the above-described embodiment, and it is needless to say that the present invention can also be applied to a design modified within the scope of the claims.

本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。1 is a diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. オペアンプを示す図である。It is a figure which shows an operational amplifier. オペアンプの回路構成を示す図である。It is a figure which shows the circuit structure of an operational amplifier. 本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。It is a figure which shows the structure of the semiconductor integrated circuit which concerns on the 2nd Embodiment of this invention. オペアンプを示す図である。It is a figure which shows an operational amplifier. オペアンプの回路構成を示す図である。It is a figure which shows the circuit structure of an operational amplifier. シフタ回路の構成を示す図である。It is a figure which shows the structure of a shifter circuit. レジスタバンクの構成を示す図である。It is a figure which shows the structure of a register bank. 加算器ブロックの構成を示す図である。It is a figure which shows the structure of an adder block.

符号の説明Explanation of symbols

１ チップ
１０〜１４、２０〜２２ オペアンプ 1 chip 10-14, 20-22 operational amplifier

Claims (5)

１つ以上の機能ブロック内にそれぞれ配置され、各機能ブロック内の電源電圧の低下を検出する１つ以上の電圧低下検出手段を備えた半導体集積回路。   A semiconductor integrated circuit provided with one or more voltage drop detection means that are respectively disposed in one or more function blocks and detect a drop in power supply voltage in each function block. 前記電圧低下検出手段は、配置された機能ブロック内が活性状態にあるときに活性状態になり、配置された機能ブロック内が非活性状態にあるときに非活性状態になる
請求項１に記載の半導体集積回路。 The voltage drop detection unit is activated when the inside of the arranged functional block is in an active state, and deactivated when the inside of the arranged functional block is in an inactive state. Semiconductor integrated circuit. 前記機能ブロックは、複数の接続されたレジスタを有し、命令実行がある毎に所定ビット分同時に動作するレジスタバンク回路である
請求項１に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 1, wherein the functional block is a register bank circuit having a plurality of connected registers and operating simultaneously for a predetermined number of bits every time an instruction is executed. 前記機能ブロックは、複数の加算器を備え、
前記各加算器は、前段の加算器から供給される桁上がりビットデータと共に加算対象ビットデータを加算して、加算値と桁上がりビットデータとを出力する
請求項１に記載の半導体集積回路。 The functional block includes a plurality of adders,
2. The semiconductor integrated circuit according to claim 1, wherein each adder adds the bit data to be added together with the carry bit data supplied from the previous adder, and outputs an addition value and carry bit data. 前記機能ブロックは、ビットデータを所定ビット数だけ右シフト又は左シフトするシフタ回路である
請求項１に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 1, wherein the functional block is a shifter circuit that shifts bit data to the right or left by a predetermined number of bits.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258629A (en) * 2007-04-04 2008-10-23 Toshiba Corp System and method for calculating variation in voltage impressed on ic chip
WO2010113263A1 (en) 2009-03-31 2010-10-07 富士通株式会社 Semiconductor integrated circuit and power source voltage control method

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010187047A (en) * 2009-02-10 2010-08-26 Renesas Electronics Corp Test circuit, and test method
US9644963B2 (en) * 2013-03-15 2017-05-09 Fairchild Semiconductor Corporation Apparatus and methods for PLL-based gyroscope gain control, quadrature cancellation and demodulation
US9383407B2 (en) 2013-10-16 2016-07-05 Apple Inc. Instantaneous IR drop measurement circuit
EP4328596A3 (en) 2017-11-15 2024-05-22 Proteantecs Ltd. Integrated circuit margin measurement and failure prediction device
US11391771B2 (en) 2017-11-23 2022-07-19 Proteantecs Ltd. Integrated circuit pad failure detection
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
EP3737953A4 (en) * 2018-01-08 2021-10-13 Proteantecs Ltd. Integrated circuit workload, temperature and/or sub-threshold leakage sensor
TWI828676B (en) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 Methods for integrated circuit profiling and anomaly detection and relevant computer program products
WO2020141516A1 (en) 2018-12-30 2020-07-09 Proteantecs Ltd. Integrated circuit i/o integrity and degradation monitoring
TW202127252A (en) 2019-12-04 2021-07-16 以色列商普騰泰克斯有限公司 Memory device degradation monitoring
US11619551B1 (en) 2022-01-27 2023-04-04 Proteantecs Ltd. Thermal sensor for integrated circuit
US11815551B1 (en) 2022-06-07 2023-11-14 Proteantecs Ltd. Die-to-die connectivity monitoring using a clocked receiver
US12013800B1 (en) 2023-02-08 2024-06-18 Proteantecs Ltd. Die-to-die and chip-to-chip connectivity monitoring
CN116953490B (en) * 2023-09-19 2023-12-26 西安智多晶微电子有限公司 Method, device and system for measuring internal voltage drop of FPGA chip

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183436A (en) 1991-12-27 1993-07-23 Sony Corp Integrated circuit device
JPH118552A (en) 1997-06-18 1999-01-12 Nec Eng Ltd Phase synchronizing oscillator
JP2001332699A (en) 2000-05-25 2001-11-30 Mitsubishi Electric Corp Semiconductor integrated device, method for detecting voltage drop of integrated circuit, and method for correcting voltage drop
JP4292720B2 (en) 2001-01-24 2009-07-08 株式会社日立製作所 Semiconductor integrated circuit and processor having power supply noise detection circuit
GB2376081B (en) * 2001-03-14 2004-12-08 Micron Technology Inc Measurement of the integrity of a power supply
JP3613396B2 (en) * 2001-06-25 2005-01-26 日本電気株式会社 Function block
US6772402B2 (en) * 2002-05-02 2004-08-03 Hewlett-Packard Development Company, L.P. Failure path grouping method, apparatus, and computer-readable medium
JP2004235576A (en) 2003-01-31 2004-08-19 Fujitsu Ltd Semiconductor integrated circuit
JP4209377B2 (en) 2004-10-20 2009-01-14 株式会社ルネサステクノロジ Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258629A (en) * 2007-04-04 2008-10-23 Toshiba Corp System and method for calculating variation in voltage impressed on ic chip
WO2010113263A1 (en) 2009-03-31 2010-10-07 富士通株式会社 Semiconductor integrated circuit and power source voltage control method
US8228116B2 (en) 2009-03-31 2012-07-24 Fujitsu Limited Semiconductor integrated circuit and power supply voltage control method

Also Published As

Publication number Publication date
US20080068045A1 (en) 2008-03-20
US7649373B2 (en) 2010-01-19

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