WO2009104446A1 - Method for manufacturing active matrix substrate and method for manufacturing display device - Google Patents

Method for manufacturing active matrix substrate and method for manufacturing display device Download PDF

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Abstract

A method for manufacturing an active matrix substrate includes a step of forming a source electrode (63), a source wiring (80), and a drain electrode (64), each of which has a prescribed pattern, by etching a conductive film by using a resist having steps as a mask; a step of removing a portion having a relatively small film thickness by ashing the resist having the steps; a step of forming a remaining resist which includes a cured resist and a partially cured resist, by performing exposure to the remaining resist; a step of forming a planarized resist by performing thermal reflow and chemical reflow to the remaining resist; and a step of forming a semiconductor film (67) having a prescribed pattern by etching the semiconductor film by using the planarized resist as a mask.

Description

アクティブマトリクス基板の製造方法、表示装置の製造方法Manufacturing method of active matrix substrate and manufacturing method of display device
　本発明は、アクティブマトリクス基板の製造方法、表示装置の製造方法に関する。 The present invention relates to a method for manufacturing an active matrix substrate and a method for manufacturing a display device.
　近年、高精度テレビ受像機や大型テレビ受像機の急速な普及に伴い、高精度表示装置に対する需要が増加しつつある。液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）表示装置、プラズマ表示装置（ＰＤＰ：Plasma Display Panel）などとともに代表的な平板表示装置（ＦＰＤ：Flat Panel Display）の１つであり、軽量、省スペース、低価格、低消費電力、高速応答等のメリットを有する。 In recent years, with the rapid spread of high-precision television receivers and large-sized television receivers, the demand for high-precision display devices is increasing. A liquid crystal display (LCD: Liquid Crystal Display) is a typical flat panel display (FPD: Flat Panel Display) as well as an electroluminescence (EL) display device and a plasma display (PDP). It has advantages such as light weight, space saving, low price, low power consumption, and high-speed response.
　現在、高精度テレビ受像機や大型テレビ受像機に使用される液晶表示装置は、透過型液晶表示装置が主流である。透過型液晶表示装置は、電極を形成した２枚のガラス基板間に液晶を注入し、基板の内側に形成された電極に印加する電圧によって、液晶層の液晶分子配向を変化させるものである。そして、このような液晶分子の配向変化に基づき、液晶層の光学特性を変えることによって、基板に付設した偏光板との方位関係で、バックライトからの透過光量を調節して表示を行うものである。 Currently, transmissive liquid crystal display devices are the mainstream of liquid crystal display devices used for high-precision television receivers and large-sized television receivers. In the transmissive liquid crystal display device, liquid crystal is injected between two glass substrates on which electrodes are formed, and the liquid crystal molecular orientation of the liquid crystal layer is changed by a voltage applied to the electrodes formed inside the substrate. And by changing the optical characteristics of the liquid crystal layer based on the orientation change of the liquid crystal molecules, display is performed by adjusting the amount of light transmitted from the backlight in the orientation relationship with the polarizing plate attached to the substrate. is there.
　この透過型液晶表示装置は、駆動方式の観点から大きく受動型と能動型に分けられるが、現在の主流は能動型（アクティブ型）である。能動型の液晶表示装置においては、各画素毎にスイッチングトランジスタが設けられ、これは各画素の動作を制御するものであり、スイッチングトランジスタとしては３端子型である薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が一般的に使用されている。 This transmissive liquid crystal display device is roughly divided into a passive type and an active type from the viewpoint of a driving system, but the current mainstream is an active type. In an active liquid crystal display device, a switching transistor is provided for each pixel, which controls the operation of each pixel. As a switching transistor, a thin film transistor (TFT: Thin Film Transistor) that is a three-terminal type is used. Commonly used.
　前述の薄膜トランジスタアレイを全面に形成した液晶表示装置用薄膜トランジスタ基板は、フォトリソグラフィー工程及びエッチング工程を複数回繰り返すことによって製造される。従来より、製造コスト低減の観点で、フォトリソグラフィー工程の削減、すなわち使用マスク数の削減が図られており、現在は５種類のフォトマスクを使用した５回のフォトリソグラフィー工程によって薄膜トランジスタアレイ基板を製造する工程が一般的である。 The thin film transistor substrate for a liquid crystal display device having the above-described thin film transistor array formed on the entire surface is manufactured by repeating a photolithography process and an etching process a plurality of times. Conventionally, from the viewpoint of reducing the manufacturing cost, the photolithography process has been reduced, that is, the number of used masks has been reduced. Currently, a thin film transistor array substrate is manufactured by five photolithography processes using five types of photomasks. The process to do is common.
　一方、５種類のフォトマスクを使用した製造方法に対して、例えば特許文献１には４種類のフォトマスクを使用した製造方法が開示されている。
特開２００２－３３４８３０公報 On the other hand, for example, Patent Document 1 discloses a manufacturing method using four types of photomasks as opposed to a manufacturing method using five types of photomasks.
JP 2002-334830 A
（発明が解決しようとする課題）
　特許文献１に開示された４種類のフォトマスクを使用した場合の工程では、溶解リフローによりフォトレジストの平面寸法を大きくする手法を採用している。具体的には以下の通りである。 (Problems to be solved by the invention)
In the process using the four types of photomasks disclosed in Patent Document 1, a method of increasing the planar dimension of the photoresist by dissolution reflow is employed. Specifically, it is as follows.
（ａ）まず、ガラス基板の上に第１導電膜を形成する。
（ｂ）次に、第１導電膜の上に、第１フォトレジストを塗布し、第１フォトマスクを用いて第１フォトレジストでゲート電極及びゲート配線となる領域のパターンを形成する。
（ｃ）ドライエッチング又はウェットエッチングによって第１フォトレジストに覆われていない領域の第１導電膜を除去してゲート電極及びゲート配線を形成し、酸素を使用したプラズマアッシングによって第１フォトレジストを除去する。 (A) First, a first conductive film is formed on a glass substrate.
(B) Next, a first photoresist is applied on the first conductive film, and a pattern of a region to be a gate electrode and a gate wiring is formed with the first photoresist using a first photomask.
(C) The gate electrode and the gate wiring are formed by removing the first conductive film in the region not covered with the first photoresist by dry etching or wet etching, and the first photoresist is removed by plasma ashing using oxygen. To do.
（ｄ）次に、ゲート電極及びゲート配線の上にゲート絶縁膜、真性半導体膜、ドーピング半導体膜、第２導電膜を続けて形成する。
（ｅ）第２導電膜の上に、第２フォトレジストを塗布し、第２フォトマスクにハーフトーンマスクを使用してチャネル領域に開口を有するとともに、ソース電極・ドレイン電極上において、内側に膜厚部分、外側に薄膜部分を有する形で段差をもって形成する。
（ｆ）ドライエッチング又はウェットエッチングによって第２フォトレジストに覆われていない領域の第２導電膜及びドーピング半導体膜を除去して、ソース電極、ソース配線、及びドレイン電極を形成する。
（ｇ）その後、酸素プラズマを使用したアッシングによって部分的に薄く形成した薄膜部分の第２フォトレジストを除去する。そして、残存した第２フォトレジストに対して溶解リフローを行い、チャネル領域、ソース電極及びドレイン電極が当該第２フォトレジストで覆われるように平坦化させる。
（ｈ）この状態で、ドライエッチングにより、平坦化した第２フォトレジストに覆われていない領域の真性半導体膜を除去するとともに、酸素プラズマを用いたアッシングにより平坦化した第２フォトレジストを除去する。 (D) Next, a gate insulating film, an intrinsic semiconductor film, a doping semiconductor film, and a second conductive film are successively formed on the gate electrode and the gate wiring.
(E) A second photoresist is applied on the second conductive film, a halftone mask is used as the second photomask, an opening is formed in the channel region, and an inner film is formed on the source / drain electrodes. The step is formed with a thick portion and a thin film portion on the outside.
(F) The second conductive film and the doping semiconductor film in a region not covered with the second photoresist are removed by dry etching or wet etching to form a source electrode, a source wiring, and a drain electrode.
(G) Thereafter, the second photoresist in the thin film portion formed partially thin is removed by ashing using oxygen plasma. Then, dissolution reflow is performed on the remaining second photoresist, and the channel region, the source electrode, and the drain electrode are flattened so as to be covered with the second photoresist.
(H) In this state, the intrinsic semiconductor film in a region not covered with the planarized second photoresist is removed by dry etching, and the planarized second photoresist is removed by ashing using oxygen plasma. .
（ｉ）次に、パッシベーション膜を全面に形成するとともに、該パッシベーション膜の上に第３フォトレジストを塗布し、第３フォトマスクを用いてドレイン電極の上にコンタクトホールとなる領域のパターンを形成する。
（ｊ）ドライエッチング又はウェットエッチングによってパッシベーション膜をエッチングしてドレイン電極の上にコンタクトホールを形成する。この後、酸素プラズマを使用したアッシングによって第３フォトレジストを除去する。 (I) Next, a passivation film is formed on the entire surface, a third photoresist is applied on the passivation film, and a pattern of a region to be a contact hole is formed on the drain electrode using the third photomask. To do.
(J) The passivation film is etched by dry etching or wet etching to form a contact hole on the drain electrode. Thereafter, the third photoresist is removed by ashing using oxygen plasma.
（ｋ）次に、透明導電膜を全面に形成するとともに、該透明導電膜上に、第４フォトレジストを塗布し、第４フォトマスクを用いて透明導電膜上に画素電極となる領域のパターンを形成する。
（ｌ）ドライエッチング又はウェットエッチングによって透明導電膜をエッチングして、パッシベーション膜上に画素電極となるパターンを形成する。この後、酸素プラズマを使用したアッシングによって第４フォトレジストを除去する。
というものである。 (K) Next, a transparent conductive film is formed on the entire surface, a fourth photoresist is applied on the transparent conductive film, and a pattern of a region to be a pixel electrode is formed on the transparent conductive film using a fourth photomask. Form.
(L) The transparent conductive film is etched by dry etching or wet etching to form a pattern to be a pixel electrode on the passivation film. Thereafter, the fourth photoresist is removed by ashing using oxygen plasma.
That's it.
　このような４種類のフォトマスクを使用した場合の工程では、溶解リフローを採用して第２フォトレジストを平坦化するものとしているため、リフロー時の流動性が高く、幅の広いチャネル領域を覆うことができるメリットがある。一方で、幅が広くなり易いことで、ＴＦＴ領域下部の真性半導体膜の幅が、ソース電極や信号線の幅よりも大きくなり、寄生容量が増加する等の問題が生じる場合がある。つまり、溶解リフロー時に、第２フォトレジストが真性半導体膜上にまで広がるために、その後のエッチングによって真性半導体膜の幅が広がってしまう場合があるのである。 In such a process using four types of photomasks, the second photoresist is planarized by using dissolution reflow, so that the flowability during reflow is high and the wide channel region is covered. There is a merit that can be. On the other hand, since the width tends to increase, the width of the intrinsic semiconductor film below the TFT region becomes larger than the width of the source electrode and the signal line, which may cause problems such as an increase in parasitic capacitance. That is, at the time of dissolution reflow, the second photoresist spreads over the intrinsic semiconductor film, and thus the width of the intrinsic semiconductor film may be expanded by subsequent etching.
　本発明は上記のような問題に鑑みてなされたものであって、寄生容量の増加等の不具合が生じ難い構成のアクティブマトリクス基板を提供することが可能なアクティブマトリクスの製造方法、及びそれを用いた表示装置の製造方法を提供することを目的としている。 The present invention has been made in view of the above problems, and an active matrix manufacturing method capable of providing an active matrix substrate having a configuration in which problems such as an increase in parasitic capacitance hardly occur, and uses the same. It is an object of the present invention to provide a method for manufacturing a display device.
（課題を解決するための手段）
　上記課題を解決するために、本発明のアクティブマトリクス基板の製造方法は、基板上に所定パターンのゲート電極とゲート配線とを形成するゲート部形成工程と、形成した前記ゲート電極及び前記ゲート配線の上に、絶縁膜と、半導体膜と、導電膜とを順次形成する積層工程と、前記導電膜上にレジストを塗布するレジスト塗布工程と、前記レジストに対してフォトマスクを介して露光を行い、その後現像を行うことで、前記導電膜のうちソース電極及びドレイン電極となる領域の一部を覆う当該レジストの膜厚と、ソース配線、前記ソース電極及び前記ドレイン電極となる領域の外縁部分または外縁部分の一部を覆う当該レジストの膜厚とを、前記ソース配線、前記ソース電極及び前記ドレイン電極となる領域の内側部分を覆う当該レジストの膜厚より大きくするとともに、前記ソース電極及び前記ドレイン電極となる領域の一部を覆う当該レジストの幅を、前記ソース配線、前記ソース電極及び前記ドレイン電極となる領域の外縁部分または外縁部分の一部を覆う当該レジストの幅よりも大きくした段差付きレジストを作成する段差付きレジスト作成工程と、前記段差付きレジストをマスクとして、前記導電膜に対してエッチングを行い、所定パターンのソース電極、ソース配線、ドレイン電極を形成する導電パターン形成工程と、前記段差付きレジストに対してアッシングを行い、当該段差付きレジストのうち相対的に膜厚の小さい部分を除去するアッシング工程と、前記アッシング工程後に残存するレジストに対して露光を行うことで、前記ソース配線、前記ソース電極及び前記ドレイン電極の外縁部分または外縁部分の一部を覆う当該レジストを硬化させた硬化レジストと、前記ソース電極及び前記ドレイン電極の一部を覆う当該レジストを内部に未硬化部分を残存させた形で硬化させた部分硬化レジストとを含む残存レジストを形成する露光工程と、前記残存レジストに対して熱リフローを行い、前記部分硬化レジストの前記未硬化部分を流動させ、外側に覆われた前記硬化部分から外部に流出させる熱リフロー工程と、前記残存レジストに対して化学的リフローを行い、前記硬化レジストよりも内側の領域において当該レジストを平坦化させ、平坦化レジストを作成する化学的リフロー工程と、前記平坦化レジストをマスクとして、前記半導体膜に対してエッチングを行い、所定パターンの半導体膜を形成する半導体パターン形成工程と、を含むことを特徴とする。 (Means for solving the problem)
In order to solve the above problems, an active matrix substrate manufacturing method of the present invention includes a gate portion forming step of forming a gate electrode and a gate wiring of a predetermined pattern on a substrate, and the gate electrode and the gate wiring formed. On top of that, a lamination step of sequentially forming an insulating film, a semiconductor film, and a conductive film, a resist coating step of applying a resist on the conductive film, and exposing the resist through a photomask, Thereafter, development is performed to form a film thickness of the resist covering a part of the region to be the source electrode and the drain electrode in the conductive film, and an outer edge portion or an outer edge of the region to be the source wiring, the source electrode, and the drain electrode. The film thickness of the resist covering a part of the portion is determined according to the resist covering the inner portion of the region to be the source wiring, the source electrode, and the drain electrode. And the width of the resist covering a part of the region to be the source electrode and the drain electrode is set to be an outer edge portion or an outer edge portion of the region to be the source wiring, the source electrode, and the drain electrode. A stepped resist creating step of creating a stepped resist that is larger than the width of the resist covering a part of the resist, and etching the conductive film using the stepped resist as a mask, and a source electrode of a predetermined pattern, Conductive pattern forming step for forming source wiring and drain electrode, ashing for the stepped resist, ashing step for removing a relatively small portion of the stepped resist, and after the ashing step By exposing the remaining resist, the source wiring and the source electrode And a cured resist obtained by curing the resist covering the outer edge part of the drain electrode or a part of the outer edge part, and a form in which the uncured part remains inside the resist covering a part of the source electrode and the drain electrode. An exposure step of forming a residual resist including a partially cured resist cured in step (a), and performing thermal reflow on the residual resist, causing the uncured portion of the partially cured resist to flow, and the curing covered on the outside A thermal reflow process for flowing out from a portion to the outside, a chemical reflow process for performing a chemical reflow on the remaining resist, planarizing the resist in a region inside the cured resist, and creating a planarized resist; The semiconductor film is etched using the planarizing resist as a mask to form a semiconductor film with a predetermined pattern. And a semiconductor pattern forming step.
　このような製造方法によると、半導体パターンを所望のパターンに正確に形成することが可能となる。つまり、半導体パターンを形成するためのレジスト（ここでは平坦化レジスト）が設計通りに形成されることにより、当該レジストをマスクとしたエッチングにより半導体膜を所定パターンに形成することが可能となり、ひいては膜幅拡張に起因する寄生容量の増大等の不具合が生じ難いものとなっている。これは、本発明では半導体パターンを形成するためのレジスト（平坦化レジスト）を、その上の導電膜のエッチング時に用いたレジスト（段差付きレジスト）を変形させて使用しているが、その変形を正確に設計通りに行うことを可能としたことに起因する。具体的には、ソース電極及びドレイン電極となる領域の一部を覆う当該レジストの膜厚と、ソース配線、ソース電極及びドレイン電極となる領域の外縁部分または外縁部分の一部を覆う当該レジストの膜厚とを、ソース配線、ソース電極及びドレイン電極となる領域の内側部分を覆う当該レジストの膜厚より大きくするとともに、ソース電極及びドレイン電極となる領域の一部を覆う当該レジストの幅を、ソース配線、ソース電極及びドレイン電極となる領域の外縁部分を覆う当該レジストの幅よりも大きくして段差付きレジストを構成したことで、後の工程により、膜厚の小さい部分（ソース配線、ソース電極及びドレイン電極となる領域の内側部分を覆うレジスト）を選択的にアッシング除去することができるとともに、残った厚膜部分のレジストを、ソース配線、ソース電極及びドレイン電極の外縁部分または外縁部分の一部を覆う当該レジストを硬化させて硬化レジストとし、ソース電極及びドレイン電極の一部を覆う当該レジストを内部に未硬化部分を残存させた形で硬化させて部分硬化レジストとして残存レジストを形成することができるようになる。そして、その残存レジストに対して熱リフローを行い、部分硬化レジストの未硬化部分を流動させ、外側に覆われた硬化部分から外部に流出させるとともに化学的リフローを行い、硬化レジストよりも内側の領域において当該レジストを平坦化させて平坦化レジストを作成することが可能となるのである。この場合、硬化レジストがリフロー時の壁（堰）となるため、流動化したレジストが外部に広がり過ぎてしまう不具合の発生を防止ないし抑制することが可能となる。また、特に硬化レジストは全体が硬化されたものであるため、熱リフロー時に流動することもなく、化学的リフローによっても破壊されることはない。一方で、部分硬化レジストは、内部の未硬化部分が熱リフローによって流動化し、その流動ないし体積膨張により外側を覆う硬化部分を破壊し、外部に流出するものとされる。そして、化学的リフローによって、硬化レジストによって囲まれた領域に万遍なく濡れ広がるのである。 According to such a manufacturing method, it is possible to accurately form a semiconductor pattern into a desired pattern. That is, by forming a resist for forming a semiconductor pattern (here, a planarizing resist) as designed, the semiconductor film can be formed into a predetermined pattern by etching using the resist as a mask. Problems such as an increase in parasitic capacitance due to width expansion are unlikely to occur. In the present invention, a resist (planarization resist) for forming a semiconductor pattern is used by modifying the resist (stepped resist) used when etching the conductive film thereon. This is because it was possible to carry out exactly as designed. Specifically, the film thickness of the resist covering a part of the region to be the source electrode and the drain electrode, and the outer edge portion of the region to be the source wiring, the source electrode and the drain electrode, or a part of the outer edge portion of the resist to be covered. The film thickness is made larger than the film thickness of the resist covering the inner part of the region to be the source wiring, the source electrode and the drain electrode, and the width of the resist covering a part of the region to be the source electrode and the drain electrode is By forming the resist with a step by making it larger than the width of the resist covering the outer edge portion of the region to be the source wiring, the source electrode, and the drain electrode, a portion having a small film thickness (source wiring, source electrode) And the resist covering the inner portion of the region to be the drain electrode) can be selectively removed by ashing, and the remaining thick film portion The resist is cured by curing the resist covering the outer edge part of the source wiring, the source electrode and the drain electrode or a part of the outer edge part, and the resist covering a part of the source electrode and the drain electrode is formed inside the uncured part. The residual resist can be formed as a partially cured resist by being cured in the form of remaining. Then, thermal reflow is performed on the remaining resist, the uncured portion of the partially cured resist is caused to flow, and the cured portion covered with the outside flows out to the outside, and chemical reflow is performed, and the region inside the cured resist. Thus, the resist can be flattened to produce a flattened resist. In this case, since the hardened resist becomes a wall (weir) at the time of reflow, it is possible to prevent or suppress the occurrence of the problem that the fluidized resist spreads outside. In particular, since the entire cured resist is hardened, it does not flow at the time of thermal reflow and is not destroyed by chemical reflow. On the other hand, in the partially cured resist, the uncured portion inside is fluidized by thermal reflow, the cured portion covering the outside is destroyed by the flow or volume expansion, and flows out to the outside. Then, by chemical reflow, the region surrounded by the cured resist spreads evenly.
　上記製造方法における各工程のうち、前記段差付きレジスト形成工程において、前記段差付きレジストは、前記導電膜のうち、前記半導体膜によってチャネルが形成される部分と重畳する位置に開口を有した形に形成されるものとすることができる。
　この場合、導電膜のパターンとして、チャネルが形成される部分に当該導電膜が形成されないパターンとすることが可能となり、半導体膜によるチャネルを確実に形成することが可能となる。 Of the steps in the manufacturing method, in the step-formed resist forming step, the step-formed resist has an opening at a position overlapping with a portion of the conductive film where a channel is formed by the semiconductor film. It can be formed.
In this case, the pattern of the conductive film can be a pattern in which the conductive film is not formed in a portion where the channel is formed, and the channel using the semiconductor film can be surely formed.
　前記化学的リフロー工程において、前記平坦化レジストとして、前記導電膜のうち、前記半導体膜によってチャネルが形成される部分と重畳する位置を覆うものを作成することができる。
　この場合、半導体膜のパターンとして、チャネルが形成される部分に当該半導体膜が形成されたパターンとすることが可能となり、当該半導体膜によるチャネルを確実に形成することが可能となる。 In the chemical reflow step, as the planarizing resist, a conductive film that covers a position overlapping with a portion where a channel is formed by the semiconductor film can be formed.
In this case, the pattern of the semiconductor film can be a pattern in which the semiconductor film is formed in a portion where the channel is formed, and the channel by the semiconductor film can be surely formed.
　前記積層工程において、前記導電膜として、前記半導体膜側から不純物を添加したドーピング半導体膜と、金属導電膜とを積層形成するものとすることができる。
　この場合、半導体膜と金属導電膜との結合性が高まり、良好な膜特性及び導電特性を実現することが可能となる。 In the stacking step, as the conductive film, a doped semiconductor film to which an impurity is added from the semiconductor film side and a metal conductive film can be stacked.
In this case, the bonding property between the semiconductor film and the metal conductive film is increased, and it is possible to realize good film characteristics and conductive characteristics.
　前記露光工程において、前記部分硬化レジストのうちの硬化部分の肉厚は、前記硬化レジストの幅と同じ、若しくはそれ以上とされているものとすることができる。
　このような露光を行うことで、硬化レジストの全体を完全に硬化させることが可能となり、後に行うリフロー工程において当該硬化レジストが流動化する不具合を防止ないし抑制することが可能となる。 In the exposure step, the thickness of the cured portion of the partially cured resist may be equal to or greater than the width of the cured resist.
By performing such exposure, it is possible to completely cure the entire cured resist, and it is possible to prevent or suppress the problem of fluidization of the cured resist in a reflow process performed later.
　前記露光工程において、照射波長が２００ｎｍ～４００ｎｍ、照射強度が１ｍＷ／ｃｍ２～１０ｍＷ／ｃｍ２、照射時間が１分～５分の条件で露光を行うものとすることができる。
　このような露光を行うことで、外側部分を一部硬化させ、内部に未硬化部分を残した部分硬化レジストを好適に作成することが可能となる。 In the exposure step, the exposure may be performed under the conditions of an irradiation wavelength of 200 nm to 400 nm, an irradiation intensity of 1 mW / cm 2 to 10 mW / cm 2 , and an irradiation time of 1 minute to 5 minutes.
By performing such exposure, it is possible to suitably prepare a partially cured resist that partially cures the outer portion and leaves an uncured portion inside.
　前記熱リフロー工程において、前記基板を、当該基板の温度が２００℃～３００℃となる環境下に、１０分～３０分間晒すものとすることができる。
　このような条件により、部分硬化レジストの未硬化部分を好適に流動化させることが可能となる。 In the thermal reflow step, the substrate may be exposed to an environment where the temperature of the substrate is 200 ° C. to 300 ° C. for 10 to 30 minutes.
Under such conditions, the uncured portion of the partially cured resist can be suitably fluidized.
　前記化学的リフロー工程において、前記溶剤としてアルコール又はエーテル又はエステルを用い、前記基板を室温で前記溶剤の蒸気に暴露するものとすることができる。
　このような条件により、残存レジストを硬化レジストの内側において好適に平坦化させることが可能となる。 In the chemical reflow process, alcohol, ether or ester may be used as the solvent, and the substrate may be exposed to the solvent vapor at room temperature.
Under such conditions, the remaining resist can be suitably planarized inside the cured resist.
　前記化学的リフロー工程において、前記溶剤としてアルコール又はエーテル又はエステルを用い、前記基板を室温で前記溶剤の中に浸漬するものとすることができる。
　このような条件により、残存レジストを硬化レジストの内側において好適に平坦化させることが可能となる。 In the chemical reflow step, alcohol, ether or ester may be used as the solvent, and the substrate may be immersed in the solvent at room temperature.
Under such conditions, the remaining resist can be suitably planarized inside the cured resist.
　前記段差付きレジスト作成工程において、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いるものとすることができる。
　このようなマスクを用いることにより、段差付きレジストを好適に作成することが可能となる。 In the stepped resist forming step, a halftone mask made of a semi-transmissive film or a gray tone mask including a semi-transmissive region by a slit can be used as the photomask.
By using such a mask, it becomes possible to suitably form a stepped resist.
　前記ゲート部作成工程は、前記基板としてガラス基板を用い、当該ガラス基板の上にゲート用導電膜を形成する工程と、前記ゲート用導電膜の上に、ゲート用レジストを塗布し、ゲート用フォトマスクを介して露光、現像を行う工程と、ドライエッチング又はウェットエッチングによって、前記ゲート用レジストに覆われていない領域の前記ゲート用導電膜を除去して、ゲート電極及びゲート配線を形成し、アッシングによって前記ゲート用レジストを除去する工程と、を含むものとすることができる。
　このような工程により、所望のゲート電極及びゲート配線を確実に作成することが可能となる。 In the gate part creating step, a glass substrate is used as the substrate, a gate conductive film is formed on the glass substrate, a gate resist is applied on the gate conductive film, and a gate photo The step of performing exposure and development through a mask, and dry etching or wet etching remove the gate conductive film in the region not covered with the gate resist to form a gate electrode and a gate wiring, and ashing And the step of removing the gate resist.
Such a process makes it possible to reliably produce a desired gate electrode and gate wiring.
　前記積層工程は、前記ゲート電極及び前記ゲート配線上に、前記絶縁膜として窒化シリコン又は酸化シリコンを用いたゲート絶縁膜を形成する工程と、前記絶縁膜上に、前記半導体膜としてアモルファスシリコンを用いた真性半導体膜を形成する工程と、前記半導体膜上に、前記導電膜としてｎ型不純物をドーピングしたアモルファスシリコンを用いたドーピング半導体膜を形成し、さらに前記ドーピング半導体膜上に、前記導電膜としてアルミニウム、クロム、タンタル、チタンのいずれかからなる金属単体膜又はいずれかの金属窒化物膜を形成する工程と、を含むものとすることができる。
　このような工程により、ゲート絶縁膜、真性半導体膜、ドーピング半導体膜、金属単体膜（金属窒化物膜）からなる積層膜を好適に作成することができる。 The stacking step includes forming a gate insulating film using silicon nitride or silicon oxide as the insulating film on the gate electrode and the gate wiring, and using amorphous silicon as the semiconductor film on the insulating film. Forming an intrinsic semiconductor film, forming a doped semiconductor film using amorphous silicon doped with n-type impurities on the semiconductor film, and further forming the conductive film on the doped semiconductor film. And a step of forming a single metal film made of any one of aluminum, chromium, tantalum, and titanium or any metal nitride film.
Through such a process, a laminated film including a gate insulating film, an intrinsic semiconductor film, a doping semiconductor film, and a single metal film (metal nitride film) can be suitably formed.
　前記半導体パターン形成工程の後、前記平坦化レジストをアッシングによって除去する工程と、前記導電パターン上にパッシベーション膜を形成する工程と、前記パッシベーション膜上にコンタクト用レジストを塗布し、コンタクト用フォトマスクを介して露光、現像を行う工程と、ドライエッチング又はウェットエッチングによって、前記コンタクト用レジストに覆われていない領域の前記パッシベーション膜を除去して、前記ドレイン電極上にコンタクト部を形成する工程と、前記コンタクト用レジストをアッシングによって除去する工程と、透光性導電膜を前記基板の全面に塗布する工程と、前記透光性導電膜上に画素電極用レジストを塗布し、画素電極用フォトマスクを介して露光、現像を行う工程と、ドライエッチング又はウェットエッチングによって、前記画素電極用レジストに覆われていない領域の前記透光性導電膜を除去して、前記パッシベーション膜上に画素電極を形成する工程と、前記画素電極用レジストをアッシングによって除去する工程と、を含むものとすることができる。
　このような半導体パターン形成工程後の工程により、画素電極を含むアクティブマトリクス基板を好適に作成することが可能となる。 After the semiconductor pattern forming step, a step of removing the planarizing resist by ashing, a step of forming a passivation film on the conductive pattern, a contact resist is applied on the passivation film, and a contact photomask is formed. A step of performing exposure and development, a step of removing the passivation film in a region not covered with the contact resist by dry etching or wet etching, and forming a contact portion on the drain electrode; Removing the contact resist by ashing; applying a light-transmitting conductive film to the entire surface of the substrate; applying a pixel electrode resist on the light-transmitting conductive film; Exposure and development, and dry etching or wetting. Removing the light-transmitting conductive film in a region not covered with the pixel electrode resist by etching to form a pixel electrode on the passivation film; and removing the pixel electrode resist by ashing. And can be included.
By such a process after the semiconductor pattern forming process, an active matrix substrate including a pixel electrode can be preferably formed.
　次に、上記課題を解決するために、本発明の表示装置の製造方法は、上述した方法によりアクティブマトリクス基板を作成する工程と、基板上に共通電極を含む対向基板を作成する工程と、前記アクティブマトリクス基板と前記対向基板とを貼り合わせ、当該アクティブマトリクス基板と当該対向基板との間に液晶層を形成した液晶パネルを作成する工程と、を含むことを特徴とする。このような方法により、信頼性に優れた表示装置を確実に提供することが可能となる。 Next, in order to solve the above-described problem, the display device manufacturing method of the present invention includes a step of creating an active matrix substrate by the above-described method, a step of creating a counter substrate including a common electrode on the substrate, A step of bonding an active matrix substrate and the counter substrate to form a liquid crystal panel in which a liquid crystal layer is formed between the active matrix substrate and the counter substrate. With such a method, it is possible to reliably provide a display device with excellent reliability.
（発明の効果）
　本発明により、寄生容量の増加等の不具合が生じ難い構成のアクティブマトリクス基板を提供することが可能なアクティブマトリクスの製造方法を提供可能となり、また信頼性の高い表示装置の製造方法を提供することが可能となる。 (The invention's effect)
According to the present invention, it is possible to provide an active matrix manufacturing method capable of providing an active matrix substrate having a configuration in which problems such as an increase in parasitic capacitance hardly occur, and to provide a highly reliable display device manufacturing method. Is possible.
本実施形態の液晶表示装置の概略構成を示す斜視図。1 is a perspective view showing a schematic configuration of a liquid crystal display device of an embodiment. 図１の液晶表示装置の概略構成を示す断面図。FIG. 2 is a cross-sectional view illustrating a schematic configuration of the liquid crystal display device of FIG. 1. 図１の液晶表示装置の要部構成（液晶パネルの一部分）について示す断面図。Sectional drawing shown about the principal part structure (part of liquid crystal panel) of the liquid crystal display device of FIG. 図１の液晶表示装置の画素構成について示す平面図。FIG. 2 is a plan view illustrating a pixel configuration of the liquid crystal display device of FIG. 1. 図４のＡ－Ａ’線断面図。FIG. 5 is a sectional view taken along line A-A ′ of FIG. 4. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 図１の液晶表示装置の製造方法に係る一工程を示す説明図。Explanatory drawing which shows 1 process concerning the manufacturing method of the liquid crystal display device of FIG. 段差付きレジストが備える各レジスト部の平面位置関係を示す平面図。The top view which shows the plane positional relationship of each resist part with which a resist with a level | step difference is provided.
符号の説明Explanation of symbols
　４１…ガラス基板（基板）、６１…導電膜（ドーピング半導体膜）、６２…導電膜（金属導電膜）、６３…ソース電極、６４…ドレイン電極、６５…ゲート電極、６６…ゲート絶縁膜、６７…半導体膜、６７ａ…チャネル領域、８０…ソース配線、９０…ゲート配線、２０１…フォトレジスト（段差付きレジスト）、２０１ｂ…残存レジスト、２０１ｃ…平坦化レジスト DESCRIPTION OF SYMBOLS 41 ... Glass substrate (substrate), 61 ... Conductive film (doping semiconductor film), 62 ... Conductive film (metal conductive film), 63 ... Source electrode, 64 ... Drain electrode, 65 ... Gate electrode, 66 ... Gate insulating film, 67 ... Semiconductor film, 67a ... Channel region, 80 ... Source wiring, 90 ... Gate wiring, 201 ... Photoresist (resist with step), 201b ... Residual resist, 201c ... Flattening resist
　以下、図面を参照して本発明に係る実施形態について説明する。
　図１は本発明に係る製造方法によって作成された液晶表示装置についてその概略構成を分解して示す斜視図、図２は同液晶表示装置の概略構成を示す断面図、図３は同液晶表示装置の要部構成（液晶パネルの一部分）について示す断面図、図４は同液晶表示装置の画素構成について示す平面図、図５は図４のＡ－Ａ’線断面図である。 Embodiments according to the present invention will be described below with reference to the drawings.
1 is an exploded perspective view showing a schematic configuration of a liquid crystal display device produced by the manufacturing method according to the present invention, FIG. 2 is a cross-sectional view showing the schematic configuration of the liquid crystal display device, and FIG. 3 is a liquid crystal display device. FIG. 4 is a plan view showing a pixel configuration of the liquid crystal display device, and FIG. 5 is a cross-sectional view taken along line AA ′ of FIG.
　図１及び図２に示した液晶表示装置（表示装置）１０は、矩形をなす液晶パネル１１と、外部光源であるバックライト装置１２とを備え、これらがベゼル１３などにより一体的に保持されるようになっている。
　バックライト装置１２は、所謂直下型のバックライト装置であって、液晶パネル１１のパネル面（表示面）の背面直下に、当該パネル面に沿って光源（ここでは冷陰極管１７）が並列配置された構成を具備している。バックライト装置１２は、上面側が開口した矩形の略箱型をなす金属製のベース１４と、ベース１４の開口部を覆うようにして取り付けられる複数の光学部材１５（図示下側から順に拡散板、拡散シート、レンズシート、光学シート）と、これら光学部材１５をベース１４に保持するためのフレーム１６と、ベース１４内に収容されるランプである冷陰極管１７と、冷陰極管１７の両端部を保持するためのゴム製（例えばシリコンゴム製）のホルダ１８と、冷陰極管１７群及びホルダ１８群を一括して覆うランプホルダ１９と、冷陰極管１７における両端部を除いた途中の部分を保持するためのランプクリップ２０とを備える。 A liquid crystal display device (display device) 10 shown in FIG. 1 and FIG. 2 includes a rectangular liquid crystal panel 11 and a backlight device 12 as an external light source, and these are integrally held by a bezel 13 or the like. It is like that.
The backlight device 12 is a so-called direct-type backlight device, and a light source (here, a cold cathode tube 17) is arranged in parallel along the panel surface immediately below the back surface of the panel surface (display surface) of the liquid crystal panel 11. The structure is provided. The backlight device 12 includes a rectangular metal base 14 having an opening on the upper surface side, and a plurality of optical members 15 (diffuser plates in order from the lower side in the figure) attached so as to cover the opening of the base 14. A diffusion sheet, a lens sheet, an optical sheet), a frame 16 for holding these optical members 15 on the base 14, a cold cathode tube 17 which is a lamp accommodated in the base 14, and both ends of the cold cathode tube 17 A holder 18 made of rubber (for example, made of silicon rubber) for holding the lamp, a lamp holder 19 that collectively covers the cold cathode tube 17 group and the holder 18 group, and a portion in the middle of the cold cathode tube 17 excluding both ends. The lamp clip 20 is provided.
　液晶パネル１１は、図３に示すように、一対の基板３０，４０が所定のギャップを空けた状態で貼り合わせられるとともに、両基板３０，４０間に液晶が封入された構成とされ、当該液晶により液晶層５０が形成されている。
　基板４０は素子基板（アクティブマトリクス基板）であって、ガラス基板４１の液晶層５０側に形成された半導体素子としての薄膜トランジスタ（ＴＦＴ）６０と、当該薄膜トランジスタ６０に対して電気的に接続された画素電極４４と、これら薄膜トランジスタ６０及び画素電極４４の液晶層５０側に形成された配向膜４５と、を備えている。なお、ガラス基板４１の液晶層５０側とは反対側には偏光板４２が配設される。 As shown in FIG. 3, the liquid crystal panel 11 is configured such that a pair of substrates 30 and 40 are bonded together with a predetermined gap therebetween, and liquid crystal is sealed between the substrates 30 and 40. Thus, the liquid crystal layer 50 is formed.
The substrate 40 is an element substrate (active matrix substrate), a thin film transistor (TFT) 60 as a semiconductor element formed on the liquid crystal layer 50 side of the glass substrate 41, and a pixel electrically connected to the thin film transistor 60. An electrode 44 and an alignment film 45 formed on the liquid crystal layer 50 side of the thin film transistor 60 and the pixel electrode 44 are provided. A polarizing plate 42 is disposed on the opposite side of the glass substrate 41 from the liquid crystal layer 50 side.
　画素電極４４は例えばＩＴＯ（インジウム錫酸化物）等の透明導電膜からなり、素子基板４０の液晶層５０側にマトリクス状のパターンで形成されている。詳しくは、薄膜トランジスタ６０のドレイン電極６４（図４及び図５参照）と接続され、当該薄膜トランジスタ６０のスイッチング作動により選択的に電圧が印加されるものとなっている。また、配向膜４５は例えばポリイミドのラビング配向膜から構成されており、偏光板４２は例えば透明フィルムにヨウ素や染料を染み込ませたものを、一方向に延伸してなるものを採用している。 The pixel electrode 44 is made of a transparent conductive film such as ITO (indium tin oxide), and is formed in a matrix pattern on the liquid crystal layer 50 side of the element substrate 40. Specifically, it is connected to the drain electrode 64 (see FIGS. 4 and 5) of the thin film transistor 60, and a voltage is selectively applied by the switching operation of the thin film transistor 60. The alignment film 45 is composed of, for example, a polyimide rubbing alignment film, and the polarizing plate 42 employs a film obtained by stretching a transparent film soaked with iodine or a dye in one direction.
　一方、基板３０は対向基板であって、ガラス基板３１の液晶層５０側に形成され、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色光を選択的に透過可能な着色部Ｒ，Ｇ，Ｂを備えたカラーフィルタ３３と、カラーフィルタ３３の液晶層５０側に形成された対向電極３４と、対向電極３４の液晶層５０側に形成された配向膜３５と、を備えている。なお、ガラス基板３１の液晶層５０側とは反対側には偏光板３２が配設される。 On the other hand, the substrate 30 is a counter substrate, which is formed on the liquid crystal layer 50 side of the glass substrate 31, and is a colored portion R capable of selectively transmitting R (red), G (green), and B (blue) light. , G and B, a counter electrode 34 formed on the liquid crystal layer 50 side of the color filter 33, and an alignment film 35 formed on the liquid crystal layer 50 side of the counter electrode 34. . A polarizing plate 32 is disposed on the opposite side of the glass substrate 31 from the liquid crystal layer 50 side.
　カラーフィルタ３３は、着色部Ｒ，Ｇ，Ｂの境界に配されたブラックマトリクスＢＭを備え、当該ブラックマトリクスＢＭは素子基板４０の非画素部（つまり薄膜トランジスタ６０が形成された領域）を覆うように、当該非画素部に重畳して配されている。また、対向電極３４は例えばＩＴＯ（インジウム錫酸化物）等の透明導電膜からなり、対向基板３０の液晶層５０側に全面ベタ状に形成されている。また、配向膜３５は例えばポリイミドのラビング配向膜から構成されており、偏光板３２は例えば透明フィルムにヨウ素や染料を染み込ませたものを、一方向に延伸してなるものを採用している。 The color filter 33 includes a black matrix BM arranged at the boundary between the colored portions R, G, and B, and the black matrix BM covers a non-pixel portion (that is, a region where the thin film transistor 60 is formed) of the element substrate 40. Are superimposed on the non-pixel portion. The counter electrode 34 is made of a transparent conductive film such as ITO (Indium Tin Oxide), for example, and is formed in a solid shape on the entire surface of the counter substrate 30 on the liquid crystal layer 50 side. The alignment film 35 is composed of, for example, a polyimide rubbing alignment film, and the polarizing plate 32 employs, for example, a transparent film soaked with iodine or dye and stretched in one direction.
　上述したように本実施形態の液晶表示装置１０は半導体素子として薄膜トランジスタ６０を備えており、当該薄膜トランジスタ６０を含む画素は、図４及び図５に示すような構成を具備している。
　本実施形態の液晶表示装置１０では複数の画素４９がマトリクス状に構成されており、これら画素４９の各々には、画素スイッチング用の半導体素子として薄膜トランジスタ６０が形成されている。 As described above, the liquid crystal display device 10 of the present embodiment includes the thin film transistor 60 as a semiconductor element, and the pixel including the thin film transistor 60 has a configuration as shown in FIGS.
In the liquid crystal display device 10 of the present embodiment, a plurality of pixels 49 are configured in a matrix, and a thin film transistor 60 is formed in each of these pixels 49 as a semiconductor element for pixel switching.
　薄膜トランジスタ６０は、ソース電極６３、ドレイン電極６４、及びゲート電極６５を備え、ソース電極６３には、画像信号を供給するソース配線８０が接続されている。ソース配線８０に書き込む画像信号は、線順次で供給してもよく、相隣接する複数のソース配線８０同士に対して、グループ毎に供給するようにしてもよい。なお、ソース配線８０は、図４に示すように、コンタクトホール８１及び配線８２を介して画像信号を供給するための駆動回路と接続されている。
　また、薄膜トランジスタ６０のゲート電極６５にはゲート配線９０が接続されており、所定のタイミングで、ゲート配線９０にパルス的に走査信号を線順次で印加するように構成されている。 The thin film transistor 60 includes a source electrode 63, a drain electrode 64, and a gate electrode 65, and a source wiring 80 that supplies an image signal is connected to the source electrode 63. The image signal written to the source wiring 80 may be supplied line-sequentially or may be supplied for each group to a plurality of adjacent source wirings 80. The source wiring 80 is connected to a driving circuit for supplying an image signal via a contact hole 81 and a wiring 82 as shown in FIG.
Further, a gate wiring 90 is connected to the gate electrode 65 of the thin film transistor 60, and a scanning signal is applied to the gate wiring 90 in a pulse-sequential manner at a predetermined timing.
　画素電極４４は、薄膜トランジスタ６０のドレイン電極６４にコンタクトホール６８を介して接続されており、スイッチング素子である薄膜トランジスタ６０を一定期間だけオン状態とすることにより、ソース配線８０から供給される画像信号を各画素４９に所定のタイミングで書き込む。このようにして画素電極４４を介して液晶に書き込まれた所定レベルの画像信号は、対向電極３４（図３参照）との間で一定期間保持される。なお、保持された画像信号がリークするのを防ぐために、画素電極４４と対向電極３４（図３参照）との間に形成される液晶容量と並列に蓄積容量（図示略）が付加されている。 The pixel electrode 44 is connected to the drain electrode 64 of the thin film transistor 60 via a contact hole 68. By turning on the thin film transistor 60 that is a switching element for a certain period, an image signal supplied from the source wiring 80 is received. Writing is performed to each pixel 49 at a predetermined timing. The image signal of a predetermined level written in the liquid crystal through the pixel electrode 44 in this way is held for a certain period with the counter electrode 34 (see FIG. 3). In order to prevent the held image signal from leaking, a storage capacitor (not shown) is added in parallel with the liquid crystal capacitor formed between the pixel electrode 44 and the counter electrode 34 (see FIG. 3). .
　上述した通り、薄膜トランジスタ６０は、素子基板４０を構成するガラス基板４１上に配設されている。詳しくは、図５に示すように、ガラス基板４１上に形成されたゲート電極６５と、ゲート電極６５上に形成されたゲート絶縁膜６６と、ゲート絶縁膜６６上に形成され、チャネル領域６７ａを備える半導体膜６７と、半導体膜６７の一端に接続されたソース電極６３と、半導体膜６７の他端に接続され、ソース電極６３に対してチャネル領域６７ａを介して接続されるドレイン電極６４と、を備えて構成されている。 As described above, the thin film transistor 60 is disposed on the glass substrate 41 constituting the element substrate 40. Specifically, as shown in FIG. 5, a gate electrode 65 formed on the glass substrate 41, a gate insulating film 66 formed on the gate electrode 65, a gate insulating film 66, and a channel region 67a. A semiconductor film 67 provided; a source electrode 63 connected to one end of the semiconductor film 67; a drain electrode 64 connected to the other end of the semiconductor film 67 and connected to the source electrode 63 via a channel region 67a; It is configured with.
　ゲート電極６５は、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。
　ゲート絶縁膜６６は、例えば窒化シリコン（ＳｉＮｘ）の他、酸化シリコン（ＳｉＯｘ）等で形成することができる。
　半導体膜６７は、例えばアモルファスシリコン（ａ－Ｓｉ）等で形成することができる。 The gate electrode 65 can be formed of, for example, a metal film alone such as chromium (Cr), tantalum (Ta), titanium (Ti), or a laminated film of these metal nitrides in addition to aluminum (Al).
The gate insulating film 66 can be formed of, for example, silicon oxide (SiOx) other than silicon nitride (SiNx).
The semiconductor film 67 can be formed of, for example, amorphous silicon (a-Si).
　ソース電極６３及びドレイン電極６４、ならびにソース電極６３と接続されたソース配線８０は、導電膜６１，６２が積層した構成を備える。下層側の導電膜６１は、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）等で形成することができる。上層側の導電膜６２は、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。 The source electrode 63, the drain electrode 64, and the source wiring 80 connected to the source electrode 63 have a configuration in which conductive films 61 and 62 are stacked. The lower conductive film 61 can be formed of amorphous silicon (n + Si) or the like doped with an n-type impurity such as phosphorus (P) at a high concentration. The upper conductive film 62 may be formed of, for example, a single metal film such as chromium (Cr), tantalum (Ta), titanium (Ti), or a laminated film of these metal nitrides in addition to aluminum (Al). it can.
　また、ソース電極６３及びドレイン電極６４上には層間絶縁膜（パッシベーション膜）７０が形成されている。ドレイン電極６４は、この層間絶縁膜７０に形成されたコンタクトホール６８を介して、画素電極４４に接続されている。なお、層間絶縁膜７０は、例えば窒化シリコン（ＳｉＮｘ）等の無機絶縁膜の他、アクリル系樹脂膜等で形成することができる。 Further, an interlayer insulating film (passivation film) 70 is formed on the source electrode 63 and the drain electrode 64. The drain electrode 64 is connected to the pixel electrode 44 through a contact hole 68 formed in the interlayer insulating film 70. The interlayer insulating film 70 can be formed of an acrylic resin film or the like, in addition to an inorganic insulating film such as silicon nitride (SiNx), for example.
　一方、図５に示すように、ガラス基板４１上には、ゲート電極６５に走査信号を供給するためのゲート配線９０が形成されている。このゲート配線９０は、ゲート電極６５と同一材料で同一層に形成されている。また、ゲート配線９０上には、ゲート絶縁膜６６と同一材料で同一層に形成された絶縁膜６９が積層されている。そして、これらゲート配線９０と絶縁膜６９を覆うように層間絶縁膜７０が形成されている。また、図４に示すように、絶縁膜６９及び層間絶縁膜７０にはコンタクトホール９１が形成され、このコンタクトホール９１を介して、ゲート配線９０が走査信号供給回路に繋がる配線９２と接続されている。 On the other hand, as shown in FIG. 5, a gate wiring 90 for supplying a scanning signal to the gate electrode 65 is formed on the glass substrate 41. The gate wiring 90 is formed of the same material and the same layer as the gate electrode 65. In addition, an insulating film 69 formed of the same material and in the same layer as the gate insulating film 66 is stacked on the gate wiring 90. An interlayer insulating film 70 is formed so as to cover the gate wiring 90 and the insulating film 69. As shown in FIG. 4, a contact hole 91 is formed in the insulating film 69 and the interlayer insulating film 70, and the gate wiring 90 is connected to the wiring 92 connected to the scanning signal supply circuit through the contact hole 91. Yes.
　次に、本実施形態の液晶表示装置１０の製造方法について説明する。ここでは特に、当該製造方法のうち、素子基板（アクティブマトリクス基板）４０の製造工程について詳細に説明するものとする。 Next, a method for manufacturing the liquid crystal display device 10 of the present embodiment will be described. Here, in particular, the manufacturing process of the element substrate (active matrix substrate) 40 in the manufacturing method will be described in detail.
　まず、図６に示すように、ガラス基板４１を用意し、そのガラス基板４１上に第１導電膜１６５を形成する。第１導電膜１６５は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。 First, as shown in FIG. 6, a glass substrate 41 is prepared, and a first conductive film 165 is formed on the glass substrate 41. The first conductive film 165 can be formed by, for example, a sputtering method. As a material to be used, for example, in addition to aluminum (Al), a metal film alone such as chromium (Cr), tantalum (Ta), titanium (Ti), or the like A laminate of these metal nitrides can be used.
　続いて、図７に示すように、第１導電膜１６５上に所定パターンの第１フォトレジスト１０１を形成する。具体的には、全面形成した第１フォトレジストに対して、所定パターンのフォトマスクを介して露光・現像を行うことで、ゲート電極６５及びゲート配線９０となる領域に第１フォトレジスト１０１を残存させたパターンとする。 Subsequently, as shown in FIG. 7, a first photoresist 101 having a predetermined pattern is formed on the first conductive film 165. Specifically, the first photoresist 101 is left in the region to be the gate electrode 65 and the gate wiring 90 by exposing and developing the first photoresist formed on the entire surface through a photomask having a predetermined pattern. Let the pattern be
　このように形成した第１フォトレジスト１０１をマスクとして、第１導電膜１６５に対してエッチングを行う。ここでは、ウェットエッチングにより行うものとしているが、ドライエッチングによるものであっても良い。これにより図８に示すように、第１導電膜１６５からなるゲート電極６５及びゲート配線９０が形成される（ゲート部形成工程）。 Etching is performed on the first conductive film 165 using the first photoresist 101 thus formed as a mask. Here, the etching is performed by wet etching, but it may be performed by dry etching. As a result, as shown in FIG. 8, the gate electrode 65 and the gate wiring 90 made of the first conductive film 165 are formed (gate portion forming step).
　次に、図９に示すように、ゲート電極６５及びゲート配線９０を含むガラス基板４１上に、絶縁膜１６６、半導体膜（真性半導体膜）１６７、導電膜（ドーピング半導体膜）１６１及び導電膜（金属導電膜）１６２（これらを第２導電膜とも言う）を形成する（積層工程）。絶縁膜１６６は、例えばプラズマＣＶＤ法により形成することができ、用いる材料としては、例えば窒化シリコン（ＳｉＮｘ）の他、酸化シリコン（ＳｉＯｘ）等とすることができる。半導体膜１６７は、例えばプラズマＣＶＤ法により形成することができ、用いる材料としては、例えばアモルファスシリコン（ａ－Ｓｉ）等とすることができる。導電膜１６１は、ドーピング半導体膜であって、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）で形成することができる。導電膜１６２は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。 Next, as shown in FIG. 9, an insulating film 166, a semiconductor film (intrinsic semiconductor film) 167, a conductive film (doping semiconductor film) 161, and a conductive film (on the glass substrate 41 including the gate electrode 65 and the gate wiring 90 are formed. (Metal conductive film) 162 (these are also referred to as second conductive films) is formed (lamination process). The insulating film 166 can be formed by, for example, a plasma CVD method. As a material to be used, for example, silicon oxide (SiOx) can be used in addition to silicon nitride (SiNx). The semiconductor film 167 can be formed by, for example, a plasma CVD method, and the material used can be, for example, amorphous silicon (a-Si). The conductive film 161 is a doped semiconductor film, and can be formed of amorphous silicon (n + Si) doped with an n-type impurity such as phosphorus (P) at a high concentration. The conductive film 162 can be formed by, for example, a sputtering method, and as a material to be used, for example, in addition to aluminum (Al), a metal film alone such as chromium (Cr), tantalum (Ta), titanium (Ti), or the like It can be a laminate with a metal nitride.
　以上のような積層膜を形成した後、第２導電膜（導電膜１６２）上に、図１０に示すようなパターンを有した第２フォトレジスト２０１を形成する。具体的には、全面塗布したフォトレジストに対してフォトマスクを介して露光を行い、その後現像を行うことで、導電膜１６１，１６２からなる第２導電膜のうちソース電極６３となる領域の一部を覆うレジスト部２１０の膜厚１．８μｍ～２．３μｍ及びドレイン電極６４となる領域の一部を覆うレジスト部２１１の膜厚１．８μｍ～２．３μｍと、ソース配線８０となる領域の外縁部分を覆うレジスト部２２０の膜厚１．５μｍ～１．８μｍ及びコンタクトホール６８が形成される領域の外縁部分を覆うレジスト部２２１の膜厚１．５μｍ～１．８μｍとを、ソース配線８０、ソース電極及びドレイン電極となる領域の内側部分を覆うレジスト部２３０の膜厚０．３μｍ～０．８μｍ及びドレイン電極６４とコンタクトホール６８とを接続する部分を覆うレジスト部２３１の膜厚０．３μｍ～０．８μｍより大きくする。さらに、ソース電極６３及びドレイン電極６４となる領域の一部を覆うレジスト部２１０，２１１の幅２．０μｍ～４．０μｍを、ソース配線８０、ソース電極及びドレイン電極となる領域の外縁部分を覆うレジスト部２２０の幅（０．５μｍ～１．０μｍ）及びコンタクトホール６８が形成される領域の外縁部分を覆うレジスト部２２１の幅（０．５μｍ～１．０μｍ）よりも大きくして、第２フォトレジスト（段差付きレジスト）２０１を作成する（段差付きレジスト作成工程）。なお、各レジスト部２１０，２１１，２２０，２２１の平面位置関係は、図２３に示される。 After forming the laminated film as described above, a second photoresist 201 having a pattern as shown in FIG. 10 is formed on the second conductive film (conductive film 162). Specifically, the photoresist applied on the entire surface is exposed through a photomask and then developed, so that one of the regions to be the source electrode 63 in the second conductive film composed of the conductive films 161 and 162 is obtained. The film thickness of 1.8 μm to 2.3 μm of the resist part 210 covering the part and the film thickness of 1.8 μm to 2.3 μm of the resist part 211 covering a part of the region to be the drain electrode 64 and the region to be the source wiring 80 The source wiring 80 has a thickness of 1.5 μm to 1.8 μm of the resist portion 220 covering the outer edge portion and a thickness of 1.5 μm to 1.8 μm of the resist portion 221 covering the outer edge portion of the region where the contact hole 68 is formed. The film thickness of 0.3 μm to 0.8 μm of the resist portion 230 covering the inner part of the region to be the source electrode and the drain electrode, and the drain electrode 64 and the contact hole 68 are connected. Min larger than the film thickness 0.3 [mu] m ~ 0.8 [mu] m of the resist 231 covering the. Further, the widths of 2.0 μm to 4.0 μm of the resist portions 210 and 211 covering a part of the region that becomes the source electrode 63 and the drain electrode 64 are covered with the outer edge portion of the region that becomes the source wiring 80 and the source and drain electrodes. The width of the resist portion 220 (0.5 μm to 1.0 μm) and the width of the resist portion 221 (0.5 μm to 1.0 μm) covering the outer edge portion of the region where the contact hole 68 is formed are increased to the second. Photoresist (stepped resist) 201 is created (stepped resist creating step). The planar positional relationship between the resist portions 210, 211, 220, and 221 is shown in FIG.
　段差付きレジスト作成工程においては、上記のような第２フォトレジスト２０１を作成するために、全面塗布したフォトレジストに対する露光量を領域毎に異ならせる。ここでは、フォトマスクとして半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いることで、残存するレジストの膜厚を相対的に小さくする領域には相対的に露光量を多く、残存するレジストの膜厚を相対的に大きくする領域には相対的に露光量を少なくするものとしている。また、第２フォトレジスト２０１は上述の段差形状を備えるとともに、第２導電膜のうち、半導体膜６７によってチャネル６７ａが形成される部分と重畳する位置に開口部２４０を有したパターンとなっている。 In the step of creating a resist with a step, in order to create the second photoresist 201 as described above, the exposure amount for the photoresist applied on the entire surface is varied for each region. Here, a halftone mask made of a semi-transmissive film or a gray-tone mask including a semi-transmissive region by slits is used as a photomask, so that the region where the remaining resist film thickness is relatively small is exposed relatively. The amount of exposure is relatively reduced in a region where the amount is large and the film thickness of the remaining resist is relatively large. In addition, the second photoresist 201 has the above-described step shape, and has a pattern having an opening 240 at a position overlapping the portion where the channel 67 a is formed by the semiconductor film 67 in the second conductive film. .
　以上のような第２フォトレジスト２０１を形成した後、図１１に示すように、当該第２フォトレジスト２０１をマスクとして、第２導電膜（導電膜１６２、導電膜１６１）に対してドライエッチング又はウェットエッチングを行い、所定パターンのソース電極６３、ソース配線８０、ドレイン電極６４を形成する（導電パターン形成工程）。なお、この導電パターン形成工程により、チャネル６７ａが形成される領域１５０ａにおいても当該第２導電膜に開口が形成される。 After forming the second photoresist 201 as described above, as shown in FIG. 11, the second conductive film 201 (conductive film 162, conductive film 161) is dry-etched or etched using the second photoresist 201 as a mask. Wet etching is performed to form a source electrode 63, a source wiring 80, and a drain electrode 64 having a predetermined pattern (conductive pattern forming step). By this conductive pattern formation step, an opening is formed in the second conductive film also in the region 150a where the channel 67a is formed.
　続いて、第２フォトレジスト２０１に対してアッシングを行い、当該第２フォトレジスト２０１のうち相対的に膜厚の小さい部分を除去する工程を行う（アッシング工程）。具体的には、酸素プラズマを使用したアッシングを、第２フォトレジスト２０１の薄膜部分（つまりレジスト部２３０，２３１）が無くなるまで行い、図１２に示すような後退第２フォトレジスト２０１ａとする。 Subsequently, ashing is performed on the second photoresist 201, and a step of removing a relatively small portion of the thickness of the second photoresist 201 is performed (ashing step). More specifically, ashing using oxygen plasma is performed until the thin film portion (that is, the resist portions 230 and 231) of the second photoresist 201 is removed, thereby forming a receding second photoresist 201a as shown in FIG.
　次に、上記のようなアッシング工程を行った後、図１３に示すように、残存する後退第２フォトレジスト２０１ａに対して紫外光Ｌを照射する露光工程を行う。ここでは、露光条件を調整することで、一部のレジストに未硬化部分が生じるようにする。具体的には、相対的に狭幅に形成されたレジスト部２２０及びレジスト部２２１は、内部を含む全体を硬化させてそれぞれ硬化レジスト２２０ａ及び硬化レジスト２２１ａとする一方、相対的に広幅に形成されたレジスト部２１０及びレジスト部２１１は、内部に未硬化部分を残存させた形で硬化させてそれぞれ部分硬化レジスト２１０ｃ及び部分硬化レジスト２１１ｃとし、これら硬化レジスト２２０ａ，２２１ａ及び部分硬化レジスト２１０ｃ，２１１ｃを含む残存レジスト２０１ｂを形成する。 Next, after performing the ashing process as described above, as shown in FIG. 13, an exposure process of irradiating the remaining second photoresist 201a with ultraviolet light L is performed. Here, an uncured portion is generated in a part of the resist by adjusting the exposure conditions. Specifically, the resist part 220 and the resist part 221 formed relatively narrowly are cured to form the cured resist 220a and the cured resist 221a, respectively, including the inside, while being formed relatively wide. The resist part 210 and the resist part 211 are cured with the uncured part remaining therein to form a partially cured resist 210c and a partially cured resist 211c, respectively. The cured resists 220a and 221a and the partially cured resists 210c and 211c A remaining resist 201b is formed.
　なお、部分硬化レジスト２１０ｃは、内部に未硬化レジスト部２１０ｂを含み、その未硬化レジスト２１０ｂの外側に硬化レジスト部２１０ａが覆われてなり、部分硬化レジスト２１１ｃは、内部に未硬化レジスト部２１１ｂを含み、その未硬化レジスト２１１ｂの外側に硬化レジスト部２１１ａが覆われてなる。また、部分硬化レジスト２１０ｃ，２１１ｃのうち硬化レジスト部２１０ａ，２１１ａの肉厚は、硬化レジスト２２０ａ，２２１ａの幅と同じ、若しくはそれ以上とされている。このような硬化条件を満たすために、図１３に示した露光工程においては、紫外光Ｌの照射波長は２００ｎｍ～４００ｎｍ、照射強度は１ｍＷ／ｃｍ２～１０ｍＷ／ｃｍ２、照射時間は１分～５分とされている。 The partially cured resist 210c includes an uncured resist portion 210b inside, and the cured resist portion 210a is covered outside the uncured resist 210b. The partially cured resist 211c includes an uncured resist portion 211b inside. In addition, the cured resist portion 211a is covered outside the uncured resist 211b. The thickness of the cured resist portions 210a and 211a of the partially cured resists 210c and 211c is equal to or greater than the width of the cured resists 220a and 221a. In order to satisfy such a curing condition, in the exposure process shown in FIG. 13, the irradiation wavelength of the ultraviolet light L is 200 nm to 400 nm, the irradiation intensity is 1 mW / cm 2 to 10 mW / cm 2 , and the irradiation time is 1 minute to 5 minutes.
　上記露光工程を行った後、当該残存レジスト２０１ｂに対して熱リフローを行う。具体的には、部分硬化レジスト２１０ｃ，２１１ｃの未硬化部分（未硬化レジスト部２１０ｂ，２１１ｂ）を流動させ、外側に覆われた硬化部分（硬化レジスト部２１０ａ，２１１ａ）から露出させる。そのために、当該熱リフローは、ガラス基板４１の温度が２００℃～３００℃となる環境下に、１０分～３０分間晒すことで行うものとしている。 After performing the above exposure process, thermal reflow is performed on the remaining resist 201b. Specifically, the uncured portions (uncured resist portions 210b and 211b) of the partially cured resists 210c and 211c are caused to flow and exposed from the cured portions (cured resist portions 210a and 211a) covered on the outside. Therefore, the thermal reflow is performed by exposing the glass substrate 41 to an environment where the temperature of the glass substrate 41 is 200 ° C. to 300 ° C. for 10 minutes to 30 minutes.
　上記熱リフローに続いて、溶剤を用いた化学的リフローを行い、図１４に示すようにチャネル６７ａが形成される部分と重畳する位置（つまりゲート電極６５の上方）を覆ったパターンの平坦化レジスト２０１ｃとする。具体的には、溶剤としてアルコール又はエーテル又はエステルを用い、ガラス基板４１を室温下で溶剤の蒸気に暴露する手法、或いは溶剤としてアルコール又はエーテル又はエステルを用い、ガラス基板４１を室温下で溶剤の中に浸漬する手法を採用することができる。このような手法により、硬化レジスト２２０ａ，２２１ａよりも内側の領域において未硬化レジスト２１２を平坦化させ、平坦化レジスト２０１ｃが作成される（化学的リフロー工程）。この化学的リフローにより平坦化を行う際、外側の硬化レジスト２２０ａ，２２１ａは、未硬化レジスト２１２の外側への広がりを抑止する壁機能を有している。 Following the thermal reflow, chemical reflow using a solvent is performed, and a flattening resist having a pattern covering a position overlapping the portion where the channel 67a is formed (that is, above the gate electrode 65) as shown in FIG. 201c. Specifically, alcohol or ether or ester is used as a solvent and the glass substrate 41 is exposed to solvent vapor at room temperature, or alcohol or ether or ester is used as a solvent and the glass substrate 41 is solvent-free at room temperature. A technique of immersing in the inside can be employed. By such a method, the uncured resist 212 is planarized in a region inside the cured resists 220a and 221a, and a planarized resist 201c is created (chemical reflow process). When the planarization is performed by this chemical reflow, the outer cured resists 220a and 221a have a wall function that prevents the uncured resist 212 from spreading outward.
　続いて、そのような平坦化レジスト２０１ｃをマスクとして半導体膜１６７に対してドライエッチングを行い、図１５に示すようなパターンの半導体膜６７を形成する（半導体パターン形成工程）。 Subsequently, dry etching is performed on the semiconductor film 167 using the planarization resist 201c as a mask to form a semiconductor film 67 having a pattern as shown in FIG. 15 (semiconductor pattern forming step).
　さらに、その半導体パターン形成工程の後、平坦化レジスト２０１ｃをアッシングによって除去し（図１６）、導電膜６２を含む基板全面上に絶縁膜１７０を形成する（図１７）。絶縁膜１７０は、プラズマＣＶＤ法を用いて成膜される窒化シリコンなどの無機絶縁膜、或いはアクリル系樹脂膜等により形成される。 Further, after the semiconductor pattern forming step, the planarizing resist 201c is removed by ashing (FIG. 16), and an insulating film 170 is formed on the entire surface of the substrate including the conductive film 62 (FIG. 17). The insulating film 170 is formed of an inorganic insulating film such as silicon nitride formed using a plasma CVD method, an acrylic resin film, or the like.
　そして、絶縁膜１７０上にレジストを塗布し、フォトマスクを介して露光、現像を行い、図１８に示すようなパターンを有したコンタクトホール用レジスト３０１を形成するとともに、ドライエッチング又はウェットエッチングによって、コンタクトホール用レジスト３０１に覆われていない領域の絶縁膜１７０を除去して、ドレイン電極６４上にコンタクトホール６８を有したパッシベーション膜７０を形成する（図１９参照）。 Then, a resist is applied on the insulating film 170, and exposure and development are performed through a photomask to form a contact hole resist 301 having a pattern as shown in FIG. 18, and by dry etching or wet etching, The insulating film 170 in a region not covered with the contact hole resist 301 is removed, and a passivation film 70 having a contact hole 68 is formed on the drain electrode 64 (see FIG. 19).
　その後、コンタクトホール用レジスト３０１をアッシングによって除去し、図２０に示すようにＩＴＯ又は酸化錫等の透光性導電膜１４４を基板全面に塗布する。さらに該透光性導電膜１４４上にレジストを塗布し、フォトマスクを介して露光、現像を行い、図２１に示すような画素電極用レジスト４０１を形成する。この状態で、ドライエッチング又はウェットエッチングによって、画素電極用レジスト４０１に覆われていない領域の透光性導電膜１４４を除去し、該画素電極用レジスト４０１をアッシング除去すると、図２２に示されるように、コンタクトホール６８を介してドレイン電極６４に接続された画素電極４４が形成され、最終的にガラス基板４１上に薄膜トランジスタ６０が形成される。 Thereafter, the contact hole resist 301 is removed by ashing, and a light-transmitting conductive film 144 such as ITO or tin oxide is applied to the entire surface of the substrate as shown in FIG. Further, a resist is applied on the light-transmitting conductive film 144, and exposure and development are performed through a photomask to form a pixel electrode resist 401 as shown in FIG. In this state, when the transparent conductive film 144 in the region not covered with the pixel electrode resist 401 is removed by dry etching or wet etching, and the pixel electrode resist 401 is removed by ashing, as shown in FIG. Then, the pixel electrode 44 connected to the drain electrode 64 through the contact hole 68 is formed, and the thin film transistor 60 is finally formed on the glass substrate 41.
　図２２に示した薄膜トランジスタ６０を備える基板４１に対して、図３に示すようなポリイミドのラビング配向膜４５を画素電極４４上に形成して素子基板（アクティブマトリクス基板）４０を作成し、ガラス基板４１の画素電極４４側とは反対側に偏光板４２を形成する（図３）。一方で、図３に示すようなガラス基板３１に対してカラーフィルタ３３、対向電極３４、配向膜３５を形成して対向基板３０を作成し、ガラス基板３１の対向電極３４側とは反対側に偏光板３２を形成する（図３）。そして、このような素子基板４０と対向基板３０とをシール材（図示略）を介して貼り合わせ、注入口（図示略）から液晶を注入して液晶層５０を形成し、その他、駆動回路等を接続させて液晶パネル１１を作成する（図３）。さらに、液晶パネル１１に対して図１に示すようなバックライト装置１２を付与することで、液晶表示装置１０が作成される。 22, a polyimide rubbing alignment film 45 as shown in FIG. 3 is formed on the pixel electrode 44 to form an element substrate (active matrix substrate) 40, and a glass substrate. A polarizing plate 42 is formed on the side opposite to the pixel electrode 44 side of 41 (FIG. 3). On the other hand, the color filter 33, the counter electrode 34, and the alignment film 35 are formed on the glass substrate 31 as shown in FIG. 3 to create the counter substrate 30, and the glass substrate 31 is placed on the side opposite to the counter electrode 34 side. A polarizing plate 32 is formed (FIG. 3). Then, the element substrate 40 and the counter substrate 30 are bonded to each other through a sealing material (not shown), and a liquid crystal layer 50 is formed by injecting liquid crystal from an injection port (not shown). Is connected to create the liquid crystal panel 11 (FIG. 3). Furthermore, the liquid crystal display device 10 is created by providing the backlight device 12 as shown in FIG.
　このような方法により形成される薄膜トランジスタ６０を含む液晶表示装置１０は、半導体膜６７のパターンを所望のパターンに正確に形成することが可能となる。つまり、半導体膜６７のパターンを形成するためのレジスト２０１ｃが設計通りに形成されることにより、当該レジスト２０１ｃをマスクとしたエッチングにより半導体膜６７を所定パターンに形成することが可能となり、ひいては膜幅拡張に起因する寄生容量の増大等の不具合が生じ難いものとなっている。 The liquid crystal display device 10 including the thin film transistor 60 formed by such a method can accurately form the pattern of the semiconductor film 67 in a desired pattern. That is, when the resist 201c for forming the pattern of the semiconductor film 67 is formed as designed, the semiconductor film 67 can be formed into a predetermined pattern by etching using the resist 201c as a mask, and thus the film width. Problems such as an increase in parasitic capacitance due to expansion are unlikely to occur.
　これは、本実施形態では半導体膜６７のパターンを形成するためのレジスト２０１ｃを、その上の導電膜６２，６１のエッチング時に用いたレジスト２０１を変形させて使用しているが、その変形を正確に設計通りに行うことを可能としたことに起因する。具体的には、図１０に示したようにソース電極６３及びドレイン電極６４となる領域を覆うレジスト部２１０，２１１の膜厚と、ソース配線８０となる領域及びコンタクトホール６８が形成される領域の外縁部分を覆うレジスト部２２０，２２１の膜厚とを、ソース配線８０となる領域及びコンタクトホール６８とドレイン電極６４との間の領域の内側部分を覆うレジスト部２３０，２３１の膜厚より大きくするとともに、レジスト部２１０，２１１の幅を、レジスト部２２０，２２１の幅よりも大きくしてレジスト２０１を構成した。したがって、後の工程により、膜厚の小さいレジスト部２３０，２３１を選択的にアッシング除去することができるとともに（図１２）、残った厚膜部分のレジスト部２２０，２１０，２１１，２２１のうち、レジスト部２２０，２２１を硬化させて硬化レジスト２２０ａ，２２１ａとし、レジスト部２１０，２１１を内部に未硬化部分を残存させた形で硬化させて部分硬化レジスト２１０ｃ，２１１ｃとして残存レジスト２０１ｂを形成することができるようになる（図１３）。 In this embodiment, the resist 201c for forming the pattern of the semiconductor film 67 is used by modifying the resist 201 used at the time of etching the conductive films 62 and 61 on the resist 201c. This is because it is possible to perform as designed. Specifically, as shown in FIG. 10, the film thickness of the resist portions 210 and 211 covering the regions to be the source electrode 63 and the drain electrode 64, the region to be the source wiring 80, and the region where the contact hole 68 is to be formed. The film thickness of the resist portions 220 and 221 that cover the outer edge portion is made larger than the film thickness of the resist portions 230 and 231 that cover the region to be the source wiring 80 and the inner portion of the region between the contact hole 68 and the drain electrode 64. At the same time, the resist 201 is configured by making the width of the resist portions 210 and 211 larger than the width of the resist portions 220 and 221. Accordingly, the resist portions 230 and 231 having a small film thickness can be selectively removed by ashing in a later step (FIG. 12), and the remaining thick film portions of the resist portions 220, 210, 211, and 221 are The resist portions 220 and 221 are cured to be cured resists 220a and 221a, and the resist portions 210 and 211 are cured with an uncured portion remaining therein to form the remaining resist 201b as partially cured resists 210c and 211c. (FIG. 13).
　そして、その残存レジスト２０１ｂに対して熱リフローを行うことで、部分硬化レジスト２１０ｃ，２１１ｃの未硬化部分２１０ｂ，２１１ｂを流動させ、外側に覆われた硬化部分２１０ａ，２１１ａから外部に流出させることができるとともに、溶剤を用いた化学的リフローを行うことで、硬化レジスト２２０ａ，２２１ａよりも内側の領域において当該レジストを平坦化させて平坦化レジスト２０１ｃを作成することが可能となるのである。この場合、硬化レジスト２２０ａ，２２１ａがリフロー時の壁となるため、流動化したレジストが外部に広がり過ぎてしまう不具合の発生を防止ないし抑制することが可能となっている。その結果、半導体膜６７のパターンの広がりも防止ないし抑制でき、非常に信頼性の高い素子基板（アクティブマトリクス基板）４０、ひいては信頼性の高い液晶表示装置１０を提供することが可能とされている。 Then, by performing thermal reflow on the remaining resist 201b, the uncured portions 210b and 211b of the partially cured resists 210c and 211c are caused to flow and flow out from the cured portions 210a and 211a covered on the outside. In addition, by performing chemical reflow using a solvent, the resist can be flattened in a region inside the hardened resists 220a and 221a, and the flattened resist 201c can be formed. In this case, since the hardened resists 220a and 221a serve as walls during reflow, it is possible to prevent or suppress the occurrence of a problem that the fluidized resist is excessively spread outside. As a result, the spread of the pattern of the semiconductor film 67 can be prevented or suppressed, and it is possible to provide a highly reliable element substrate (active matrix substrate) 40 and thus a highly reliable liquid crystal display device 10. .
　以上、本発明に係る実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではなく、以下のような形態も本発明に含まれる。
　例えば、本実施形態では、本発明の表示装置の一例として、薄膜トランジスタを備える液晶表示装置について説明したが、例えば本実施形態と同様に画素駆動し、薄膜トランジスタを備えるＥＬ表示装置や、プラズマ表示装置等も本発明に含まれるものである。 As mentioned above, although embodiment which concerns on this invention was described, this invention is not limited to such embodiment, The following forms are also contained in this invention.
For example, in the present embodiment, a liquid crystal display device including a thin film transistor has been described as an example of the display device of the present invention. However, for example, an EL display device including a thin film transistor, a plasma display device, and the like that are driven by pixels as in the present embodiment. Are also included in the present invention.

Claims (14)

  1. 　基板上に所定パターンのゲート電極とゲート配線とを形成するゲート部形成工程と、
    　形成した前記ゲート電極及び前記ゲート配線の上に、絶縁膜と、半導体膜と、導電膜とを順次形成する積層工程と、
    　前記導電膜上にレジストを塗布するレジスト塗布工程と、
    　前記レジストに対してフォトマスクを介して露光を行い、その後現像を行うことで、前記導電膜のうちソース電極及びドレイン電極となる領域の一部を覆う当該レジストの膜厚と、ソース配線、前記ソース電極及び前記ドレイン電極となる領域の外縁部分または外縁部分の一部を覆う当該レジストの膜厚とを、前記ソース配線、前記ソース電極及び前記ドレイン電極となる領域の内側部分を覆う当該レジストの膜厚より大きくするとともに、前記ソース電極及び前記ドレイン電極となる領域の一部を覆う当該レジストの幅を、前記ソース配線、前記ソース電極及び前記ドレイン電極となる領域の外縁部分または外縁部分の一部を覆う当該レジストの幅よりも大きくした段差付きレジストを作成する段差付きレジスト作成工程と、
    　前記段差付きレジストをマスクとして、前記導電膜に対してエッチングを行い、所定パターンのソース電極、ソース配線、ドレイン電極を形成する導電パターン形成工程と、
    　前記段差付きレジストに対してアッシングを行い、当該段差付きレジストのうち相対的に膜厚の小さい部分を除去するアッシング工程と、
    　前記アッシング工程後に残存するレジストに対して露光を行うことで、前記ソース配線、前記ソース電極及び前記ドレイン電極の外縁部分または外縁部分の一部を覆う当該レジストを硬化させた硬化レジストと、前記ソース電極及び前記ドレイン電極の一部を覆う当該レジストを内部に未硬化部分を残存させた形で硬化させた部分硬化レジストとを含む残存レジストを形成する露光工程と、
    　前記残存レジストに対して熱リフローを行い、前記部分硬化レジストの前記未硬化部分を流動させ、外側に覆われた前記硬化部分から外部に流出させる熱リフロー工程と、
    　前記残存レジストに対して化学的リフローを行い、前記硬化レジストよりも内側の領域において当該レジストを平坦化させ、平坦化レジストを作成する化学的リフロー工程と、
    　前記平坦化レジストをマスクとして、前記半導体膜に対してエッチングを行い、所定パターンの半導体膜を形成する半導体パターン形成工程と、
    　を含むことを特徴とするアクティブマトリクス基板の製造方法。     A gate portion forming step of forming a gate electrode and a gate wiring of a predetermined pattern on the substrate;
    A stacking step of sequentially forming an insulating film, a semiconductor film, and a conductive film on the formed gate electrode and the gate wiring;
    A resist coating step of coating a resist on the conductive film;
    The resist is exposed through a photomask and then developed, whereby the resist film covering a part of the conductive film and the source electrode and the drain electrode, the source wiring, The film thickness of the resist covering the outer edge part of the region to be the source electrode and the drain electrode or a part of the outer edge part is determined by the thickness of the resist covering the inner part of the region to be the source wiring, the source electrode and the drain electrode. The width of the resist that covers a part of the region that becomes the source electrode and the drain electrode is made larger than the film thickness, and the width of the resist that covers the source wiring, the source electrode, and the drain electrode A stepped resist creating step for creating a stepped resist larger than the width of the resist covering the portion;
    Conductive pattern forming step of etching the conductive film using the stepped resist as a mask to form a source electrode, source wiring, and drain electrode of a predetermined pattern;
    Ashing the stepped resist and removing a relatively thin portion of the stepped resist; and
    The resist remaining after the ashing step is exposed to light so that the resist covering the source wiring, the source electrode, and the drain electrode covers a part of the outer edge portion or a part of the outer edge portion, and the source An exposure step of forming a residual resist including an electrode and a partially cured resist obtained by curing the resist covering a part of the drain electrode with an uncured part remaining therein;
    A thermal reflow step for performing thermal reflow on the remaining resist, causing the uncured portion of the partially cured resist to flow, and flowing out from the cured portion covered outside;
    A chemical reflow process for performing chemical reflow on the remaining resist, planarizing the resist in a region inside the cured resist, and creating a planarized resist;
    A semiconductor pattern forming step of etching the semiconductor film using the planarization resist as a mask to form a semiconductor film having a predetermined pattern;
    A method for manufacturing an active matrix substrate, comprising:
  2. 　前記段差付きレジスト形成工程において、前記段差付きレジストは、前記導電膜のうち、前記半導体膜によってチャネルが形成される部分と重畳する位置に開口を有した形に形成されることを特徴とする請求の範囲第１項に記載のアクティブマトリクス基板の製造方法。 The stepped resist forming step is characterized in that the stepped resist is formed in a shape having an opening at a position overlapping with a portion of the conductive film where a channel is formed by the semiconductor film. 2. A method for manufacturing an active matrix substrate according to item 1 of the above.
  3. 　前記化学的リフロー工程において、前記平坦化レジストとして、前記半導体膜によってチャネルが形成される部分を覆うものを作成することを特徴とする請求の範囲第２項に記載のアクティブマトリクス基板の製造方法。 3. The method of manufacturing an active matrix substrate according to claim 2, wherein, in the chemical reflow step, the planarizing resist is formed so as to cover a portion where a channel is formed by the semiconductor film.
  4. 　前記積層工程において、前記導電膜として、不純物を添加したドーピング半導体膜と、金属導電膜とを順次積層形成することを特徴とする請求の範囲第１項から請求の範囲第３項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 4. The method according to claim 1, wherein in the stacking step, a doped semiconductor film to which an impurity is added and a metal conductive film are sequentially stacked as the conductive film. The manufacturing method of the active-matrix board | substrate as described in a term.
  5. 　前記露光工程において、前記部分硬化レジストのうちの硬化部分の肉厚は、前記硬化レジストの幅と同じ、若しくはそれ以上とされていることを特徴とする請求の範囲第１項から請求の範囲第４項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 In the exposure step, the thickness of the cured portion of the partially cured resist is equal to or greater than the width of the cured resist. 5. The method for producing an active matrix substrate according to any one of items 4.
  6. 　前記露光工程において、照射波長が２００ｎｍ～４００ｎｍ、照射強度が１ｍＷ／ｃｍ２～１０ｍＷ／ｃｍ２、照射時間が１分～５分の条件で露光を行うことを特徴とする請求の範囲第１項から請求の範囲第５項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 2. The exposure according to claim 1, wherein in the exposure step, the exposure is performed under the conditions of an irradiation wavelength of 200 nm to 400 nm, an irradiation intensity of 1 mW / cm 2 to 10 mW / cm 2 , and an irradiation time of 1 minute to 5 minutes. A method for manufacturing an active matrix substrate according to any one of claims 1 to 5.
  7. 　前記熱リフロー工程において、前記基板を、当該基板の温度が２００℃～３００℃となる環境下に、１０分～３０分間晒すことを特徴とする請求の範囲第１項から請求の範囲第６項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 The range of claims 1 to 6, wherein, in the thermal reflow step, the substrate is exposed to an environment where the temperature of the substrate becomes 200 ° C to 300 ° C for 10 minutes to 30 minutes. The method for producing an active matrix substrate according to any one of the above.
  8. 　前記化学的リフロー工程において、前記溶剤としてアルコール又はエーテル又はエステルを用い、前記基板を室温で前記溶剤の蒸気に暴露することを特徴とする請求の範囲第１項から請求の範囲第７項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 8. The method according to claim 1, wherein, in the chemical reflow step, alcohol, ether or ester is used as the solvent, and the substrate is exposed to the vapor of the solvent at room temperature. A method for producing an active matrix substrate according to claim 1.
  9. 　前記化学的リフロー工程において、前記溶剤としてアルコール又はエーテル又はエステルを用い、前記基板を室温で前記溶剤の中に浸漬することを特徴とする請求の範囲第１項から請求の範囲第７項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 8. The method according to claim 1, wherein, in the chemical reflow step, alcohol, ether or ester is used as the solvent, and the substrate is immersed in the solvent at room temperature. A method for producing an active matrix substrate according to claim 1.
  10. 　前記段差付きレジスト作成工程において、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いることを特徴とする請求の範囲第１項から請求の範囲第９項のいずれか１項に記載のアクティブマトリクス基板の製造方法。 In the step of forming a resist with a step, a halftone mask made of a semi-transmissive film or a gray tone mask including a semi-transmissive region by a slit is used as the photomask. 10. A method for manufacturing an active matrix substrate according to any one of items 9 to 10.
  11. 　前記ゲート部作成工程は、
    　前記基板としてガラス基板を用い、当該ガラス基板の上にゲート用導電膜を形成する工程と、
    　前記ゲート用導電膜の上に、ゲート用レジストを塗布し、ゲート用フォトマスクを介して露光、現像を行う工程と、
    　ドライエッチング又はウェットエッチングによって、前記ゲート用レジストに覆われていない領域の前記ゲート用導電膜を除去して、ゲート電極及びゲート配線を形成し、アッシングによって前記ゲート用レジストを除去する工程と、
    　を含むことを特徴とする請求の範囲第１項から請求の範囲第１０項のいずれか１項に記載のアクティブマトリクス基板の製造方法。     The gate part creation step includes
    Using a glass substrate as the substrate and forming a gate conductive film on the glass substrate;
    Applying a gate resist on the gate conductive film, exposing and developing through a gate photomask; and
    Removing the gate conductive film in a region not covered with the gate resist by dry etching or wet etching, forming a gate electrode and a gate wiring, and removing the gate resist by ashing;
    The method of manufacturing an active matrix substrate according to any one of claims 1 to 10, characterized by comprising:
  12. 　前記積層工程は、
    　前記ゲート電極及び前記ゲート配線上に、前記絶縁膜として窒化シリコン又は酸化シリコンを用いたゲート絶縁膜を形成する工程と、
    　前記絶縁膜上に、前記半導体膜としてアモルファスシリコンを用いた真性半導体膜を形成する工程と、
    　前記半導体膜上に、前記導電膜としてｎ型不純物をドーピングしたアモルファスシリコンを用いたドーピング半導体膜を形成し、さらに前記ドーピング半導体膜上に、前記導電膜としてアルミニウム、クロム、タンタル、チタンのいずれかの金属単体膜、又はいずれかの金属窒化物膜、又はいずれかの金属単体膜と金属窒化物膜の積層物を形成する工程と、
    　を含むことを特徴とする請求の範囲第１項から請求の範囲第１１項のいずれか１項に記載のアクティブマトリクス基板の製造方法。     The laminating step includes
    Forming a gate insulating film using silicon nitride or silicon oxide as the insulating film on the gate electrode and the gate wiring;
    Forming an intrinsic semiconductor film using amorphous silicon as the semiconductor film on the insulating film;
    A doped semiconductor film using amorphous silicon doped with an n-type impurity is formed as the conductive film on the semiconductor film, and any of aluminum, chromium, tantalum, and titanium is used as the conductive film on the doped semiconductor film. A step of forming a single metal film, or any metal nitride film, or a laminate of any metal single film and metal nitride film,
    The method for manufacturing an active matrix substrate according to any one of claims 1 to 11, characterized by comprising:
  13. 　前記半導体パターン形成工程の後、
    　前記平坦化レジストをアッシングによって除去する工程と、
    　前記導電膜上にパッシベーション膜を形成する工程と、
    　前記パッシベーション膜上にコンタクト用レジストを塗布し、コンタクト用フォトマスクを介して露光、現像を行う工程と、
    　ドライエッチング又はウェットエッチングによって、前記コンタクト用レジストに覆われていない領域の前記パッシベーション膜を除去して、前記ドレイン電極上にコンタクト部を形成する工程と、
    　前記コンタクト用レジストをアッシングによって除去する工程と、
    　透光性導電膜を前記基板の全面に塗布する工程と、
    　前記透光性導電膜上に画素電極用レジストを塗布し、画素電極用フォトマスクを介して露光、現像を行う工程と、
    　ドライエッチング又はウェットエッチングによって、前記画素電極用レジストに覆われていない領域の前記透光性導電膜を除去して、前記パッシベーション膜上に画素電極を形成する工程と、
    　前記画素電極用レジストをアッシングによって除去する工程と、
    　を含むことを特徴とする請求の範囲第１項から請求の範囲第１２項のいずれか１項に記載のアクティブマトリクス基板の製造方法。     After the semiconductor pattern forming step,
    Removing the planarizing resist by ashing;
    Forming a passivation film on the conductive film;
    Applying a contact resist on the passivation film, exposing and developing through a contact photomask; and
    Removing the passivation film in a region not covered with the contact resist by dry etching or wet etching, and forming a contact portion on the drain electrode;
    Removing the contact resist by ashing;
    Applying a translucent conductive film to the entire surface of the substrate;
    Applying a pixel electrode resist on the translucent conductive film, exposing and developing through a pixel electrode photomask; and
    Removing the transparent conductive film in a region not covered with the pixel electrode resist by dry etching or wet etching, and forming a pixel electrode on the passivation film; and
    Removing the pixel electrode resist by ashing;
    The method for manufacturing an active matrix substrate according to any one of claims 1 to 12, characterized by comprising:
  14. 　請求の範囲第１項から請求の範囲第１３項のいずれか１項に記載の方法によりアクティブマトリクス基板を作成する工程と、
    　基板上に共通電極を含む対向基板を作成する工程と、
    　前記アクティブマトリクス基板と前記対向基板とを貼り合わせ、当該アクティブマトリクス基板と当該対向基板との間に液晶層を形成した液晶パネルを作成する工程と、
    　を含むことを特徴とする表示装置の製造方法。     Creating an active matrix substrate by the method of any one of claims 1 to 13; and
    Creating a counter substrate including a common electrode on the substrate;
    Bonding the active matrix substrate and the counter substrate, creating a liquid crystal panel in which a liquid crystal layer is formed between the active matrix substrate and the counter substrate;
    A method for manufacturing a display device, comprising:
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