WO2007066396A1 - 半導体装置と不良解析方法 - Google Patents

Abstract

【課題】外部端子の削減と信頼性を確保しつつ不良解析を簡単にした半導体装置と不良解析方法を提供する。 【解決手段】搭載基板上に半導体チップが搭載される。上記搭載基板には、外部端子に接続されない内部配線を有し、上記半導体チップはモールド樹脂により封止される。上記内部配線の一部は、半導体チップと外部端子の対応する端子同士を接続する内部配線の最外部よりも外側の上記搭載基板外側端部又は上記モールド樹脂の外側端部まで延長させた終端を設ける。                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      

Description

導体 不良

術分野

０００1 この 、半導体 不良 法に関し、例えば イ ンチップ メ チッ プ を の に搭 して実質的に一 の 導体 とされる チチップ ジ の 導体 とその 法に適用して有効な技術に関する ものである。

０００2 体の を利用して複数のテストポイントとしての 極を形成し、テストポ イントに関わる 体に対する多 制約を緩和したものが、 2 3 6343 7 報に 提案されて る。スペ ス する ペ ッドを要すること な 、テストポイントを設けた を備えた電気回路 のアクセスを提供する方法及 び 置が特 6 546 報に 提案されて る。

1 2 3 6343 7

1 6 546 報

発明の

明が解決しよ とする課題

０００3 C (M ChpMod e)として構成するための 導体チップとしては、例えば、 イ ン チップ 、 る イ ン チップに結合されるメ チップの に、互 に密接に関連したものが選ばれることが望ま 。この に密接に関連する 複数の 導体チップの み合わ を選択するときには C の 徴を充分に生 し て ステムを 、 内に搭 でき、 わゆるSP( s em nPackage)を実 現することができる。 SP品の ッケ ジ 部で完結する信号 テスト用の信号 などの 要な 号でも、テスティン ッグのために、通常の 子と同 様、 子として外部に接続できる にする必要がある。し し、この C では 本来の 子が多 わらず、外部 要な までも 子 するため、 子数がネックとなり ッケ ジが大き な てしま て る。 ０００4 G (Ba G d a ) ッケ ジ品などでは、顧客 に搭 してしま 、顧客 が使用して な 子の 観測できな 。テストポイントを多 すると、その 面積が増えて、 ストアップにな てしま 。 の に信号 子を持 て ると 記の と2では、 の 線と、 材料の の間 ら吸湿し 、 はがれなどを起こす可能性が高 、信頼性の点で問題が生じる。また、特許 2の 術では、 切断 に配線同士が接触したり、半田 による ョ を起こ すことなどがあり、取り扱 が難し な たりする 題を有する。

０００5 明の 、外部端子の 減と信頼性を確保し 不良 簡単にした 半導体 不良 法を提供することにある。この 明の ならびにそのほ の 的と新規な特徴は、本明細書の および 面 ら明ら になるであ 。

題を解決するための

０００6 にお て開示される発明の 代表的なものの 要を簡単に説明すれば、下 記の りである。すなわち、 上に半導体チップが される。

には、外部端子に接続されな 内部 線を有し、上記 導体チップは ド により される。 線の 、半導体チップ 外部端子の 応する 子同士を接続する内部 線の よりも外側の 上 記 ド の まで延長

さ た を設ける。

明の

０００7 部端子の 減と信頼性を確保し 上記 を利用して不良 簡単にで きる。

明を実施するための 良の

０００8 には、この 明に係る C (S P)に用 られる の の

タ ン図が示されて る。 ( )は、 ( )が示されており、ボンデ ィング 、そこ ら延びる配線及び 層である 2層の配線とを接続するため のス ホ (ビア)が示されて る。 長方形で示され、配線は実線で 示され、ス ホ は で示されて る。 ０００9 ( )は、 2 ( )が示されており、配線が実線で示され、上層である 層の配線及び 層である 3層の配線と接続さ るためのス ホ (ビア)が上 記 様に黒 でより されて る。

００1０ C 、 3 ( )が示されており、配線が実線で示され、上層である 層の配線及び 層である 3層の配線と接続さ るためのス ホ (ビア)が上 記 様に黒 でより されて る。

００11 ( )は、 4 ( ボ )が示されており、半田ボ が形成される電極 が大きな で示され、そこ ら 線により接続され上層である 3層の配線に接続 さ るためのス ホ (ビア)が上記 様に小さな より されて る。

００12 ( )～( )は、後述するよ ガラス の を介して重ね合わされた 形態で の 成される。 ( )～(C)にお て、一点 で示した部 分より内側が本来の 線形成 域である。この では、以下のよ に上記 来 の 線形成 より外側であ て上記 ド の

まで延長さ た を有すテスト用の配線及びス ホ (ビア)が形成され る。

００13 ( )の ンディング 、 の ピッチの2倍に対応した 隔で 配置されて る。 左 ら 目の ンディング 極 ら の

まで延びる配線は、外部よりプ の を突き刺すことにより 接触が得 られる程度の (d)を持 置で終 して る。 ( )の左 ら 2 目 らの ンディング 極 ら の に延びる配線は、本来なら上記 線形成 域の に形成された 2層の配線と接続さ るス ホ で するが、さらに 延びて上記 様に終 して る。 ( )の左 ら 3 目 らの ンディング 極 ら の に延びる配線は、上記 様に終 するとともに 2層の配線と 接続さ るス ホ も設けられる。 下、第4 2 目と同様であり、 5

3 目と同様であり、 6 目と同様である。

００14 ( )は、一点 で示された本来の 線形成 より外側にお て、上記 ( )の の2倍の で配線及びス ホ が形成される。左 ら 目の としてのス ホ (ビア)は、下層である 3層の配線との 続を行 ものが利用され、 2層に形成された内部 線がここまで延びて さ られるもの である。この 、同じ 置にある 層の上 とは電気 に分離されて る。 ００15 左 ら 2 目の としてのス ホ (ビア)は、上記 様に下層である 3 層の配線との 続を行 ものが利用され、 2層に形成された内部 線がここまで延 びて さ られるものである。この 同じ 置には、 層では何も設けられな 。

００16 左 ら 3 目の としてのス ホ (ビア)は、上記 様に下層である 3 層の配線との 続を行 ものが利用され、 2層に形成された内部 線がここまで延 びて さ られるものである。 置にある 層の上 とは上記 来の 線形成 域の に設けられス ホ より に接続されて る。

００17 左 ら 4 目の としてのス ホ (ビア)は、上記2 目の 同様で ある。左 ら 5 目の としてのス ホ (ビア)は、上記 層の終 接続 されるものである。左 ら 6 目の としてのス ホ (ビア)は、上記2 目 の 同様である。左 ら 7 目の としてのス ホ (ビア)は、上記3 目の 同様である。左 ら 8 目の としてのス ホ (ビア)は、上 記2 目の 同様である。左 ら 9 目の としてのス ホ (ビア)は 、上記5 目の 同様である。 下、上記の ずれ と同様であるで説明を する。

００18 C 、一点 で示された本来の 線形成 より外側にお て、上記 ( )の 、チ 同じで上記 を構成するス ホ が形成される。 3層に お て上記 、チでス ホ が形成されな 部分は、上記 2層にお て上記 左 ら 5 目、第9 目の が上記 層の終 接続されるス ホ が形 成されるためである。

００19 2には、この 明に係る C (SP)の 面図が示されて る。 2( )は、側面 図が示され、 2 、前記 ( )～(C)に点線で示した位置で切断したときの 面図が示されて る。 まり、 2 、 2( )の 面を上記 dだけ 去した状態を示して る。 2 )のよ に配線だけで した場合には細 ッドと して、ス ホ (ビア)により した場合には、方形の ッドとして見え、テスト 用 号の 給することが可能となる

００2０ この では、上記のよ に外部 要な 号のテストポイントを、 ド ジン 部のよ な、通常では れた位置に配置してお 。これにより、 板の 端に信号 子を持 て ると や2のよ に の 線と、 材 料の の間 ら吸湿し、 はがれなどを起こす可能，注が高まり、 切断 に配線同士が接触したり、半田 による ョ を起こしたりするなどのよ な取り扱 が難し なると 題が解決でき、取り扱 などは従来のよ にテスト 部端子 を設ける場合と同じでよ なる。テスティン ッグの際には、少し ッケ ジ端 を削り落とすだけで 易に露出 。または、後述するよ にプ を突き刺して さ ることが出来る。このため、従来では通常 子として た、外部 要な 子の だけ、 ッケ ジの 子数を減らすことができる。 子数が減ることに より、 ッケ ジサイズ ストも低減できる場合がある。 子数を同じにする場合、 別の機能を持 号を追加したり、 S 度を上げる対策を取 たりすることができ る。

００21 3には、この 明に係る C (SP)の の が示されて る。 (

)には、平面部分が示され、 3( )には 面部分が示されて る。ただし、 3( )は、 3( )に示した ンディングワイヤを して る。 表面部には、 P ( 理装置)を含むよ な チップ イク ンピ タ 能を持 1 C( 下、単に P )が けされる。この P の 面上には、背中合わ で ンク ナス R ( 下、S )が される。

００22 S R は、特に制限されな が、記憶容量 大のためにS R とS

2の2 ら 成される。 X 向の 側にチップ 辺に沿 て ンディング ッドを持 S R が とされ、その上に搭 されるS R 2は 。

9 転さ て 向の 側にチップ 辺に沿 て ンディング ッドが配置されるよ にされる 。 のよ にチップの 側に ンディング ッドが設けられるS R とS R 2 にお て、それぞれの ンディング ッド列 。

が重ならな よ に9 転さ て重ね 合わ ることによ て、 に設けられる電極がチップ 分を囲むよ に分 散して配置さ ることができる。この 、 サイズを することができ るととも ンディングワイヤ の ョ を未然に防止することができる。

００23 この では、 S R とS 2のよ に2 続して、2倍の記憶容 量を持 りを実現することによ て、 ステムの 性能 能を実現するも のである。特に制限されな が、後述するよ に32ビット 成の イク プ セッサに 対してS は下位の 6ビット( 5～ O)分を受け持ち、S R 2が上位 の 6ビット( 3 ～ 6)を受け持 よ にされる。このため、アド ス 子及び

ドを指示する制御 、 に設けられた電極に対して共通に接続され る。

００24 4な し 7には、この 明に係る C を説明するための の 面 図が示されて る。 4な し 7にお ては、この 明に係る C の 成を組立 の 態で表して る。この における C は、アプ ケ ョン・スペ ァイ インテグ テッド・サ キッツ、すなわち Cを構成する P を 含む イ ン S ( P )と2個 らなる上記S R ( nchono sD namcRa ndo AccessMemo ) 2 スタックド 成にされる。

００25 S R 2は、特に制限されな が、それぞれが 256 ビットのよ な ， 量を持ち、上記のよ に2 わ て全体で5 2 、 のよ な大きな記憶容 量とされる。 4は 3のX 向の 面を表し、 5は 向の 面を表して る。 4 5にお てCP 2 が、 上に面 される。 まり、ベア チップであるCP 2 の ッド上に ン 2 を形成し、 の ッド に異方 ィ ム C を けし、上記 ッド上に ン 2 が形成された チップ 態のCP 2 を に ウント 、加熱 着が実施されて けされる。 4でS R に対応した電極 が示され、 5ではS R 2に 対応した電極 2が示されて る。

００26 6、 7に示したよ に、S ( S R 3 )が上記CP 2 に対し て 中合わ で(チップの 士が向 合 よ に) される。 まり、S R 3 が S C2 背中合わ で熱硬 ， に設けられた イボン ド ィ ム3 を用 て 着され、 6に示すよ にワイヤ ンディン により

の 応する電極 ワイヤ3 2により接続される。 様に、S R 2( S 5 上記S R 3 に対し 。

て上記9 転さ て される。 ま り、 S R 4 がS R 3 の 面部と熱硬 ， に設けられ た イボンド イ ム4 を用 て 着され、 7に示すよ にワイヤ ンデイングによ り の 応する電極 2 ワイヤ4 2により接続される。 下、図面では 省略されて るが、上記CP 2 S R 3 S R 4 と、それらに設けら れた ンデイングワイヤを樹脂 ( ド)より 、 3( )に示したよ に の に外部端子としてのボ がなされて C が 形成される。

００27 CP 2 は、 に面 能な 数の ンプ 2 を持 。C P 2 は、必要に応じて、 ア・ア イ・ ッド されるよ 技術、すなわち、素 子及び 線が完成された半導体チップの 上に 脂 らなるよ

、 る配線に ッド ( ンプ ランド )を形成するよ 技術によ て構成される。

００28 ア・ア イ・ ッド 、半導体チップにおける外部端子としての数

。 。

な し 、チの 較的 、チに配列された ッド 、 ・ ～ ・ 2 のよ とされ、 4 ～ 。

6 、チの 較的 き な 、チの ンプ 列に変換される。このため、 ア・ア イ・ ッド 、C P 2 のよ に多数の ッド 半導体チップ けられる半導体チップの チップ化に有効である。

００29 は、ガラス もし はガラス らなるよ 絶縁 、 る絶縁 上に形成された多層 成 らなるよ 較的 細な内部 線と、 半導体チップの ンプ 電気 合される き 数のランド 、複数の 部端 子とを持 。 は、上記 導体チップ の 、上記ランドの他 に、S R 3 4 に設けられた ンディング ッド のワイヤ 続するための 成される。この 線の 、 には後述するよ S R 、2のテス トを容易にする目的で、言 換えるならば、S 、2を単独でメ アクセスでき るよ にするために前記 に示したよ を持 配線な しビア(ス ホ 形成されて る。

００3０ この C の 立工程の 、以下の りである。

( )S とS が形成される半導体ウ に イボンド ィ を 付け た後にダイ ングを 。

(2)CP を 上に面 けする。

(3)S を上記 P に イボンドする。

(4 S 2を ES R に イボンドする。

(5)ワイヤ ンディング 向上を目的としてプラズ 理を行 。

(6)S に対してワイヤ ンディン を 。

(7)S 2に対してワイヤ ンディン を 。

(8) ド ジン 着性向上を目的としてプラズ 理を行 。

(9) ド( )を 。

( ) ザ クを 。

( )ボ (ボ 、 、洗浄)を 。

( 2) ( )

( 3)

( 4) 出し

００31 8には、この 明に係る C (SP)の ック図が示されて る。C は、外部端子に接続される P ス 号を有して る。また、 S R とS R 2をアクセスするための ド ス P ( 5 、デ タ P 5

P (3 6 子を有して る。 アド ス P 5 、内部 線によりS R とS 2の ド ス ( 5 接続さ れる。デ タ P ( 5 、内部 線によりS R デ タ ( 5 接続される。デ タ P (3 6)は、内部 線によりS R 2デ タ ( 5 接続される。そして、 P と S R 2の 子 同士が内部 線により接続される。これらの 、メディア スとして前記のよ トス用の終 に接続されるものである。

００32 P は、テスト ドを備えてなり、その P ら上記S R とS R 2を独立してメ アクセスすることができるよ な 路を持 。すなわ ち、上記 P をテスト ドに設定することにより、 P ス、 まりは C の 部 端子 ら上記S R S R 2を独立してテイステイングを〒 ことができる。こ の 能を用 ることにより、製造 までは上記テスト ドを利用してS

S 2のテイステイングを行 よ にするものである。したが て、製品 まで、 上記テスト 使用する必要がな 、上記 出されて前記 や 2のよ に の 線と、 材料の の間 ら吸湿し、 はがれなどを起 こす可能，注が高まり、 切断 に配線同士が接触したり、半田 による ョ を 起こすことなどのよ な取り扱 が難し なると 題が回避される。

００33 特に制限されな が、この C は、 ッケ ジが 2 角で、 子数が 4 9 とされる。この ち上記メデ ア スは58ヒ 用して る。この 明の 用 によ て、この58 が不要となる。なぜなら、この ア スはSP 部のS R 用の だ らである。この58 を削除して、より な ッケ ジにすること が可能。もし は、新規の 号を58 り出すことができる。

００34 9には、不良 析のための 続方法を説明するための である。 の 析にお ては、上記 ド の よりプ の を 突き刺すことにより 接触を得て当 出を行 。このよ なプ の を突き刺すことより、上記 出してしま ものとなる。し し、出荷 の 、 ステムに されて不良とされたC( C )の 因を探し出すもので あるので、上記 出されて の 線と、 材料の の間 ら吸湿 し、 はがれなどを起こすことには配慮する必要はな 。

００35 まり、 C としての 能であるので、上記 P をテスト ドにすること自 体も不可能にな たり、み け テスト ドに設定することが出来たとしても の 因が P 側にある 側にある は不明になる場合がある。そこで、上記の よ なプ の を突き刺すことより、 S R 、S R 2に対して直接的に テステイングを行 ことにより、メ 側にどのよ な不良が存在したの 、メ 側に不 良がなければ P 側の不良である たよ な解析結果を得るこ ができる。 ００36 には、この 明に係る他の の 面図が示されて る。 ステム には、 2個の チップC 2が され、 ドによ て2 が されて る。 ンステム 、 G 成の 導体 積回路 1 3が されて る。これらは、 ステム に形成された内部 線により相互に接続され て る。 1 と1 2を相互に接続する ステム の に形成された配線 は、 にお て 態にされて ド まで延長される。そして、ここにテス ト が存在することを示す クが付されて る。

００37 G 成の 導体 積回路 1 3に対しては、 線が前記

の 線と同様に基 まで延びて前記 して る。したが て、 ステム が不良とされたときに、上記1 と1 2に対しては、 ドの 部を削 り取り て上記 極を 出さ て、上記1 と1 2のテスティン を〒 よ にす る。また、上記1 3に対しては、上記 まで延びた前記 プ 尖を突き刺して前記 様にテスティン を行 。このよ に ステムとして 要な 、部品の下にし されな 号を対象として上記テストポイントである を設置する。

００38 小なプ の を突き刺す場合などでは、後で再 ティン するなどで前 の状態と同等にすることができる。そ すると、出荷前のテスティン などでも 明 によるテスティン が可能である。 に搭 でも、 ッケ ジ端 ら信号を 観測できる。そのため、不良 析などで有利となる。 のよ な一般的な基 の 合、通常では使用して な 板の端を使 ため、 明を利用したテストポイ ントを追加しても ストアップにならな 。また、外見上は分 らな ため、テストポイ ントの 号を解析されたりする事も無 と 点も得られる。

００39 上 によ てなされた発明を、前記 態に基 き具体的に説明した が、 、前記 態に限定されるものではな 、その 旨を逸脱しな 範囲 にお て 能である。 えば、 上に の 導体チップが さ れたものにお ても、 導体チップに公開されな テスト ドを有する場合、 半導体チップとしては プ ビングにお て上記テスト ドを実施するため の ッド( )を有する。そこで、上記 開されな テスト ド用の ッドに上記 線の 端を接続し、 に同様な を設ける。 えば、ボンディングワイヤに より と接続されるものでは、 るテストモ ド用の ッドに対しても ンディ ングワイヤが設けられる。 の 析にお て、上記 によりテスト ドを実施して詳細な不良 ことができる。また、半導体チップに設けられた 端子の 、特定の 能が変更な し されて使用しな 子を持 よ にされた 形態で組立られる半導体 置がある。このよ 導体 、上記 導体チップ の 部端子には接続されな ( ッド)が存在するので、 る ッドにも上記 線及び を設ける。これにより、製品 の 析にお て、上記 を利用して使用しな 回路 分の 作も確認できるので、それに関連する不 良も見 け出すことができる。

００4０ C にお ても、 の のよ に 面に対して ド により するもの 、周辺 分の 面を 出させて、 が必要な部分のみに ド等を行 ものであ てもよ 。 、前記4層の他に6 のよ により 多層であ てもよ 。メ りは、前記S R の 、 ラッ メ 等のよ 他の 、ある は周辺チップ等 であ てもよ 。この 、前記 チチップ ジ の他に前記のよ に の 導体チップし されな 半導体 置 及びその 法に広 用できる。 ００41 の 明に係る C (SP)に用 られる の を示す

タ ン図である。

2 の 明に係る C (SP)の の 面図である。

3 の 明に係る C (SP)の を示す である。

4 の 明に係る C を説明するための の 面図である。

5 の 明に係る C を説明するための の 面図である。

6 の 明に係る C を説明するための の 面図である。

7 の 明に係る C を説明するための の 面図である。

8 の 明に係る C (SP)の を示す ック図である。

9 の 明に係る不良 析のための 続方法を説明するための である。 1０ の 明に係る他の を示す 面図である。 号の

2 2 CP 3 S RA 4 S 2 3 ～4 … イボンド ィ ム、 3 2～4 2… ンディングワイヤ。

Claims

求の

、

上記 上に搭 された半導体チップ 、

上記 に形成され、外部端子に接続されな 内部 線と、

上記 導体チップを する ド とを有し、

上記 線の 、半導体チップ 外部端子の 応する 子同士を接続す る内部 線の よりも外側の 上記 ド の まで延長さ た を有することを特徴とする半導体 。

2 にお て、

上記 、上記 ド の よりプ の を突き刺 すことにより 接触が得られる程度の みを持 て上記上

上記 ド の まで延長さ されるものであることを特徴とする半 導体 。

3 2にお て、

上記 、 の み方向に隣接する配線同士を接続する配線 段を含 むことを特徴とする半導体 。

4 にお て、

上記 導体チップは、 導体チップ 2 導体チップ らなり、

上記 導体チップは、上記 上に搭 され、

上記 2 導体チップは、上記 チップ上に搭 され、 上記 、 に形成され、 導体チップ 2 導体チップの 応する 子同士を接続する内部 線を含み、

上記 導体チップは、 イク プ セッサ 能を有する信号 理装置であり、 上記 2 導体チップは、上記 理装置での 理に用 られるデ タを 記憶する りであり、

上記 、上記メ りを単独でアクセスするための に対応して設けられる ものであることを特徴とする半導体 。

5 4にお て、 イク プ セッサは、外部端子より上記メ りを単独でアクセス テスト 路 を有効にするテスト ドを備えてなることを特徴とする半導体 。

6 にお て、

上記 表面の 、 導体チップ 2 導体チップ 分の 部に 上記 ド 形成され、上記上 ド 形成されな 上記

表面部に上記 が存在する 置を示す クが付されてなることを特徴とする 半導体 。

7 、

上記 上に搭 された半導体チップ 、

上記 に形成され、外部端子に接続されな 内部 線と、

上記 導体チップを する ド とを有し、

上記 線の 、半導体チップ 外部端子の 応する 子同士を接続す る内部 線の よりも外側の 上記 ド の まで延長さ た を設けた半導体 置の 法であ て、 製造 の 析にお て、上記 を用 て上記 導体チップに電気 に接触さ て不良 出を〒 ことを特徴とする半導体 置の 。

8 7にお て、

上記 導体チップは、 導体チップ 2 導体チップ らなり、

上記 導体チップは、 イク プ セッサ 能を有する信号 理装置であり、 上記 2 導体チップは、上記 理装置での 理に用 られるデ タを 記憶する りであり、

上記 導体チップは、外部端子より上記 2 導体チップを単独でアクセス テスト 路を有効にするテスト ドを有し、

製造 までは、上記 導体チップをテスト ドにして上記 2 導体 、プのテスト 作を実施して不良 出を行 、

上記 の 析にお て、上記 を用 て 2 導体チップのテス 作を実施して不良 出を〒 ことを特徴とする半導体 置の 。9 8にお て、 、上記 ド の よりプ の を突き刺 すことにより 接触が得られる程度の みを持 て上記上

上記 ド の まで延長さ され、

上記 の 析にお ては、上記 ド の より プ の を突き刺すことにより 接触を得て当 出を〒 ことを特 徴とする半導体 置の 。

０ 8にお て、

上記 の 析にお ては、上記 はそれを

ド 脂を部分的に 去して 出さ 、電気 接触を得て当 出を行 ことを特徴とする半導体 置の 。