WO2007030978A1 - Procede, appareil de reinitialisation et equipement pour effectuer la reinitialisation d'un dispositif maitre dans un bus i2c - Google Patents

Description

I2C总线中主器件复位的实现方法、 复位装置及其设备 技术领域

本发明涉及通讯设备中使用 I2C总线的情况， 特别是涉及在 I2C总线结构 中实现主器件复位的方法和装置。 背景技术

I2C总线 （Inter— IC BUS或 IIC BUS, 集成电路间互连总线） 是一种由飞 利浦（PHILIPS)公司开发的一套串行总线， 用于连接微控制器及其外围设备。 I2C总线有两根信号线： 一根时钟线 SCL， 一根双向数据线 SDA。所有接到 I2C 总线上的器件的时钟线 SCL均接到总线的 SCL， 其数据线 SDA都连接到总线的 双向数据线 SDA线。总线使用软件寻址来识别每个器件（如微控制器、存储器、 LCD驱动器、 时钟芯片和其他 I2C总线器件）， 完全省去了每个器件的片选线， 因而使系统的接线非常简单。 目前 I2C已经成为重要的全球业界标准，被所有 主要的 IC厂商所认同和使用。 在计算机网络通讯设备中， 具有 I2C总线接口 的器件应用也越来越多。

在 I2C总线中，当某个器件生成总线上的时钟信号 SCK并发起数据传输时.， 被称为是发送器 (也叫主器件)，某个器件从总线上接收控制信息时，被称为接 收器 (也叫从器件）。主器件用于启动总线， 产生时钟并传送数据， 此时任何被 寻址的器件均被认为是从器件。

I2C总线工作时， 由总线上的主器件控制时钟线 SCL提供时钟同步信号脉 冲， 由双向数据线 SDA完成数据传送。 I2C总线的数据传送速率， 在标准工作 方式下为 100kbit/s， 在快速方式下， 最高传送速率可达 400kbit/s。 I2C总 线技术规范中， 总线协议有着严格的时序要求。

I2C总线的数据传送格式是： 在 I2C总线开始信号后， 送出的第一个字节 数据是用来选择从器件的地址和指示读写操作，其中前 7bit为地址码，第 8bit 为读写标志位 (R/W)。标志位为 "0"表示是主器件的 "写"操作， 即主器件把 信息写入到所选址的从器件； 标志位为 " 1 "表示主器件的 "读"操作。 开始 信号后， 系统中的各个器件将自己的地址和主器件送到总线上的地址进行比 较，如果与主器件发送到总线上的地址一致，则该器件即为被主器件寻址的器 件， 其接收信息还是发送信息则由第 8bit标志 (R/W)确定。 I2C总线上每次传 输的数据字节数不受限制，但每一个字节必须为 8位，而且每个传送的字节后 面（第 9位），从器件必须跟一个认可位，也叫应答位（ACK， Acknowledge bit；)。

I2C总线技术规范中， 对开始和结束信号 （也称起始和停止信号） 以及应 答信号的定义如下：

起始信号（S): 在时钟线 SCL保持高电平期间， 双向数据线 SDA上出现由 高电平向低电平的变化， 用于启动 I2C总线， 为 I2C总线的起始信号；

停止信号（P): 在时钟线 SCL保持高电平期间， 双向数据线 SDA上出现由 低电平向高电平的变化， 用于停止 I2C总线， 为 I2C总线的终止信号；

应答信号（A): 在 I2C总线传输过程中每一个字节的第 9个 SCL脉冲对应 着应答位， 若双向数据线 SDA上显示低电平则为总线 "应答 （A)"， 若双向数 据线 SDA上显示高电平则为总线 "非应答 （/A)"。

只有主器件才能对 I2C总线实现管理与检测， 开始和结束信号一般都是由 主器件产生。 I2C总线数据传输时， 在时钟线 SCL为高电平期间， 数据线 SM 上必须保持有稳定的逻辑电平状态， 高电平表示数据 1， 低电平表示数据 0。 只有在时钟线 SCL为低电平时， 才允许数据线 SDA上的电平状态发生变化。

I2C总线的工作速度一般是取决于主器件和从器件的性能， 参考 I2C的总 线规范， 时钟线 SCL的工作频率可以工作在 0Hz到 100kHz之间。

I2C总线本身不会锁定， 但如果总线上存在干扰或者 SDA或 SCL被某些特 定的因素拉成低电平， I2C总线就产生锁定， 这些情况通常是由于外部干扰以 及从器件的失效和故障造成。若 SDA线被总线上的一个器件拉成低电平，主器 件就不能产生起始、停止信号，进行下一步的传送， 此时主器件一般会检测到 I2C总线出现锁定， 无法实现下一步的数据传输。 因此必须通过一定的手段来 避免出现此种情况下造成 I2C总线的故障。

在计算机通讯设备内， I2C总线上的主器件一般是 CPU, 从器件是连接在

I2C总线上的其它器件， 比如存储器、 传感器、 实时时钟等。 如果在印制电路 板设计时经过仔细的布局布线，一般可以避免因总线上出现干扰造成总线的锁 定。 但是， 还有一种可能出现但比较隐蔽的情况， 也会造成 I2C总线的锁定， 且必须要通过其它手段来解决。 譬如， 在主器件 （CPU) 在对 I2C从器件的读 操作期间， 如果 CPU突然被复位（RESET), 而此时 I2C总线上的一个读操作周 期却还没有结束， I2C从器件一般有没有复位输入管脚， 也无法知道主器件被 复位的情况， 从器件只是看到总线的 SCL停止变化， 但 I2C总线允许时钟线 SCL停止， 因此从器件也不会认为 I2C总线的主器件出现故障。

在 CPU复位过程中及复位后， SCL往往被上拉到高电平， 保持稳定， 按照 I2C总线的规范， SDA数据线上的数据在时钟线 SCL高电平期间必须是稳定的， 如果从器件此时在 SDA上输出的 bit正巧为 "低"， 因此， 从器件将始终驱动 SDA线为低电平， 使主器件无法产生任何起始、 停止信号， 从而由从器件锁定 SDA线， 造成 I2C总线的锁定。

这种情况出现后， 如果主器件能够单独控制 SCK, 可以通过发送几个 SCK 脉冲， 使从器件完成 I2C总线上的读操作周期， 从而避免 I2C总线的锁定， 但 是， 有许多 CPU (主器件）， 其内部集成的 I2C寄存器一般不提供直接对 SCK 的控制， 因此， 无法采用输出 SCK脉冲的办法来解决。 I2C总线如果被上述的 原因锁定后， 一般无法仅仅通过复位（RESET)主器件来解决， 若没有其它合 适可靠的解决办法， 必须要重新上电才能解决。

对于 I2C总线被锁定后的解决方法， 现有技术中的一些器件提供了各自的 解决途径。

FreeScale公司（美国一家芯片公司） PowerPC处理器中的 MPC8541、MPC8560 系列 CPU, 其内部集成了 I2C总线控制寄存器， 在发现 I2C总线被锁定后， 可 以通过读写一系列的 I2C总线控制寄存器来使 I2C总线退出锁定状态。

MAXIM公司 （美国一家芯片公司） 的 MAX7500系列 I2C从器件， 其内部集 成了超时功能，提供 I2C总线的锁定保护。如果在 250ms内时钟线 SCL没有发 生变化， 从器件将自动结束本次的 I2C操作， 回到初始状态， 从而避免了从器 件对 I2C总线的锁定；

但是， 在计算机通讯设备内 I2C总线上连接的器件往往比较多， I2C主器 件（一般是 CPU)不一定具有解决 I2C总线锁定状态的控制寄存器， 同时， 目 前 I2C总线上所有的从器件也不可能全部具备自动退出锁定状态的功能， 因 此， 还需要提供一种适用性更好的装置来解决 I2C总线可能被锁定的问题。 发明公开

本发明所要解决的技术问题是提供一种 I2C总线中主器件复位的实现方 法、 复位装置及其设备， 用于解决现有技术主器件复位时 I2C总线被锁定， 且 对主器件和从器件有特殊设计要求的技术问题。

为了解决上述技术问题， 本发明提供了一种 I2C总线中主器件复位的实现 方法， 其特点在于， 包括以下步骤： 实时检测 I2C总线状态， 在接收到外界对 所述主器件的复位信号时，先判断当前时刻 I2C总线的状态，如果 I2C总线空 闲， 立刻对主器件进行复位， 如果 I2C总线上正在有 I2C总线操作周期， 则在 该操作周期结束后， 再对所述主器件进行复位。

上述的实现方法， 其特点在于， 该方法是通过独立于主器件的一个复位装 置来检测 I2C总线的状态，接收外界对所述主器件的复位信号，并完成状态判 断和对主器件的复位操作。

为了更好的实现本发明的目的， 本发明还提供了一种 I2C总线中主器件的 复位装置， 其特点在于， 包括 I2C总线监控部分和复位控制部分， 其中： 所述 I2C总线监控部分与 I2C总线相连， 用于监控 I2C总线的状态， 并向复位控制 部分提供当前 I2C总线的状态指示；所述复位控制部分用于接收外界对所述主 器件的复位信号，从所述监控部分获知 I2C总线的当前状态，在收到该复位信 号时且 I2C总线处于 "空闲"状态时， 向所述主器件发出复位信号。

上述的复位装置， 其特点在于， 所述 I2C总线监控部分实时监控 I2C总线 上是否有操作周期， 如果有， 提供 I2C总线 "忙"的状态指示， 否则， 提供 I2C总线 "空闲"的状态指示。

上述的复位装置， 其特点在于， 该复位装置由可编程逻辑器件内部的逻辑 电路所构成。

上述的复位装置，其特点在于，该复位装置用硬件描述语言 Verilog或 VHDL 实现。

为了更好的实现本发明的目的， 本发明又提供了一种采用 I2C总线的通讯 设备， 包括通过 I2C总线相连的主器件和从器件， 其特点在于， 还包括一个用 于所述主器件复位的装置，该装置独立于所述主器件，用于实时监测 I2C总线 的状态， 在接收到外部对所述主器件的复位信号且 I2C总线处于空闲状态时， 向所述主器件发出复位信号。

上述的通讯设备， 其特点在于， 所述用于所述主器件复位的装置进一步包 括 I2C总线监控部分和复位控制部分， 其中： 所述 I2C总线监控部分与 I2C 总线相连，用于监控 I2C总线的状态，并向复位控制部分提供当前 I2C总线的 状态指示；所述复位控制部分用于接收外界对所述主器件的复位信号，从所述 监控部分获知 I2C总线的当前状态，在收到该复位信号时且 I2C总线处于 "空 闲"状态时， 向所述主器件发出复位信号。

上述的通讯设备， 其特点在于， 所述 I2C总线监控部分实时监控 I2C总线 上是否有操作周期， 如果有， 提供 I2C总线 "忙"的状态指示， 否则， 提供 I2C总线 "空闲"的状态指示。

上述的通讯设备， 其特点在于， 所述用于所述主器件复位的装置由可编程 逻辑器件内部的逻辑电路所构成。

本发明的优点在于： 采用本发明完全可以避免 I2C主器件（一般是 CPU) 在对 I'2C总线读操作期间因被复位而由从器件造成总线的锁定，提高了系统的 适应性、 稳定性和可靠性， 且实现起来方便灵活， 硬件成本低。 附图简要说明

图 1 是本发明实施例 I2C总线中主器件的复位装置的结构框图； 图 2 是本发明实施例 I2C总线中主器件的复位装置工作状态转换图。 实现本发明的最佳方式

下面结合附图对技术方案的实施作进一步的详细描述：

图 1所示是本实施例 I2C总线中主器件的复位装置的结构框图。如图所述， 该装置包括 I2C总线上的主器件 101、主器件的复位装置 102和 I2C总线的从 器件 103。 本实施例中， 主器件 101为 CPU处理器。 I2C总线上一般有多个从 器件 103， 图中只示出了其中的一个。

复位装置 102在本实施例中由可编程逻辑器件（PLD) 实现， 此装置是用 PLD内部逻辑电路构成的一个功能模块。 实际应用中， 为了形成模块化并适应 多家厂商的 PLD器件，此功能模块一般由硬件描述语言 Verilog或 VHDL实现， 以提高模块的可移植性。如图所示， 外界对主器件的复位信号 RESET— cpu、 连 接到主器件 101 RESET端的复位信号线、 I2C总线上的时钟线 SCL和双向数据 线 SDA同时引入 PLD内部的复位装置 102。

复位装置 102主要由 I2C总线监控部分和复位控制部分构成。 I2C总线监控部分与 IC总线相连， 负责监控 I2C总线的状态，并向复位控 制部分提供当前 I2C总线的状态输出指示， 比如， 用电平 '0， 表示 I2C总线 空闲， 电平 表示 I2C总线上有操作周期。

复位控制部分负责监测外界对主器件的复位信号， 接收到外界对所述主器 件的复位信号时， 如果 I2C总线空闲， 则对主器件立刻进行复位， 如果 I2C 总线上有 I2C总线操作周期， 则等到主器件的 I2C总线操作周期结束， I2C 总线监控部分的状态指示变为 "空闲"后， 再对主器件进行复位。

为了主器件复位的实现方法进行更清楚地说明， 请参照图 2示出的复位装 置 102工作时的状态转换图， 其中每一个圆圈，代表着一种状态， 箭头表示出 在不同条件下状态的转换。

I2C总线处于 "空闲"状态时， 如果收到外界对 I2C总线上主器件的复位 信号， 复位装置立刻转换到 "主器件复位"状态， 对主器件进行复位， 复位结 束后状态切换回 "空闲"状态；

I2C总线处于 "空闲"状态时， 如果 I2C总线上出现起始信号， 状态转换 到 "监视 I2C总线"状态， 在该状态下， 如果 I2C总线出现停止信号， 表明一 次 I2C总线的操作周期完成， 状态转换回 "空闲"状态；

I2C总线处于 "监视 I2C总线"状态， 即 I2C总线上正在有读写操作周期 时， 如果收到外界对主器件的复位信号， 工作状态转换到"等待 I2C总线周期 结束"状态； 当 I2C总线上出现停止信号后， 表明 I2C总线上的操作周期已经 完成， 复位装置转换到 "主器件复位"状态， 向主器件发送复位信号， 复位结 束后， 切换回 "空闲"状态。

综上所述， 本发明把原本由外界直接给主器件的复位信号改由经 I2C总线 中主器件的复位装置供给主器件，避免在 I2C主器件在对从器件读操作期间被 复位，从而防止从器件可能会对工 2C总线造成的锁定。并且不需要对主器件和 从器件有特殊的设计， 具有适应性好、稳定性和可靠性高， 实现方便灵活， 硬 件成本低等优点。

当然， 本发明还可有其他多种实施例， 在不背离本发明精神及其实质的情 况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但 这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

权利要求书

1、 一种 I2C总线中主器件复位的实现方法， 其特征在于， 包括以下步骤: 实时检测 I2C总线状态，在接收到外界对所述主器件的复位信号时，先判断当 前时刻 I2C总线的状态， 如果 I2C总线空闲， 立刻对主器件进行复位， 如果 I2C总线上正在有 I2C总线操作周期， 则在该操作周期结束后， 再对所述主器 件进行复位。

2、 如权利要求 1所述的实现方法， 其特征在于， 该方法是通过独立于主 器件的一个复位装置来检测 I2C总线的状态，接收外界对所述主器件的复位信 号， 并完成状态判断和对主器件的复位操作。

3、 一种 I2C总线中主器件的复位装置， 其特征在于， 包括 I2C总线监控 部分和复位控制部分， 其中：

所述 I2C总线监控部分与 I2C总线相连， 用于监控 I2C总线的状态， 并向 复位控制部分提供当前 I2C总线的状态指示；

所述复位控制部分用于接收外界对所述主器件的复位信号， 从所述监控部 分获知 I2C总线的当前状态， 在收到该复位信号时且 I2C总线处于 "空闲"状 态时， 向所述主器件发出复位信号。

4、 如权利要求 3所述的复位装置， 其特征在于， 所述 I2C总线监控部分 实时监控 I2C总线上是否有操作周期， 如果有， 提供 I2C总线"忙"的状态指 示， 否则， 提供 I2C总线 "空闲"的 态指示。

5、 如权利要求 3所述的复位装置， 其特征在于， 该复位装置由可编程逻 辑器件内部的逻辑电路所构成。

6、 如权利要求 3所述的复位装置， 其特征在于， 该复位装置用硬件描述 语言 Verilog或 VHDL实现。 '

7、 一种采用 I2C总线的通讯设备， 包括通过 I2C总线相连的主器件和从 器件，其特征在于，还包括一个用于所述主器件复位的装置， 该装置独立于所 述主器件，用于实时监测 I2C总线的状态，在接收到外部对所述主器件的复位 信号且 I2C总线处于空闲状态时， 向所述主器件发出复位信号。

8、 如权利要求 7所述的通讯设备， 其特征在于， 所述用于所述主器件复 位的装置进一步包括 I2C总线监控部分和复位控制部分， 其中： 所述 I2C总线监控部分与 I2C总线相连， 用于监控 I2C总线的状态， 并向 复位控制部分提供当前 I2C总线的状态指示；

所述复位控制部分用于接收外界对所述主器件的复位信号， 从所述监控部 分获知 I2C总线的当前状态， 在收到该复位信号时且 I2C总线处于 "空闲"状 态时， 向所述主器件发出复位信号。

9、 如权利要求 8所述的通讯设备， 其特征在于， 所述工 2C总线监控部分 实时监控 I2C总线上是否有操作周期， 如果有， 提供 I2C总线"忙"的状态指 示， 否则， 提供 I2C总线 "空闲"的状态指示。

10、 如权利要求 8所述的通讯设备， 其特征在于， 所述用于所述主器件复 位的装置由可编程逻辑器件内部的逻辑电路所构成。