WO2007010660A1 - 配線基板 - Google Patents

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Yoshimasa Chikama
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Definitions

  • the present invention relates to an electronic device manufacturing technique. For example, technology for mounting integrated circuit (IC) chips on films or glass substrates, technology for mounting flexible printed circuit boards (FPC) on element substrates on which semiconductor elements such as thin film transistors (TFTs) are formed, and Relates to a technique for bonding a pair of substrates together via a sealing material.
  • IC integrated circuit
  • FPC flexible printed circuit boards
  • TFTs thin film transistors
  • FIG. 19 is a cross-sectional view schematically showing a state in which an IC chip is mounted on a glass substrate in a conventional display panel.
  • a wiring 120 is formed on the glass substrate 100, and bumps 210 of the IC chip 200 are connected to the wiring 120. Since the bump 210, the wiring 120 and the glass substrate 100 of the IC chip 200 are all hard, there is almost no possibility that the wiring 120 will crack even when the pressing force of the IC chip 200 is increased when the IC chip 200 is crimped. .
  • FIG. 20 is a cross-sectional view schematically showing a process of mounting an IC chip on a plastic substrate
  • FIG. 21 is a partially enlarged view thereof. Since the shape of the plastic substrate 150 is easy to change, if the IC chip 200 is out of balance when the IC chip 200 is crimped using the head 300 of the mounting apparatus, the bump 210 of the IC chip 200 sinks into the substrate 150. As a result, the substrate 150 is deformed. For this reason, the wiring 120, the coat layer 110, etc. may be deformed and cracks CR may occur in the wiring 120 as shown in FIG. If crack CR occurs, signal input / output may not be possible due to disconnection.
  • an anisotropic conductive film is used when mounting an IC chip (see, for example, Patent Document 1).
  • ACF anisotropic conductive film
  • the conductive particles in ACF are as small as 3 / zm to 5 m, so local pressure is applied to the wiring and the possibility of cracking increases.
  • Fig. 22 is a cross-sectional view schematically showing the state where the IC chip is mounted with the ACF in between.
  • the conductive particles in the ACF may be pressed into the plastic substrate 150 by being pressed by the bumps 210 of the C chip 200. Therefore, even when ACF is used, cracks may occur in the wiring 120, which may cause disconnection of the wiring 120 or peeling of the film.
  • Patent Document 1 JP-A-2004-205551
  • An object of the present invention is to reduce the possibility of occurrence of cracks in a wiring when the wiring is pressurized by a bump spacer or the like of an IC chip. Another object of the present invention is to prevent disconnection and reduce the occurrence rate of mounting defects even when cracks occur in the wiring.
  • the present invention provides a wiring board having an insulating substrate and wiring formed on the insulating substrate.
  • the wiring includes an upper layer wiring part, a lower layer wiring part formed closer to the insulating substrate than the upper layer wiring part, and an insulating film formed between the upper layer wiring part and the lower layer wiring part.
  • the upper layer wiring portion includes a pressurized region that receives pressure.
  • the insulating film is formed in a region including at least the pressed region.
  • the upper layer wiring portion and the lower layer wiring portion are connected in a region excluding the pressurized region in a region where both wiring portions overlap in plan view.
  • FIG. 1 is a plan view schematically showing a liquid crystal display device.
  • FIG. 2 is a cross-sectional view schematically showing a state where an IC chip 20 is mounted on the peripheral region of the element substrate 10.
  • FIG. 3 is a plan view schematically showing a terminal according to the first embodiment.
  • Fig. 4 is a cross-sectional view taken along line A-A 'in Fig. 3, and Fig. 4 (b) is a cross-sectional view taken along line B-B' in Fig. 3, Fig. 4
  • (c) is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 5 is a plan view schematically showing a terminal according to the second embodiment.
  • Fig. 6 is a cross-sectional view taken along the line A-A 'in Fig. 5, and Fig. 6 (b) is a cross-sectional view taken along the line B--B' in Fig. 5.
  • (c) is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 7 is a plan view schematically showing a terminal of Embodiment 3.
  • Fig. 8 is a cross-sectional view taken along line A-A 'in Fig. 7, and Fig. 8 (b) is a cross-sectional view taken along line B-B' in Fig. 7.
  • (c) is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 9 is a plan view schematically showing a terminal according to the fourth embodiment.
  • Fig. 10 is a cross-sectional view taken along line A-A 'in Fig. 9, Fig. 10 (b) is a cross-sectional view taken along line BB' in Fig. 9, and Fig. 10 (c) is shown in Fig. 9.
  • FIG. 10 is a cross-sectional view taken along line A-A 'in Fig. 9, Fig. 10 (b) is a cross-sectional view taken along line BB' in Fig. 9, and Fig. 10 (c) is shown in Fig. 9.
  • FIG. 10 is a cross-sectional view taken along line A-A 'in Fig. 9
  • Fig. 10 (b) is a cross-sectional view taken along line BB' in Fig. 9
  • Fig. 10 (c) is shown in Fig. 9.
  • FIG. 11 is a plan view schematically showing a terminal according to the fifth embodiment.
  • Fig. 12 is a cross-sectional view taken along the line A-A 'in Fig. 11, Fig. 12 (b) is a cross-sectional view taken along the line B-B' in Fig. 11, and Fig. 12 (c) is a cross-sectional view in Fig. 11.
  • FIG. 12 is a cross-sectional view taken along the line A-A 'in Fig. 11
  • Fig. 12 (b) is a cross-sectional view taken along the line B-B' in Fig. 11
  • Fig. 12 (c) is a cross-sectional view in Fig. 11.
  • FIG. 13 is a plan view schematically showing a terminal according to the sixth embodiment.
  • FIG. 14 (a) is a cross-sectional view taken along the line A-A 'in FIG. 13
  • FIG. 14 (b) is a cross-sectional view taken along the line B-B' in FIG. 13, and FIG. FIG.
  • FIG. 15 is a plan view schematically showing a terminal according to the seventh embodiment.
  • Fig. 16 is a cross-sectional view taken along line A-A 'in Fig. 15, and Fig. 16 (b) is a cross-sectional view taken along line BB' in Fig. 15.
  • FIG. 16 (c) is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 17 is a plan view schematically showing the lead-out wiring of Embodiment 8.
  • Fig. 18 is a cross-sectional view taken along line A-A 'in Fig. 17, Fig. 18 (b) is a cross-sectional view taken along line BB' in Fig. 17, and Fig. 18 (c) is shown in Fig. 17. It is CC 'sectional view.
  • FIG. 19 is a cross-sectional view schematically showing a state in which an IC chip is mounted on a glass substrate in a conventional display panel.
  • FIG. 20 is a cross-sectional view schematically showing the appearance of a crack when an IC chip is mounted on a plastic substrate.
  • FIG. 21 is a partially enlarged view of FIG.
  • FIG. 22 is a cross-sectional view schematically showing a state where an IC chip is mounted with an ACF interposed therebetween. Explanation of symbols
  • a liquid crystal display device will be described as an example.
  • the wiring board of the present invention is not limited to a liquid crystal display device, but various display devices such as an organic or inorganic electoluminescence display device, plasma, and the like.
  • the present invention can be applied to various display devices such as display panels, vacuum fluorescent display devices, and electronic paper.
  • FIG. 1 is a plan view schematically showing a liquid crystal display device.
  • This liquid crystal display device includes a liquid crystal panel P, a liquid crystal driving IC chip 20 mounted in the peripheral region of the liquid crystal panel P, and an FPC 30 connected to an end of the liquid crystal panel P.
  • the liquid crystal panel P includes an element substrate 10 on which a TFT (Thin Film Transistor) is formed, a counter substrate 50 disposed to face the element substrate 10, and a liquid crystal layer interposed between the substrates 10 and 50. And 60.
  • the liquid crystal layer 60 is surrounded by a sealing material 40 provided on the periphery of the counter substrate 50.
  • a plurality of pixel electrodes arranged in a matrix are formed on the element substrate 10, and a common electrode is formed on the counter substrate 50.
  • the plurality of pixel electrodes arranged in a matrix are connected to TFTs that control the application of each voltage.
  • the source wiring and gate wiring connected to the TFT extend to the peripheral region of the element substrate 10 and are connected to the IC chip 20.
  • a TFT driving signal is output from the IC chip 20, and voltage application to a plurality of pixel electrodes arranged in a matrix is controlled. Thereby, the transmittance of the liquid crystal layer is controlled for each pixel, and gradation display is performed.
  • FIG. 2 is a cross-sectional view schematically showing a state in which the IC chip 20 is mounted on the peripheral region of the element substrate 10. Wirings are formed on the substrate 10 via the coat layer 11.
  • the wiring has an upper layer wiring part 13, a lower layer wiring part 12 formed on the substrate 10 side of the upper layer wiring part 13, and an insulating film 14 formed between the upper layer wiring part 13 and the lower layer wiring part 12.
  • the upper wiring portion 13 includes a pressurized region that is pressurized by the bumps 21 of the IC chip 20.
  • the insulating film 14 is formed in a region including at least the pressed region. In Fig. 2, upper layer wiring section 13 and The insulating layer 14 is sandwiched between the lower wiring portion 12.
  • the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected in a region excluding the pressurized region in a region where both the wiring portions 12 and 13 overlap in a plan view.
  • FIG. 3 is a plan view schematically showing a state in which the IC chip 20 is connected to the terminal of the signal line.
  • FIG. 4 (a) is a cross-sectional view taken along line A—A ′ in FIG. 3
  • FIG. 4 (b) is a diagram.
  • 3 is a cross-sectional view taken along the line B-B 'in FIG. 3
  • FIG. 4C is a cross-sectional view taken along the line C-C' in FIG.
  • the IC chip 20 is seen through for the sake of simplicity.
  • the ACF is interposed between the IC chip 20 and the terminal, and the force that connects the bump 21 and the terminal of the IC chip 20 via the conductive particles contained in the ACF. The description is omitted.
  • the element substrate 10 is a flexible substrate having flexibility, and a typical flexible substrate is a plastic substrate.
  • the element substrate 10 may have a coat layer 11 formed on the surface.
  • the coat layer 11 may be a single layer film made of an organic film such as an inorganic film or a resin film, or may be a laminated film of an inorganic film and an organic film.
  • the element substrate 10 made of plastic is used, the formation of the coating layer 11 on the surface is particularly advantageous because it can improve the noria and surface smoothness against moisture and gas.
  • the element substrate 10 is not limited to a flexible substrate, and may be a substrate (for example, a glass substrate) that has almost no flexibility.
  • the description of the coat layer 11 in the drawings may be omitted.
  • a plurality of terminals are formed on the element substrate 10, and each terminal is connected to a signal line.
  • Each of the plurality of terminals includes an upper layer wiring portion 13 and a lower layer wiring portion 12.
  • Upper wiring 13 Includes an area to be pressed that is pressed by the bump 21 of the IC chip 20.
  • the pressurized areas of the terminals are arranged in a staggered manner in the lateral direction (direction intersecting the direction in which the terminals extend). Note that the arrangement of the pressed regions of each terminal is not limited to the staggered arrangement shown in FIG.
  • An insulating film 14 sandwiched in the thickness direction by the upper wiring portion 13 and the lower wiring portion 12 is formed in a region including the pressed region of each terminal.
  • the insulating film 14 is composed of a film containing inorganic or resin. Since the insulating film 14 is interposed between the upper wiring portion 13 and the lower wiring portion 12, when the IC chip 20 is mounted, damage such as cracks occurs in the lower wiring portion 12 below the insulating film 14. Can be suppressed.
  • the insulating film 14 is an inorganic film
  • the inorganic film has a high hardness, so that it is difficult to be deformed when pressure is applied. For this reason, deformation of the substrate 10 can be suppressed, and generation of cracks can be prevented.
  • the insulating film 14 is a resin film
  • the pressurization when the IC chip 20 is mounted is buffered, so that the occurrence of damage can be suppressed more reliably.
  • connection methods using NCF (Non Conductive Film) or NCP (Non Conductive Paste) that do not contain conductive particles low-temperature connection method or ultrasonic connection method
  • a cushioning effect is provided instead of conductive particles. Therefore, by using a resin film as the insulating film 14, it is possible to make it difficult to cause a contact failure between the bump 21 of the IC chip 20 and the terminal.
  • the insulating film 14 is not limited to a single layer film, and may be a laminated film of an inorganic film and a resin film.
  • a two-layer film of a resin film and an inorganic film, or a three-layer film in which a first inorganic film, a resin film, and a second inorganic film are sequentially laminated may be used.
  • the inorganic film preferably has a higher hardness than the conductive particles contained in the ACF.
  • the insulating film 14 is a single-layered resin film.
  • a gate insulating film can be used.
  • an insulating film such as SiN, SiON, or SiO x 2 can be used.
  • the film thickness of the insulating film 14 is not limited, In the case of a resin film, it is 1 ⁇ m or more and 5 ⁇ m or less, and in the case of an inorganic film, it is 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the upper surface of the insulating film 14 of the present embodiment is flat, the upper wiring portion 13 formed on the insulating film 14, the bumps 21, and the conductive particles are in uniform contact. Therefore, the occurrence of contact failure between the terminal and the bump 21 can be suppressed.
  • the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at both ends of the insulating film 14 in the direction in which the terminal extends. In other words, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two positions sandwiching the pressurized region in plan view. Therefore, even if a disconnection occurs on the display area side (above the pressurized area in FIG. 3) from the pressurized area of the upper layer wiring portion 13, the signal input from the bump 21 of the IC chip 20 is not Then, it is supplied to the display area via the lower layer wiring portion 12 from the panel peripheral side (below the pressurized region in FIG. 3) from the calorie pressure region of the upper layer wiring portion 13.
  • the upper wiring portion 13 has a single layer or a laminated structure. At least one of the layers constituting the upper wiring portion 13 contains at least one selected from the group force of copper, aluminum, gold, silver, and titanium (may contain these alloys). Since these metals are soft and have good malleability, it is difficult for the bumps 21 and conductive particles to penetrate and cracks hardly occur. Further, at least one layer constituting the upper wiring portion 13 may be a conductive film containing a conductive resin or a nonconductive resin. Since the conductive film contains rosin, a cushioning effect can be expected, and the occurrence of cracks can be further suppressed.
  • a gate or source wiring material is formed on the element substrate 10 having glass or plastic force.
  • metal films such as copper, titanium, chromium, aluminum, molybdenum, copper, tantalum, and alloys thereof
  • a laminated film of film, metal film and Z or alloy film is formed. If the TFT formed on the element substrate 10 has an inverted stagger structure, a gate wiring material is formed, and if it is a staggered structure, a source wiring material is formed.
  • the lower wiring layer 12 is patterned together with the patterning of the gate wiring or the source wiring.
  • An insulating film 14 that covers the plurality of lower wiring portions 12 is formed.
  • a gate insulating film, an organic interlayer insulating film, a black matrix, a color filter, a photo spacer, etc. are formed by a coating method or a printing method, and patterned as necessary, and a region including a plurality of pressed regions
  • An insulating film 14 is formed on the substrate. Since the insulating film 14 of this embodiment is provided in common for a plurality of terminals, the structure (shape) is simple. Specifically, as shown in FIG. 3, the insulating film 14 has a quadrangular shape in plan view. Therefore, the insulating film 14 can be easily formed.
  • a pixel electrode material such as ITO (indium stannate)
  • a reflective electrode material such as aluminum
  • a gate or source wiring material such as copper, etc.
  • patterning is performed to form the upper wiring portion 13.
  • a protective film or a gate insulating film is interposed between the lower wiring portion 12 and the upper wiring portion 13, a pixel electrode material or the like is formed after forming an outer hole in the protective film or the like.
  • the terminals can be formed using a resin film, an inorganic film, a wiring material, or the like used when the element substrate 10 is formed, the process can be shortened, the manufacturing cost and the defect can be reduced. The rate of occurrence can be reduced.
  • the present invention is not limited to the above manufacturing method, and the terminal may be formed by a different process different from the process of creating the element substrate 10.
  • the insulating film 14, the upper wiring portion 13, the lower wiring portion 12, and the like may be formed by a printing method or an ink jet method. More specifically, CF gas
  • the terminal material can be selectively applied to the region forming the upper wiring portion 13 by dropping a terminal material containing a conductive resin or the like on the upper wiring portion 13 by an inkjet method. Can do.
  • a resin wall is formed on the outer periphery of the region where the upper wiring portion 13 is formed, or adjacent to each other.
  • a resin wall may be formed at the boundary of the upper wiring portion 13 in contact, and the terminal material may be dropped onto a region surrounded by the resin wall. Note that, by performing the above-described surface treatment, the upper wiring portion 13 can be selectively formed more surely.
  • the occurrence rate of cracks when an IC chip is mounted is higher than when the element substrate is a glass substrate.
  • the insulating film 14 is interposed between the upper wiring portion 13 and the lower wiring portion 12, even if the element substrate 10 is a plastic substrate, cracks are generated as in the case of the glass substrate. The rate can be reduced. Therefore, it is particularly effective to apply the configuration of this embodiment to a plastic substrate.
  • the lower layer wiring portion 12 is narrower than the upper layer wiring portion 13, but the reverse is also possible. Further, the upper layer wiring portion 13 in which the lower layer wiring portion 12 is connected to the signal line may be connected to the signal line.
  • FIG. 5 is a plan view schematically showing the terminal of Embodiment 2.
  • FIG. 6 (a) is a cross-sectional view taken along the line A—A ′ in FIG. 5, and
  • FIG. 6 (b) is a cross sectional view along B—B ′ in FIG.
  • FIG. 6 (c) is a sectional view taken along the line CC ′ in FIG.
  • the illustration of the IC chip 20 is omitted in FIG.
  • components having substantially the same functions as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • Embodiment 1 is different from Embodiment 1 in which an insulating film 14 is formed on each of a plurality of terminals, and an insulating film 14 common to the plurality of terminals is formed.
  • the insulating films 14 at the plurality of terminals are separated from each other.
  • the insulating film 14 at each terminal is formed only in the pressurized region of each terminal and the vicinity thereof. Therefore, when the terminal is pressurized by the bump 21 of the IC chip 20, the pressure applied to the terminal does not affect the adjacent terminal through the insulating film 14, so the adjacent terminal is cracked. Is less likely to occur.
  • the terminal of this embodiment is the same as that of Embodiment 1 except that the pattern of the insulating film 14 is different. Therefore, the terminal can be created by changing the photomask or the like from that of Embodiment 1. it can. [0037] (Embodiment 3)
  • FIG. 7 is a plan view schematically showing the terminal of Embodiment 3.
  • FIG. 8 (a) is a cross-sectional view taken along the line A-A 'in FIG. 7, and
  • FIG. 8 (b) is a cross-sectional view along B-B' in FIG.
  • FIG. 8 (c) is a sectional view taken along the line CC ′ in FIG.
  • the illustration of the IC chip 20 is omitted in FIG.
  • the insulating film 14 of the present embodiment is formed to extend in the longitudinal direction of the terminal in plan view as compared with that of the first embodiment. Further, the upper wiring portion 13 and the lower wiring portion 12 are connected through a contact hole CH formed in the insulating film 14. Furthermore, since the insulating film 14 of the present embodiment has a flat upper surface, it can be placed on the upper wiring portion 13 with good balance when the IC chip 20 is mounted.
  • a photolithography method may be mentioned.
  • the step of forming the contact hole CH may be performed simultaneously with or separately from the step of forming the contact hole in the organic interlayer insulating film in the display area.
  • FIG. 9 is a plan view schematically showing the terminal of the fourth embodiment.
  • FIG. 10 (a) is a cross-sectional view along line A—A in FIG. 9, and
  • FIG. 10 (b) is a cross-sectional view along B—B ′ in FIG.
  • FIG. 10 (c) is a sectional view taken along the line CC ′ in FIG.
  • the IC chip 20 is not shown in FIG.
  • the terminal of the present embodiment is formed so that the lower wiring portion 12 does not pass under the bump 21 but is bypassed.
  • the lower layer wiring portion 12 is formed in a region excluding the pressurized region. Therefore, when the IC chip 20 is mounted, even if the upper layer wiring portion 13 is pressurized by the bumps 21 or conductive particles and the element substrate 10 is deformed, there is a possibility that the lower layer wiring portion 12 may crack. Can be reduced.
  • the material of the lower wiring portion 12 can be freely selected. In other words, since the material of the insulating film 14 may be selected so that cracks are unlikely to occur in the upper wiring portion 13, the degree of freedom in terminal design is expanded.
  • the insulating films 14 at the plurality of terminals may be separated from each other as in the second embodiment. Further, as in the third embodiment, a contact hole may be formed, and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole. Yes.
  • the terminals of the present embodiment are the same as those of the first embodiment except that the pattern of the lower wiring portion 12 is different. Therefore, the photomask used for patterning the lower wiring portion 12 is implemented. It can be created by changing to that of Form 1.
  • FIG. 11 is a plan view schematically showing the terminal of Embodiment 5.
  • FIG. 12 (a) is a cross-sectional view taken along line AA 'in FIG. 11, and FIG. 12 (b) is a line BB' in FIG.
  • a sectional view, FIG. 12 (c), is a sectional view taken along the line CC ′ in FIG.
  • the illustration of the IC chip 20 is omitted in FIG.
  • Embodiments 1 to 4 the case where the present invention is applied to a terminal connected to a signal line has been described. However, in the present embodiment, the present invention is connected to a wiring other than a signal line (for example, a power supply line).
  • the terminal will be described.
  • the upper wiring portion 13 and the lower wiring portion 12 are connected in at least two directions with respect to the connection region (pressurized region) of the bump 21. In FIG. 11, both wiring parts 12 and 13 are connected at least on the right side and the lower side of the bump 21.
  • the lower layer wiring portion 12 is also formed under the bump 21 (pressurized region)! As shown in the fourth embodiment, the lower layer wiring portion 12 is avoided under the bump 21. It may be formed.
  • the case where the IC chip 20 is mounted on the element substrate 10 having glass or plastic force that is, COG (Chip On Glass) or COF (Chip On Film) has been described.
  • COG Chip On Glass
  • COF Chip On Film
  • a case where a film substrate such as FPC, TCP, or COF is mounted on an element substrate for example, a case where the FPC 30 is connected to the end of the liquid crystal panel P in FIG. 1 will be described.
  • FIG. 13 is a plan view schematically showing the terminal of this embodiment.
  • FIG. 14A is a cross-sectional view taken along the line AA ′ in FIG. 13, and FIG. B 'sectional view,
  • FIG. 14 (c) is a CC' sectional view in FIG. In Fig. 13, the description of FPC30 is omitted.
  • Each terminal includes an upper layer wiring portion 13 and a lower layer wiring portion 12, and the upper layer wiring portion 13 includes a pressurized region that is pressurized by the mounting wiring 31 of the FPC 30.
  • An insulating film 14 is interposed between the upper layer wiring portion 13 and the lower layer wiring portion 12.
  • the insulating film 14 of this embodiment is provided in common for a plurality of terminals.
  • the upper wiring portion 13 and the lower wiring portion 12 are connected at both ends of the insulating film 14 in the longitudinal direction of the terminal. In other words, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two locations sandwiching the pressurized region in the vertical direction in plan view.
  • the insulating films 14 at a plurality of terminals may be separated from each other as in the second embodiment.
  • a contact hole may be formed in the insulating film 14, and the upper wiring portion 13 and the lower wiring portion 12 may be connected via a contact hole.
  • the lower layer wiring portion 12 is also formed in the pressurized region.
  • the lower layer wiring portion 12 may be formed avoiding the pressurized region.
  • the lower layer wiring portion 12 is connected to the IC chip 20, but the upper layer wiring portion 13 may be connected to the IC chip 20.
  • FIG. 15 is a plan view schematically showing the terminal of the seventh embodiment.
  • FIG. 16 (a) is a cross-sectional view taken along line AA 'in FIG. 15, and FIG. 16 (b) is a line BB' in FIG. Sectional view, Fig. 16 (c) shows C in Fig. 15. It is C 'sectional view. Note that the FPC 30 is not shown in FIG. 15 as in the sixth embodiment.
  • Embodiment 6 is different from Embodiment 6 in which an insulating film 14 is formed on each of a plurality of terminals, and an insulating film 14 common to the plurality of terminals is formed.
  • the insulating films 14 at the plurality of terminals are separated from each other.
  • the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at both ends of the insulating film 14 in the direction intersecting the longitudinal direction of the terminal (lateral direction in FIG. 15).
  • the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected to each other at two locations sandwiching the pressurized region in the horizontal direction in plan view.
  • the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two locations sandwiching the pressurized region in the horizontal direction in plan view. Both wiring parts 12 and 13 may be connected even at two places across the area in the vertical direction. Further, a contact hole may be formed in the insulating film 14, and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole. Further, in this embodiment, the lower layer wiring portion 12 is also formed in the pressurized region. However, as in the fourth embodiment, the lower layer wiring portion 12 may be formed avoiding the pressurized region. In the present embodiment, the upper layer wiring portion 13 in which the lower layer wiring portion 12 is connected to the IC chip 20 may be connected to the IC chip 20.
  • the present invention is applied to the wiring in the region of the sealing material 40 shown in FIG. 1 .
  • the lead-out wiring drawn out from the display area to the IC chip 20 side extends across the region where the sealing material 40 is formed.
  • a spacer such as plastic beads is typically included in the sealing material 40.
  • a photo spacer may be formed at a predetermined position in the region of the sealing material 40. Therefore, in the area of the sealing material 40 where the two substrates 10 and 50 are bonded together, there is a possibility that the lead-out wiring is pressurized by the spacer and the photo-spacer and cracks are generated in the lead-out wiring. is there.
  • the present invention is applied to the lead wiring.
  • FIG. 17 is a plan view schematically showing the lead wiring of this embodiment
  • FIG. 18 (a) is a plan view of FIG. Fig. 18 (b) is a cross-sectional view taken along line BB 'in Fig. 17, and Fig. 18 (c) is a cross-sectional view taken along line CC' in Fig. 17.
  • the counter substrate 50 and the spacer 41 are not shown.
  • Each of the plurality of bow I protruding wirings shown in FIG. 17 includes an upper layer wiring portion 13 and a lower layer wiring portion 12.
  • the upper layer wiring portion 13 includes a pressurized region that may be pressurized by the spacer 41 in the sealing material 40.
  • a region overlapping the seal material 40 is a pressurized region, and the seal material 40 is formed in a direction intersecting the direction in which the lead wiring extends.
  • An insulating film 14 sandwiched in the thickness direction by the upper layer wiring portion 13 and the lower layer wiring portion 12 is formed in the region including the pressurized region of each lead-out wiring.
  • the insulating film 14 is formed below the sealing material 40 along the direction in which the sealing material 40 extends.
  • the upper wiring portion 13 and the lower wiring portion 12 are connected at both ends of the insulating film 14 in the direction in which the lead wiring extends (lateral direction in FIG. 17).
  • the insulating film 14 is interposed between the upper wiring portion 13 and the lower wiring portion 12, when the two substrates 10 and 50 are bonded together, the lower wiring portion 12 below the insulating film 14 is cracked. Can be prevented from occurring.
  • the insulating film 14 is a resin film, the pressurization by the spacer 41 in the sealing material 40 is buffered, so that the occurrence of damage to the lower wiring portion 12 can be more reliably suppressed. In addition, the risk of cracks occurring in the upper wiring portion 13 is also reduced.
  • the upper layer wiring portion 13 and the lower layer wiring portion 12 form two paths in the pressurized region, even if a disconnection occurs in one of the wiring portions 12, 13, the display area from the IC chip 20 A signal can be sent in. That is, disconnection of the lead wiring due to bonding can be suppressed.
  • the formation region of the sealing material 40 is set as the pressure-receiving region.
  • An insulating film 14 is formed below the seal material 40.
  • the pressurized region to which the upper wiring portion 13 is pressurized can be specified, and therefore the insulating film 14 may be formed only in the pressurized pressure region. That is, the photo spacer and upper layer wiring section 1
  • the insulating film 14 may be formed only in a region where 3 overlaps.
  • the insulating film 14 of the present embodiment may be separated from the insulating films 14 in the plurality of lead-out wirings. Further, as in the third embodiment, a contact hole may be formed in the insulating film 14 and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole. Further, in the present embodiment, the lower layer wiring portion 12 is also formed in the pressurized region, but the lower layer wiring portion 12 may be formed so as to avoid the pressurized region as in the fourth embodiment. Further, another resin film or inorganic film may be formed on the upper wiring portion 13.
  • Embodiments 1 to 8 when the IC chip 20 is mounted on the element substrate 10 (Embodiments 1 to 5), when the film substrate such as FPC is mounted on the element substrate 10 (Embodiments 6 and 7) ), The case where the pair of substrates 10 and 50 are bonded together via the seal material 40 (Embodiment 8) has been described.
  • the present invention is not limited to these, and the present invention can be applied to all cases where cracks may occur in wiring (including terminals) due to pressurization.
  • the present invention can be applied to a case where an IC chip is TAB to an FPC.
  • the present invention has been described based on the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments.
  • the above embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and such modifications are also within the scope of the present invention. It is understood.
  • the active matrix liquid crystal display device using TFT has been described as an example. Therefore, the present invention can also be applied to an active matrix display device or a passive (multiplex) drive display device in which a two-terminal element such as MIM (Metal Insulator Metal) is used as a switching element.
  • MIM Metal Insulator Metal
  • the present invention can be applied to any type of display device of a transmissive type, a reflective type, and a transmissive / reflective type.
  • the present invention is useful for electronic device manufacturing technology.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Wire Bonding (AREA)

Abstract

【解決手段】  配線は、上層配線部と、上層配線部よりも基板側に形成された下層配線部と、上層配線部および下層配線部の間に形成された絶縁膜とを有する。上層配線部はＩＣチップのバンプにより加圧を受ける被加圧領域を含む。絶縁膜は、前記被加圧領域を少なくとも含む領域に形成されている。上層配線部および下層配線部は、平面視において両配線部が重なる領域のうち前記被加圧領域を除く領域にて接続されている。

Description

明 細 書
配線基板
技術分野
[0001] 本発明は電子デバイスの製造技術に関する。例えば、フィルムまたはガラス基板に 集積回路 (IC)チップを実装するための技術、薄膜トランジスタ (TFT)などの半導体 素子が形成された素子基板にフレキシブルプリント基板 (FPC)を実装するための技 術、さらにはシール材を介して一対の基板を貼り合わせるための技術に関する。 背景技術
[0002] 画像表示装置の周縁領域には、 ICチップ、 FPCおよび TCP (Tape Carrier Packag e)などが実装される。図 19は、従来の表示パネルにおいて、ガラス基板に ICチップ を実装した状態を模式的に示す断面図である。ガラス基板 100上には配線 120が形 成され、 ICチップ 200のバンプ 210が配線 120に接続されている。 ICチップ 200の バンプ 210、配線 120およびガラス基板 100は共に硬いので、 ICチップ 200を圧着 する際に、 ICチップ 200の押し圧力を高くしても配線 120にクラックが発生するおそ れは殆どない。
[0003] 一方、薄膜ィ匕ゃ軽量ィ匕などの要請に応えるベぐガラス基板に代えてプラスチック 基板が採用されつつある。図 20は ICチップをプラスチック基板に実装する工程を模 式的に示す断面図であり、図 21はその部分拡大図である。プラスチック基板 150は 形状が変化し易 、ので、実装装置のヘッド 300を用いて ICチップ 200を圧着する際 に ICチップ 200のバランスが崩れていると、 ICチップ 200のバンプ 210が基板 150へ めり込んだりして、基板 150が変形する。このため、配線 120やコート層 110などが変 形して、図 21に示すように、配線 120にクラック CRが発生するおそれがある。クラック CRが発生すると、断線により信号の入出力ができなくなるおそれがある。
[0004] また、典型的には、 ICチップの実装時に異方性導電膜 (ACF)が用いられている（ 例えば特許文献 1を参照)。 ACFを用いた場合、 ACF中の導電性粒子は 3 /z m〜5 m程度と小さいために、配線に局所的な圧力が負荷され、クラックが発生する可能 性が高くなる。図 22は ACFを挟んで ICチップを実装した状態を模式的に示す断面 図である。図 22に示すように、 ACF中の導電性粒子 400力 Cチップ 200のバンプ 2 10により押圧されて、プラスチック基板 150へめり込むことがある。したがって、 ACF を用いる場合にも、配線 120にクラックが発生して、配線 120の断線や膜剥がれが生 じるおそれがある。
[0005] このように、配線にクラックが発生すると、断線や膜剥がれによる実装不良が生じて 、製造歩留りの低下や製造コストの上昇を招くことになる。なお、 ICチップを基板に実 装する場合だけでなく、 FPCや TCPを基板へ実装する場合や ICチップを FPCへテ ープ自動化実装 (TAB)する場合にも、配線に膜剥がれやクラックが発生することが ある。また、シール材を介して一対の基板を貼り合わせる場合にも、シール材中のス ぺーサなどにより引き出し配線にクラックが発生するおそれがある。
特許文献 1 :特開 2004-205551号公報
発明の開示
発明が解決しょうとする課題
[0006] 上述の問題点を解決するために、配線にクラックが発生するのを抑制する技術の実 現が望まれている。
課題を解決するための手段
[0007] 本発明の目的は、 ICチップのバンプゃスぺーサなどにより配線が加圧されたときに 、配線にクラックが発生する可能性を低減することである。本発明の他の目的は、配 線にクラックが発生した場合であっても、断線を防止して、実装不良の発生率を抑え ることである。
[0008] 本発明は、絶縁基板と、前記絶縁基板上に形成された配線とを有する配線基板を 提供する。前記配線は、上層配線部と、前記上層配線部よりも前記絶縁基板側に形 成された下層配線部と、前記上層配線部および前記下層配線部の間に形成された 絶縁膜とを有する。前記上層配線部は加圧を受ける被加圧領域を含む。前記絶縁 膜は、前記被加圧領域を少なくとも含む領域に形成されている。前記上層配線部お よび前記下層配線部は、平面視にお!、て両配線部が重なる領域のうち前記被加圧 領域を除く領域にて接続されて!、る。 発明の効果
[0009] 本発明によれば、配線の被加圧領域に加圧を受けたときに、配線にクラックが発生 する可能性を低減することができる。また、配線にクラックが発生した場合であっても 、断線を防止して、実装不良の発生率を抑えることができる。
図面の簡単な説明
[0010] [図 1]液晶表示装置を模式的に示す平面図である。
[図 2]素子基板 10の周縁領域に ICチップ 20が実装された状態を模式的に示す断面 図である。
[図 3]実施形態 1の端子を模式的に示す平面図である。
[図 4]図 4 (a)は図 3中の A— A'線断面図、図 4 (b)は図 3中の B— B'線断面図、図 4
(c)は図 3中の C C'線断面図である。
[図 5]実施形態 2の端子を模式的に示す平面図である。
[図 6]図 6 (a)は図 5中の A— A'線断面図、図 6 (b)は図 5中の B— B'線断面図、図 6
(c)は図 5中の C C'線断面図である。
[図 7]実施形態 3の端子を模式的に示す平面図である。
[図 8]図 8 (a)は図 7中の A— A'線断面図、図 8 (b)は図 7中の B— B'線断面図、図 8
(c)は図 7中の C C'線断面図である。
[図 9]実施形態 4の端子を模式的に示す平面図である。
[図 10]図 10 (a)は図 9中の A— A'線断面図、図 10 (b)は図 9中の B— B'線断面図、 図 10 (c)は図 9中の C— C'線断面図である。
[図 11]実施形態 5の端子を模式的に示す平面図である。
[図 12]図 12 (a)は図 11中の A— A'線断面図、図 12 (b)は図 11中の B— B'線断面 図、図 12 (c)は図 11中の C— C'線断面図である。
[図 13]実施形態 6の端子を模式的に示す平面図である。
[図 14]図 14 (a)は図 13中の A— A'線断面図、図 14 (b)は図 13中の B— B'線断面 図、図 14 (c)は図 13中の C— C'線断面図である。
[図 15]実施形態 7の端子を模式的に示す平面図である。
[図 16]図 16 (a)は図 15中の A— A'線断面図、図 16 (b)は図 15中の B— B'線断面 図、図 16 (c)は図 15中の C-C'線断面図である。
圆 17]実施形態 8の引き出し配線を模式的に示す平面図である。
[図 18]図 18 (a)は図 17中の A— A'線断面図、図 18 (b)は図 17中の B— B'線断面 図、図 18 (c)は図 17中の C-C'線断面図である。
圆 19]従来の表示パネルにおいて、ガラス基板に ICチップを実装した状態を模式的 に示す断面図である。
圆 20]ICチップをプラスチック基板に実装した場合にクラックが入っている様子を模 式的に示す断面図である。
[図 21]図 20の部分拡大図である。
圆 22]ACFを挟んで ICチップを実装した状態を模式的に示す断面図である。 符号の説明
10 素子基板
11 コート層
12 下層配線部
13 上層配線部
14
30 FPC
31 実装用配線
40 シール材
41 スぺーサ
50 対向基板
60
100 ガラス基板
110 コート層
120 酉己線
150 プラスチック基板
200 ICチップ
210 ノ ンプ 300 ヘッド、
400 導電性粒子
発明を実施するための最良の形態
[0012] 図面を参照しながら、本発明の実施形態を説明する。なお、以下の実施形態では、 液晶表示装置を例にして説明するが、本発明の配線基板は、液晶表示装置のみな らず種々の表示装置、例えば有機または無機エレクト口ルミネッセンス表示装置、プ ラズマディスプレイパネル、真空蛍光表示装置、電子ペーパーなどの各種表示装置 に適用することができる。
[0013] 図 1は液晶表示装置を模式的に示す平面図である。この液晶表示装置は、液晶パ ネル Pと、液晶パネル Pの周縁領域に実装された液晶駆動用の ICチップ 20と、液晶 パネル Pの端部に接続された FPC30とを有する。
[0014] 液晶パネル Pは、 TFT(Thin Film Transistor)が形成された素子基板 10と、素子基 板 10に対向して配置された対向基板 50と、両基板 10, 50間に介在する液晶層 60と を有する。液晶層 60は対向基板 50の周縁に設けられたシール材 40に包囲されてい る。素子基板 10にはマトリクス状に配置された複数の画素電極が形成され、対向基 板 50には共通電極が形成されている。マトリクス状に配置された複数の画素電極は 、それぞれの電圧印加を制御する TFTに接続されている。 TFTに接続されたソース 配線やゲート配線は、素子基板 10の周縁領域まで延びて ICチップ 20に接続されて いる。 FPC30を介して ICチップ 20に信号が入力されると、 ICチップ 20から TFT駆動 用信号が出力され、マトリクス状に配置された複数の画素電極への電圧印加が制御 される。これにより、画素ごとに液晶層の透過率が制御されて、階調表示が行われる
[0015] 図 2は素子基板 10の周縁領域に ICチップ 20を実装した状態を模式的に示す断面 図である。基板 10上には、コート層 11を介して配線が形成されている。配線は、上層 配線部 13と、上層配線部 13よりも基板 10側に形成された下層配線部 12と、上層配 線部 13および下層配線部 12の間に形成された絶縁膜 14とを有する。上層配線部 1 3は ICチップ 20のバンプ 21により加圧を受ける被加圧領域を含む。絶縁膜 14は、前 記被加圧領域を少なくとも含む領域に形成されている。図 2では、上層配線部 13と 下層配線部 12とが絶縁膜 14を挟んでいる。これにより、 ICチップ 20を実装したとき に、絶縁膜 14の下の下層配線部 12にクラックなどのダメージが発生するのを抑える ことができる。したがって、下層配線部 12やコート層 11の膜剥がれ、下層配線部 12 の断線を防ぐことができる。
[0016] また、上層配線部 13および下層配線部 12は、平面視において両配線部 12, 13が 重なる領域のうち前記被加圧領域を除く領域にて接続されている。これにより、 ICチ ップ 20を実装したときに、絶縁膜 14の上の上層配線部 13にクラック CRが発生した 場合でも、バンプ 21からの信号力クラック CRを迂回して表示エリア側に届く。
[0017] (実施形態 1)
ICチップ 20をソース配線やゲート配線 (以下、総括的に信号線とも言う。）の端子に 接続する場合の実施形態について説明する。図 3は ICチップ 20が信号線の端子に 接続した状態を模式的に示す平面図であり、図 4 (a)は図 3中の A— A'線断面図、 図 4 (b)は図 3中の B— B'線断面図、図 4 (c)は図 3中の C— C'線断面図である。な お、図 3では、記載の簡略ィ匕のために、 ICチップ 20を透視して記載している。また、 I Cチップ 20と端子との間には ACFが介在し、 ACFに含まれている導電性粒子を介し て ICチップ 20のバンプ 21と端子とが接続されている力 以下の図面では ACFの記 載を省いている。
[0018] 素子基板 10は可とう性を有する可とう性基板であり、典型的な可とう性基板はブラ スチック基板である。素子基板 10は表面にコート層 11が形成されることがある。コート 層 11は、無機膜または榭脂膜などの有機膜からなる単層膜であっても良ぐ無機膜 と有機膜との積層膜であっても良い。プラスチックからなる素子基板 10を用いた場合 には、表面にコート層 11を形成することにより、水分やガスなどに対するノリア性や 表面平滑性などを向上させることができるので、特に有利である。但し、素子基板 10 は可とう性基板に限定されず、可とう性の殆どな 、基板 (例えばガラス基板)であって も良い。なお、記載の簡略ィ匕のために、図面中のコート層 11の記載を省略することが ある。
[0019] 素子基板 10上には複数の端子が形成され、各端子は信号線に接続されている。
複数の端子はそれぞれ上層配線部 13および下層配線部 12を含む。上層配線部 13 は ICチップ 20のバンプ 21により加圧を受ける被加圧領域を含む。本実施形態では 、各端子の被加圧領域が横方向（端子が延びる方向に対して交差する方向）に千鳥 状に配列されている。なお、各端子の被加圧領域の配列は、図 3に示す千鳥状配列 に限定されない。
[0020] 各端子の被加圧領域を含む領域には、上層配線部 13と下層配線部 12とにより厚 み方向に挟まれた絶縁膜 14が形成されて ヽる。絶縁膜 14は無機または榭脂を含む 膜で構成される。絶縁膜 14が上層配線部 13と下層配線部 12との間に介在すること により、 ICチップ 20を実装したときに、絶縁膜 14の下の下層配線部 12にクラックなど のダメージが発生するのを抑えることができる。
[0021] 絶縁膜 14が無機膜である場合には、無機膜は硬度が高いために圧力が力かった 場合に変形しにくい。このため、基板 10の変形を抑えることができるので、クラックの 発生を防ぐことができる。また、絶縁膜 14が榭脂膜である場合には、 ICチップ 20を実 装する際の加圧が緩衝されるので、ダメージの発生をより確実に抑えることができる。 さらに、導電性粒子を含まない NCF (Non Conductive Film )や NCP (Non Conducti ve Paste)を用いた接続方法 (低温接続方法や超音波接続方法)を採用した場合で あっても、榭脂膜が導電性粒子に代わってクッション効果を奏する。したがって、絶縁 膜 14として榭脂膜を用いることにより、 ICチップ 20のバンプ 21と端子とのコンタクト不 良を発生し難くすることができる。
[0022] 絶縁膜 14は、単層膜に限らず、無機膜と榭脂膜との積層膜であっても良い。例え ば、榭脂膜と無機膜との二層膜、第 1無機膜と榭脂膜と第 2無機膜が順次積層された 三層膜であっても良い。絶縁膜 14を積層膜から構成することによって、無機膜の硬 度によるクラック低減効果と、榭脂膜によるクッション効果の両方が期待できるため、ク ラックの発生をより抑えることができる。特に無機膜は ACF中に含まれる導電粒子より も高い硬度を有することが好ましい。これにより、絶縁膜 14が単層の榭脂膜である場 合に比して、上層配線部 13や下層配線部 12にクラックなどのダメージが発生するの をより確実に抑えることができる。導電粒子よりも高い硬度を有する無機膜としては、 例えばゲート絶縁膜を用いることができる。具体的に例示すれば、 SiN , SiON, SiO x 2 などの絶縁膜を用いることができる。絶縁膜 14の膜厚は、非限定的に例示すれば、 榭脂膜である場合には 1 μ m以上 5 μ m以下、無機膜である場合には 0. 1 μ m以上 1 μ m以下である。
[0023] 本実施形態の絶縁膜 14は上面が平坦であるので、絶縁膜 14上に形成される上層 配線部 13とバンプ 21や導電性粒子とが均一に接触する。したがって、端子とバンプ 21とのコンタクト不良の発生が抑えられる。
[0024] 上層配線部 13と下層配線部 12は、端子が延びる方向における絶縁膜 14の両端 にて、接続されている。言い換えれば、上層配線部 13および下層配線部 12は平面 視において被加圧領域を挟む 2箇所にて接続されている。したがって、上層配線部 1 3の被加圧領域よりも表示エリア側（図 3では被加圧領域よりも上方)で断線が発生し た場合でも、 ICチップ 20のバンプ 21から入力された信号は、上層配線部 13の被カロ 圧領域よりもパネル周縁側（図 3では被加圧領域よりも下方)から下層配線部 12を介 して表示エリアへと供給される。このように、 ICチップ 20のバンプ 21から信号線へ信 号が入力される経路を 2通りとすることにより、言い換えれば端子を冗長構造にするこ とにより、いずれか一方の経路で断線が発生した場合でも、バンプ 21から信号線へ 信号を入力することができる。すなわち、実装不良の発生率を抑えることができる。な お、上層配線部 13と下層配線部 12との間に保護膜やゲート絶縁膜が介在する場合 には、これら保護膜等に形成されたコンタクトホールを介して両配線部 12, 13が接続 される。
[0025] 上層配線部 13は単層または積層構造を有する。上層配線部 13を構成する少なく とも 1つの層は、銅、アルミニウム、金、銀およびチタン力 なる群力 選ばれる少なく とも一種を含有する（これらの合金を含有することもある)。これらの金属は柔らかく展 性が良好であるので、バンプ 21や導電性粒子がめり込み難ぐクラックが発生し難い 。また、上層配線部 13を構成する少なくとも 1つの層は、導電性榭脂または非導電性 榭脂を含有する導電性膜であっても良い。導電性膜が榭脂を含有することによってク ッシヨン効果が期待できるため、クラックの発生をより抑えることができる。
[0026] 次に、本実施形態の端子の製造工程につ!/、て説明する。まず、ガラスまたはプラス チック力もなる素子基板 10上に、ゲートまたはソース配線材料を成膜する。例えば、 銅、チタン、クロム、アルミニウム、モリブデン、銅、タンタル等の金属膜、これらの合金 膜、金属膜および Zまたは合金膜の積層膜を形成する。なお、素子基板 10に形成さ れた TFTが逆スタガ構造であればゲート配線材料を成膜し、スタガ構造であればソ ース配線材料を成膜する。
[0027] ゲート配線またはソース配線のパターユングとともに、下層配線部 12のパターニン グを行なう。複数の下層配線部 12を覆う絶縁膜 14を形成する。例えば、ゲート絶縁 膜、有機層間絶縁膜、ブラックマトリクス、カラーフィルタ、フォトスぺーサなどを塗布 法や印刷法などにより形成し、必要に応じてパターユングして、複数の被加圧領域を 含む領域に絶縁膜 14を形成する。本実施形態の絶縁膜 14は複数の端子に共通し て設けられているので、構造 (形状）が単純である。具体的には、図 3に示すように、 平面視において絶縁膜 14は四角形状である。したがって、絶縁膜 14の形成が容易 である。
[0028] ITO (インジウム錫酸ィ匕物）などの画素電極材料、アルミニウムなどの反射電極材料 、銅などのゲートまたはソース配線材料などを成膜した後、パターユングを行なって 上層配線部 13を形成する。なお、下層配線部 12と上層配線部 13との間に保護膜や ゲート絶縁膜が介在する場合には、これら保護膜等にコンタ外ホールを形成した後 に、画素電極材料等の成膜を行なう。
[0029] 以上のように、素子基板 10を作成する際に使用する榭脂膜や無機膜、配線材料な どを用いて端子を形成することができるので、工程の短縮化、製造コストや不良発生 率の低減を図ることができる。
[0030] 但し、本発明は上記の製造方法に限定されず、素子基板 10を作成する工程と異な る別工程により端子を形成しても良い。例えば、絶縁膜 14や上層配線部 13、下層配 線部 12などを印刷法やインクジェット法にて形成しても良い。より具体的には、 CFガ
4 スゃ 0ガスが導入されたプラズマ雰囲気中に、マスクされた素子基板 10を曝す表面
2
処理を行うことによって、上層配線部 13を形成する領域を親水性に、その他の領域 を撥水性にすることができる。この結果、上層配線部 13上にインクジェット法により、 導電性榭脂ゃ金属材料などを含む端子材料を滴下することで、上層配線部 13を形 成する領域に端子材料を選択的に塗布することができる。
[0031] また、上層配線部 13を形成する領域の外周に榭脂壁を形成し、あるいは互いに隣 接する上層配線部 13の境界に榭脂壁を形成し、榭脂壁に囲まれた領域に端子材料 を滴下しても良い。なお、前述の表面処理を行うことで、より確実に選択的に上層配 線部 13を形成することができる。
[0032] 一般に、素子基板がプラスチック基板の場合には、ガラス基板の場合よりも、 ICチッ プを実装したときのクラックの発生率が高くなる。本実施形態では、上層配線部 13と 下層配線部 12との間に絶縁膜 14が介在するので、素子基板 10がプラスチック基板 の場合であっても、ガラス基板の場合と同様に、クラックの発生率を抑えることができ る。したがって、本実施形態の構成をプラスチック基板に適用することは特に有効で ある。
[0033] 本実施形態では、下層配線部 12は上層配線部 13よりも幅が狭いが、この逆でも良 い。また下層配線部 12が信号線に接続されている力 上層配線部 13が信号線に接 続されていても良い。
[0034] (実施形態 2)
図 5は実施形態 2の端子を模式的に示す平面図であり、図 6 (a)は図 5中の A— A' 線断面図、図 6 (b)は図 5中の B— B'線断面図、図 6 (c)は図 5中の C C'線断面図 である。なお、実施形態 1と同様に、図 5では ICチップ 20の記載を省いている。以降 の図面において実施形態 1の構成要素と実質的に同じ機能を有する構成要素を同 じ参照符号で示し、その説明を省略する。
[0035] 本実施形態は、複数の端子のそれぞれに絶縁膜 14が形成されて 、る点で、複数 の端子に共通する絶縁膜 14が形成されている実施形態 1と異なる。言い換えれば、 本実施形態では、複数の端子における絶縁膜 14がそれぞれ分離している。また、各 端子における絶縁膜 14は、各端子の被加圧領域およびその近傍領域にのみ形成さ れている。したがって、 ICチップ 20のバンプ 21により端子が加圧を受けたときに、端 子に加えられた圧力が絶縁膜 14を介して隣接する端子に影響を及ばさないので、 隣接する端子にクラックなどを発生させるおそれが低減される。
[0036] 本実施形態の端子は、絶縁膜 14のパターンが異なることを除いて、実施形態 1と同 様であるので、フォトマスク等を実施形態 1のものと変更することにより作成することが できる。 [0037] (実施形態 3)
図 7は実施形態 3の端子を模式的に示す平面図であり、図 8 (a)は図 7中の A— A' 線断面図、図 8 (b)は図 7中の B— B'線断面図、図 8 (c)は図 7中の C C'線断面図 である。なお、実施形態 1と同様に、図 7では ICチップ 20の記載を省いている。
[0038] 本実施形態の絶縁膜 14は、実施形態 1のものよりも平面視において端子の長手方 向に伸びて形成されている。また、絶縁膜 14に形成されたコンタクトホール CHを介 して、上層配線部 13と下層配線部 12とが接続されている。さらに、本実施形態の絶 縁膜 14は、上面が平坦であるので、 ICチップ 20を実装する際に、上層配線部 13上 にバランス良く置くことができる。
[0039] 絶縁膜 14にコンタクトホール CHを形成する方法としては、例えばフォトリソグラフィ 法が挙げられる。なお、コンタクトホール CHを形成する工程は、表示エリア内の有機 層間絶縁膜にコンタクトホールを形成する工程と同時にあるいは別に行なっても良い
[0040] (実施形態 4)
図 9は実施形態 4の端子を模式的に示す平面図であり、図 10 (a)は図 9中の A— A ，線断面図、図 10 (b)は図 9中の B— B'線断面図、図 10 (c)は図 9中の C C'線断 面図である。なお、実施形態 1と同様に、図 9では ICチップ 20の記載を省いている。
[0041] 本実施形態の端子は、下層配線部 12がバンプ 21の下を通らずに、迂回して形成 されている。言い換えれば、下層配線部 12が被加圧領域を除く領域に形成されてい る。したがって、 ICチップ 20を実装する際に、上層配線部 13がバンプ 21や導電性 粒子により加圧されて、素子基板 10が変形した場合でも、下層配線部 12にクラック が発生する可能性をさらに低減することができる。また、 ICチップ 20の実装により下 層配線部 12にクラックの発生する可能性が低いので、下層配線部 12の材料を自由 に選定することができる。言い換えれば、上層配線部 13にクラックが発生し難くなるよ うに、絶縁膜 14の材料を選定すれば良いので、端子設計の自由度が拡大される。
[0042] 本実施形態の絶縁膜 14は、実施形態 2のように、複数の端子における絶縁膜 14が それぞれ分離していても良い。また、実施形態 3のように、コンタクトホールが形成さ れ、コンタクトホールを介して上層配線部 13と下層配線部 12とが接続されて 、ても良 い。
[0043] 本実施形態の端子は、下層配線部 12のパターンが異なることを除いて、実施形態 1と同様であるので、下層配線部 12をパターユングする際に用 、るフォトマスク等を 実施形態 1のものと変更することにより作成することができる。
[0044] (実施形態 5)
図 11は実施形態 5の端子を模式的に示す平面図であり、図 12 (a)は図 11中の A A'線断面図、図 12 (b)は図 11中の B— B'線断面図、図 12 (c)は図 11中の C C'線断面図である。なお、実施形態 1と同様に、図 11では ICチップ 20の記載を省い ている。
[0045] 実施形態 1〜4では本発明を信号線に接続された端子に適用した場合について説 明したが、本実施形態では本発明を信号線以外の配線 (例えば電源ライン）に接続 された端子について説明する。本実施形態の端子は、バンプ 21の接続領域 (被加圧 領域）に対して少なくとも 2方向にて上層配線部 13と下層配線部 12とが接続されて いる。図 11では、バンプ 21の少なくとも右側および下側で両配線部 12, 13が接続さ れている。
[0046] 本実施形態では下層配線部 12がバンプ 21の下 (被加圧領域）〖こも形成されて!、る 力 実施形態 4のように、下層配線部 12がバンプ 21の下を避けて形成されていても 良い。
[0047] (実施形態 6)
実施形態 1〜5では、ガラスまたはプラスチック力もなる素子基板 10上に ICチップ 2 0を実装する場合、すなわち COG (Chip On Glass )や COF (Chip On Film)につい て説明した。本実施形態では、 FPC、 TCP, COFなどのフィルム基板を素子基板に 実装する場合、例えば図 1中の液晶パネル Pの端部に FPC30を接続する場合につ いて説明する。
[0048] FPC30の裏面には銅など力もなる実装用配線 31が形成され、図 1に示すように、 素子基板 10上に形成された端子 (不図示）に FPC30の実装用配線 31が接続される 。素子基板 10上に形成された端子 (不図示）は配線を介して ICチップ 20に接続され 、FPC30から端子および配線を介して ICチップ 20に信号が入力される。 [0049] 図 13は本実施形態の端子を模式的に示す平面図であり、図 14 (a)は図 13中の A A'線断面図、図 14 (b)は図 13中の B— B'線断面図、図 14 (c)は図 13中の C C'線断面図である。なお、図 13では FPC30の記載を省いている。
[0050] 各端子はそれぞれ上層配線部 13および下層配線部 12を含み、上層配線部 13は FPC30の実装用配線 31により加圧を受ける被加圧領域を含む。上層配線部 13と下 層配線部 12との間には絶縁膜 14が介在している。本実施形態の絶縁膜 14は複数 の端子に共通して設けられている。上層配線部 13と下層配線部 12は、端子の長手 方向における絶縁膜 14の両端にて、接続されている。言い換えれば、上層配線部 1 3および下層配線部 12は平面視において被加圧領域を縦方向に挟む 2箇所にて接 続されている。
[0051] したがって、上層配線部 13の被加圧領域よりも ICチップ 20側（図 13では被加圧領 域よりも上方)で断線が発生した場合でも、 FPC30の実装用配線 31から入力された 信号は、上層配線部 13の被加圧領域よりもパネル周縁側（図 13では被加圧領域より も下方）から下層配線部 12を介して ICチップ 20へと供給される。このように、 FPC30 の実装用配線 31から ICチップ 20へ信号が入力される経路を 2通りとすることにより、 言い換えれば端子を冗長構造にすることにより、いずれか一方の経路で断線が発生 した場合でも、実装用配線 31から ICチップ 20へ信号を入力することができる。すな わち、実装不良の発生率を抑えることができる。
[0052] 本実施形態の絶縁膜 14は、実施形態 2のように、複数の端子における絶縁膜 14が それぞれ分離していても良い。また、実施形態 3のように、絶縁膜 14にコンタクトホー ルが形成され、コンタクトホールを介して上層配線部 13と下層配線部 12とが接続さ れていても良い。さらに、本実施形態では下層配線部 12が被加圧領域にも形成され ているが、実施形態 4のように、下層配線部 12が被加圧領域を避けて形成されてい ても良い。また、本実施形態では下層配線部 12が ICチップ 20に接続されているが、 上層配線部 13が ICチップ 20に接続されて!ヽても良い。
[0053] (実施形態 7)
図 15は実施形態 7の端子を模式的に示す平面図であり、図 16 (a)は図 15中の A A'線断面図、図 16 (b)は図 15中の B— B'線断面図、図 16 (c)は図 15中の C C'線断面図である。なお、実施形態 6と同様に、図 15では FPC30の記載を省いて いる。
[0054] 本実施形態は、複数の端子のそれぞれに絶縁膜 14が形成されて 、る点で、複数 の端子に共通する絶縁膜 14が形成されている実施形態 6と異なる。言い換えれば、 本実施形態では、複数の端子における絶縁膜 14がそれぞれ分離している。また、本 実施形態は、上層配線部 13および下層配線部 12が端子の長手方向に対して交差 する方向（図 15の横方向）における絶縁膜 14の両端にて接続されている。言い換え れば、上層配線部 13と下層配線部 12とが、平面視において被加圧領域を横方向に 挟む 2箇所にて接続されて 、る。
[0055] 本実施形態では、平面視において被加圧領域を横方向に挟む 2箇所にて、上層 配線部 13と下層配線部 12とが接続されているが、さらに平面視において被加圧領 域を縦方向に挟む 2箇所でも両配線部 12, 13が接続されていても良い。また、絶縁 膜 14にコンタクトホールが形成され、コンタクトホールを介して上層配線部 13と下層 配線部 12とが接続されていても良い。さらに、本実施形態では下層配線部 12が被 加圧領域にも形成されているが、実施形態 4のように、下層配線部 12が被加圧領域 を避けて形成されていても良い。また、本実施形態では下層配線部 12が ICチップ 2 0に接続されている力 上層配線部 13が ICチップ 20に接続されていても良い。
[0056] (実施形態 8)
本実施形態では、図 1に示すシール材 40の領域における配線に本発明を適用し た場合について説明する。表示エリア内から ICチップ 20側へ引き出された引き出し 配線は、シール材 40の形成領域を横断して延びている。素子基板 10と対向基板 50 とのセルギャップを一定に保持するために、典型的には、プラスチックビーズなどのス ぺーサがシール材 40中に含まれている。また、シール材 40の領域の所定位置に、 フォトスぺーサが形成されることがある。したがって、両基板 10, 50の貼り合わせ箇 所であるシール材 40の領域にお!、て、引き出し配線がスぺーサゃフォトスぺーサに より加圧され、引き出し配線にクラックが発生するおそれがある。本実施形態では引 き出し配線に本発明を適用する。
[0057] 図 17は本実施形態の引き出し配線を模式的に示す平面図であり、図 18 (a)は図 1 7中の A— A，線断面図、図 18 (b)は図 17中の B— B'線断面図、図 18 (c)は図 17中 の C— C'線断面図である。なお、図 17では対向基板 50およびスぺーサ 41の記載を 省いている。
[0058] 図 17に示す複数の弓 Iき出し配線はそれぞれ上層配線部 13および下層配線部 12 を含む。上層配線部 13はシール材 40中のスぺーサ 41により加圧を受ける可能性が ある被加圧領域を含む。本実施形態では、シール材 40に重なる領域が被加圧領域 となり、引き出し配線が延びる方向に対して交差する方向にシール材 40が形成され ている。
[0059] 各引き出し配線の被加圧領域を含む領域には、上層配線部 13と下層配線部 12と により厚み方向に挟まれた絶縁膜 14が形成されて ヽる。本実施形態ではシール材 4 0の下方に、シール材 40が延びる方向に沿って絶縁膜 14が形成されている。上層 配線部 13と下層配線部 12は、引き出し配線が延びる方向（図 17の横方向）におけ る絶縁膜 14の両端にて、接続されている。
[0060] 絶縁膜 14が上層配線部 13と下層配線部 12との間に介在することにより、両基板 1 0, 50を貼り合わせるときに、絶縁膜 14の下の下層配線部 12にクラックなどのダメー ジが発生するのを抑えることができる。特に、絶縁膜 14が榭脂膜であれば、シール材 40中のスぺーサ 41による加圧が緩衝されるので、下層配線部 12のダメージの発生 をより確実に抑えることができる。また、上層配線部 13にクラックが発生するおそれも 低減される。
[0061] 上層配線部 13と下層配線部 12は被加圧領域において 2つの経路を構成している ので、両配線部 12, 13の一方において断線が発生した場合でも、 ICチップ 20から 表示エリア内へ信号を送ることができる。すなわち、貼り合わせによる引き出し配線の 断線を抑えることができる。
[0062] 本実施形態ではシール材 40中のスぺーサ 41が上層配線部 13に圧力を加える被 加圧領域を特定できないので、シール材 40の形成領域を被加圧領域に設定し、シ ール材 40の下方に絶縁膜 14を形成している。しかし、フォトスぺーサなどを形成する 場合では、上層配線部 13が加圧を受ける被加圧領域を特定できるので、その被カロ 圧領域にのみ絶縁膜 14を形成しても良い。すなわち、フォトスぺーサと上層配線部 1 3とが重なる領域にのみ絶縁膜 14を形成しても良い。
[0063] 本実施形態の絶縁膜 14は、実施形態 2のように、複数の引き出し配線における絶 縁膜 14がそれぞれ分離していても良い。また、実施形態 3のように、絶縁膜 14にコン タクトホールが形成され、コンタクトホールを介して上層配線部 13と下層配線部 12と が接続されていても良い。さらに、本実施形態では下層配線部 12が被加圧領域にも 形成されているが、実施形態 4のように、下層配線部 12が被加圧領域を避けて形成 されていても良い。また、上層配線部 13上に、別の榭脂膜や無機膜などが形成され ていても良い。
[0064] 以上の実施形態 1〜8では、 ICチップ 20を素子基板 10に実装する場合 (実施形態 1〜5)、 FPCなどのフィルム基板を素子基板 10に実装する場合 (実施形態 6, 7)、シ ール材 40を介して一対の基板 10, 50を貼り合わせる場合 (実施形態 8)について説 明した。しかし、本発明はこれらに限定されず、加圧によって配線 (端子を含む）にク ラックが発生する可能性のある全ての場合に本発明を適用することができる。例えば 、 ICチップを FPCへ TABする場合にも本発明を適用することができる。
[0065] 以上、実施形態に基づいて本発明を説明したが、本発明の技術的範囲は上記実 施形態に記載の範囲には限定されない。上記実施形態は例示であり、それらの各構 成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそ うした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、 上記実施形態では TFTを用いたアクティブマトリクス型液晶表示装置を例にして説 明した。し力し、 MIM(Metal Insulator Metal)などの二端子素子をスイッチング素子と するアクティブマトリクス型の表示装置やパッシブ (マルチプレックス)駆動型の表示 装置にも本発明を適用することができる。また、透過型、反射型、透過反射両用型の いずれのタイプの表示装置にも本発明を適用することができる。
産業上の利用可能性
[0066] 以上説明したように、本発明は、本発明は電子デバイスの製造技術について有用 である。

Claims

請求の範囲
[I] 絶縁基板と、前記絶縁基板上に形成された配線とを有する配線基板であって、 前記配線は、上層配線部と、前記上層配線部よりも前記絶縁基板側に形成された 下層配線部と、前記上層配線部および前記下層配線部の間に形成された絶縁膜と を有しており、前記上層配線部は加圧を受ける被加圧領域を含み、
前記絶縁膜は前記被加圧領域を少なくとも含む領域に形成され、
前記上層配線部および前記下層配線部は平面視において両配線部が重なる領域 のうち前記被加圧領域を除く領域にて接続されている配線基板。
[2] 前記配線を複数有しており、前記絶縁膜は前記複数の配線に共通する請求項 1に 記載の配線基板。
[3] 前記配線を複数有しており、前記複数の配線における前記絶縁膜はそれぞれ分離 して 、る請求項 1に記載の配線基板。
[4] 前記上層配線部および前記下層配線部は前記絶縁膜に形成されたコンタクトホー ルを介して接続されて!、る請求項 1に記載の配線基板。
[5] 前記下層配線部は前記被加圧領域を除く領域に形成されて!、る請求項 1に記載 の配線基板。
[6] 前記上層配線部および前記下層配線部は平面視において前記被加圧領域を挟 む 2箇所にて少なくとも接続されて ヽる請求項 1に記載の配線基板。
[7] 前記絶縁膜は榭脂膜である請求項 1に記載の配線基板。
[8] 前記絶縁膜は無機膜である請求項 1に記載の配線基板
[9] 前記絶縁膜は、榭脂膜と、異方性導電膜中に含まれる粒子よりも高 、硬度を有す る無機膜との積層構造を有する請求項 1に記載の配線基板。
[10] 前記上層配線部は単層または積層構造を有しており、少なくとも 1つの層は Cu、 A1
、 Au、 Agおよび Ti力もなる群力も選ばれる少なくとも一種を含有する請求項 1に記載 の配線基板。
[II] 前記上層配線部は単層または積層構造を有しており、少なくとも 1つの層は導電性 榭脂または非導電性榭脂を含有する導電性膜である請求項 1に記載の配線基板。
[12] 前記絶縁基板は可とう性基板である請求項 1に記載の配線基板。 [13] 前記可とう性基板はプラスチック基板である請求項 12に記載の配線基板。
[14] 前記可とう性基板は表面に形成されたコート層を有しており、前記コート層は無機 膜もしくは有機膜からなる単層膜または無機膜と有機膜との積層膜である請求項 12 に記載の配線基板。
[15] 前記被加圧領域は、フレキシブルプリント基板の実装用配線、集積回路チップのバ ンプまたはスぺーサにより加圧を受ける請求項 1に記載の配線基板。
[16] 前記被加圧領域は異方性導電膜を介して加圧を受ける請求項 1に記載の配線基 板。
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