WO2006095405A1 - Ｌｓｉ動作周波数による動作電圧制御のための方法及び制御装置 - Google Patents

Ｌｓｉ動作周波数による動作電圧制御のための方法及び制御装置 Download PDF

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Yuichi Shibayama
Yoshiyuki Kubo
Kazuhiro Yokoyama
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a method and a control device for controlling an operating voltage for operating an LSI (Large Scale Integration).
  • Patent Document 1 discloses an electric circuit having a variable voltage power source capable of varying the power voltage and a control means for controlling the variable voltage power source according to the frequency of the operation clock.
  • Patent Document 2 discloses a power consumption reduction circuit that makes the supply voltage to the system logic variable by utilizing the dependency between the operating frequency and operating voltage of the LSI.
  • Patent Document 1 Japanese Patent Laid-Open No. 04-112312
  • Patent Document 2 Japanese Patent Laid-Open No. 09-288527
  • the present invention has been made in view of the above-described problems, and a problem to be solved is an operation for realizing power saving by supplying an optimum operating voltage to an LSI according to an operating frequency.
  • a voltage control method and a control apparatus are provided.
  • an operating voltage control method includes a clock signal supply process for supplying a clock signal to a semiconductor integrated circuit, and the frequency at the frequency according to the frequency of the clock signal.
  • Frequency monitoring processing for generating an operating voltage reference value that serves as a reference for an operating voltage that can ensure a voltage margin necessary for the operation of the semiconductor integrated circuit, and an operation for supplying the semiconductor integrated circuit in accordance with the operating voltage reference value
  • an operation voltage control process for varying the voltage.
  • the reference value of the operating voltage that can constantly monitor the clock signal supplied to the semiconductor integrated circuit by the frequency monitoring process and secure the voltage margin necessary to operate at the frequency of the clock signal. (Operating voltage reference value) is determined.
  • the operating voltage control process generates an operating voltage based on the operating voltage reference value and supplies it to the semiconductor integrated circuit, so that it is optimal for operating at the frequency of the supplied clock signal.
  • An operating voltage can be supplied to the semiconductor integrated circuit.
  • the present invention also provides a clock signal supply unit that supplies a clock signal to the semiconductor integrated circuit, and the semiconductor integrated circuit operates at the frequency according to the frequency of the clock signal that the clock supply unit supplies to the semiconductor integrated circuit.
  • a frequency monitoring unit that generates an operating voltage reference value that serves as a reference for the operating voltage that can secure a voltage margin necessary for the operation, and varies the operating voltage supplied to the semiconductor integrated circuit according to the operating voltage reference value Even if it is an operating voltage control apparatus provided with an operating voltage control part at least, the same effect is produced.
  • FIG. 1 is a diagram showing the principle of an LSI operating voltage control apparatus according to the present invention.
  • FIG. 2 is a diagram showing an application example of an LSI operating voltage control apparatus according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing a configuration example of a frequency monitoring circuit and an internal voltage control circuit according to the present embodiment shown in FIG.
  • FIG. 4 is a diagram showing a configuration example of an output voltage variable regulator according to the present embodiment shown in FIG.
  • FIG. 1 is a diagram showing the principle of an LSI operating voltage control apparatus according to the present invention.
  • the operating voltage control apparatus according to the present invention shown in FIG. 1 includes a semiconductor integrated circuit (hereinafter referred to as “LSI”) 1 and a clock signal supplied from an oscillator (not shown) (hereinafter referred to as “external oscillator”) to LSI 1.
  • LSI semiconductor integrated circuit
  • external oscillator an oscillator
  • Clock signal supply unit 2 to be supplied, frequency monitoring unit 3 that obtains the clock signal of the clock signal supply unit 2 and generates an operating voltage reference value corresponding to the frequency, and an external power source (not shown) ”T ⁇ ⁇ ) Generates an operating voltage according to the operating voltage reference value from the power supplied from the power source, and controls the operating voltage supplied to the circuit (hereinafter referred to as“ internal circuit ”) 5 with the same power supply as LSI1. And at least part 4.
  • the internal circuit 5 shown in FIG. 1 is a circuit including at least LSI 1, a clock signal supply unit 2, and a frequency monitoring unit 3 that use at least an operating voltage control unit 4 different from an external power source as a common power source. It is.
  • the frequency monitoring unit 3 that constantly monitors the input frequency detects the change in the input frequency, and the optimum operating voltage (operation that can secure the optimum voltage margin) is required for the LSI to operate at the changed input frequency.
  • Voltage) reference value (operating voltage reference value) is generated.
  • the operating voltage control unit 4 generates an operating voltage corresponding to the operating voltage reference value from the power supplied from the external power supply, and supplies it to the LSI or the like.
  • the frequency monitoring unit 3 shown in FIG. 1 can acquire the clock signal from the clock signal supply unit 2 and can also acquire it directly from the LSI 1!
  • FIG. 2 is a diagram illustrating an application example of an LSI operating voltage control apparatus according to an embodiment of the present invention.
  • the operating voltage control apparatus according to this embodiment shown in FIG. 2 includes a clock control circuit 13 that distributes a clock signal to the LSI 14 and the frequency monitoring circuit 15, a frequency monitoring circuit 15 that constantly detects the input frequency of the clock control circuit 13, An internal voltage control circuit 16 that generates an operating voltage reference value according to the input frequency detected by the frequency monitoring circuit 15 and an internal circuit 18 that generates an operating voltage according to the power power operating voltage reference value supplied from an external power source. And an output voltage variable regulator 17 for supplying to the output.
  • the internal circuit 18 shown in the figure includes an external oscillator 10 that generates a clock signal, an oscillation IZOI 1 that is an interface between the external oscillator 10 and an oscillation IZOI I And a PLL (Phase Locked Loop) 12 that multiplies the clock signal supplied via the predetermined frequency to a predetermined frequency and supplies the clock signal to the clock control circuit 13.
  • an external oscillator 10 that generates a clock signal
  • an oscillation IZOI 1 that is an interface between the external oscillator 10 and an oscillation IZOI I
  • PLL Phase Locked Loop
  • the clock signal supplied from the external oscillator 10 is input to the clock control circuit 13 via the oscillation IZ011 and the PLL12.
  • the clock control circuit 13 distributes the clock signal to the LSI 14 and the frequency monitoring circuit 15.
  • the frequency monitoring circuit 15 also constantly monitors the clock signal power supplied from the clock control circuit 13 by detecting the input frequency.
  • the same clock signal as the clock signal supplied to the LSI 14 by the clock control circuit 13 is supplied to the frequency monitoring circuit 15.
  • the clock signal (input frequency) supplied to the LSI 14 is monitored.
  • the internal voltage control circuit 16 generates an operating voltage reference value from the detected input frequency and notifies the output voltage variable regulator 17 of it.
  • the variable output voltage regulator 17 converts the power supplied from the external power source into an operating voltage corresponding to the operating voltage reference value notified from the internal voltage control circuit 16 and supplies the converted operating voltage to the internal circuit 18.
  • the clock signal supply unit 2 shown in FIG. 1 is realized by the clock control circuit (clock signal supply unit) 13.
  • the frequency monitoring unit 3 is realized by a frequency monitoring circuit (frequency detection unit) 15 and an internal voltage control circuit (internal voltage control unit) 16, and the operating voltage control unit 4 includes an output voltage variable regulator (operation voltage control unit). Realized in 1 7.
  • FIG. 3 shows the frequency monitoring circuit 15 and the internal voltage control circuit 1 according to the present embodiment shown in FIG.
  • the frequency monitoring circuit 15 includes a switching capacitor 2
  • the internal voltage control circuit 16 is realized by the AZD conversion circuit 21 and the controller 2
  • the switching capacitor 20 is composed of a p-type MOS transistor Q1, an n-type MOS transistor Q2, and a capacitor C.
  • the gates of the MOS transistors Q1 and Q2 are connected to the input terminal 23, and the source of the MOS transistor Q1 is connected to the external voltage source Vcc via the resistor R.
  • MOS transistors Q1 and Q2 are connected to the drains of each other, and further connected to the capacitors.
  • the clock signal supplied from 13 clock control circuits is input to the input terminal 23.
  • the gate voltages of the MOS transistors Q1 and Q2 are also high, so that the MOS transistor Q1 is turned on and the MOS transistor Q2 is turned off.
  • the source-drain of the MOS transistor becomes conductive, and the capacitor C is charged by the current II.
  • the gate voltages of the MOS transistors Q1 and Q2 are also low, so that the MOS transistor Q1 is turned off and the MOS transistor Q2 is turned on. At this time, the drain and source of the MOS transistor Q2 become conductive and the current 12 flows, so the capacitor C is discharged.
  • the voltage value Vc corresponding to the input frequency is obtained.
  • this voltage value is used as the operating voltage reference value.
  • the AZD conversion circuit 21 uses a general AZD conversion circuit that converts a predetermined analog signal into a digital value.
  • the AZD converter circuit 21 shown in Fig. 3 converts the analog signal (operating voltage reference value) generated by the switching capacitor 20 into a digital value with a resolution of 2 7. The case of conversion is shown. However, it is only necessary to use an AZD conversion circuit with a resolution as required to limit the above resolution.
  • the controller 22 converts the operating voltage reference value generated by the AZD conversion circuit 21 to a desired resolution, and notifies the output voltage variable regulator 17 of it. For example, if you want to change the operating voltage more steeply in response to changes in the input frequency, you can change the output voltage as is (with a resolution of 2 to the 7th power) using the operating voltage reference value generated by the AZD converter circuit 21. Regulator 1 7 may be notified.
  • the output voltage may be notified to the output voltage variable regulator 17 after being converted to a lower resolution as necessary.
  • the controller 22 can be realized by a logic circuit generated using, for example, a VHDL (VHSIC Hardware Description Language PLD (Complex Programmable Logic Device) or the like.
  • VHDL VHSIC Hardware Description Language PLD (Complex Programmable Logic Device) or the like.
  • the operating voltage reference value (analog value) generated by the switching capacitor 20 is digitalized by the AZD conversion circuit 21 with a resolution of 2 7, and the controller 22 Thus, it is converted to a desired resolution and notified to the output voltage variable regulator 17.
  • FIG. 4 shows a configuration example of the output voltage variable regulator 17 according to the present embodiment shown in FIG.
  • the output voltage variable regulator 17 includes a DZA conversion circuit 24 that converts a digitized operating voltage reference value into an analog value, and an analogized operating voltage reference value. And a variable regulator 25 that generates an operating voltage.
  • the DZA conversion circuit 24 uses a general DZA conversion circuit.
  • variable regulator 25 For the variable regulator 25, the operational amplifier A1, the MOS transistor Q3, and the resistance R
  • a general variable regulator composed of 1 and R2 is used.
  • the operating voltage reference value sent from the controller 22 is analyzed by the DZA conversion circuit 24 and input to the variable regulator 25.
  • the differential voltage is input to MOS transistor Q3.
  • the operating voltage reference value Vref fluctuates (for example, when the input frequency becomes high)
  • the gate voltage of the voltage MOS transistor Q3 is generated while there is a difference between the operating voltage reference value Vref and the voltage VI. Becomes High.
  • the MOS transistor Q3 since the MOS transistor Q3 is turned on and the current 13 flows, the operating voltage Vdd increases.
  • the resistors R1 and R2 should be adjusted so that the lowest operating voltage of the LSI 14 can be secured and the operating voltage Vdd including the voltage margin required when operating at the input frequency can be secured.
  • the input frequency can be automatically detected by the frequency monitoring circuit 15, and an optimum operating voltage can be set for the detected frequency.
  • the switching capacitor 20 is used as the frequency monitoring circuit 15 in FIG. 3, the present invention is not limited to this. That is, the frequency monitoring circuit 15 may be a circuit that can acquire a predetermined value in accordance with fluctuations in the input frequency, and a general smoothing circuit or the like may be used.
  • the frequency monitoring unit 3 can be realized only by the force frequency monitoring circuit 15 realized by the frequency monitoring circuit 15 and the internal voltage control circuit 16.
  • the circuit may be configured so that the operating voltage reference value (analog signal) generated by the frequency monitoring circuit 15 is directly input to the variable regulator 25 as Vref.

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Abstract

　動作周波数に応じて最適な動作電圧をＬＳＩに供給することによりＬＳＩの省電力化を実現するために、本発明に係る動作電圧制御装置は、ＬＳＩ１と、外部発振器からのクロック信号をＬＳＩ１に供給するクロック信号供給部２と、クロック信号供給部２のクロック信号を取得して周波数に応じた動作電圧基準値を生成する周波数監視部３と、外部電源から供給される電力から動作電圧基準値に応じた動作電圧を生成し、ＬＳＩ１と内部回路５に供給する動作電圧制御部４と、を少なくとも備える。

Description

LSI動作周波数による動作電圧制御のための方法及び制御装置 技術分野
[0001] 本発明は、 LSI (Large Scale Integration)を動作させる動作電圧を制御する 方法及び制御装置に関する。
背景技術
[0002] 近年、回路の集積ィ匕の技術の発達にともなって LSIの大規模システム化が進む一 方で、 LSIの低消費電力化が求められている。
LSIの低消費電力化の手法として、 LSIへの入力信号の周波数を低くする手法が あり、特に、消費電力が動作周波数にほぼ比例する CMOSでロジックが構成される L SIには有効である。
[0003] また、使用する周波数が決定した後に、改めて、動作電圧をその周波数での動作 に最適な電圧に設定 (変更)する手法も採られて 、る。
特許文献 1には、電力電圧を可変できる可変電圧電源と動作クロックの周波数に応 じて可変電圧電源を制御する制御手段を有する電気回路について開示されている。 また、特許文献 2には、 LSIの動作周波数と動作電圧の依存関係を利用してシステム ロジックへの供給電圧を可変にする消費電力低減回路について開示されている。 特許文献 1：特開平 04— 112312号公報
特許文献 2：特開平 09- 288527号公報
発明の開示
[0004] しかし、以上に説明した手法は、例えば、システムの待機状態など、ある所定の動 作モード、又は、所定の周波数に必要な動作電圧を予め設定するものであるため、 L SI動作時の入力周波数 (動作周波数)の変動には対応できな!、と 、う問題があった
[0005] 例えば、高周波動作時の消費電力を抑えるために可能な限り低い動作電圧を設定 すると、 LSI内部の動作電圧が低下し、動作マージンが低下する現象がおきてしまう 。また、動作マージンが保証される動作電圧を常に供給し続けると、低消費電力を実 現することができなくなってしまう。
[0006] 本発明は、上述した問題に鑑みてなされたものであり、その解決しょうとする課題は 、動作周波数に応じて最適な動作電圧を LSIに供給することにより省電力化を実現 する動作電圧の制御方法及び制御装置を提供することである。
[0007] 上記課題を解決するために、本発明に係る動作電圧制御方法は、半導体集積回 路にクロック信号を供給するクロック信号供給処理と、該クロック信号の周波数に応じ て、該周波数で前記半導体集積回路が動作するために必要な電圧マージンを確保 できる動作電圧の基準となる動作電圧基準値を生成する周波数監視処理と、該動作 電圧基準値に応じて、前記半導体集積回路に供給する動作電圧を変動させる動作 電圧制御処理と、を少なくとも備えることを特徴とする。
[0008] 本発明によると、周波数監視処理によって、半導体集積回路に供給されるクロック 信号を常時監視し、このクロック信号の周波数で動作するために必要な電圧マージ ンを確保できる動作電圧の基準値 (動作電圧基準値)が決定される。
[0009] そして、動作電圧制御処理によって、動作電圧基準値に基づ!、た動作電圧を生成 して半導体集積回路に供給することにより、供給されるクロック信号の周波数で動作 するために最適な動作電圧を半導体集積回路に供給することが可能となる。
[0010] したがって、周波数の変動時にも電圧マージンを確保するために過大に動作電圧 を供給することが不要となるので、消費電力の省電力化が可能となる。
また、本発明は、半導体集積回路にクロック信号を供給するクロック信号供給部と、 該クロック供給部が前記半導体集積回路に供給するクロック信号の周波数に応じて、 該周波数で前記半導体集積回路が動作するために必要な電圧マージンを確保でき る動作電圧の基準となる動作電圧基準値を生成する周波数監視部と、該動作電圧 基準値に応じて、前記半導体集積回路に供給する動作電圧を変動させる動作電圧 制御部と、を少なくとも備える動作電圧制御装置であっても同様の効果を奏する。
[0011] 以上のように、本発明によると、 LSIの省電力化を実現する動作電圧の制御方法及 び制御装置を提供することができる。
図面の簡単な説明
[0012] [図 1]本発明に係る LSIの動作電圧制御装置の原理を示す図である。 [図 2]本発明の実施例に係る LSIの動作電圧制御装置の適用例を示す図である。
[図 3]図 2に示した本実施例に係る周波数監視回路及び内部電圧制御回路の構成 例を示す図である。
[図 4]図 2に示した本実施例に係る出力電圧可変レギユレータの構成例を示す図であ る。
発明を実施するための最良の形態
[0013] 以下、本発明の実施形態について図 1一図 4に基づいて説明する。
図 1は、本発明に係る LSIの動作電圧制御装置の原理を示す図である。 図 1に示す本発明に係る動作電圧制御装置は、半導体集積回路 (以下、「LSI」と いう） 1と、図示しない発振器 (以下、「外部発振器」という)から供給されるクロック信号 を LSI1に供給するクロック信号供給部 2と、クロック信号供給部 2のクロック信号を取 得して周波数に応じた動作電圧基準値を生成する周波数監視部 3と、図示しない外 部電源 (以下、「外部電源」 t ヽぅ）から供給される電力から動作電圧基準値に応じた 動作電圧を生成し、 LSI1と電源を同一とする系の回路 (以下、「内部回路」という） 5 に供給する動作電圧制御部 4と、を少なくとも備えている。
[0014] なお、図 1に示す内部回路 5は、少なくとも、外部電源と異なる動作電圧制御部 4を 共通の電源とする LSI1とクロック信号供給部 2と周波数監視部 3とを構成要素とする 回路である。
[0015] 例えば、外部発振器から供給されるクロック信号の周波数が変動すると、クロック信 号供給部 2が LSI1に供給するクロック信号の周波数 (以下、「入力周波数」 t 、う）も 変動する。この時、入力周波数を常時監視している周波数監視部 3が、入力周波数 の変動を検出し、変動した入力周波数で LSIが動作するために最適な動作電圧 (最 適な電圧マージンを確保できる動作電圧)の基準値 (動作電圧基準値)を生成する。
[0016] そして、動作電圧制御部 4は、外部電源から供給される電力から動作電圧基準値 に応じた動作電圧を生成して LSI等に供給する。
なお、図 1に示す周波数監視部 3は、クロック信号をクロック信号供給部 2から取得 して 、るが LSI 1から直接取得しても良!、。
[0017] 図 2は、本発明の実施例に係る LSIの動作電圧制御装置適用例を示す図である。 図 2に示す本実施例に係る動作電圧制御装置は、クロック信号を LSI14と周波数 監視回路 15に分配するクロック制御回路 13と、クロック制御回路 13の入力周波数を 常時検出する周波数監視回路 15と、周波数監視回路 15で検出した入力周波数に 応じて動作電圧基準値を生成する内部電圧制御回路 16と、外部電源から供給され る電力力 動作電圧基準値に応じた動作電圧を生成して内部回路 18に供給する出 力電圧可変レギユレータ 17と、を備えている。
[0018] また、同図に示す内部回路 18は、上述の動作電圧制御装置の他に、クロック信号 を生成する外部発振器 10と、外部発振器 10とのインターフェースである発振 IZOI 1と、発振 IZOI Iを介して供給されるクロック信号を所定の周波数に遁倍してクロック 制御回路 13に供給する PLL (Phase Locked Loop) 12と、を備えている。
[0019] 外部発振器 10から供給されるクロック信号は、発振 IZ011、 PLL12を介して、クロ ック制御回路 13に入力される。そして、クロック制御回路 13は、 LSI14と周波数監視 回路 15にクロック信号を分配する。
[0020] 周波数監視回路 15は、クロック制御回路 13から供給されるクロック信号力も入力周 波数を検出して常時監視する。
ここで、周波数監視回路 15には、クロック制御回路 13によって LSI14に供給される クロック信号と同じクロック信号が供給される。そして、このクロック信号を監視すること によって LSI14に供給されるクロック信号 (入力周波数)を監視することとなる。
[0021] 内部電圧制御回路 16は、検出された入力周波数から動作電圧基準値を生成して 出力電圧可変レギユレータ 17に通知する。
出力電圧可変レギユレータ 17は、外部電源から供給される電力を、内部電圧制御 回路 16から通知された動作電圧基準値に応じた動作電圧に変換して内部回路 18 に供給する。
[0022] 以上に説明したように、本実施例において、図 1に示したクロック信号供給部 2はク ロック制御回路 (クロック信号供給部） 13で実現される。同様に、周波数監視部 3は、 周波数監視回路 (周波数検出部） 15及び内部電圧制御回路（内部電圧制御部） 16 で実現され、動作電圧制御部 4は、出力電圧可変レギユレータ (動作電圧制御部） 1 7で実現される。 [0023] 図 3は、図 2に示した本実施例に係る周波数監視回路 15及び内部電圧制御回路 1
6の構成例を示している。
図 3に示すように、本実施例に係る周波数監視回路 15は、スイッチングキャパシタ 2
0によって実現され、内部電圧制御回路 16は、 AZD変換回路 21及びコントローラ 2
2によって実現されている。
[0024] スイッチングキャパシタ 20は、 p型 MOSトランジスタ Q1と n型 MOSトランジスタ Q2と コンデンサ Cとで構成されている。そして、 MOSトランジスタ Q1及び Q2のゲートは入 力端子 23と接続され、 MOSトランジスタ Q1のソースは抵抗 Rを介して外部電圧源 V ccと接続されている。
[0025] また、 MOSトランジスタ Q1と Q2とは互いのドレインと接続され、さらに、コンデ
ンサ Cとも接続されて!、る。 MOSトランジスタ Q2のソースとコンデンサ Cはグランドさ れている。
[0026] クロック制御回路 13カゝら供給されるクロック信号は、入力端子 23に入力される。そし て、クロック信号が Highの場合には、 MOSトランジスタ Q1及び Q2のゲート電圧も Hi ghとなるので、 MOSトランジスタ Q1が ON状態、 MOSトランジスタ Q2が OFF状態と なる。この時、 MOSトランジスタのソース—ドレイン間が導通し、電流 IIによってコンデ ンサ Cに電荷が充電される。
[0027] 同様に、クロック信号力 SLowの場合には、 MOSトランジスタ Q1及び Q2のゲート電 圧も Lowとなるので、 MOSトランジスタ Q1が OFF状態、 MOSトランジスタ Q2が ON 状態となる。この時、 MOSトランジスタ Q2のドレイン ソース間が導通して電流 12が 流れるので、コンデンサ Cが放電される。
[0028] 以上の充放電が、入力されるクロック信号に応じて行なわれる結果、コンデンサじの 電圧 Vcが入力周波数に応じて変動することとなる。
すなわち、入力周波数に応じた電圧値 Vcが得られることとなる。本実施例では、こ の電圧値を動作電圧基準値として使用する。
[0029] AZD変換回路 21は、所定のアナログ信号をデジタル値に変換する一般的な AZ D変換回路を使用している。図 3に示す AZD変換回路 21は、スイッチングキャパシ タ 20で生成したアナログ信号 (動作電圧基準値)を 2の 7乗の分解能のデジタル値に 変換する場合を示している。ただし、上記分解能に限定する趣旨でなぐ必要に応じ た分解能を備えた AZD変換回路を使用すればょ ヽ。
[0030] コントローラ 22は、 AZD変換回路 21で生成した動作電圧基準値を所望の分解能 に変換し、出力電圧可変レギユレータ 17に通知する。例えば、入力周波数の変動に 対応してより急峻に動作電圧を変動させたい場合には、 AZD変換回路 21で生成し た動作電圧基準値をそのまま（2の 7乗の分解能のまま）出力電圧可変レギユレータ 1 7に通知させればよい。
[0031] また、入力周波数の変動に対応して急峻に動作電圧を変動させたくない場合には 、必要に応じて低い分解能に変換して出力電圧可変レギユレータ 17に通知させれば よい。
なお、コントローラ 22は、例えば VHDL(VHSIC Hardware Description Lau nguageノゃし PLD (Complex Programmable Logic Device)等 用 ヽて生成 した論理回路によって実現可能である。
[0032] 以上に説明した処理によって、スイッチングキャパシタ 20で生成された動作電圧基 準値 (アナログ値）は、 AZD変換回路 21によって 2の 7乗の分解能でデジタルィ匕さ れ、さらに、コントローラ 22によって所望の分解能に変換されて出力電圧可変レギュ レータ 17に通知されることとなる。
[0033] 図 4は、図 2に示した本実施例に係る出力電圧可変レギユレータ 17の構成例を示し ている。
図 4に示すように、本実施例に係る出力電圧可変レギユレータ 17は、デジタル化さ れた動作電圧基準値をアナログ値に変換する DZA変換回路 24と、アナログィ匕され た動作電圧基準値に応じて動作電圧を生成する可変レギユレータ 25と、で構成され ている。
[0034] DZA変換回路 24は、一般的な DZA変換回路を使用している。
可変レギユレータ 25についても、オペアンプ A1と、 MOSトランジスタ Q3と、抵抗 R
1及び R2とで構成される一般的な可変レギユレータを使用している。
[0035] コントローラ 22から送られた動作電圧基準値は、 DZA変換回路 24によってアナ口 グ化され、可変レギユレータ 25に入力される。 動作電圧基準値 Vrefと電圧 VIとがオペアンプ Alに入力されると、その差分電圧 が MOSトランジスタ Q3に入力される。そして、動作電圧基準値 Vrefが変動した場合 (例えば、入力周波数が高くなつた場合）には、動作電圧基準値 Vrefと電圧 VIと〖こ 差分が生じている間、電圧 MOSトランジスタ Q3のゲート電圧が Highとなる。この時、 MOSトランジスタ Q3が導通して電流 13が流れるので、動作電圧 Vddが増加する。
[0036] なお、抵抗 R1及び R2は、 LSI14が動作可能な最も低 、入力周波数で動作する場 合に必要な電圧マージンを含む動作電圧 Vddが確保できるように調整すればょ ヽ。 以上に説明したように、入力周波数を周波数監視回路 15で自動的に検知し、この 検出した周波数に対して、最適な動作電圧を設定することが可能となる。
[0037] すなわち、入力周波数で LSI14が動作するために最適な電圧マージンを備えた動 作電圧を保証することが可能となる。
その結果、入力周波数に変動がある場合でも、不要に高い電圧を LSI14に供給す る必要がなくなるので、低消費電力化を実現することが可能となる。
[0038] 以上の説明において、図 3には、周波数監視回路 15としてスイッチングキャパシタ 2 0を使用しているが、これに限定する趣旨ではない。すなわち、周波数監視回路 15 は、入力周波数の変動に応じて所定の値を取得することが可能な回路であればよく 、一般的な平滑回路等を使用してもよい。
[0039] また、本実施例においては、周波数監視部 3を周波数監視回路 15及び内部電圧 制御回路 16によって実現している力 周波数監視回路 15のみによって実現すること も可能である。
[0040] この場合には、周波数監視回路 15によって生成された動作電圧基準値 (アナログ 信号)を Vrefとして直接可変レギユレータ 25に入力するように回路を構成すればよい

Claims

請求の範囲
[1] 半導体集積回路にクロック信号を供給するクロック信号供給処理と、
該クロック信号の周波数に応じて、該周波数で前記半導体集積回路が動作するた めに必要な電圧マージンを確保できる動作電圧の基準となる動作電圧基準値を生 成する周波数監視処理と、
該動作電圧基準値に応じて、前記半導体集積回路に供給する動作電圧を変動さ せる動作電圧制御処理と、
を少なくとも備えることを特徴とする動作電圧制御方法。
[2] 前記動作電圧制御処理は、外部電源電圧と異なる動作電圧で動作する前記半導 体集積回路に動作電圧を供給することを特徴とする請求項 1に記載の動作電圧制御 方法。
[3] 前記周波数監視処理は、
前記クロック供給処理によって前記半導体集積回路に供給されるクロック信号の周 波数を検出する周波数検出処理と、
該検出した周波数に応じて前記動作電圧基準値を生成する内部電圧制御処理と を備えることを特徴とする請求項 1に記載の動作電圧制御方法。
[4] 前記内部電圧制御処理は、前記動作電圧基準値を所望の分解能の値に変換する 動作電圧基準値制御処理、を更に備えることを特徴とする請求項 3に記載の動作電 圧制御方法。
[5] 前記内部電圧制御処理は、スイッチングキャパシタによって前記クロック信号を平 滑化することにより前記動作電圧基準値を取得することを特徴とする請求項 4に記載 の動作電圧制御方法。
[6] 半導体集積回路にクロック信号を供給するクロック信号供給部と、
該クロック供給部が前記半導体集積回路に供給するクロック信号の周波数に応じて 、該周波数で前記半導体集積回路が動作するために必要な電圧マージンを確保で きる動作電圧の基準となる動作電圧基準値を生成する周波数監視部と、
該動作電圧基準値に応じて、前記半導体集積回路に供給する動作電圧を変動さ せる動作電圧制御部と、
を少なくとも備えることを特徴とする動作電圧制御装置。
[7] 前記動作電圧制御部は、外部電源電圧と異なる動作電圧で動作する前記半導体 集積回路に動作電圧を供給することを特徴とする請求項 6に記載の動作電圧制御装 置。
[8] 前記周波数監視部は、
前記クロック供給部が前記半導体集積回路に供給されるクロック信号の周波数を検 出する周波数検出部と、
該検出した周波数に応じて前記動作電圧基準値を生成する内部電圧制御部と、 を備えることを特徴とする請求項 6に記載の動作電圧制御装置。
[9] 前記内部電圧制御部は、前記動作電圧基準値を制御するコントローラ部を更に備 え、前記動作電圧基準値を所望の分解能の値に変換することを特徴とする請求項 8 に記載の動作電圧制御装置。
[10] 前記周波数検出部は、スイッチングキャパシタで構成されることを特徴とする請求項 9に記載の動作電圧制御装置。
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