WO2006033298A1 - 入力回路 - Google Patents

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    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16557—Logic probes, i.e. circuits indicating logic state (high, low, O)
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching

Definitions

  • the present invention relates to an input circuit, particularly an input circuit suitable for a semiconductor integrated device.
  • an input circuit in a semiconductor integrated device discriminates a binary external signal having a high level and a low level.
  • input circuits that can distinguish high-level, intermediate-level, and low-level ternary external signals to reduce package costs by reducing the number of terminals of semiconductor devices (for example, Japanese Patent Laid-Open No. 6104664 (Patent Document 1)).
  • FIG. 3 is a circuit diagram showing a schematic configuration of an input circuit described in Japanese Patent Laid-Open No. 6-104664 (Patent Document 1).
  • input circuit 101 includes a comparator 103, a comparator 104, and a combinational circuit 105.
  • the comparator 103 and the comparator 104 compare the external signal IN from the input terminal 102 with respective comparison reference voltages VREF1 and VREF2.
  • Combination circuit 105 outputs discrimination signals OUT1 and OUT2 based on the outputs of comparators 103 and 104.
  • the comparison reference voltage VREF1 is lower in voltage value than the comparison reference voltage VREF2. If the voltage of the external signal IN is lower than the comparison reference voltage VREFl, the discrimination signal OUTl will be high level and the discrimination signal OUT2 will be low level. If the voltage of the external signal IN is between the comparison reference voltages VR EF1 and VREF2, the determination signal OUT1 becomes low level, and the determination signal OUT2 becomes high level. If the voltage of the external signal IN is higher than the comparison reference voltage VREF2, the discrimination signal OUT1 becomes low level, and the discrimination signal OUT2 becomes low level. With such a configuration, the input circuit 101 can determine the external signal IN having three values of high level, intermediate level, and low level.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-104664
  • an intermediate level output voltage of a control device that outputs the external signal IN is adjusted so as to match the comparison reference voltages VREF 1 and VREF2 in order to determine the external signal IN.
  • the comparison reference voltages VREF1 and VREF2 must be adjusted to match the mid-level output voltage of the controller.
  • the power supply voltage of the semiconductor integrated device including the input circuit 101 and the control device are often different. In such a case, the voltage adjustment becomes extremely complicated and may become difficult.
  • a standby signal input circuit for inputting and determining a standby signal is provided.
  • the input circuit 101 is used as a standby signal input circuit, it is necessary to operate the comparators 103 and 104 even in the standby state, so that a relatively large amount of power is consumed.
  • the present invention has been made in view of such a reason, and an object of the present invention is to determine a ternary external signal without complicated voltage adjustment and to consume power in a standby state. It is an object of the present invention to provide an input circuit capable of reducing the above.
  • an input circuit in series between a first fixed potential and a second fixed potential lower than the first fixed potential.
  • An input terminal connected to the connection point of the first to fourth resistance elements, the second resistance element, and the third resistance element, to which an input signal is input, and the third resistance element and the fourth resistance element A first switching transistor that is on / off controlled by the voltage at the connection point; a current supply circuit that outputs a supply current when the first switching transistor is on; and that does not output a supply current when the first switching transistor is off; and a current supply circuit
  • a constant voltage generation circuit that outputs a constant voltage in response to a supply current from the power source, and when the first switching transistor is off, the output is in a high impedance state.
  • Resistance element A constant voltage output buffer circuit that outputs a predetermined voltage to the connection point of the second resistance element, a second switching transistor that is on / off controlled by a voltage between both ends of the second resistance element, The switch of And a combinational circuit that outputs a plurality of determination signals based on ON / OFF stitching of the chucking transistor and the second switching transistor.
  • the current supply circuit outputs a supply current to the constant voltage output buffer circuit when the first switching transistor is on, and the constant voltage output buffer circuit does not output the supply current.
  • the constant voltage output buffer circuit When the output is in a high impedance state and the current supply circuit outputs a supply current, a predetermined voltage is applied to the connection point of the first resistance element and the second resistance element in response to the constant voltage of the constant voltage generation circuit. Output.
  • the constant voltage output canner circuit includes an amplifier circuit that amplifies a constant voltage that is also subjected to constant voltage generation circuit power, and a voltage follower circuit that outputs an output voltage of the amplifier circuit with a low output impedance.
  • the first switching transistor when a low level is input to the input terminal, the first switching transistor is turned off.
  • the first switching transistor When the input terminal is in a high impedance state, the first switching transistor is turned on and the second switching transistor is turned on.
  • the transistor When the transistor is turned on and a high level is input to the input terminal, the first switching transistor is turned on and the second switching transistor is turned off.
  • the input circuit according to the present invention enables determination by inputting a ternary signal having a high impedance state in addition to a high level and a low level to the input terminal, so that complicated voltage adjustment is not necessary.
  • the input external signal is a predetermined value, the power flow in the circuit is suppressed, so that power consumption in the standby state can be reduced.
  • FIG. 1 is a circuit diagram of an input circuit 1 according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a current supply circuit 8 and a constant voltage generation circuit 9 in the input circuit 1 according to the embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a schematic configuration of an input circuit described in JP-A-6-104664 (Patent Document 1).
  • FIG. 1 is a circuit diagram of the input circuit 1 according to the embodiment of the present invention.
  • input circuit 1 includes a standby input terminal 2, resistance elements 3 to 6 (first to fourth resistance elements), and an NPN-type switching transistor (first switching transistor). 7, a current supply circuit 8, a constant voltage generation circuit 9, a constant voltage output buffer circuit 10, a PNP type switching transistor (second switching transistor) 11, and a combinational circuit 12.
  • the constant voltage output buffer circuit 10 includes an amplifier circuit 21 and a voltage follower circuit 22.
  • the combinational circuit 12 includes a PMOS (P-channel Metal Oxide Semiconductor) type transistor 31, resistors 32 to 33, an NPN type transistor 34, and a resistor 35.
  • the input circuit 1 has a standby input terminal 2 to which a standby signal STBY is input as an input terminal.
  • a standby signal STBY In addition to the three values of the standby signal STBY, that is, a high level and a low level, a no-impedance state, in other words, A control device (not shown) that outputs the standby signal STBY determines whether no signal is output, and outputs determination signals MUTE1 and MUTE2.
  • the determination signals MUTE1 and MUTE2 are input to the subsequent functional circuit (not shown).
  • the functional circuit performs normal operation. Note that the action of the discrimination signals MUTE1 and MUTE2 on the functional circuit can be arbitrarily set according to the type of the functional circuit.
  • resistance elements 3 to 6 are provided in series between a power supply voltage VCC (first fixed potential) of 5 V and a ground potential (second fixed potential).
  • VCC first fixed potential
  • VCC ground potential
  • Standby input terminal 2 is connected to the connection point between resistive element 4 and resistive element 5.
  • the resistance values of resistance elements 3 to 6 are set high.
  • the resistance value of the resistance element 4 is determined such that the switching transistor 11 is turned on when the standby signal STBY is in a high impedance state and turned off when the standby signal STBY is at a high level.
  • the base (control end) of the NPN type switching transistor 7 is connected to the connection point between the resistive element 5 and the resistive element 6.
  • the switching transistor 7 is grounded at the emitter (one end), and is turned on / off by the voltage at the connection point between the resistance element 5 and the resistance element 6. In other words, the switching transistor 7 is turned off when the voltage at the connection point between the resistance element 5 and the resistance element 6 is lower than the forward bias voltage (Vf), and turned on when the voltage is higher.
  • a terminal A that is an input terminal of the current supply circuit 8 is connected to the collector (the other end) of the switching transistor 7.
  • the current supply circuit 8 outputs terminal B to D force supply current as output terminals.
  • the current supply circuit 8 outputs the terminal B to D force supply current when the switching transistor 7 is on, and does not output the supply current when the switching transistor 7 is off.
  • the terminal E of the constant voltage generating circuit 9 is connected to the terminal B of the current supply circuit 8. When a current is supplied from the current supply circuit 8 via the terminal B and the terminal E, the constant voltage generation circuit 9 generates a constant voltage (eg, 1.28 V) and outputs it from the terminal F that is an output terminal.
  • a constant voltage output buffer circuit 10 is connected to the terminal F of the constant voltage generation circuit 9.
  • amplifier circuit 21 amplifies the constant voltage received from constant voltage generation circuit 9.
  • the voltage follower circuit 22 outputs the output voltage of the amplifier circuit 21 with a low output impedance.
  • the amplifier circuit 21 is a non-inverting amplifier circuit in which the constant voltage from the constant voltage generation circuit 9 is input to the non-inverting input terminal of the operational amplifier, and an amplifying resistor is connected to the inverting input terminal.
  • the constant voltage output buffer circuit 10 has a connection point between the resistance element 3 and the resistance element 4 based on the constant voltage received from the constant voltage generation circuit 9 when the power supply current is also supplied to the terminal C force of the current supply circuit 8. Output a predetermined voltage (eg 3.3V).
  • the constant voltage output buffer circuit 10 is used when the power supply current is not supplied from the current supply circuit 8, that is, the switching transistor. When register 7 is off, the output is in a high impedance state.
  • the constant voltage output buffer circuit 10 is not limited to the configuration in which current is supplied from the current supply circuit 8, and outputs a predetermined voltage or outputs based on whether the switching transistor 7 is on or off. Any configuration that switches between the high impedance state and the high impedance state may be used.
  • the output of the constant voltage output buffer circuit 10 is connected to a connection point between the resistance element 3 and the resistance element 4 and to an emitter (one end) of the PNP type switching transistor 11.
  • the base (control end) of the switching transistor 11 is connected to the connection point of the resistance element 4 and the resistance element 5.
  • the switching transistor 11 is on / off controlled by the voltage across the resistance element 4 . That is, the switching transistor 11 is turned off when the voltage across the resistance element 4 is lower than the forward bias voltage (Vf), and turned on when the voltage is higher.
  • a combinational circuit 12 is connected to the collector (the other end) of the switching transistor 11. Specifically, the source of the PMOS transistor 31 is connected to the collector of the switching transistor 11. The drain of the transistor 31 is connected to one end of the resistor 32 whose other end is grounded, and the signal at the connection point becomes the discrimination signal MUTE2. One end of a resistor 33 whose other end is grounded and the base of an NPN transistor 34 are connected to the terminal D of the current supply circuit 8. The transistor 34 is turned on when the emitter is grounded and current is supplied from the current supply circuit 8, and turned off when current is not supplied.
  • One end of a resistor 35 having the other end connected to the power supply voltage VCC is connected to the collector of the transistor 34, and the signal at the connection point between the collector of the transistor 34 and the resistor 35 becomes the discrimination signal MUTE1.
  • the gate of the transistor 31 is connected to the connection point between the collector of the transistor 34 and the resistor 35.
  • the combinational circuit 12 realizes a logic that outputs a plurality of, in this example, two discrimination signals based on the ON / OFF combination of the switching transistor 7 and the switching transistor 11. That is, if the switching transistor 7 is off, the terminal D force current of the current supply circuit 8 is not supplied, so that the transistor 34 is turned off and the determination signal MUTE1 becomes high level. In addition, since the transistor 31 is turned off, the determination signal MUTE2 becomes low level. On the other hand, if the switching transistor 7 is on, a current is also supplied to the terminal D force of the current supply circuit 8, the transistor 34 is turned on, and the determination signal MUTE1 becomes low level.
  • transistor 31 Since transistor 31 is turned on, transistor 11 is If it is on, the discrimination signal MUTE2 becomes high level, and if the transistor 11 is off, the discrimination signal MUTE2 becomes low level.
  • the gate of the transistor 34 instead of supplying current from the current supply circuit 8 to the gate of the transistor 34, the gate of the transistor 34 can be shared with the gate of the switching transistor 7.
  • the power supply voltage VCC is divided by the resistor elements 3 to 6, and the voltage at the connection point between the resistor element 5 and the resistor element 6 is the forward bias voltage (Vf ) And the switching transistor 7 is turned on. Further, the voltage across the resistance element 4 becomes higher than the forward bias voltage (Vf) of the switching transistor 11, and the switching transistor 11 is turned on. Therefore, the determination signal MUTE1 becomes low level and the determination signal MUTE2 becomes high level.
  • the power supply voltage VCC is 5V
  • the resistance values of the resistor element 3 and the resistor element 4 are 50 ⁇
  • the resistance value of resistor element 5 and resistor element 6 is 30 ⁇
  • constant voltage output canoffer circuit 10 is output.
  • the forward bias voltage of 11 is assumed to be 0.6V.
  • the standby signal STBY is 1. OV
  • the voltage at the connection point of the resistive element 5 and the resistive element 6 is 0.5V, which is lower than the forward bias voltage (V f) of 0.6V. 7 turns off.
  • the standby input terminal 2 When the standby input terminal 2 is in a high impedance state, the voltage at the connection point of the resistive element 5 and the resistive element 6 as a result of dividing the power supply voltage VCC by resistance is about 0.9 V, and the forward bias voltage (Vf) Therefore, the switching transistor 7 is turned on. Further, the voltage across the resistance element 4 is about 1.7 V, which is higher than the forward bias voltage (Vf), so that the switching transistor 11 is turned on.
  • the standby signal STBY is 2.8V
  • the voltage at the connection point between the resistive element 5 and the resistive element 6 is 1.4V, which is higher than the forward bias voltage (Vf) of 0.6V.
  • Transistor 7 is turned on.
  • the voltage across the resistance element 4 is 0.5 V, which is lower than the forward bias voltage (Vf), so that the switching transistor 11 is turned off.
  • FIG. 2 is a circuit diagram of the current supply circuit 8 and the constant voltage generation circuit 9 in the input circuit 1 according to the embodiment of the present invention.
  • current supply circuit 8 includes a resistor 41 and transistors 42 to 48.
  • Constant voltage generation circuit 9 includes resistors 51 to 52, transistor 53, transistor 54, resistor 55, and transistor 56.
  • the transistor 42 is an NPN type, and an emitter is connected to the terminal A.
  • Transistor 43 is of the NPN type and is larger than transistor 42 (large current capability).
  • the transistor 43 is diode-connected. In other words, the transistor 43 has a base and a collector connected to the base of the transistor 42, and an emitter connected to the other end of the resistor 41.
  • the transistor 44 is diode-connected. That is, the transistor 44 has a base and a collector connected to the collector of the transistor 42, and an emitter connected to the power supply voltage VCC.
  • Transistors 45-48 are PNP type, and transistor 44 and current mirror circuit Configure.
  • the collector of the transistor 45 is connected to the collector and base of the transistor 43.
  • the transistor 45 has the same size (current capability) as the transistor 44.
  • the collector of transistor 46 is connected to terminal B, the collector of transistor 47 is connected to terminal C, and the collector of transistor 48 is connected to terminal D.
  • the switching transistor 7 When the switching transistor 7 is turned on, the terminal A is almost at ground potential, and a current flows through a current path including the transistor 45, the transistor 43, and the resistor 41 and a current path including the transistor 44 and the transistor 42.
  • the current values of the two current paths are equal, and the current value of each current path is determined by the size ratio of the transistor 43 and the transistor 42 and the resistance value of the resistor 41.
  • the current in each current path is transmitted through transistors 46 to 48, and the supply current is output from terminals B to D.
  • the switching transistor 7 When the switching transistor 7 is turned off, no current flows in each current path, and the terminal B to D force supply current is not output.
  • the switching circuit 7 corresponds to the activation circuit for activating the current supply circuit 8 in FIG.
  • the current supply circuit 8 can have various other circuit configurations.
  • the constant voltage generation circuit 9 is a band gap type, and the terminal E is connected to the terminal B of the current supply circuit 8. Terminal E is connected to terminal F inside the constant voltage generation circuit 9.
  • each of the resistors 51 to 52 is connected to the terminal F and the terminal E, and both have the same resistance value.
  • the transistor 53 is an NPN type, and is a diode connection in which a base and a collector are connected to the other end of the resistor 51, and an emitter is grounded.
  • the transistor 54 is an NPN type, is larger in size than the transistor 53 (has a larger current capability), has a base connected to the base of the transistor 53, and a collector connected to the other end of the resistor 52.
  • the resistor 55 has one end connected to the emitter of the transistor 54 and the other end grounded.
  • the transistor 56 is of the NPN type, the base is connected to the connection point between the resistor 52 and the transistor 54, the emitter is grounded, and the collector is connected to the terminal F (and the terminal E).
  • the constant voltage generation circuit 9 is supplied with a current from the current supply circuit 8, so that the constant voltage generation circuit 9 has almost no temperature dependence (eg, 1.28V). Can be generated and output to terminal F.
  • the constant voltage generation circuit 9 is not limited to the bandgap type, and other circuit configurations are possible.
  • the input circuit 1 determines the high impedance state as one of the three values of the stun signal STBY, not the intermediate level between the no level, the low level, and the low level. Therefore, a control device (not shown) that outputs the standby signal STBY can adjust the output voltage of the control device or input circuit that matches the output voltage of the control device as long as the output can be in a high impedance state. Adjustment of 1 is not required. This is the same even when the power supply voltages of the input circuit 1 and the control device are different. For example, when the power supply voltage VCC of the input circuit 1 is 5V and the predetermined voltage output from the constant voltage output buffer circuit 10 is 3.3V.
  • the input circuit 1 can discriminate almost 2.8V or more as a noise level, a control device with a power supply voltage of about 2.8 V to 5 V can be used without any special adjustment.
  • the input circuit 1 enters a standby state when a low-level standby signal STBY is input, and the amount of current flowing from the power supply voltage VCC to the ground potential is suppressed.
  • the input circuit 1 can be identified by reducing the predetermined voltage output from the constant voltage output buffer circuit 10 or by providing another resistance element between the standby input terminal 2 and the resistance element 4. It is also possible to reduce the lowest possible voltage (eg from 2.8V to 2.5V).
  • the input circuit 1 according to the embodiment of the present invention can be subjected to various design changes.
  • the input circuit 1 can be used other than the standby signal input circuit. Needless to say, a bipolar transistor and a MOS transistor can be replaced.

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Abstract

　煩雑な電圧調整をすることなく３値の外部信号を判別することができ、かつ、スタンバイ状態における消費電力を低減することが可能な入力回路を提供する。入力回路は、異なる固定電位間に直列に設けられた４個の抵抗素子（３～６）と、２個の抵抗素子（４，５）の接続点に接続される入力端子（２）と、２個の抵抗素子（５，６）の接続点の電圧によりオン・オフされるスイッチングトランジスタ（７）と、スイッチングトランジスタ（７）がオンのとき供給電流を出力し、オフのとき出力しない電流供給回路（８）と、供給電流を受けて定電圧を出力する定電圧発生回路（９）と、スイッチングトランジスタ（７）がオフのとき出力をハイインピーダンス状態とし、オンのとき定電圧を受けて２個の抵抗素子（３，４）の接続点に所定電圧を出力する定電圧出力バッファ回路（１０）と、抵抗素子（４）の両端間の電圧によりオン・オフされるスイッチングトランジスタ（１１）と、２個のスイッチングトランジスタ（７，１１）のオン・オフの組み合わせに基づいて判別信号を出力する組み合わせ回路（１２）とを備える。

Description

明 細 書
入力回路
技術分野
[0001] 本発明は、入力回路、特に半導体集積装置に好適な入力回路に関する。
背景技術
[0002] 半導体集積装置における入力回路は、ハイレベルおよびローレベルの 2値の外部 信号を判別するものが一般的である。また、半導体装置の端子数を減少させてパッ ケージコストを低減するなどを図るものとして、ハイレベル、中間レベルおよびローレ ベルの 3値の外部信号を判別できるようにした入力回路も存在する（たとえば特開平 6 104664号公報（特許文献 1) )。
[0003] 図 3は、特開平 6— 104664号公報 (特許文献 1)記載の入力回路の概略構成を示 す回路図である。同図を参照して、入力回路 101は、コンパレータ 103と、コンパレー タ 104と、組み合わせ回路 105とを備える。
[0004] コンパレータ 103およびコンパレータ 104は、入力端子 102からの外部信号 INをそ れぞれの比較基準電圧 VREF1および VREF2と比較する。
[0005] 組み合わせ回路 105は、コンパレータ 103および 104の出力に基づいて判別信号 OUT1および OUT2を出力する。
[0006] 比較基準電圧 VREF1は比較基準電圧 VREF2よりも電圧値が低い。外部信号 IN の電圧が比較基準電圧 VREFlよりも低ければ判別信号 OUTlがハイレベルとなり、 かつ、判別信号 OUT2がローレベルとなる。外部信号 INの電圧が比較基準電圧 VR EF1および VREF2の間に有れば判別信号 OUT1がローレベルとなり、かつ、判別 信号 OUT2がハイレベルとなる。外部信号 INの電圧が比較基準電圧 VREF2よりも 高ければ判別信号 OUT1がローレベルとなり、かつ、判別信号 OUT2がローレベル となる。このような構成により、入力回路 101は、ハイレベル、中間レベルおよびロー レベルの 3値を有する外部信号 INを判別することができる。
特許文献 1：特開平 6— 104664号公報
発明の開示 発明が解決しょうとする課題
[0007] ところで、入力回路 101では、外部信号 INを判別するために比較基準電圧 VREF 1および VREF2に合うように、外部信号 INを出力する制御装置（図示せず)の中間 レベル出力電圧を調整するか、または、制御装置の中間レベル出力電圧に合うよう に比較基準電圧 VREF1および VREF2を調整する必要がある。更には、入力回路 1 01を含む半導体集積装置と制御装置との電源電圧が異なる場合も多ぐこのような 場合には、電圧調整は極めて煩雑になり、更には困難になる場合もある。
[0008] また、多くの半導体集積装置では、半導体集積装置が動作していない場合の消費 電力を低減させるためにスタンバイ状態となる機能を有し、スタンバイ状態への遷移 またはスタンバイ状態力 の復帰を表わすスタンバイ信号を入力して判別するスタン ノ ィ信号入力回路が設けられる。ここで、入力回路 101をスタンバイ信号入力回路に 用いた場合には、スタンバイ状態においてもコンパレータ 103および 104を動作させ ておく必要があるため、比較的大きな電力を消費してしまう。
[0009] 本発明は、係る事由に鑑みてなされたものであり、その目的は、煩雑な電圧調整を することなく 3値の外部信号を判別することができ、かつ、スタンバイ状態における消 費電力を低減することが可能な入力回路を提供することにある。
課題を解決するための手段
[0010] 上記課題を解決するために、この発明のある局面に係わる入力回路は、第 1の固 定電位、および第 1の固定電位より低い第 2の固定電位の間に直列に設けられた第 1〜第 4の抵抗素子と、第 2の抵抗素子および第 3の抵抗素子の接続点に接続され、 入力信号が入力される入力端子と、第 3の抵抗素子および第 4の抵抗素子の接続点 の電圧によりオン'オフ制御される第 1のスイッチングトランジスタと、第 1のスィッチン グトランジスタがオンのとき供給電流を出力し、オフのとき供給電流を出力しない電流 供給回路と、電流供給回路から供給電流を受けて定電圧を出力する定電圧発生回 路と、第 1のスイッチングトランジスタがオフのとき出力をハイインピーダンス状態とし、 オンのとき定電圧発生回路の定電圧を受けて第 1の抵抗素子および第 2の抵抗素子 の接続点に所定の電圧を出力する定電圧出力バッファ回路と、第 2の抵抗素子の両 端間の電圧によりオン'オフ制御される第 2のスイッチングトランジスタと、第 1のスイツ チングトランジスタおよび第 2のスイッチングトランジスタのオン'オフの糸且み合わせに 基づいて複数の判別信号を出力する組み合わせ回路とを備える。
[0011] 好ましくは、電流供給回路は、第 1のスイッチングトランジスタがオンのとき定電圧出 力バッファ回路に供給電流を出力し、定電圧出力バッファ回路は、電流供給回路が 供給電流を出力しない場合には出力をハイインピーダンス状態とし、電流供給回路 が供給電流を出力する場合には定電圧発生回路の定電圧を受けて第 1の抵抗素子 および第 2の抵抗素子の接続点に所定の電圧を出力する。
[0012] 好ましくは、定電圧出カノ ッファ回路は、定電圧発生回路力も受けた定電圧を増幅 する増幅回路と、増幅回路の出力電圧を低い出力インピーダンスで出力する電圧フ ォロア回路とを含む。
[0013] 好ましくは、入力端子にローレベルが入力されると、第 1のスイッチングトランジスタ がオフし、入力端子がハイインピーダンス状態であると、第 1のスイッチングトランジス タがオンすると共に第 2のスイッチングトランジスタがオンし、入力端子にハイレベル が入力されると、第 1のスイッチングトランジスタがオンすると共に第 2のスイッチングト ランジスタがオフする。
発明の効果
[0014] 本発明に係る入力回路は、入力端子にハイレベルおよびローレベルに加えてハイ インピーダンス状態を有する 3値の信号を入力して判別できるようにしたので、煩雑な 電圧調整が必要とならず、また、入力される外部信号が所定値の場合に回路内の電 流量が抑制されるのでスタンバイ状態における消費電力を低減することができる。 図面の簡単な説明
[0015] [図 1]本発明の実施の形態に係る入力回路 1の回路図である。
[図 2]本発明の実施の形態に係る入力回路 1における電流供給回路 8および定電圧 発生回路 9の回路図である。
[図 3]特開平 6— 104664号公報 (特許文献 1)記載の入力回路の概略構成を示す回 路図である。
符号の説明
[0016] 1, 101 入力回路、 2 入力端子 (スタンバイ入力端子）、 3 第 1の抵抗素子、 4 第 2の抵抗素子、 5 第 3の抵抗素子、 6 第 4の抵抗素子、 7 第 1のスイッチングトラ ンジスタ、 8 電流供給回路、 9 定電圧発生回路、 10 定電圧出力バッファ回路、 1 1 第 2のスイッチングトランジスタ、 12, 105 組み合わせ回路、 21 増幅回路、 22 電圧フォロア回路、 31, 34, 42〜48, 53, 54, 56 トランジスタ、 32〜33, 35, 41 , 51〜52 抵抗、 103, 104 コンノ レータ。
発明を実施するための最良の形態
[0017] 以下、本発明の最良の実施形態を図面を参照しながら説明する。図 1は、本発明 の実施の形態に係る入力回路 1の回路図である。
[0018] 同図を参照して、入力回路 1は、スタンバイ入力端子 2と、抵抗素子 3〜6 (第 1〜第 4の抵抗素子）と、 NPN型のスイッチングトランジスタ（第 1のスイッチングトランジスタ） 7と、電流供給回路 8と、定電圧発生回路 9と、定電圧出力バッファ回路 10と、 PNP 型のスイッチングトランジスタ (第 2のスイッチングトランジスタ） 11と、組み合わせ回路 12とを備える。定電圧出力バッファ回路 10は、増幅回路 21と、電圧フォロア回路 22 とを含む。組み合わせ回路 12は、 PMOS (P- channel Metal Oxide Semiconductor )型のトランジスタ 31と、抵抗 32〜33と、 NPN型のトランジスタ 34と、抵抗 35とを含 む。
[0019] 入力回路 1は、入力端子としてスタンバイ信号 STBYが入力されるスタンバイ入力 端子 2を有し、スタンバイ信号 STBYの 3値、すなわちハイレベルおよびローレベルに 加え、ノ、ィインピーダンス状態、言い換えるとスタンバイ信号 STBYを出力する制御 装置（図示せず)が無信号を出力した状態を判別して判別信号 MUTE1および MU TE2を出力する。判別信号 MUTE1および MUTE2は後続の機能回路（図示せず） に入力され、たとえば判別信号 MUTE 1がノ、ィレベルならば機能回路全体がスタン ノ ィ状態となり、判別信号 MUTE2がハイレベルならば機能回路の一部だけがスタ ンバイ状態となり、判別信号 MUTE1および MUTE2が共にローレベルならば機能 回路が通常の動作を行なう。なお、機能回路に対する判別信号 MUTE1および MU TE2の作用は機能回路の種類に応じて任意に設定可能である。
[0020] 詳しくは、たとえば 5Vである電源電圧 VCC (第 1の固定電位）と接地電位 (第 2の固 定電位）との間には抵抗素子 3〜6が直列に設けられる。なお、電源電圧 VCCを電 源電圧とは異なる固定電位とし、かつ、接地電位をこの固定電位より低い固定電位と する構成であってもよい。抵抗素子 4および抵抗素子 5の接続点にスタンバイ入力端 子 2が接続される。スタンバイ時の電源電圧 VCCカゝら接地電位へ流れる電流量を抑 制するため、抵抗素子 3〜6の抵抗値は高く設定されている。また、抵抗素子 4の抵 抗値はスタンバイ信号 STBYがハイインピーダンス状態のときスイッチングトランジス タ 11がオンし、スタンバイ信号 STBYがハイレベルのときオフするように決められる。 抵抗素子 5および抵抗素子 6の接続点には NPN型のスイッチングトランジスタ 7のべ ース (制御端)が接続される。スイッチングトランジスタ 7は、ェミッタ (一端)が接地され 、抵抗素子 5および抵抗素子 6の接続点の電圧によりオン'オフ制御される。すなわ ち、スイッチングトランジスタ 7は、抵抗素子 5および抵抗素子 6の接続点の電圧が順 バイアス電圧 (Vf)よりも低ければオフし、高ければオンする。
[0021] スイッチングトランジスタ 7のコレクタ (他端）には電流供給回路 8の入力端子である 端子 Aが接続される。電流供給回路 8は、出力端子である端子 B〜D力 供給電流を 出力する。その詳細は後述するが、電流供給回路 8は、スイッチングトランジスタ 7が オンのとき端子 B〜D力 供給電流を出力し、オフならば供給電流を出力しない。電 流供給回路 8の端子 Bには定電圧発生回路 9の入力端子である端子 Eが接続される 。定電圧発生回路 9は、端子 Bおよび端子 Eを介して電流供給回路 8から電流が供給 されると、定電圧 (たとえば 1. 28V)を発生して出力端子である端子 Fから出力する。 定電圧発生回路 9の端子 Fには定電圧出力バッファ回路 10が接続される。
[0022] 定電圧出力バッファ回路 10において、増幅回路 21は、定電圧発生回路 9から受け た定電圧を増幅する。電圧フォロア回路 22は、増幅回路 21の出力電圧を低い出力 インピーダンスで出力する。増幅回路 21は、具体的には、オペアンプの非反転入力 端子に定電圧発生回路 9からの定電圧が入力され、反転入力端子に増幅用の抵抗 を接続した非反転型の増幅回路である。
[0023] 定電圧出力バッファ回路 10は、電流供給回路 8の端子 C力も電源電流が供給され る場合、定電圧発生回路 9から受けた定電圧に基づいて抵抗素子 3および抵抗素子 4の接続点に所定の電圧 (たとえば 3. 3V)を出力する。定電圧出力バッファ回路 10 は、電流供給回路 8から電源電流が供給されない場合、すなわちスイッチングトラン ジスタ 7がオフの場合、出力をハイインピーダンス状態とする。なお、定電圧出カバッ ファ回路 10は、電流供給回路 8から電流が供給される構成に限らず、スイッチングト ランジスタ 7のオン ·オフに基づ ヽて所定の電圧を出力するか、または出力をハイイン ピーダンス状態とするかを切り替える構成であればよい。
[0024] 定電圧出力バッファ回路 10の出力には、抵抗素子 3および抵抗素子 4の接続点が 接続されると共に、 PNP型のスイッチングトランジスタ 11のェミッタ（一端)が接続され る。スイッチングトランジスタ 11のベース (制御端）は抵抗素子 4および抵抗素子 5の 接続点に接続される。スイッチングトランジスタ 11は、抵抗素子4の両端間の電圧に よりオン'オフ制御される。すなわち、スイッチングトランジスタ 11は、抵抗素子 4の両 端間の電圧が順バイアス電圧 (Vf)よりも低ければオフし、高ければオンする。
[0025] スイッチングトランジスタ 11のコレクタ (他端）には組み合わせ回路 12が接続される 。具体的には、スイッチングトランジスタ 11のコレクタには PMOS型のトランジスタ 31 のソースが接続される。トランジスタ 31のドレインには他端が接地された抵抗 32の一 端が接続され、その接続点の信号が判別信号 MUTE2になる。電流供給回路 8の端 子 Dには他端が接地された抵抗 33の一端と NPN型のトランジスタ 34のベースが接 続される。トランジスタ 34は、ェミッタが接地され、電流供給回路 8から電流が供給さ れるとオンし、供給されないとオフする。トランジスタ 34のコレクタには他端が電源電 圧 VCCに接続された抵抗 35の一端が接続され、トランジスタ 34のコレクタおよび抵 抗 35の接続点の信号が判別信号 MUTE1になる。また、トランジスタ 34のコレクタお よび抵抗 35の接続点に前述のトランジスタ 31のゲートが接続される。
[0026] 組み合わせ回路 12は、この回路構成により、スイッチングトランジスタ 7およびスイツ チングトランジスタ 11のオン'オフの組み合わせに基づいて複数の、この例では 2個 の判別信号を出力する論理を実現する。すなわち、スイッチングトランジスタ 7がオフ ならば、電流供給回路 8の端子 D力 電流が供給されないのでトランジスタ 34はオフ し、判別信号 MUTE1はハイレベルになる。また、トランジスタ 31がオフするので、判 別信号 MUTE2はローレベルになる。一方、スイッチングトランジスタ 7がオンならば、 電流供給回路 8の端子 D力も電流が供給されてトランジスタ 34はオンし、判別信号 M UTE1はローレベルになる。また、トランジスタ 31がオンするので、トランジスタ 11が オンならば判別信号 MUTE2はハイレベルになり、トランジスタ 11がオフならば判別 信号 MUTE2はローレベルになる。なお、これと同様な論理を実現するのに他の様 々な回路構成も可能である。たとえば、トランジスタ 34のゲートに電流供給回路 8から 電流が供給される代わりにトランジスタ 34のゲートをスイッチングトランジスタ 7のゲー トと共通にすることも可能である。
[0027] 次に、入力回路 1の全体の動作について説明する。スタンバイ入力端子 2にローレ ベル (たとえば 1. OV以下）のスタンノ ィ信号 STBYが入力されると、スタンバイ信号 STBYの電圧は抵抗素子 5および抵抗素子 6により分割され、抵抗素子 5および抵 抗素子 6の接続点の電圧はスイッチングトランジスタ 7の順バイアス電圧 (Vf)よりも低 くなり、スイッチングトランジスタ 7はオフする。したがって、判別信号 MUTE1はハイ レベルになり、判別信号 MUTE2はローレベルになり、前述したように、後続の機能 回路全体力 Sスタンバイ状態となる。また、電流供給回路 8は端子 B〜D力も供給電流 を出力せず、定電圧出力バッファ回路 10は出力をハイインピーダンス状態とするた め、スタンバイ時の消費電流を低減することができる。
[0028] スタンバイ入力端子 2がハイインピーダンス状態になると、電源電圧 VCCが抵抗素 子 3〜6により分割され、抵抗素子 5および抵抗素子 6の接続点の電圧はスイッチング トランジスタ 7の順バイアス電圧 (Vf)よりも高くなり、スイッチングトランジスタ 7はオン する。また、抵抗素子 4の両端間の電圧がスイッチングトランジスタ 11の順バイアス電 圧 (Vf)よりも高くなり、スイッチングトランジスタ 11はオンする。したがって、判別信号 MUTE1はローレベルになり、判別信号 MUTE2はハイレベルになる。
[0029] スタンバイ入力端子 2にハイレベル（たとえば 2. 8V以上）のスタンバイ信号 STBY が入力されると、スタンバイ入力端子 2の電圧は抵抗素子 5および抵抗素子 6により 分割され、抵抗素子 5および抵抗素子 6の接続点の電圧はスイッチングトランジスタ 7 の順バイアス電圧 (Vf)よりも高くなり、スイッチングトランジスタ 7はオンする。また、抵 抗素子 4の両端間の電圧がスイッチングトランジスタ 11の順バイアス電圧 (Vf)よりも 低くなり、スイッチングトランジスタ 11はオフする。したがって、判別信号 MUTE1は口 一レベルになり、判別信号 MUTE2はローレベルになる。
[0030] たとえば、電源電圧 VCCが 5V、抵抗素子 3および抵抗素子 4の抵抗値を 50ΚΩ、 抵抗素子 5および抵抗素子 6の抵抗値を 30ΚΩ、定電圧出カノッファ回路 10が出
11の順バィァス電圧 £)を0. 6Vとする。スタンバイ信号 STBYが 1. OVの場合に は、抵抗素子 5および抵抗素子 6の接続点の電圧は 0. 5Vとなり、順バイアス電圧 (V f)である 0. 6Vよりも低くなるため、スイッチングトランジスタ 7はオフする。
[0031] スタンバイ入力端子 2がハイインピーダンス状態の場合には、電源電圧 VCCを抵抗 分割した結果の抵抗素子 5および抵抗素子 6の接続点の電圧は約 0. 9Vとなり、順 バイアス電圧 (Vf)の 0. 6Vよりも高くなるため、スイッチングトランジスタ 7はオンする。 また、抵抗素子 4の両端間の電圧は約 1. 7Vとなり、順バイアス電圧 (Vf)よりも高くな るため、スイッチングトランジスタ 11はオンする。
[0032] スタンバイ信号 STBYが 2. 8Vの場合には、抵抗素子 5および抵抗素子 6の接続点 の電圧は 1. 4Vとなり、順バイアス電圧（Vf)の 0. 6Vよりも高くなるため、スイッチング トランジスタ 7はオンする。また、抵抗素子 4の両端間の電圧は 0. 5Vとなり、の順バイ ァス電圧 (Vf)よりも低くなるため、スイッチングトランジスタ 11はオフする。
[0033] 次に、電流供給回路 8および定電圧発生回路 9を詳細に説明する。図 2は、本発明 の実施の形態に係る入力回路 1における電流供給回路 8および定電圧発生回路 9の 回路図である。
[0034] 同図を参照して、電流供給回路 8は、抵抗 41と、トランジスタ 42〜48とを含む。定 電圧発生回路 9は、抵抗 51〜52と、トランジスタ 53と、トランジスタ 54と、抵抗 55と、 トランジスタ 56とを含む。
[0035] 抵抗 41は、一端が端子 Aに接続される。トランジスタ 42は、 NPN型であり、ェミッタ が端子 Aに接続される。トランジスタ 43は、 NPN型であり、トランジスタ 42よりもサイズ が大きい (電流能力が大きく）。また、トランジスタ 43はダイオード接続されている。す なわち、トランジスタ 43は、ベースおよびコレクタがトランジスタ 42のベースに接続さ れ、ェミッタが抵抗 41の他端に接続される。
[0036] トランジスタ 44は、ダイオード接続されて 、る。すなわち、トランジスタ 44は、ベース およびコレクタがトランジスタ 42のコレクタに接続され、ェミッタが電源電圧 VCCに接 続される。トランジスタ 45〜48は、 PNP型であり、トランジスタ 44とカレントミラー回路 を構成する。
[0037] トランジスタ 45のコレクタは、トランジスタ 43のコレクタおよびベースに接続される。
また、トランジスタ 45は、トランジスタ 44とサイズ (電流能力）が等しい。トランジスタ 46 のコレクタは端子 Bに接続され、トランジスタ 47のコレクタは端子 Cに接続され、トラン ジスタ 48のコレクタは端子 Dに接続される。
[0038] スイッチングトランジスタ 7がオンすると、端子 Aがほぼ接地電位となり、トランジスタ 4 5、トランジスタ 43および抵抗 41から成る電流路とトランジスタ 44およびトランジスタ 4 2から成る電流路とに電流が流れる。この 2個の電流路の電流値は等しぐまた、各電 流路の電流値はトランジスタ 43とトランジスタ 42とのサイズ比および抵抗 41の抵抗値 で決まる。各電流路の電流がトランジスタ 46〜48を介して伝達され、端子 B〜Dから 供給電流が出力される。スイッチングトランジスタ 7がオフすると、各電流路に電流は 流れず、端子 B〜D力 供給電流が出力されなくなる。
[0039] なお、電流供給回路 8を起動するための起動回路は図 1ではスイッチングトランジス タ 7が該当する。また、電流供給回路 8は図 2で示す回路以外にも様々な別の回路構 成が可能である。
[0040] 定電圧発生回路 9は、バンドギャップ型であり、端子 Eは電流供給回路 8の端子 Bに 接続される。また、端子 Eは定電圧発生回路 9内部で端子 Fと接続される。
[0041] 抵抗 51〜52は、一端が端子 Fおよび端子 Eに接続され、共に同じ抵抗値である。ト ランジスタ 53は、 NPN型であり、ベースおよびコレクタが抵抗 51の他端に接続され、 ェミッタが接地されるダイオード接続である。
[0042] トランジスタ 54は、 NPN型であり、トランジスタ 53よりもサイズが大きく（電流能力が 大きく）、かつ、ベースがトランジスタ 53のベースに接続され、コレクタが抵抗 52の他 端に接続される。抵抗 55は、一端がトランジスタ 54のェミッタに接続され、他端が接 地される。
[0043] トランジスタ 56は、 NPN型であり、ベースが抵抗 52とトランジスタ 54の接続点に接 続され、ェミッタが接地され、コレクタが端子 F (および端子 E)に接続される。
[0044] ここでは詳細な説明は特に行なわないが、定電圧発生回路 9は、電流供給回路 8 から電流を供給されることで、温度依存性をほぼ持たない定電圧 (たとえば 1. 28V) を発生して端子 Fに出力することができる。なお、定電圧発生回路 9はバンドギャップ 型に限らず別の回路構成が可能である。
[0045] 以上説明したように、入力回路 1はスタンノ ィ信号 STBYの 3値の 1つとして、ノ、ィレ ベルおよびローレベルの中間のレベルでなくハイインピーダンス状態を判別する。し たがって、スタンバイ信号 STBYを出力する制御装置（図示せず）は出力をハイイン ピーダンス状態とできるものであればよぐ制御装置の出力電圧の調整または制御装 置の出力電圧に合わせた入力回路 1の調整が必要とならない。このことは、入力回路 1および制御装置の電源電圧が異なる場合も同様であり、たとえば入力回路 1の電源 電圧 VCCが 5V、定電圧出力バッファ回路 10の出力する所定の電圧が 3. 3Vの場 合には、入力回路 1はほぼ 2. 8V以上をノヽィレベルとして判別可能なので、大体 2. 8 Vないし 5Vの電源電圧の制御装置を特別な調整なく用いることができる。また、入力 回路 1にお 、ては、ローレベルのスタンバイ信号 STBYが入力されるとスタンバイ状 態となり、電源電圧 VCCカゝら接地電位へ流れる電流量が抑制される。
[0046] なお、定電圧出力バッファ回路 10が出力する所定の電圧を下げる力 またはスタン ノ ィ入力端子 2と抵抗素子 4との間に別の抵抗素子を設けることで、入力回路 1が判 別可能なノ、ィレベルの最低電圧を下げる（たとえば 2. 8Vから 2. 5Vにする）ことも可 能である。
[0047] また、本発明の実施の形態に係る入力回路 1はさまざまな設計変更が可能である。
たとえば、入力回路 1をスタンバイ信号入力回路以外に用いることも可能である。また 、 ノイポーラトランジスタと MOSトランジスタとの置き換えが可能なのは勿論である。
[0048] 今回開示された実施の形態はすべての点で例示であって制限的なものではないと 考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって 示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが 意図される。

Claims

請求の範囲
[1] 第 1の固定電位、および前記第 1の固定電位より低い第 2の固定電位の間に直列 に設けられた第 1〜第 4の抵抗素子 (3〜6)と、
前記第 2の抵抗素子 (4)および前記第 3の抵抗素子（5)の接続点に接続され、入 力信号が入力される入力端子 (2)と、
前記第 3の抵抗素子（5)および前記第 4の抵抗素子 (6)の接続点の電圧によりオン •オフ制御される第 1のスイッチングトランジスタ（7)と、
前記第 1のスイッチングトランジスタ（7)がオンのとき供給電流を出力し、オフのとき 前記供給電流を出力しない電流供給回路 (8)と、
前記電流供給回路 (8)から供給電流を受けて定電圧を出力する定電圧発生回路（ 9)と、
前記第 1のスイッチングトランジスタ（7)がオフのとき出力をハイインピーダンス状態 とし、オンのとき前記定電圧発生回路（9)の定電圧を受けて前記第 1の抵抗素子（3) および前記第 2の抵抗素子 (4)の接続点に所定の電圧を出力する定電圧出力バッ ファ回路（10)と、
前記第 2の抵抗素子 (4)の両端間の電圧によりオン'オフ制御される第 2のスィッチ ングトランジスタ（11)と、
前記第 1のスイッチングトランジスタ（7)および前記第 2のスイッチングトランジスタ（1 1)のオン'オフの組み合わせに基づいて複数の判別信号を出力する組み合わせ回 路（12)とを備える入力回路。
[2] 前記電流供給回路 (8)は、前記第 1のスイッチングトランジスタ（7)がオンのとき前 記定電圧出力バッファ回路（10)に供給電流を出力し、
前記定電圧出力バッファ回路（10)は、前記電流供給回路 (8)が前記供給電流を 出力しない場合には出力をハイインピーダンス状態とし、前記電流供給回路 (8)が前 記供給電流を出力する場合には前記定電圧発生回路 (9)の定電圧を受けて前記第 1の抵抗素子（3)および前記第 2の抵抗素子 (4)の接続点に所定の電圧を出力する 請求項 1記載の入力回路。
[3] 前記定電圧出力バッファ回路（10)は、 前記定電圧発生回路 (9)から受けた定電圧を増幅する増幅回路 (21)と、 前記増幅回路（21)の出力電圧を低い出力インピーダンスで出力する電圧フォロア 回路 (22)とを含む請求項 1記載の入力回路。
前記入力端子（2)にローレベルが入力されると、前記第 1のスイッチングトランジス タ（7)が才フし、
前記入力端子（2)がハイインピーダンス状態であると、前記第 1のスイッチングトラン ジスタ（7)がオンすると共に前記第 2のスイッチングトランジスタ（11)がオンし、 前記入力端子（2)にハイレベルが入力されると、前記第 1のスイッチングトランジス タ（7)がオンすると共に前記第 2のスイッチングトランジスタ（11)がオフする請求項 1 記載の入力回路。
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