WO2006033193A1

WO2006033193A1 - 歪補償回路

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Publication number: WO2006033193A1
Application number: PCT/JP2005/011781
Authority: WO
Inventors: Takuo Kashiwa; Yoshifumi Ohnishi
Original assignee: Furuno Electric Co Ltd
Current assignee: Furuno Electric Co Ltd
Priority date: 2004-09-21
Filing date: 2005-06-28
Publication date: 2006-03-30
Anticipated expiration: 2007-03-21
Also published as: GB2436653A; US7598806B2; GB2436653B; JP2006093857A; US20070262816A1; JP4739717B2; GB0705526D0

Abstract

入力電力の増加に対して、利得が圧縮し位相が遅れる特性を有する増幅器の非線形性を補償することができる歪補償回路を提供する。歪補償回路１００のダイオード１０５にインダクタ１１２を直列に接続する。入力電力の増加と共にダイオード１０５の抵抗成分が低下するため、ダイオード１０５に直列に接続されているインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスがインダクティブになり位相が進む特性が得られる。同時に、入力電力の増加と共にダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。

Description

明細書

歪補償回路

技術分野

[0001] 本発明は、増幅器の前段または後段に接続されて使用される歪補償回路に関するものである。

背景技術

[0002] 無線通信システム等に用いられる増幅器の入出力特性は、利得及び位相が変化しないことが望ましいが、実際、入力電力の増加に伴い、振幅歪及び位相歪が発生する。そこで、図 18に示すように、増幅器の非線形性を相殺するような入出力特性を持つ歪補償回路を増幅器の前段又は後段に接続することで、増幅器の線形性を改善している。

[0003] 従来の歪補償回路として特許文献 1または非特許文献 1に示す技術等がある。一例として、非特許文献 1に示す歪補償回路を図 20に示す。図 20に示すように、歪補償回路 200は、入力端子 201と出力端子 202の間の信号線路に、入力側 DC阻止用キャパシタ 204、順方向に接続されたダイオード 205、出力側 DC阻止用キャパシタ 206の順に直列に接続されている。また、ダイオード 205と並列にキャパシタ 207が接続されている。そして、バイアス抵抗 208とバイアス短絡用インダクタ 209とから構成されるバイアス回路は、入力側 DC阻止用キャパシタ 204とダイオード 205の間の信号線路に一端が接続され、他端がバイアス端子 203に接続されている。また、バイァス短絡用インダクタ 210は、ダイオード 205と出力側 DC阻止用キャパシタ 206の間の信号線路に一端が接続され、他端が接地されている。

[0004] ここで、歪補償回路 200の動作にっ、て説明する。無線周波数帯の信号 (RF)は、入力端子 201に入力され、入力側 DC阻止用キャパシタ 204を通過して、ダイオード 205に入力される。また、ダイオード 205には、バイアス端子 203からバイアス抵抗 20 8を介してバイアス電圧が加えられる。この時、無線周波数帯の信号波形は、ダイォード 205によりクリップされ、直流電流が発生する。この直流電流は、無線周波数帯の入力電力の増加に伴い増加する。そして、直流電流の増加に伴い、無線周波数帯でのダイオード 205の内部抵抗値が減少する。キャパシタ 207は、その容量に応じて、入力電力に対する利得特性よりも位相特性を変化させるものである。

[0005] そして、この非特許文献 1の歪補償回路 200の入出力特性は、以上の作用により、入力電力の増加に対して、利得が増加し、位相が遅れる特性を有する。従って、図 1 9に示すように、入力電力の増加に対して、利得が圧縮し、位相が進む特性を有する増幅器に対して効果があり、非特許文献 1の歪補償回路 100を適用する増幅器は、 GaAsFET (Gallium Arsenide Field -Effect Transistor)を用いた増幅器である。また、特許文献 1の歪補償回路の入出力特性も、同様に、入力電力の増加に対して、利得が増加し、位相が遅れる特性を有する。従って、入力電力の増加に対して、利得が圧縮し、位相が進む特性を有する増幅器に対して効果があり、特許文献 1 の歪補償回路を適用する増幅器は、 LDMOSFET (Laterally Diffused Metal Oxide Semicondector Field -Effect Transistor)を用いた増幅器またはプッシュプル増幅器である。

特許文献 1：特開 2002— 368546号公報

非特干文献 1 : K. Yamauchi, et. al., A novel series mode lineanzer for mobile radio power amplifier,〃、 Proc. of Int. Microwave Symp.、 1996年、 p. 831-834

発明の開示

発明が解決しょうとする課題

[0006] し力しながら、近年、高周波特性が著しく進歩している Si LDMOSFETを用いた高出力増幅器は、図 21に示すように、入力電力の増加に対して、利得が圧縮し、位相が遅れる特性を有する。即ち、 Si LDMOSFETを用いた高出力増幅器は、非特許文献 1で適用する GaAsFETを用いた増幅器と、位相に関して逆特性となる。即ち、従来の非特許文献 1に示すような GaAsFETを用いた増幅器に対する歪補償回路では、 Si LDMOSFETを用いた高出力増幅器の非線形性を相殺するような入出力特性を持たず、 Si LDMOSFETを用いた高出力増幅器の線形性を改善することができない。

[0007] また、 Si LDMOSFETを用いた高出力増幅器は、上記の通り、入力電力の増加に対して、最終的には位相が遅れる力途中でー且位相が進む特性を有する。特許文献 1に記載の歪補償回路は、一旦位相が進む範囲において適用しており、入力電力が力かる範囲を超えて増加した場合には、 Si LDMOSFETを用いた高出力増幅器の非線形性を相殺するような入出力特性を持たず、 Si LDMOSFETを用いた高出力増幅器の線形性を改善することができない。

[0008] そこで、本発明は、入力電力の増加に対して、利得が圧縮し、位相が遅れる特性を有する増幅器の非線形性を補償することができる歪補償回路を提供するものである。課題を解決するための手段

[0009] 第一の発明に係る歪補償回路は、入力端子、入力側 DC阻止用キャパシタ、順方向に接続されたダイオード、インダクタ、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側 DC阻止用キャパシタ及び前記ダイォード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記インダクタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、前記ダイオード及び前記インダクタに並列接続されたキャパシタと、を備えることを特徴とする。

[0010] これによると、入力端子と出力端子に直列に接続されたダイオードに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。ここで、所望周波数とは、具体的には、歪補償回路を適用する高出力増幅器の動作範囲内である高周波の周波数帯のことを意味する。

[0011] 第二の発明に係る歪補償回路は、入力端子、入力側 DC阻止用キャパシタ、順方向に接続されたダイオード、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側 DC阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記ィンダクタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、前記ダイオードに並列接続されたキヤパシタ及びインダクタカもなる直列回路と、を備えることを特徴とする。

[0012] これによると、入力端子と出力端子に直列に接続されたダイオードに並列に接続されるキャパシタに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダィオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。

[0013] 第三の発明に係る歪補償回路は、入力端子、入力側 DC阻止用キャパシタ、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側 DC阻止用キャパシタ及び前記出力用 DC阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側 DC阻止用キャパシタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオード及びインダクタカなる直列回路と、前記ダイオード及び前記インダクタに並列接続されたキャパシタと、を備えることを特徴とする。

[0014] これによると、入力端子と出力端子間の信号線路に一端が接続され、他端が接地されたダイオードに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダィオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。

[0015] 第四の発明に係る歪補償回路は、入力端子、入力側 DC阻止用キャパシタ、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側 DC阻止用キャパシタ及び前記出力用 DC阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側 DC阻止用キャパシタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され

、他端が接地され、順方向に接続されたダイオードと、前記ダイオードに並列接続されたキャパシタ及びインダクタカもなる直列回路と、を備えることを特徴とする。

[0016] これによると、入力端子と出力端子間の信号線路に一端が接続され、他端が接地されたダイオードに並列に接続されるキャパシタに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。

[0017] ここで、第一〜第四の発明に係る歪補償回路では、前記ダイオードの代わりに、ゲートを接地したトランジスタを用いて良、。

[0018] これによると、ダイオードの代わりにゲートを接地したトランジスタを用い、ピンチオフ近くの電圧にノィァスして可変抵抗として動作させることにより、ダイオードと同様の効果が得られる。従って、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。

[0019] 第五の発明に係る歪補償回路は、入力端子、逆方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、前記ダイオードに並列接続された抵抗と、前記ダイオードに並列接続されたインダクタと、を備えることを特徴とする。

[0020] これ〖こよると、逆方向に接続されたダイオードとインダクタが並列に接続されており、入力電力の増加に伴、、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。 [0021] ここで、第一〜第五の発明に係る歪補償回路は、 Si LDMOSFETを用いた高出力増幅器の前段または後段に接続されて良い。

[0022] これによると、 Si LDMOSFETを用いた高出力増幅器の前段又は後段に接続して、るため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する Si LDMOSFETを用いた高出力増幅器を補償することができる。

[0023] また、第六の発明に係る歪補償回路は、入力端子、順方向に接続されたダイォード、出力端子、の順で直列接続された信号線路と、前記ダイオードに並列接続された抵抗と、前記ダイオードに並列接続されたインダクタと、を備える歪補償回路であって、多段化した Si LDMOSFETを用いた高出力増幅器に接続されることを特徴とする。

[0024] これによると、インダクタと抵抗の値、及び、ダイオードの定数を選ぶことによって、利得を一定に保ったまま位相だけ進み位相にする特性を有する歪補償回路になる。ここで、多段化した Si LDMOSFETを用いた高出力増幅器では、入力電力の増加に対する利得の減少よりも位相の遅れの変化の方が顕著であり、入力電力の増加に対して、利得が増加し位相が進む特性を有する歪補償回路 (例えば、第一〜第五の発明に係る歪補償回路)や、位相をほぼ一定に保ったまま利得が増加する歪補償回路と組み合わせることで、さらに効率よく線形性を高めることができる。

図面の簡単な説明

[0025] [図 1]第一の発明の実施形態に係る歪補償回路を示す回路図である。

[図 2]第一の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。

[図 3]第二の発明の実施形態に係る歪補償回路を示す回路図である。

[図 4]第二の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。

[図 5]第三の発明の実施形態に係る歪補償回路を示す回路図である。

[図 6]第三の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。

[図 7]第四の発明の実施形態に係る歪補償回路を示す回路図である。圆 8]第四の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。

[図 9]第五の発明の実施形態に係る歪補償回路を示す回路図である。

圆 10]第五の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。

[図 11]第六の発明の実施形態に係る歪補償回路を示す回路図である。

圆 12]第六の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。

[図 13]多段構成 Si LDMOSFET高出力増幅器の入力電力に対する利得及び位相の特性を示す図である。

[図 14]多段構成 Si LDMOSFET高出力増幅器に対して第六の発明の実施形態に係る歪補償回路を接続した一例を示す回路図である。

[図 15]図 14の回路における入力電力に対する利得及び位相の特性を示す図である圆 16]トランジスタを用いた第一の発明の実施形態に係る歪補償回路の変形例を示す回路図である。

圆 17]アンチパラレルダイオードペアを用いた第一の発明の実施形態に係る歪補償回路の変形例を示す回路図である。

圆 18]歪補償回路と高出力増幅器の関係を示す図であり、 (a)は歪補償回路と高出力増幅器の接続例を示す回路図であり、 (b)は歪補償回路の歪補償特性を示す特 '性図である。

[図 19]GaAsを用いた増幅器の入力電力に対する利得及び位相の特性を示す図である。

圆 20]従来の歪補償回路の一例を示す回路図である。

[図 21]Si LDMOSFETを用いた高出力増幅器の入力電力に対する利得及び位相の特性を示す図である。

符号の説明

100 歪補償回路 101 入力端子

102 出力端子

103 バイアス端子

104 入力側 DC阻止用キャパシタ

105 ダイオード

106 出力側 DC阻止用キャパシタ

107 キャパシタ

108 バイアス回路

111 ノィァス短絡用インダクタ

112 インダクタ

114 トランジスタ

115 アンチパラレルダイオードペア

発明を実施するための最良の形態

[0027] 以下、図面を参照しつつ、第一〜第六の発明に係る歪補償回路を実施するための最良の形態について、具体的な一例に即して説明する。尚、以下で説明する第一〜第六の発明の実施形態に係る歪補償回路は、 Si LDMOSFETの前段又は後段に接続されることを想定して、る。

第一の発明の実施形態

[0028] まず、第一の発明の実施形態に係る歪補償回路を図 1に基づいて以下に説明する。図 1は、第一の発明実施形態に係る歪補償回路を示す回路図である。

[0029] 図 1に示すように、第一の発明の実施形態に係る歪補償回路 100は、入力端子 10 1と出力端子 102の間の信号線路に、入力側 DC阻止用キャパシタ 104、順方向に接続されたダイオード 105、インダクタ 112、出力側 DC阻止用キャパシタ 106が順に直列に接続されている。また、ダイオード 105及びインダクタ 112と並列にキャパシタ 107が接続されている。そして、バイアス抵抗 109とバイアス短絡用インダクタ 110と力も構成されるノィァス回路 108は、入力側 DC阻止用キャパシタ 104とダイオード 1 05の間の信号線路に一端が接続され、他端がバイアス端子 103に接続されている。また、バイアス短絡用インダクタ 111は、ダイオード 105と出力側 DC阻止用キャパシタ 106の間の信号線路に一端が接続され、他端が接地されている。ここで、ダイォード 105は、印加電圧によってインピーダンスが変化するものであれば良い。

[0030] 次に、第一の発明の実施形態に係る歪補償回路 100の動作について説明する。

無線周波数帯の信号 (RF)は、入力端子 101に入力され、入力側 DC阻止用キャパシタ 104を通過して、ダイオード 105に入力される。また、ダイオード 105には、バイァス端子 103からバイアス抵抗 109を介してバイアス電圧が加えられる。この歪補償回路 100では、入力電力の増加に伴い、無線周波数帯でのダイオード 105の抵抗成分（内部抵抗）が減少するため、ダイオード 105に直列に接続されているインダクタ 1 12のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112 のインピーダンスの効果により、歪補償回路 100のインピーダンス力インダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード 105 の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。

[0031] ここで、ダイオード 105と並列に接続されているキャパシタ 107は、高周波信号のバィパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路 108のバイアス短絡用インダクタ 110は、チョークコイルとして作用する。尚、バイアス回路 108では、バイアス短絡用インダクタ 110の代わりに、バイァス抵抗 109とバイアス端子 103の間の信号線路に一端が接続され、他端が接地される RF短絡用のキャパシタを用いても良い。ノィァス短絡用インダクタ 111は、チョークコイルとして作用するとともに、ダイオード 105を通じて流れた直流成分を接地側に流し、ダイオード 105の DCリターン機能を有するものである。バイアス端子 103に接続されるバイアス電源は、ダイオード 105の利得及び位相変化の入力閾値レベルの調整に用いられる。

[0032] 以上に説明した第一の実施形態に係る歪補償回路 100において、周波数 2GHz においてシミュレーションをおこなった結果を図 2に示す。シミュレーションでは、ダイオード 105の 0V印加時の接合容量の値を 0. 5pF、インダクタ 112の値を 5. 5nH、キャパシタ 107の値を 0. 4pFとして行った。図 2に示すように、歪補償回路 100は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。

[0033] このように、第一の発明の実施形態に係る歪補償回路 100によると、入力端子 101 と出力端子 102に直列に接続されたダイオード 105に対し、インダクタ 112を直列に接続しており、入力電力の増加に伴い、ダイオード 105の抵抗成分が減少してインダクタ 112のインピーダンスの効果が現れ、歪補償回路 100のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する Si LDMOSFETを用いた高出力増幅器を補償することができる。

第二の発明の実施形態

[0034] 次に、第二の実施形態に係る歪補償回路を図 2に基づいて以下に説明する。図 2 は、第二の発明実施形態に係る歪補償回路を示す回路図である。

[0035] 図 2に示すように、第二の実施形態に係る歪補償回路 100は、入力端子 101と出力端子 102の間の信号線路に、入力側 DC阻止用キャパシタ 104、順方向に接続されたダイオード 105、出力側 DC阻止用キャパシタ 106が順に直列に接続されている。また、ダイオード 105と並列に、直列に接続されたキャパシタ 107及びインダクタ 11 2が接続されている。そして、バイアス抵抗 109とバイアス短絡用インダクタ 110とから構成されるバイアス回路 108は、入力側 DC阻止用キャパシタ 104とダイオード 105 の間の信号線路に一端が接続され、他端がバイアス端子 103に接続されている。また、バイアス短絡用インダクタ 111は、ダイオード 105と出力側 DC阻止用キャパシタ 106の間の信号線路に一端が接続され、他端が接地されている。ここで、ダイオード 105は、印加電圧によってインピーダンスが変化するものであれば良い。

[0036] 次に、第二の実施形態に係る歪補償回路 100の動作について説明する。無線周波数帯の信号 (RF)は、入力端子 101に入力され、入力側 DC阻止用キャパシタ 10 4を通過して、ダイオード 105に入力される。また、ダイオード 105には、バイアス端子 103からバイアス抵抗 109を介してバイアス電圧が加えられる。この歪補償回路 100 では、入力電力の増加に伴い、無線周波数帯でのダイオード 105の抵抗成分（内部抵抗）が減少するため、ダイオード 105に並列に接続されているキャパシタ 107及びインダクタ 112に直流電流がノィパスされる。従って、ダイオード 105に並列に接続されているインダクタ 112のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112のインピーダンスの効果により、歪補償回路 100のインピーダンスカンダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード 105の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。

[0037] ここで、ダイオード 105と並列に接続されているキャパシタ 107は、高周波信号のバィパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路 108のバイアス短絡用インダクタ 110は、チョークコイルとして作用する。尚、バイアス回路 108では、バイアス短絡用インダクタ 110の代わりに、バイァス抵抗 109とバイアス端子 103の間の信号線路に一端が接続され、他端が接地される RF短絡用のキャパシタを用いても良い。ノィァス短絡用インダクタ 111は、チョークコイルとして作用するとともに、ダイオード 105を通じて流れた直流成分を接地側に流し、ダイオード 105の DCリターン機能を有するものである。バイアス端子 103に接続されるバイアス電源は、ダイオード 105の利得及び位相変化の入力閾値レベルの調整に用いられる。

[0038] 以上に説明した第二の実施形態に係る歪補償回路 100において、周波数 2GHz においてシミュレーションをおこなった結果を図 4に示す。シミュレーションでは、ダイオード 105の 0V印加時の接合容量の値を 0. 5pF、インダクタ 112の値を 5. 5nH、キャパシタ 107の値を 0. 4pFとして行った。図 4に示すように、歪補償回路 100は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。

[0039] このように、第二の発明の実施形態に係る歪補償回路 100によると、入力端子 101 と出力端子 102に直列に接続されたダイオード 105に並列に接続されるキャパシタ 1 07に対し、インダクタ 112を直列に接続しており、入力電力の増加に伴い、ダイォード 105の抵抗成分が減少してインダクタ 112のインピーダンスの効果が現れ、歪補償回路 100のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する Si LDMOSFET高出力増幅器を補償することがでさる。第三の発明の実施形態

[0040] 次に、第三の発明の実施形態に係る歪補償回路を図 5に基づいて以下に説明する。図 5は、第三の発明実施形態に係る歪補償回路を示す回路図である。

[0041] 図 5に示すように、第三の発明の実施形態に係る歪補償回路 100は、入力端子 10 1と出力端子 102の間の信号線路に、入力側 DC阻止用キャパシタ 104、出力側 DC 阻止用キャパシタ 106が順に直列に接続されてヽる。順方向に接続されたダイォード 105とインダクタ 112からなる直列回路は、入力側 DC阻止用キャパシタ 104と出力側 DC阻止用キャパシタ 106の間の信号線路に一端が接続され、他端が接地されている。また、ダイオード 105及びインダクタ 112と並列にキャパシタ 107が接続されている。そして、バイアス抵抗 109とバイアス短絡用インダクタ 110とから構成されるノィァス回路 108は、入力側 DC阻止用キャパシタ 104と出力側 DC阻止用キャパシタ 10 6の間の信号線路に一端が接続され、他端がバイアス端子 103に接続されている。ここで、ダイオード 105は、印加電圧によってインピーダンスが変化するものであれば良い。

[0042] 次に、第三の発明の実施形態に係る歪補償回路 100の動作について説明する。

無線周波数帯の信号 (RF)は、入力端子 101に入力され、入力側 DC阻止用キャパシタ 104を通過して、ダイオード 105に入力される。また、ダイオード 105には、バイァス端子 103からバイアス抵抗 109を介してバイアス電圧が加えられる。この歪補償回路 100では、入力電力の増加に伴い、無線周波数帯でのダイオード 105の抵抗成分（内部抵抗）が減少するため、ダイオード 105に直列に接続されているインダクタ 1 12のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112 のインピーダンスの効果により、歪補償回路 100のインピーダンス力インダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード 105 の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。尚、ダイオード 105はその一端が接地されているため、ダイオード 105を通じて流れた直流成分は接地側に流れ、ダイオード 105の DCリターン機能を有する。

[0043] ここで、ダイオード 105と並列に接続されているキャパシタ 107は、高周波信号のバィパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路 108のバイアス短絡用インダクタ 110は、チョークコイルとして作用する。尚、バイアス回路 108では、バイアス短絡用インダクタ 110の代わりに、バイァス抵抗 109とバイアス端子 103の間の信号線路に一端が接続され、他端が接地される RF短絡用のキャパシタを用ヽても良、。ノィァス端子 103に接続されるバイアス電源は、ダイオード 105の利得及び位相変化の入力閾値レベルの調整に用いられる。

[0044] 以上に説明した第三の実施形態に係る歪補償回路 100において、周波数 2GHz においてシミュレーションをおこなった結果を図 6に示す。シミュレーションでは、ダイオード 105の 0V印加時の接合容量の値を 0. 5pF、インダクタ 112の値を 5. 5nH、キャパシタ 107の値を 0. 4pFとして行った。図 6に示すように、歪補償回路 100は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。

[0045] このように、第三の発明の実施形態に係る歪補償回路 100によると、入力端子 101 と出力端子間 102の信号線路に一端が接続され、他端が接地されたダイオード 105 に対し、インダクタ 112を直列に接続しており、入力電力の増加に伴い、ダイオード 1 05の抵抗成分が減少してインダクタ 112のインピーダンスの効果が現れ、歪補償回路 100のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。その結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する Si LDMOSFETを補償することができる。第四の発明の実施形態

[0046] 次に、第四の発明の実施形態に係る歪補償回路を図 7に基づいて以下に説明する。図 7は、第四の発明実施形態に係る歪補償回路を示す回路図である。

[0047] 図 7に示すように、第四の発明の実施形態に係る歪補償回路 100は、入力端子 10 1と出力端子 102の間の信号線路に、入力側 DC阻止用キャパシタ 104、出力側 DC 阻止用キャパシタ 106が順に直列に接続されてヽる。順方向に接続されたダイォード 105は、入力側 DC阻止用キャパシタ 104と出力側 DC阻止用キャパシタ 106の間の信号線路に一端が接続され、他端が接地されている。また、ダイオード 105と並列に、直列に接続されたキャパシタ 107及びインダクタ 112が接続されている。そして、バイアス抵抗 109とバイアス短絡用インダクタ 110とから構成されるバイアス回路 108 は、入力側 DC阻止用キャパシタ 104と出力側 DC阻止用キャパシタ 106の間の信号線路に一端が接続され、他端がバイアス端子 103に接続されている。ここで、ダイォード 105は、印加電圧によってインピーダンスが変化するものであれば良い。

[0048] 次に、第四の発明の実施形態に係る歪補償回路 100の動作について説明する。

無線周波数帯の信号 (RF)は、入力端子 101に入力され、入力側 DC阻止用キャパシタ 104を通過して、ダイオード 105に入力される。また、ダイオード 105には、バイァス端子 103からバイアス抵抗 109を介してバイアス電圧が加えられる。この歪補償回路 100では、入力電力の増加に伴い、無線周波数帯でのダイオード 105の抵抗成分（内部抵抗）が減少するため、ダイオード 105に並列に接続されているキャパシタ 1 07及びインダクタ 112に直流電流がバイパスされる。従って、ダイオード 105に並列に接続されているインダクタ 112のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112のインピーダンスの効果により、歪補償回路 100のインピーダンス力 Sインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード 105の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。尚、ダイオード 105はその一端が接地されているため、ダイオード 105を通じて流れた直流成分は接地側に流れ、ダイオード 105の DCリターン機能を有する。

[0049] ここで、ダイオード 105と並列に接続されているキャパシタ 107は、高周波信号のバィパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路 108のバイアス短絡用インダクタ 110は、チョークコイルとして作用する。尚、バイアス回路 108では、バイアス短絡用インダクタ 110の代わりに、バイァス抵抗 109とバイアス端子 103の間の信号線路に一端が接続され、他端が接地される RF短絡用のキャパシタを用ヽても良、。ノィァス端子 103に接続されるバイアス電源は、ダイオード 105の利得及び位相変化の入力閾値レベルの調整に用いられる。

[0050] 以上に説明した第四の実施形態に係る歪補償回路 100において、周波数 2GHz においてシミュレーションをおこなった結果を図 8に示す。シミュレーションでは、ダイオード 105の 0V印加時の接合容量の値を 0. 5pF、インダクタ 112の値を 5. 5nH、キャパシタ 107の値を 0. 4pFとして行った。図 8に示すように、歪補償回路 100は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。

[0051] このように、第四の発明の実施形態に係る歪補償回路 100によると、入力端子 101 と出力端子間 102の信号線路に一端が接続され、他端が接地されたダイオード 105 に並列に接続されるキャパシタ 107に対し、インダクタ 112を直列に接続しており、入力電力の増加に伴い、ダイオード 105の抵抗成分が減少してインダクタ 112のインピ一ダンスの効果が現れ、歪補償回路 100のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特 3d性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する Si LDM OSFET高出力増幅器を補償することができる。

第五の発明の実施形態

[0052] 次に、第五の発明の実施形態に係る歪補償回路を図 9に基づいて以下に説明する。図 9は、第五の発明実施形態に係る歪補償回路を示す回路図である。

[0053] 図 9に示すように、第五の発明の実施形態に係る歪補償回路 100は、入力端子 10 1と出力端子 102の間の信号線路に、ダイオード 105が逆方向に直列に接続されている。また、ダイオード 105と並列に、インダクタ 112が接続されている。更に、ダイォード 105と並列に、抵抗 113が接続されている。ここで、ダイオード 105は、印加電圧によってインピーダンスが変化するものであれば良い。

[0054] 次に、第五の発明の実施形態に係る歪補償回路 100の動作について説明する。

無線周波数帯の信号 (RF)は、入力端子 101に入力され、ダイオード 105に入力される。この歪補償回路 100では、入力電力の増加に伴い、無線周波数帯でのダイォード 105の抵抗成分（内部抵抗）が減少するため、ダイオード 105に並列に接続されてヽるインダクタ 112とダイオード 105に並列に接続されて!ヽる抵抗 113に直流電流がバイパスされる。従って、ダイオード 105に並列に接続されているインダクタ 112のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112のィンピーダンスの効果により、歪補償回路 100のインピーダンス力ンダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード 105の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。 [0055] 以上に説明した第五の実施形態に係る歪補償回路 100において、周波数 1. 64G Hzにおいてシミュレーションをおこなった結果を図 10に示す。シミュレーションでは、ダイオード 105の 0V印加時の接合容量の値を 0. 5pF、インダクタ 112の値を 4. 7n H、抵抗 113の値を50011111として行った。図 10に示すように、歪補償回路 100は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。

[0056] このように、第五の発明の実施形態に係る歪補償回路 100によると、逆方向に接続されたダイオード 105とインダクタ 112が並列に接続されており、入力電力の増加に伴ヽ、ダイオード 105の抵抗成分が減少してインダクタ 112のインピーダンスの効果が現れ、歪補償回路 100のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する Si LDMOSFET高出力増幅器を補償することができる。

第六の発明の実施形態

[0057] 次に、第六の発明の実施形態に係る歪補償回路を図 11に基づいて以下に説明する。図 11は、第五の発明実施形態に係る歪補償回路を示す回路図である。

[0058] 図 11に示すように、第六の発明の実施形態に係る歪補償回路 100は、入力端子 1 01と出力端子 102の間の信号線路に、ダイオード 105が順方向に直列に接続されている。また、ダイオード 105と並列に、インダクタ 112が接続されている。更に、ダイオード 105と並列に、抵抗 113が接続されている。ここで、ダイオード 105は、印加電圧によってインピーダンスが変化するものであれば良い。

[0059] 次に、第六の発明の実施形態に係る歪補償回路 100の動作について説明する。

無線周波数帯の信号 (RF)は、入力端子 101に入力され、ダイオード 105に入力される。この歪補償回路 100では、入力電力の増加に伴い、無線周波数帯でのダイォード 105の抵抗成分（内部抵抗）が減少するため、ダイオード 105に並列に接続されてヽるインダクタ 112とダイオード 105に並列に接続されて!ヽる抵抗 113に直流電流がバイパスされる。従って、ダイオード 105に並列に接続されているインダクタ 112のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112のィンピーダンスの効果により、歪補償回路 100のインピーダンス力ンダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード 105の抵抗成分が低下するが、インダクタ 112と抵抗 113の値、及び、ダイオード 105の定数を選択することにより、利得がほぼ一定の特性が得られる。

[0060] 以上に説明した第六の発明の実施形態に係る歪補償回路 100において、周波数 1 . 64GHzにおいてシミュレーションをおこなった結果を図 12に示す。シミュレーションでは、ダイオード 105の 0V印加時の接合容量の値を 0. 7pF、インダクタ 112の値を 3. 6nH、抵抗 113の値を82011111として行った。図 12に示すように、歪補償回路 10 0は、入力電力の増加に伴い、利得をほぼ一定に保ったまま、位相が進む特性を有していることがわ力る。

[0061] ここで、多段構成 Si LDMOSFET高出力増幅器の利得特性及び位相特性は、図 13に示すように、入力電力の増加に対する利得の減少よりも位相の遅れの方が変化が顕著であることがわかる。従って、図 14に示すように、 4つの Si LDMOSFET 高出力増幅器 121、 122、 123、 124で構成された多段構成 Si LDMOSFET高出力増幅器 120において、利得が増加 Lf立相が進む特性を有する歪補償回路 130を高出力増幅器 121の前段に接続し、第五の発明の実施形態に係る歪補償回路 100 をアイソレータ 125と高出力増幅器 122との間に接続している。ここで、利得が増加し位相が進む特性を有する歪補償回路 200は、図 14に示すように、順方向に接続されたダイオード 131 (0. 5pF)と、ダイオード 131に並列に接続されたインダクタ 132 ( 5. 6nH)と、ダイオード 131に並列に接続された抵抗 133 (lOOOhm)から構成されている。そして、図 14の回路の位相及び利得の特性を示す図である図 15に示すように、多段構成 Si LDMOSFET高出力増幅器 120の歪が改善される。

[0062] このように、第六の発明の実施形態に係る歪補償回路 100によると、インダクタ 112 と抵抗 113の値、及び、ダイオード 105の定数を選ぶことによって、利得を一定に保つたまま位相だけ進み位相にする特性を有する歪補償回路になる。ここで、多段化した Si LDMOSFETを用いた高出力増幅器では、入力電力の増加に対する利得の減少よりも位相の遅れの変化の方が顕著であり、入力電力の増加に対して、利得が増加し位相が進む特性を有する歪補償回路 (例えば、第一〜第五の発明の実施形態に係る歪補償回路)や、位相をほぼ一定に保ったまま利得が増加する歪補償回路と組み合わせることで、さらに効率よく線形性を高めることができる。

[0063] 以上、本発明は、上記の好ましい実施形態に記載されている力本発明はそれだけに制限されな、。本発明の精神と範囲力も逸脱することのな、様々な実施形態が他になされる。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。また、具体例は、本発明の構成を例示したものであり、本発明を限定するものではない。

[0064] 例えば、上述した第一〜第四の発明の実施形態に係る歪補償回路 100は、 Si L DMOSFETを用いた高出力増幅器に対して適用しているが、それに限らない。第一〜第四の発明の実施形態に係る歪補償回路 100は、入力電力の増加に対して、利得が圧縮し、位相が遅れる特性を有する増幅器に対して適用することができる。

[0065] また、上述した第一〜第四の発明の実施形態に係る歪補償回路 100におけるバイァス回路 108は、バイアス抵抗 109と、ノィァス短絡用インダクタ 110と、により構成されているが、それに限らない。例えば、バイアス回路 108を、バイアス端子 103に接続したノィァス抵抗 109と、バイアス端子 103とバイアス抵抗 109の間の信号線路に一端を接続し、他端を接地したバイアス短絡用キャパシタと、により構成しても良い。

[0066] また、上述した第一〜第四の発明の実施形態に係る歪補償回路 100におけるダイオード 105の代わりに、ゲート接地のトランジスタを用いて良い。ダイオード 105の代わりに、ゲート接地のトランジスタ 114を用いた第一の発明の実施形態に係る歪補償回路 100の変形例を図 16に示す。図 16に示すように、トランジスタ 114は、バイアス回路 108により、ノィァス端子 103からノィァス抵抗 109を介してバイアス電圧が加えられる。バイアス電圧は、トランジスタ 114のピンチオフ近くに調整され、可変抵抗として動作させることでダイオード 105と同様の効果が得られる。

[0067] 更に、上述した第一〜第四の発明の実施形態に係る歪補償回路 100におけるダイオード 105の代わりに、アンチパラレルダイオードペアダイオードを用いて良い。ダイオード 105の代わりに、アンチパラレルダイオードペア 115を用いた第一の発明の実施形態に係る歪補償回路 100の変形例を図 17に示す。図 17に示すように、スィッチング回路として動作するアンチパラレルダイオードペア 115は、バイアス回路 108により、バイアス端子 103からバイアス抵抗 109を介してバイアス電圧が加えられる。バィァス端子 103に接続されるバイアス電源は、ダイオード 105の利得及び位相変化の入力閾値レベルの調整に用いられる。この歪補償回路 100では、入力電力の増加に伴、、無線周波数帯でのアンチパラレルダイオードペア 115を構成するダイオードの抵抗成分（内部抵抗）が減少するため、アンチパラレルダイオードペア 115に直列に接続されているインダクタ 112のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ 112のインピーダンスの効果により、歪補償回路 100のインピーダンス力 Sインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴、、アンチパラレルダイオードペア 115を構成するダイオードの抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。更に、歪補償回路 100から発生する 2倍波成分が低減され、第 3次混変調歪に対して補償することができる。

産業上の利用可能性

本発明は、増幅器の前段または後段に接続されて使用される歪補償回路に関する利用可能である。

Claims

請求の範囲

[1] 入力端子、入力側 DC阻止用キャパシタ、順方向に接続されたダイオード、インダクタ、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側 DC阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、

前記インダクタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、

前記ダイオード及び前記インダクタに並列接続されたキャパシタと、

を備えることを特徴とする歪補償回路。

[2] 入力端子、入力側 DC阻止用キャパシタ、順方向に接続されたダイオード、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、

前記入力側 DC阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、

前記ダイオードに並列接続されたキャパシタ及びインダクタカなる直列回路と、を備えることを特徴とする歪補償回路。

[3] 入力端子、入力側 DC阻止用キャパシタ、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、

前記入力側 DC阻止用キャパシタ及び前記出力用 DC阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側 DC阻止用キャパシタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオード及びインダクタカなる直列回路と、

を備えることを特徴とする歪補償回路。

[4] 入力端子、入力側 DC阻止用キャパシタ、出力側 DC阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側 DC阻止用キャパシタ及び前記出力用 DC阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側 DC阻止用キャパシタ及び前記出力側 DC阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオードと、前記ダイオードに並列接続されたキャパシタ及びインダクタカなる直列回路と、を備えることを特徴とする歪補償回路。

[5] 前記ダイオードの代わりに、ゲートを接地したトランジスタを用いることを特徴とする請求項 1〜4のいずれか一項に記載の歪補償回路。

[6] 入力端子、逆方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、

前記ダイオードに並列接続された抵抗と、

前記ダイオードに並列接続されたインダクタと、

を備えることを特徴とする歪補償回路。

[7] Si LDMOSFETを用いた高出力増幅器の前段または後段に接続されることを特徴とする請求項 1〜6のいずれか一項に記載の歪補償回路。

[8] 入力端子、順方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、前記ダイオードに並列接続された抵抗と、前記ダイオードに並列接続されたインダクタと、を備える歪補償回路であって、

多段化した Si LDMOSFETを用いた高出力増幅器に接続されることを特徴とする歪補償回路。