WO2005118911A1 - プラズマｃｖｄ装置 - Google Patents

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WO2005118911A1
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plasma cvd
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    • H10P72/0418—Apparatus for fluid treatment for etching
    • H10P72/0421—Apparatus for fluid treatment for etching for drying etching

Definitions

  • the present invention relates to a plasma CVD apparatus that performs a film forming process by chemical vapor deposition (CVD) on a substrate to be processed using plasma.
  • CVD chemical vapor deposition
  • a reactive processing gas is decomposed into chemically active ions and radicals by the energy of plasma in a decompressed chamber, and a film is formed by a surface reaction on a substrate to be processed. This is a film forming method.
  • a substrate is held on a stage in a chamber, and a stage side heat (heater heat) is applied to the substrate to promote a surface reaction. Therefore, deposition is also generated around the substrate (particularly, the upper surface and side surfaces of the stage) as the film is formed on the substrate.
  • the substrate may be damaged in the latter half of the dry-cleaning cycle (for example, after 200 wafers) depending on the process conditions and device conditions. May occur and the yield may decrease.
  • the inventors of the present invention have investigated the cause, and as the number of film forming processes increases, the deposition changes or accumulates in the chamber to change the impedance, and the voltage applied to the substrate (substrate potential difference) gradually increases. To rise. Therefore, it was concluded that the substrate could be damaged by abnormal discharge or the like if the number of deposition processes was increased.
  • the present invention has been made in view of the above-described problems of the related art, and has a voltage lower than the voltage of the substrate to be processed even when the number of times of the film forming process is repeated in the dry cleaning cycle. It is an object of the present invention to provide a plasma CVD apparatus which prevents damage to a substrate by suppressing the increase and improves the yield.
  • a first plasma CVD apparatus of the present invention forms a conductive film on a substrate to be processed by decomposing a raw material gas by plasma discharge in a chamber capable of reducing pressure.
  • an insulator stage on which a substrate to be processed is placed in the chamber is provided by a plasma CVD apparatus for dry cleaning the inside of the chamber and returning the chamber to an initial state;
  • the ground electrode And a fixed capacitor inserted between the capacitor and the ground potential.
  • the combined impedance of the capacitor impedance at the end of the cycle and the stage 'impedance is equal to the stage' impedance at the start of the cycle within one cycle in which the film forming process is repeated a predetermined number of times.
  • the capacitance of the capacitor is selected so that it substantially matches or approximates
  • a second plasma CVD apparatus of the present invention forms a conductive film on a substrate to be processed by decomposing a source gas by plasma discharge in a chamber capable of reducing pressure,
  • an insulator stage for mounting a substrate to be processed in the chamber in a plasma CVD apparatus for dry cleaning the inside of the chamber and returning the chamber to an initial state;
  • a ground electrode provided on the stage, a high-frequency electrode embedded in the chamber so as to face the ground electrode, a high-frequency power supply for supplying high-frequency power for plasma generation to the high-frequency electrode,
  • the ground electrode and the ground potential are suppressed.
  • a fixed capacitor inserted between them.
  • the combined impedance of the capacitor impedance and the channel impedance at the end of the cycle in one cycle in which the film forming process is repeated a predetermined number of times is substantially equal to the chamber impedance at the start of the cycle.
  • the capacitances of the capacitors are selected so as to match or approximate.
  • a third plasma CVD apparatus of the present invention forms a conductive film on a substrate to be processed by decomposing a source gas by plasma discharge in a chamber that can be decompressed.
  • an insulator stage on which a substrate to be processed is placed in the chamber is provided by a plasma CVD apparatus for dry cleaning the inside of the chamber and returning the chamber to an initial state;
  • a variable capacitor inserted between the ground electrode and the stage ′ impedance between the ground electrode and the substrate decreases as the cumulative number of film forming processes increases from the initial state.
  • a controller for variably controlling the capacitance of the variable capacitor in order to suppress an increase in voltage applied to the substrate.
  • the control unit is variable so that the combined impedance of the capacitor impedance and the stage impedance is kept substantially constant throughout one cycle in which the film forming process is repeated a predetermined number of times. Variable control of the capacitance of the capacitor.
  • a raw material gas is decomposed by plasma discharge in a chamber that can be decompressed to form a conductive film on a substrate to be processed, and the cumulative number of film forming processes is reduced to a predetermined value.
  • a plasma CVD apparatus that dry-cleans the inside of the chamber when the chamber reaches the initial state, and an insulator stage for mounting a substrate to be processed in the chamber; a ground electrode provided in the stage; A high-frequency electrode buried in the chamber so as to face the ground electrode, a high-frequency power supply for supplying high-frequency power for plasma generation to the high-frequency electrode, and a variable capacitor inserted between the ground electrode and a ground potential.
  • the impedance between the high-frequency electrode and the ground electrode is reduced, so that the impedance is reduced.
  • a control section for variably controlling the capacitance of the variable capacitor In order to suppress the increase in pressure, and a control section for variably controlling the capacitance of the variable capacitor.
  • the control unit controls the combined impedance of the capacitor impedance and the chamber impedance to be substantially constant throughout one cycle in which the film forming process is repeated a predetermined number of times. Variably controls the capacitance of the variable capacitor.
  • a capacitance (stage 'capacitance) is formed between the ground electrode and the substrate by placing the substrate on the insulator stage.
  • AkN having high thermal conductivity is preferable.
  • a heating element is provided on the stage, preferably below the ground electrode, and heat generated from the heating element is transmitted to an insulator on the stage through a mesh-like ground electrode.
  • High frequency for plasma generation is optional The frequency can be selected, but preferably the substrate, the electrode, and the deposition (conductive film) around the substrate may be selected within a range of 450 kHz to 2 MHz, which can be substantially ignored. According to the present invention, a great advantage can be obtained particularly in a plasma CVD apparatus for depositing a metal such as Ti. The invention's effect
  • the configuration and operation as described above can effectively increase the voltage applied to the substrate to be processed even when the number of times of the film forming process is repeated in the dry cleaning cycle. In this manner, damage to the substrate can be prevented, and the yield can be improved.
  • FIG. 1 is a diagram showing a main configuration of a plasma CVD apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an equivalent circuit of a high-frequency impedance in a chamber in the plasma CVD apparatus of FIG. 1.
  • FIG. 3 is a diagram schematically showing a potential distribution in the equivalent circuit of FIG. 2 and an operation of the present invention.
  • FIG. 4 is a diagram schematically illustrating, as a reference example, a potential distribution in the equivalent circuit of FIG. 2 that is not based on the present invention.
  • FIG. 5 is a diagram for explaining a method (one example) of selecting a capacitance of a capacitor in the plasma CVD apparatus of FIG. 1.
  • FIG. 6 is a diagram showing a main configuration of a plasma CVD apparatus according to one embodiment of the present invention.
  • FIG. 7 is a diagram for explaining a method (one example) of controlling the capacitance of the capacitor in the plasma CVD apparatus of FIG. 6;
  • FIG. 8 is a view schematically showing the operation of the present invention in the plasma CVD apparatus of FIG. 6. Explanation of symbols
  • FIG. 1 shows a configuration of a main part of a plasma CVD apparatus according to an embodiment of the present invention.
  • This plasma CVD apparatus is configured as a capacitively coupled parallel plate plasma CVD apparatus for forming a Ti film, and has a cylindrical chamber 10 made of metal such as aluminum or stainless steel.
  • a disk-shaped stage 12 on which, for example, a semiconductor wafer W is mounted as a substrate to be processed is provided.
  • a leg-shaped support portion 14 is provided which also vertically extends the bottom force of the chamber 10 in order to horizontally support the stage 12 at a predetermined height position.
  • a guide ring 16 for guiding the semiconductor wafer W to the wafer mounting surface 12a at the time of wafer loading is provided at a peripheral portion of the upper surface of the stage 12.
  • a lift mechanism (a lift pin, a lift drive unit, etc.) for raising and lowering the semiconductor wafer W on the stage 12 during wafer loading Z unloading is also provided.
  • the stage 12 mainly becomes an insulator, and at least the wafer mounting surface 12a is formed of an insulator having a high thermal conductivity, for example, A1N, and a mesh-shaped ground electrode 18 is provided below the wafer mounting surface 12a. Further, a heater 20 having, for example, a resistance heating element power is also provided below the heater 20. According to the present invention, the ground electrode 18 is grounded to the ground potential via the capacitor 22.
  • the capacitor 22 in this embodiment is a fixed capacitor having a constant capacitance.
  • the heater 20 generates heat when supplied with power or supplied with electricity from the heater power supply 24. Occurred at heater 20 Heat is transmitted through the mesh-shaped ground electrode 18 to the semiconductor wafer W on the wafer mounting surface 12a.
  • An upper electrode 26 facing the ground electrode 18 is provided on the ceiling of the chamber above the stage 12.
  • the upper electrode 26 also serves as a shower head for supplying a processing gas toward the semiconductor wafer W on the stage 12, and has a large number of gas ejection holes 26a and a gas manifold (buffer chamber) 26b.
  • a gas supply pipe 30 from a gas supply mechanism 28 is connected to a gas inlet 26c of the shower head 26 via an insulating connector member 27.
  • An on-off valve 32 is provided in the middle of the gas supply pipe 30.
  • the gas supply mechanism 28 has a processing gas supply system that supplies a gas for Ti film formation, and a cleaning gas supply system that supplies a cleaning gas for dry cleaning.
  • the processing gas supply system includes a Ti-containing gas (usually Ti
  • a reducing gas (for example, H gas) supply unit and a rare gas (for example, Ar gas) supply unit.
  • a rare gas for example, Ar gas
  • N gas supply unit that feeds, for example, N gas as a diluent gas, to the C1F gas supply unit
  • Each gas supply unit has its own on-off valve and mass flow controller (MFC).
  • MFC mass flow controller
  • the upper electrode 26 is applied with a predetermined frequency, for example, 450 kHz high frequency at a predetermined power from the high frequency power supply 34 via the matching unit 36 during the film forming process.
  • a high frequency from a high frequency power supply 34 is applied to the upper electrode 26
  • a plasma of a reaction gas is generated in a space above the stage 12 by glow discharge between the upper electrode 26 and the ground electrode 18.
  • the high frequency for plasma generation in this embodiment is a force that can be selected to an arbitrary frequency.
  • the substrate, the electrode, and the deposition (conductive film) around the substrate are selected within a range of 450 kHz to 2 MHz, which can be substantially ignored. Good.
  • the upper electrode 26 is electrically insulated from the chamber 10 by a ring-shaped insulator 38.
  • An exhaust port 40 is provided at the bottom of the chamber 10, and an exhaust device 44 is connected to the exhaust port 40 through an exhaust pipe 42.
  • the exhaust device 44 has a vacuum pump, and can reduce the processing space in the chamber 10 to a desired degree of vacuum.
  • a gate valve 46 for opening / closing the loading / unloading of the semiconductor ueno, W is attached.
  • the above processing gas TiCl gas, H gas, Ar gas
  • the above processing gas TiCl gas, H gas, Ar gas
  • the processing gas discharged from the gas discharge holes 26a of the upper electrode (shower head) 26 is turned into plasma in a glow discharge between the upper electrode 26 and the lower electrode (ground electrode) 12, and radicals and the like generated by this plasma are generated. Ions and the like are incident on the main surface (upper surface) of the semiconductor wafer W, and a surface reaction (reduction reaction between TiCl and H) forms a Ti film.
  • a typical application example of Ti film formation by this plasma CVD apparatus is a noble metal prior to filling a wiring connection hole (contact hole, via hole, etc.).
  • This kind of barrier metal needs to be formed on the inner wall of the wiring connection hole with a high aspect ratio.
  • process parameters such as gas flow, pressure, and temperature are controlled to optimal values.
  • Undesired deposition is generated on each part in the chamber 10, particularly on the stage 12 which is heated equivalently to the wafer, with the Ti film formation on the semiconductor wafer W. These depositions accumulate and increase as the number of processed wafers increases, that is, as the number of film formation processes increases, and when they are removed, they cause particles to be generated. Therefore, in this plasma CVD apparatus, the chamber is dry-cleaned periodically, for example, every 500 times (500 sheets) of film formation processing (the number of substrates processed), and each part in the chamber is not deposited. It is trying to return to the initial state.
  • the above-mentioned tarry nig gas (C1F gas, N gas, etc.) is supplied from the gas supply mechanism 28 while the semiconductor wafer W is not mounted on the stage 12.
  • the high frequency power supply 34 may be turned off.
  • the processing temperature is preferably such that the heater 20 is energized and heated to heat the stage 12 to an appropriate temperature! /, But may be kept at room temperature.
  • Etching is performed by reacting with the deposition or deposited film of each part.
  • the reaction products evaporated at various points by the etching are discharged from the exhaust port 40 to the outside of the chamber 10 as exhaust gas.
  • the impedance of the high frequency power from the high frequency power supply 34 to the high frequency power gradually decreases in the chamber 10 as the deposition grows.
  • the voltage applied to the semiconductor wafer W gradually increases.
  • the drop of the impedance of the stage 12 that is, the drop between the semiconductor wafer W and the ground electrode 18 (stage 'impedance) is remarkable and dominant.
  • a capacitor 22 is inserted between the ground electrode 18 and the ground potential in order to compensate for such a decrease in the impedance in the chamber, particularly, the decrease in the impedance of the stage. I have. Since the capacitor 22 is connected in series with the stage 'impedance, the combined impedance becomes larger than that of the stage' impedance alone, and the reduction of the stage 'impedance is compensated.
  • FIG. 2 shows an equivalent circuit of the high-frequency impedance in the channel 10 in the plasma CVD apparatus.
  • Z is the space above the stage 12 (the upper electrode 26
  • Z is between the semiconductor wafer W and the ground electrode 18.
  • Stage 'impedance which can be approximated as a capacitive load (capacitor) C.
  • Z is the impedance of the capacitor 22, and is the capacitance load (capacitor) C.
  • the matching device 36 functions to match between the output or transmission impedance of the high-frequency power supply 34 and the impedance of the load.
  • FIG. 3 schematically shows a potential distribution in the above equivalent circuit. Neglecting the voltage drop across the matching unit 36, the high-frequency voltage V (peak 'two' peak value) from the high-frequency power supply 34 is
  • the voltage is divided into V 1, V 2, V 1, and V 2 by one dance Z and the capacitor 22, respectively.
  • V is the voltage applied to the plasma
  • V is the voltage applied to the semiconductor wafer W
  • V is the stage p w S
  • V is a voltage applied to the wafer mounting surface 12a, and V is a voltage applied to the capacitor 22.
  • stage 12 turns s
  • Stage C) increases, and the stage 'impedance Z decreases.
  • the change in the plasma impedance Z and the s P wafer and the impedance Z is negligibly small as compared with the change (decrease) in the stage impedance Z.
  • the impedance matching is also mainly maintained at the plasma V.
  • the voltage V applied to the impedance Z is kept almost constant.
  • the capacitor 22 is inserted in series with the stage 'impedance Z between the ground electrode 18 and the ground potential, so that the overall series impedance is reduced by s.
  • the stage occupied has a small voltage division ratio of impedance Z. Because of this, the stage's
  • the voltage increase is shared between the wafer impedance Z and the capacitor 22. Because of this,
  • the solid line shows the potential distribution in the initial state at the start of the dry cleaning cycle
  • the dotted line shows the potential distribution at the end of the dry cleaning cycle.
  • FIG. 4 schematically shows a potential distribution in the high-frequency impedance in the chamber 10 when the capacitor 22 is omitted, as a comparative example.
  • the solid line is the potential distribution at the beginning of the dry cleaning cycle and the dotted line is the potential distribution at the end of the dry cleaning cycle.
  • the stage 'impedance Z is substantially a capacitive load (capacitor).
  • the capacitor 22 is connected in series to the impedance
  • the capacitance of capacitor 22 should be substantially the same or similar to capacitance C.
  • the capacitance C of the capacitor 22 can be obtained as about lOOOOpF from the following equation (2) obtained by modifying the above equation (1).
  • the start-up force of the dry cleaning cycle is also maintained without affecting the process and the stage's increase in capacitance C (stage's decrease in impedance Z) is compensated for until the end.
  • a fixed capacitor having a constant capacitance is used as the capacitor 22.
  • a variable capacitor having a variable capacitance is used as the capacitor 22A corresponding to the capacitor 22. Is also possible.
  • the same reference numerals are given to the above-described portions except for the capacitor 22A, and the description is omitted.
  • control unit 50 variably controls the capacitance C of the capacitor 22A composed of a variable capacitor in conjunction with the dry cleaning cycle.
  • the above expression (2
  • variable control characteristic of C can be obtained.
  • FIG. 7 shows an example.
  • the combined capacitor can be changed throughout the dry cleaning cycle.
  • each part in the chamber 10, particularly the stage 12 and the upper electrode 26, can adopt various configurations and methods, and the dry cleaning cycle can be of any length (the number of times of processing or the number of times of processing).
  • the dry cleaning cycle can be of any length (the number of times of processing or the number of times of processing).
  • a switch for selectively inserting the capacitor 22 between the ground electrode 18 and the ground potential can be provided.
  • a switch for selectively inserting the capacitor 22 between the ground electrode 18 and the ground potential can be provided.
  • a switch for selectively inserting the capacitor 22 between the ground electrode 18 and the ground potential can be provided.
  • a switch for selectively inserting the capacitor 22 between the ground electrode 18 and the ground potential can be provided.
  • a switch for selectively inserting the capacitor 22 between the ground electrode 18 and the ground potential can be provided.
  • a switch type can be used.
  • the present invention a great effect can be obtained in a plasma CVD apparatus for forming a Ti film as in the above embodiment.
  • the present invention can be applied to a plasma CVD apparatus for forming a metal other than Ti, and further to a plasma CVD apparatus for forming a conductive film such as Si, a metal compound, and a noble metal oxide. It is possible.
  • the stage 'impedance is the main variable part of the impedance in the chamber, but the impedance of other parts inside and outside the chamber is the main part of the impedance in the chamber according to the film forming material, the chamber structure, and the like.
  • the capacitor voltage dividing method of the present invention can be applied similarly to the above embodiment.
  • the substrate to be processed in the present invention is not limited to a semiconductor wafer, but may be various substrates for FPD, a photomask, a CD substrate, a printed substrate, and the like.
  • the dry cleaning Even if the number of film forming processes is repeated in the Jung cycle, an increase in voltage applied to the substrate to be processed can be effectively suppressed, damage to the substrate can be prevented, and the yield can be improved.

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Abstract

　本発明は、被処理基板にかかる電圧の増加が抑制され、基板のダメージを防止し、歩留まりを改善するプラズマＣＶＤ装置を提供することを課題としている。 　本発明は、上記の課題を、減圧可能なチャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電膜を形成し、成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリーニングして初期状態に戻すプラズマＣＶＤ 装置において、前記チャンバ内で被処理基板を載置する絶縁体ステージと、前記ステージに埋設された接地電極と、前記チャンバ内に前記接地電極と対向して設けられた高周波電極と、前記高周波電極にプラズマ生成用の高周波を供給する高周波電源と、前記初期状態から前記成膜処理の累積回数が増大するにつれて前記接地電極と前記基板との間のステージ・インピーダンスが低下することによる前記基板にかかる電圧の増加を抑制するために、前記接地電極とグランド電位との間に挿入された固定コンデンサと、を有するプラズマＣＶＤ装置を用いて解決する。

Description

明 細 書
プラズマ CVD装置
技術分野
[0001] 本発明は、プラズマを利用して化学気相成長 (CVD)による成膜処理を被処理基 板に施すプラズマ CVD装置に関する。
背景技術
[0002] プラズマ CVDは、減圧されたチャンバ内でプラズマのエネルギーにより反応性の処 理ガスを化学的に活性なイオンやラジカルに分解して、被処理基板上の表面反応に より膜を形成する成膜法である。
[0003] 一般に、メタル成膜たとえば Ti成膜用のプラズマ CVD装置では、チャンバ内のステ ージ上で基板を保持し、基板にステージ側力 熱 (ヒータ熱)を加えて表面反応を促 進するため、基板上の成膜に伴って基板の周囲 (特にステージの上面や側面)でも デポジションが生成される。
[0004] そして、そのような基板周囲に生成されるデポジションは、プラズマ状態に影響を与 えたり、剥がれてパーティクルの原因になったりする。このことから、たとえば 500回（5 00枚)の成膜処理回数 (基板処理枚数)毎にチャンバ内をドライクリーニングして、チ ヤンバ内の各部をデポジションの無 、初期状態に戻すようにして!/、る。
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、上記のようにチャンバ内を定期的にドライクリーニングする方式にお いても、プロセス条件やデバイス条件次第では、ドライクリーニングサイクルの後半（ たとえば 200枚以降)で基板にダメージが発生して、歩留まりが低下することがある。
[0006] 本発明者が原因を調べたところ、成膜処理の回数を重ねるにつれてチャンバ内で デポジションが累積または増大してインピーダンスが変化し、その中で基板にかかる 電圧 (基板電位差)が次第に上昇する。そのため、成膜処理の回数を重ねると基板 が異常放電等でダメージを受ける状態に至るものとの結論が得られた。
[0007] この問題に対しては、ドライクリーニングサイクルを短くすることが対処法の一つであ る。し力しながら、ドライクリーニングは長い時間（通常 5時間以上）を要する。ドライタリ 一-ングサイクルを短くする（つまりドライクリーニングの頻度が増える）ことは、生産効 率の面で望ましくない。
[0008] 本発明は、上記のような従来技術の問題点に鑑みてなされたもので、ドライクリー- ングサイクルの中で成膜処理の回数を重ねても被処理基板にカゝかる電圧の増加が 抑制されるようにして基板のダメージを防止し、歩留まりを改善するプラズマ CVD装 置を提供することを目的とする。
課題を解決するための手段
[0009] 上記の目的を達成するために、本発明の第 1のプラズマ CVD装置は、減圧可能な チャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電膜を形成し、 成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリーニングして初 期状態に戻すプラズマ CVD装置にぉ ヽて、前記チャンバ内で被処理基板を載置す る絶縁体ステージと、前記ステージに埋設された接地電極と、前記チャンバ内に前記 接地電極と対向して設けられた高周波電極と、前記高周波電極にプラズマ生成用の 高周波を供給する高周波電源と、前記初期状態から前記成膜処理の累積回数が増 大するにつれて前記接地電極と前記基板との間のステージ 'インピーダンスが低下 することによる前記基板に力かる電圧の増加を抑制するために、前記接地電極とダラ ンド電位との間に挿入された固定コンデンサとを有する。
[0010] 上記第 1のプラズマ CVD装置においては、ドライクリーニングサイクルの中でステー ジ ·インピーダンスが低下しても、固定コンデンサによるインピーダンス挿入効果な ヽ し分圧効果により、ステージ 'インピーダンスの低下を補償し、基板にカゝかる電圧の増 加を抑制することができる。
[0011] 好適な一態様によれば、成膜処理が所定値の回数だけ繰り返される 1サイクル内で サイクル終了時のコンデンサのインピーダンスとステージ 'インピーダンスとの合成ィ ンピーダンスがサイクル開始時のステージ 'インピーダンスに実質的に一致ないし近 似するように、コンデンサのキャパシタンスが選定される。
[0012] 上記の目的を達成するために、本発明の第 2のプラズマ CVD装置は、減圧可能な チャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電膜を形成し、 成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリーニングして初 期状態に戻すプラズマ CVD装置にぉ ヽて、前記チャンバ内で被処理基板を載置す る絶縁体ステージと、前記ステージに設けられた接地電極と、前記チャンバ内に前記 接地電極と対向して埋設された高周波電極と、前記高周波電極にプラズマ生成用の 高周波を供給する高周波電源と、前記初期状態から前記成膜処理の累積回数が増 大するにつれて前記高周波電極と前記接地電極との間のチャンバ 'インピーダンス が低下することによる前記基板に力かる電圧の増加を抑制するために、前記接地電 極とグランド電位との間に挿入された固定コンデンサとを有する。
[0013] 上記第 2のプラズマ CVD装置においては、ドライクリーニングサイクルの中でチャン バ ·インピーダンスが低下しても、固定コンデンサによるインピーダンス挿入効果な ヽ し分圧効果により、チャンバ 'インピーダンスの低下を補償し、基板に力かる電圧の増 加を抑制することができる。好適な一態様によれば、成膜処理が所定値の回数だけ 繰り返される 1サイクル内でサイクル終了時のコンデンサのインピーダンスとチャンノ ' インピーダンスとの合成インピーダンスがサイクノレ開始時のチャンバ 'インピーダンス に実質的に一致ないし近似するように、コンデンサのキャパシタンスが選定される。
[0014] 上記の目的を達成するために、本発明の第 3のプラズマ CVD装置は、減圧可能な チャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電膜を形成し、 成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリーニングして初 期状態に戻すプラズマ CVD装置にぉ ヽて、前記チャンバ内で被処理基板を載置す る絶縁体ステージと、前記ステージに埋設された接地電極と、前記チャンバ内に前記 接地電極と対向して設けられた高周波電極と、前記高周波電極にプラズマ生成用の 高周波を供給する高周波電源と、前記接地電極とグランド電位との間に挿入された 可変コンデンサと、前記初期状態から前記成膜処理の累積回数が増大するにつれ て前記接地電極と前記基板との間のステージ 'インピーダンスが低下することによる 前記基板に力かる電圧の増加を抑制するために、前記可変コンデンサのキャパシタ ンスを可変制御する制御部とを有する。
[0015] 上記第 3のプラズマ CVD装置においては、ドライクリーニングサイクルの中でステー ジ ·インピーダンスが低下しても、可変コンデンサによるインピーダンス挿入効果な ヽ し分圧効果により、ステージ 'インピーダンスの低下を補償し、基板にカゝかる電圧の増 加を抑制することができる。好適な一態様によれば、成膜処理が所定値の回数だけ 繰り返される 1サイクルを通じてコンデンサのインピーダンスとステージ 'インピーダン スとの合成インピーダンスが実質的に一定に保たれるように、制御部が可変コンデン サのキャパシタンスを可変制御する。
[0016] 本発明の第 4のプラズマ CVD装置は、減圧可能なチャンバ内で原料ガスをプラズ マ放電で分解して被処理基板上に導電膜を形成し、成膜処理の累積回数が所定値 に達すると前記チャンバ内をドライクリーニングして初期状態に戻すプラズマ CVD装 置において、前記チャンバ内で被処理基板を載置する絶縁体ステージと、前記ステ ージに設けられた接地電極と、前記チャンバ内に前記接地電極と対向して埋設され た高周波電極と、前記高周波電極にプラズマ生成用の高周波を供給する高周波電 源と、前記接地電極とグランド電位との間に挿入された可変コンデンサと、前記初期 状態から前記成膜処理の累積回数が増大するにつれて前記高周波電極と前記接地 電極との間のチャンバ 'インピーダンスが低下することによる前記基板に力かる電圧 の増加を抑制するために、前記可変コンデンサのキャパシタンスを可変制御する制 御部とを有する。
[0017] 上記の目的を達成するために、上記第 4のプラズマ CVD装置においては、ドライク リ一-ングサイクルの中でチャンバ ·インピーダンスが低下しても、可変コンデンサに よるインピーダンス挿入効果ないし分圧効果により、チャンバ'インピーダンスの低下 を補償し、基板に力かる電圧の上昇または増加を抑制することができる。好適な一態 様によれば、成膜処理が所定値の回数だけ繰り返される 1サイクルを通じてコンデン サのインピーダンスとチャンバ 'インピーダンスとの合成インピーダンスが実質的に一 定に保たれるように、制御部が可変コンデンサのキャパシタンスを可変制御する。
[0018] 本発明のプラズマ CVD装置では、絶縁体ステージの上に基板が載置されることで 、接地電極と基板との間にキャパシタンス (ステージ 'キャパシタンス）が形成される。 ステージの材質としては熱伝導率の高い AkNが好ましい。ステージにおいて、好まし くは接地電極の下には発熱体が設けられ、発熱体から発生した熱がメッシュ状の接 地電極を通ってステージ上の絶縁体に伝えられる。プラズマ生成用高周波は任意の 周波数に選定できるが、好ましくは、基板、電極、基板周囲のデポジョン (導電膜)が 実質的に無視できる 450kHz〜2MHzの範囲内に選ばれてよい。本発明によれば、 特に Ti等のメタル成膜用のプラズマ CVD装置において大きな利点が得られる。 発明の効果
[0019] 本発明のプラズマ CVD装置によれば、上記のような構成と作用により、ドライクリー ユングサイクルの中で成膜処理の回数を重ねても被処理基板にカゝかる電圧の増加を 効果的に抑制して、基板のダメージを防止し、歩留まりを向上させることができる。 図面の簡単な説明
[0020] [図 1]本発明の一実施形態におけるプラズマ CVD装置の主要な構成を示す図であ る。
[図 2]図 1のプラズマ CVD装置におけるチャンバ内高周波インピーダンスの等価回路 を示す図である。
[図 3]図 2の等価回路における電位分布と本発明の作用を模式的に示す図である。
[図 4]参考例として、本発明に基づかない図 2の等価回路における電位分布を参考 例として模式的に示す図である。
[図 5]図 1のプラズマ CVD装置におけるコンデンサのキャパシタンス選定方法（一例） を説明するための図である。
[図 6]本発明の一実施形態におけるプラズマ CVD装置の主要な構成を示す図であ る。
[図 7]図 6のプラズマ CVD装置におけるコンデンサのキャパシタンス可変制御方法（ 一例）を説明するための図である。
[図 8]図 6のプラズマ CVD装置における本発明の作用を模式的に示す図である。 符号の説明
[0021] 10 チャンバ
12 ステージ
18 接地電極
20 ヒータ
22 コンデンサ 24 ヒータ電源
26 上部電極（シャワーヘッド）
28 ガス供給機構
34 高周波電源
36 整合器
44 排気装置
50 制御部
発明を実施するための最良の形態
[0022] 以下、添付図を参照して本発明の好適な実施の形態を説明する。
実施例 1
[0023] 図 1に、本発明の一実施形態によるプラズマ CVD装置の要部の構成を示す。この プラズマ CVD装置は、 Ti成膜用の容量結合型平行平板プラズマ CVD装置として構 成されており、たとえばアルミニウムまたはステンレス鋼等の金属製の円筒形チャンバ 10を有している。
[0024] チャンバ 10内には、被処理基板としてたとえば半導体ウェハ Wを載置する円盤状 のステージ 12が設けられている。図示の構成例では、ステージ 12を所定の高さ位置 で水平に支持するためにチャンバ 10の底力も垂直上方に延びる脚状の支持部 14が 設けられている。ステージ 12の上面周縁部には、ウェハローデイング時に半導体ゥ ェハ Wをウェハ載置面 12aに案内するためのガイドリング 16が設けられている。図示 省略するが、ウェハローデイング Zアンローデイング時にステージ 12上で半導体ゥェ ハ Wを上げ下げするためのリフト機構 (リフトピン、昇降駆動部等)も備わっている。
[0025] ステージ 12は主として絶縁体力もなり、少なくともウェハ載置面 12aを熱伝導率の 高い絶縁体たとえば A1Nで構成し、ウェハ載置面 12aの下にメッシュ状の接地電極 1 8を設け、さらにその下にたとえば抵抗発熱素子力もなるヒータ 20を内蔵している。本 発明にしたが!、、接地電極 18はコンデンサ 22を介してグランド電位に接地されて ヽ る。この実施形態におけるコンデンサ 22はキャパシタンスの一定な固定コンデンサで ある。
[0026] ヒータ 20はヒータ電源 24からの給電または通電で発熱する。ヒータ 20で発生した 熱は、メッシュ状の接地電極 18を通り抜けてウェハ載置面 12a上の半導体ウェハ W に伝わるようになって!/、る。
[0027] ステージ 12上方のチャンバ天井には接地電極 18と対向する上部電極 26が設けら れている。この上部電極 26は、ステージ 12上の半導体ウェハ Wに向けて処理ガスを 供給するシャワーヘッドを兼ねており、多数のガス噴出孔 26aとガスマ-ホールド (バ ッファ室） 26bを有している。このシャワーヘッド 26のガス導入口 26cには、ガス供給 機構 28からのガス供給管 30が絶縁性のコネクタ部材 27を介して接続されて 、る。ガ ス供給管 30の途中には開閉弁 32が設けられている。
[0028] ガス供給機構 28は、 Ti成膜用のガスを供給する処理ガス供給系と、ドライクリー二 ング用のクリーニングガスを供給するクリーニングガス供給系とを有して ヽる。処理ガ ス供給系には、 Ti含有ガス (通常は Tiィ匕合物ガスたとえば TiClガス)供給部のほか
4
に、還元ガス (たとえば Hガス)供給部、希ガス (たとえば Arガス)供給部等が含まれ
2
る。クリーニングガス供給系には、クリーニングガスとしてたとえば C1Fガスを供給する
3
C1Fガス供給部にカ卩えて、希釈ガスとしてたとえば Nガスを供給する Nガス供給部
3 2 2 等が含まれる。各ガス供給部は、個別に開閉弁やマスフローコントローラ (MFC)を 備えている。
[0029] 上部電極 26には、成膜処理時に高周波電源 34より整合器 36を介して所定周波数 、たとえば 450kHzの高周波が所定のパワーで印加されるようになっている。上部電 極 26に高周波電源 34からの高周波が印加されると、接地電極 18との間のグロ一放 電でステージ 12上方の空間に反応ガスのプラズマが生成される。本実施形態におけ るプラズマ生成用の高周波は任意の周波数に選定できる力 好ましくは、基板、電極 、基板周囲のデポジョン (導電膜）が実質的に無視できる 450kHz〜2MHzの範囲 内に選ばれてよい。上部電極 26は、リング状の絶縁体 38によってチャンバ 10から電 気的に絶縁されている。
[0030] チャンバ 10の底には排気口 40が設けられ、この排気口 40に排気管 42を通じて排 気装置 44が接続されている。排気装置 44は、真空ポンプを有しており、チャンバ 10 内の処理空間を所望の真空度に減圧することができる。チャンバ 10の側壁には、半 導体ウエノ、 Wの搬入出口を開閉するゲートバルブ 46が取り付けられている。 [0031] このプラズマ CVD装置において、ステージ 12上の半導体ウェハ Wに Ti成膜処理 を施すときは、ガス供給機構 28より上記のような処理ガス (TiClガス， Hガス， Arガ
4 2 ス等）を所定の混合比および流量でチャンバ 10内に導入し、排気装置 44によりチヤ ンバ 10内の圧力を設定値にする。さらに、高周波電源 34より高周波を所定のパワー で上部電極 26に給電する。また、ヒータ電源 24によりステージ 12内のヒータ 20を通 電発熱させて、ウェハ載置面 12aを所定温度 (たとえば 350〜700° C)に加熱する 。上部電極 (シャワーヘッド） 26のガス吐出孔 26aより吐出された処理ガスは上部電 極 26と下部電極 (接地電極） 12間のグロ一放電中でプラズマ化し、このプラズマで生 成されるラジカルやイオン等が半導体ウェハ Wの主面（上面）に入射して表面反応（ TiClと Hとの還元反応）により、 Tiの膜が形成される。
4 2
[0032] このプラズマ CVD装置による Ti成膜の代表的な適用例は、配線接続孔 (コンタクト ホール、ビアホール等）の埋め込みに先立つノ リアメタルである。この種のバリアメタ ルは、配線接続孔の内壁に高アスペクト比で成膜される必要がある。そのために、ガ ス流量、圧力、温度等のプロセスパラメータが最適値に制御される。
[0033] し力し、半導体ウェハ W上の Ti成膜に伴ってチャンバ 10内の各部、特にウェハと 同等に加熱されるステージ 12に不所望なデポジションが生成される。それらのデポ ジシヨンは、ウェハ処理枚数が増えるほど、つまり成膜処理の回数を重ねるほど蓄積 して増大し、剥がれるとパーティクル発生の原因になる。そこで、このプラズマ CVD装 置では、定期的に、たとえば 500回（500枚)の成膜処理回数 (基板処理枚数)毎に 、チャンバ内をドライクリーニングして、チャンバ内の各部をデポジションの無い初期 状態に戻すようにしている。
[0034] ドライクリーニング処理では、ステージ 12上に半導体ウェハ Wが載置されていない 状態の下で、ガス供給機構 28より上記のようなタリーニグガス (C1Fガス， Nガス等）
3 2 を所定の混合比および流量でチャンバ 10内に導入し、排気装置 44によりチャンバ 1 0内の圧力を設定値にする。 C1Fガスを用いるドライクリーニングはプラズマを必要と
3
しないため、高周波電源 34はオフにしておいてよい。処理温度は、ヒータ 20を通電 発熱させてステージ 12を適当な温度に加熱するのが好まし!/、が、室温のままでもよ い。 [0035] シャワーヘッド 26のガス吐出孔 26aより吐出された C1Fガスは、チャンバ 10内の隅
3
々に行き渡り、各部のデポジションまたは堆積膜と反応してエッチングする。エツチン グによって各部力 蒸発した反応生成物は、排ガスとして排気口 40よりチャンバ 10 の外へ排出される。
[0036] このようなドライクリーニングを定期的に行うことで、チャンバ 10内に生成される不所 望なデポジションが許容限度を超えるまでに成長する事態を回避することができる。
[0037] し力しながら、ドライクリーニングサイクルつまり 500回の成膜処理の間にチャンバ 1 0内ではデポジションが成長するにつれて高周波電源 34からの高周波に対するイン ピーダンスが徐々に低下し、それによつて半導体ウェハ Wに力かる電圧（ウェハ電位 差）が次第に増大する。そのようなチャンバ内のインピーダンス低下のうち、ステージ 12のインピーダンスつまり半導体ウェハ Wと接地電極 18との間のインピーダンス（ス テージ 'インピーダンス）の低下が顕著で支配的である。
[0038] この実施形態のプラズマ CVD装置では、そのようなチャンバ内インピーダンスの低 下、特にステージ 'インピーダンスの低下を補償するために、接地電極 18とグランド 電位との間にコンデンサ 22を挿入している。このコンデンサ 22がステージ 'インピー ダンスと直列接続されることで、その合成インピーダンスはステージ 'インピーダンス 単独よりも大きくなり、ステージ 'インピーダンスの低下が補償される。
[0039] 図 2および図 3にっき、この実施形態におけるコンデンサ 22の作用をより詳しく説明 する。
[0040] 図 2に、このプラズマ CVD装置におけるチャンノ 10内の高周波インピーダンスの等 価回路を示す。この等価回路において、 Zは、ステージ 12上方の空間（上部電極 26
P
と半導体ウェハ wの間の空間）に生成されるプラズマのインピーダンスである。 z は w
、プラズマとステージ 12との間の半導体ウェハ Wのインピーダンスであり、容量性の 負荷 (キャパシタ) C として近似できる。 Zは、半導体ウェハ Wと接地電極 18との間
W S
のステージ 'インピーダンスであり、容量性の負荷 (キャパシタ) Cとして近似できる。
S
また、 Z は、コンデンサ 22のインピーダンスであり、容量性の負荷（キャパシタ） C と
22 22 して近似できる。整合器 36は、高周波電源 34側の出力または伝送インピーダンスと 負荷側のインピーダンスとの間で整合をとるように機能する。 [0041] 図 3に、上記等価回路における電位分布を模式的に示す。整合器 36における電圧 降下を無視すると、高周波電源 34からの高周波電圧 V (ピーク 'ツー'ピーク値）は
RF
直列接続のプラズマ ·インピーダンス Z、ウェハ ·インピーダンス Z 、ステージ ·ィンピ p w
一ダンス Zおよびコンデンサ 22でそれぞれ V , V , V , V に分圧される。すなわ
S P W S 22
ち、 Vはプラズマに力かる電圧、 V は半導体ウェハ Wに力かる電圧、 Vはステージ p w S
12のウェハ載置面 12aにかかる電圧、 V はコンデンサ 22にかかる電圧である。
22
[0042] 上記のように、ドライクリーニングサイクルの中で成膜処理の回数を重ねると、チャン バ 10内でデポジションが蓄積ないし成長する。このとき、チャンバ 10内のインピーダ ンスの中ではステージ 'インピーダンス Zが顕著に低下する。つまり、ステージ 12回り s
に付着する Ti系の堆積膜が増えると、ステージ 'インピーダンス Zの容量 (キャパシタ
S
ンス C )が増大して、ステージ'インピーダンス Zが減少する。
S S
[0043] ステージ ·インピーダンス Zの変ィ匕（減少）と比較してプラズマ ·インピーダンス Zや s P ウェハ ·インピーダンス Z の変化は無視できるほど小さい。また、整合器 36によるイン
W
ピーダンス整合も主にプラズマ 'インピーダンス Zにかかる電圧 Vをほぼ一定に保つ
P P
ように作用する。
[0044] このプラズマ CVD装置では、接地電極 18とグランド電位との間でステージ 'インピ 一ダンス Zと直列にコンデンサ 22が挿入されることで、全体の直列インピーダンスに s
占めるステージ 'インピーダンス Zの分圧比が小さくなつている。このため、ステージ' s
インピーダンス Zの低下に伴う分圧電圧 Vの減少率が少ない。しカゝも、ステージ'ィ
S S
ンピーダンス Zにかかる電圧 Vの減少によって他のインピーダンスに振り向けられる s s
電圧増加分をウェハ ·インピーダンス Z とコンデンサ 22とで分け合う。このため、半導
W
体ウエノ、 wに力かる電圧（ウェハ電位差) V の増加または上昇が著しく抑制され、半 w
導体ウエノ、 wが異常放電等でダメージを受けるようなことはない。
[0045] 図 3において、実線はドライクリーニングサイクル開始時の初期状態における電位 分布を示し、点線はドライクリーニングサイクルの終了時における電位分布を示す。ド ライクリー-ングサイクルの中でステージ ·インピーダンス zに力かる電圧が Vから V
S S S
，に減少すると、半導体ウェハ Wおよびコンデンサ 22にかかる電圧 V がそれぞれ V
22
, V から V ' , V ，に増大する。その中で、半導体ウェハ Wに力かる電圧の増加（ V →v ' )はそれほど大きくないことがわかる。
w w
[0046] 図 4に、比較例として、コンデンサ 22を省いた場合のチャンバ 10内の高周波インピ 一ダンスにおける電位分布を模式的に示す。実線はドライクリーニングサイクル開始 時の初期状態における電位分布であり、点線はドライクリーニングサイクルの終了時 における電位分布である。
[0047] 接地電極 18とグランド電位との間にコンデンサ 22を挿入しない場合は、全体の直 列インピーダンスに占めるステージ 'インピーダンス Zの分圧比が大きい。このため、
s
ステージ 'インピーダンス Zの低下に伴う分圧電圧 Vの減少率が大きぐ電圧 Vの
S S S
減少によって他のインピーダンスに振り向けられる電圧増加分の殆どがウェハ'イン ピーダンス Z 〖こ集中し、半導体ウェハ Wにカゝかる電圧 V が大きく増大することがわ w w
かる。
[0048] この実施形態では、コンデンサ 22に固定コンデンサを用いるため、そのキャパシタ ンス（一定値)の選定が重要である。以下、一実施例によるコンデンサ 22のキャパシ タンス選定方法を説明する。
[0049] 上記のように、ステージ'インピーダンス Zは実質的に容量性の負荷 (キャパシタ）
S
であり、そのキャパシタンス Cはドライクリーニングサイクルの中で成膜処理回数に比
S
例して増大する。たとえば、図 5に示すように、ドライクリーニングサイクルの開始時に 7000pFであったの力 ドライクリーニングサイクルの終了時には 20000pFまで上昇 する。本発明では、ステージ 'インピーダンス Zにコンデンサ 22が直列接続されるた
S
め、コンデンサ 22のキャパシタンスを C とすると、合成キャパシタンス Cは下記の式
22 0
(1)で表される。
[0050] C =C X C / (c +c ) (1)
0 S 22 S 22
コンデンサ 22のキャパシタンス C 力 、さいほど、合成キャパシタンス Cも小さくなり
22 0
、ステージ 'キャパシタンス Cの増加分を強くキャンセルできる。し力し、合成キャパシ
s
タンス Cが小さすぎると、インピーダンスが過大になりすぎ、プラズマ生成効率やブラ
0
ズマ分布状態、ひいてはプロセスに悪影響を与えてしまう。つまり、チャンバ 'インピ 一ダンスの容量によりプラズマが不安定になる領域があり、そのような領域を避ける必 要がある。 [0051] 本発明の一観点によれば、ドライクリーニングサイクルの終了時（500枚目）におけ る合成キャパシタンス Cカ^ライクリーニングサイクルの開始時（1枚目）におけるステ
0
ージ 'キャパシタンス Cと実質的に同一ないし近似するように、コンデンサ 22のキヤ
S
パシタンス C が選定される。したがって、図 5の例では、 C = 20000pFで C = 700
22 S O
OpFとすると、上記の式（1)を変形した下記の式（2)からコンデンサ 22のキャパシタ ンス C は約 lOOOOpFと求まる。
22
[0052] C =C X C / (C — C )
22 S 0 S O
= 7000 X 20000/ (20000 - 7000)
= 10769 (2)
上記のような方法でコンデンサ 22のキャパシタンス C を選定することで、プラズマ
22
やプロセスに影響を与えることなくドライクリーニングサイクルの開始力も終了までステ ージ'キャパシタンス Cの増大 (ステージ 'インピーダンス Zの減少）を補償し、半導
S S
体ウエノ、 wに力かる電圧 V の増加を抑制することができる。
w
[0053] 上記の実施形態ではコンデンサ 22にキャパシタンスの一定な固定コンデンサを用 いたが、図 6に示す実施形態のように、コンデンサ 22に相当するコンデンサ 22Aに、 キャパシタンスの可変な可変コンデンサを用いることも可能である。なお、図 6の図中 、コンデンサ 22A以外は、先に説明した部分には同一の参照符号を付し、説明を省 略する。
[0054] この場合、制御部 50が、ドライクリーニングサイクルに連動させて、可変コンデンサ よりなるコンデンサ 22Aのキャパシタンス C を可変制御する。たとえば、上記の式（2
22
)で合成キャパシタンス Cを一定値（定数）とし、コンデンサ 22Aのキャパシタンス C
0 22 をステージ 'キャパシタンス C (ひいては成膜処理回数)の関数とすることで、ドライク
S
リーニングサイクルを通じて合成キャパシタンス Cを一定に保っためのキャパシタン
0
ス C の可変制御特性を求めることができる。
22
[0055] 図 7にその一例を示す。また、成膜処理回に応じてコンデンサ 22Aのキャパシタン ス C を適宜可変制御することで、ドライクリーニングサイクルを通じて合成キャパシタ
22
ンス C0をステージ ·キャパシタンス Cの初期値（7000pF)に維持することも可能であ s
り、あるいは任意の関数で変化させることも可能である。 [0056] このようにコンデンサ 22Aのキャパシタンス C を可変制御する方式によれば、図 8
22
に示すように、ドライクリーニングサイクルの中でステージ 'インピーダンス Zにかかる
S
電圧が V力 V，に減少しても、それによつて他のインピーダンスに振り向けられる s s
電圧増加分の全部を実質的にコンデンサ 22Aだけに負わせ、半導体ウェハ Wにか かる電圧 Vをほぼ一定に保つことも可能である。
S
[0057] 以上、好適な一実施形態にっ 、て説明した力 本発明の技術思想の範囲内で種 々の変形、変更が可能である。
[0058] たとえば、チャンバ 10内の各部、特にステージ 12や上部電極 26等は種々の構成 や方式を採用することが可能であり、ドライクリーニングサイクルも任意の長さ（処理回 数または処理枚数）に設定できる。コンデンサ 22に固定コンデンサを使用する方式（ 図 1)においては、接地電極 18とグランド電位との間にコンデンサ 22を選択的に挿入 するためのスィッチを設けることも可能である。この場合は、たとえばドライクリーニン グサイクルの開始直後はしばらくコンデンサ 22を挿入せずに接地電極 18をグランド 電位に直接接続しておき、途中（たとえば 150枚目）からコンデンサ 22を挿入するこ とも可能である。同様にして、コンデンサ 22に可変コンデンサを使用する場合も、同 様のスィッチ式とすることができる。
[0059] 本発明は、上記した実施形態のように Ti成膜用のプラズマ CVD装置において大な る効果を得ることができる。しかし、本発明は、 Ti以外のメタル成膜用のプラズマ CV D装置も適用可能であり、さらには Si、金属化合物、貴金属酸化物などの導電膜を 形成するためのプラズマ CVD装置等にも適用可能である。
[0060] したがって、上記の実施形態ではステージ 'インピーダンスをチャンバ内インピーダ ンスの主たる変動部分としたが、成膜材料やチャンバ構造等に応じてチャンバ内外 の他の部分のインピーダンスをチャンバ内インピーダンスの主たる変動部分として、 上記実施形態と同様に本発明のコンデンサ分圧方式を適用することも可能である。 本発明における被処理基板は半導体ウェハに限らず、 FPD用の各種基板や、フォト マスク、 CD基板、プリント基板等も可能である。
産業上の利用可能性
[0061] 本発明のプラズマ CVD装置によれば、上記のような構成と作用により、ドライクリー ユングサイクルの中で成膜処理の回数を重ねても被処理基板にカゝかる電圧の増加を 効果的に抑制して、基板のダメージを防止し、歩留まりを向上させることができる。

Claims

請求の範囲
[1] 減圧可能なチャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電 膜を形成し、成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリー ニングして初期状態に戻すプラズマ CVD装置において、
前記チャンバ内で被処理基板を載置する絶縁体ステージと、
前記ステージに埋設された接地電極と、
前記チャンバ内に前記接地電極と対向して設けられた高周波電極と、 前記高周波電極にプラズマ生成用の高周波を供給する高周波電源と、 前記初期状態から前記成膜処理の累積回数が増大するにつれて前記接地電極と 前記基板との間のステージ 'インピーダンスが低下することによる前記基板にかかる 電圧の増加を抑制するために、前記接地電極とグランド電位との間に挿入された固 定コンデンサと
を有するプラズマ CVD装置。
[2] 前記成膜処理が前記所定値の回数だけ繰り返される 1サイクル内でサイクル終了 時の前記コンデンサのインピーダンスと前記ステージ 'インピーダンスとの合成インピ 一ダンスがサイクル開始時の前記ステージ 'インピーダンスに実質的に一致ないし近 似するように、前記コンデンサのキャパシタンスが選定される請求項 1に記載のプラズ マ CVD装置。
[3] 減圧可能なチャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電 膜を形成し、成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリー ユングして初期状態に戻すプラズマ CVD
装置において、
前記チャンバ内で被処理基板を載置する絶縁体ステージと、
前記ステージに埋設された接地電極と、
前記チャンバ内に前記接地電極と対向して設けられた高周波電極と、 前記高周波電極にプラズマ生成用の高周波を供給する高周波電源と、 前記初期状態から前記成膜処理の累積回数が増大するにつれて前記高周波電極 と前記接地電極との間のチャンバ 'インピーダンスが低下することによる前記基板に 力かる電圧の増加を抑制するために、前記接地電極とグランド電位との間に挿入さ れた固定コンデンサと
を有するプラズマ CVD装置。
[4] 前記成膜処理が前記所定値の回数だけ繰り返される 1サイクル内でサイクル終了 時の前記コンデンサのインピーダンスと前記チャンノ 'インピーダンスとの合成インピ 一ダンスがサイクル開始時の前記チャンバ 'インピーダンスに実質的に一致な 、し近 似するように、前記コンデンサのキャパシタンスが選定される請求項 3に記載のプラズ マ CVD装置。
[5] 減圧可能なチャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電 膜を形成し、成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリー ニングして初期状態に戻すプラズマ CVD装置にお 、て、
前記チャンバ内で被処理基板を載置する絶縁体ステージと、
前記ステージに埋設された接地電極と、
前記チャンバ内に前記接地電極と対向して設けられた高周波電極と、 前記高周波電極にプラズマ生成用の高周波を供給する高周波電源と、 前記接地電極とグランド電位との間に挿入された可変コンデンサと、
前記初期状態から前記成膜処理の累積回数が増大するにつれて前記接地電極と 前記基板との間のステージ 'インピーダンスが低下することによる前記基板にかかる 電圧の増加を抑制するために、前記可変コンデンサのキャパシタンスを可変制御す る制御部と
を有するプラズマ CVD装置。
[6] 前記成膜処理が前記所定値の回数だけ繰り返される 1サイクルを通じて前記コンデ ンサのインピーダンスと前記ステージ 'インピーダンスとの合成インピーダンスが実質 的に一定に保たれるように、前記制御部が前記コンデンサのキャパシタンスを可変制 御する請求項 5に記載のプラズマ CVD装置。
[7] 減圧可能なチャンバ内で原料ガスをプラズマ放電で分解して被処理基板上に導電 膜を形成し、成膜処理の累積回数が所定値に達すると前記チャンバ内をドライクリー ニングして初期状態に戻すプラズマ CVD装置にお 、て、 前記チャンバ内で被処理基板を載置する絶縁体ステージと、
前記ステージに埋設された接地電極と、
前記チャンバ内に前記接地電極と対向して設けられた高周波電極と、 前記高周波電極にプラズマ生成用の高周波を供給する高周波電源と、 前記接地電極とグランド電位との間に挿入された可変コンデンサと、
前記初期状態から前記成膜処理の累積回数が増大するにつれて前記高周波電極 と前記接地電極との間のチャンバ 'インピーダンスが低下することによる前記基板に 力かる電圧の増加を抑制するために、前記可変コンデンサのキャパシタンスを可変 制御する制御部と
を有するプラズマ CVD装置。
[8] 前記成膜処理が前記所定値の回数だけ繰り返される 1サイクルを通じて前記コンデ ンサのインピーダンスと前記チャンバ 'インピーダンスとの合成インピーダンスが実質 的に一定に保たれるように、前記制御部が前記コンデンサのキャパシタンスを可変制 御する請求項 7に記載のプラズマ CVD装置。
[9] 前記ステージが A1N力 なる請求項 1記載のプラズマ CVD装置。
[10] 前記ステージに前記基板を加熱するための加熱部が設けられる請求項 1記載のプ ラズマ CVD装置。
[11] 前記加熱部が前記接地電極の下に設けられた発熱体を有する請求項 10に記載の プラズマ CVD装置。
[12] 前記接地電極がメッシュ状に形成されて ヽる請求項 11に記載のプラズマ CVD装 置。
[13] 前記処理ガスが金属を含み、前記基板上に金属膜が形成される請求項 1記載のプ ラズマ CVD装置。
[14] 前記処理ガスが TiClを含み、前記基板上に Ti膜が形成される請求項 13に記載の
4
プラズマ CVD装置。
[15] 前記高周波の周波数が 450kHz〜2MHzの範囲内に選ばれる請求項 1記載のプ ラズマ CVD装置。
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