WO2004109916A1

WO2004109916A1 - デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体

Info

Publication number: WO2004109916A1
Application number: PCT/JP2004/007683
Authority: WO
Inventors: Eiichi Takahashi; Masahiro Murakawa; Yuji Kasai; Tetsuya Higuchi
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2003-06-06
Filing date: 2004-06-03
Publication date: 2004-12-16
Anticipated expiration: 2005-12-06
Also published as: US20060236146A1; JPWO2004109916A1; JP4281015B2

Abstract

　単一もしくは複数のクロック信号に従いデジタル処理を行って所定の基本的機能を奏するデジタルシステム１において、デジタルシステム内の、クロック信号を供給する複数のクロック回路にそれぞれ介挿されるとともに、制御信号が示す値に応じて遅延時間を変化させる回路素子で各々構成された複数の遅延素子４と、複数の遅延素子に与える複数の制御信号を保持する複数の保持回路５と、を具える。複数の保持回路は、出力電圧可変の電源装置14からデジタルシステム１が電源を供給された状態で、それらの保持回路が保持する複数の制御信号の値を外部装置６～８により、確率的探索手法に従って、デジタルシステムの基本的機能が所定の仕様を満たすように変更される。

Description

明細書

デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体

技術分野

[0001] 本発明は、単一あるいは複数のクロック信号に同期して動作する単一あるいは複数のデジタルシステムおよび、力かるデジタルシステムのクロック信号のタイミング調整方法、そしてその調整方法で実行する処理プログラムを記録した記録媒体に関するものである。

本発明は特に、デジタルシステムの構成要素であるデジタル回路素子の数が多ぐしかも電源電圧が通常より低い場合や電源電圧を通常より高くできる場合に極めて有効である。

背景技術

[0002] デジタルシステムは、通常、 AND素子、 OR素子、 NOT素子の 3種類の論理素子と、真と偽の 2通りの状態 (1ビット)を記憶するフリップフロップと呼ばれる記憶素子力構成される。

最も基本的なフリップフロップは、各 1本の入出力端子とクロック端子の 3端子力も構成され、クロック端子に印加されたクロック信号と呼ばれるデジタル信号の立ち上がりに入力端子のデジタル信号を出力端子にコピーし、かつ、次のクロック信号の立ち上力 Sりまでそのデジタル値を保持する機能を有する。

[0003] 一般に、有限個のクロック信号に従って動作するデジタルシステムを同期回路と呼び、同期回路では各フリップフロップのクロック端子に到着するクロック信号の時間差が全体の動作に影響を与える。このクロック信号の時間差をクロックスキューと呼ぶ。例えば、同じ Insの時間のずれでも、クロック周波数が 10MHzの場合、つまり、クロックサイクルが 100nsの場合には 1%のずれであるのに対し、クロック周波数が 100MHzの場合、つまりクロックサイクルが 10nsの場合には 10%のずれであり、補正が必要となる。つまり、クロック周波数が高いほど精密なタイミング調整技術が必要となる。

[0004] デジタルシステムのクロックスキューに対する従来の対策としては、 (1)デジタルシステムの設計時に、クロックスキューができるだけ小さくなるように設計者が手動で調整するという対策手法。

(2)デジタルシステム中のクロック信号線上に、クロックスキューが小さくなるような調整回路を入れるという対策手法。

の 2通りがあった。

発明の開示

発明が解決しょうとする課題

[0005] しかし、対策 (1)では次のような問題が解決されない。すなわち、トランジスタや抵抗、コンデンサといった電子回路素子はそれぞれの特性にバラツキを有しており、各素子のノラツキは実際にシステムを作成するまで明らかではない。これは集積回路内の素子において特に顕著に見られる特性である。

従って、設計時には完全にこれらのバラツキを把握することはできず、ある範囲のバラツキを許容して設計、作成するか、もしくは、試作を繰り返して実際のバラツキの度合いを測定するという手法がとられてきた。

し力しながら、この方法には明らかに限度があり、各素子の持つ特性を限界まで利用することはできな力つた。このバラツキの問題の影響を最も強く受けるのがクロックスキューであり、デジタル同期システムの動作周波数はこれで決まってくる。

[0006] 別の問題点として、手動での調整では、扱える回路規模に限界があり、コンビユータシステムのような大規模なデジタルシステム全体に対する調整は、現実問題として不可能であった。また、大規模問題を扱う際の常套手段である部分問題への切り分けも、調整範囲を制限してしまい望ましくない。

[0007] 対策 (2)の問題点は、クロックスキューが小さくなる方向にしか調整できないことである。

実際のデジタル同期システムでは、意図的にクロック信号のタイミングをずらす設計手法がとられることがある力対策 (2)の回路ではそのような例外的なタイミングを持つように設計されたシステムには適用できな、。

[0008] 上記デジタルシステムが集積回路として作製される場合には、以下の 2つの点に特徴がある。 1つ目は、集積回路内部は修正不能であり、全て設計時に決定しなければならないという点である。従って、後述する本発明のような新たな手法を用いなければ集積回路チップ作製後にタイミング調整を行うことは不可能である。

2つ目は、集積回路チップ内の素子のバラツキが大きぐ作製後でなければ内部の素子のパラメータ (抵抗やコンデンサなどの値やトランジスタの特性)の変化が分からないという点である。従って、正確な素子のパラメータ値が必要な場合には、後述する本発明のような新たな手法が不可欠である。

[0009] デジタルシステムが、 IPと呼ばれる、知的所有権 (Intellectual Property)の対象とされるとともに第 3者による使用を目的とされたハードウェア設計データや、通常のハードウェア設計データライブラリである場合には、その機能やインターフェース諸元は公開されるが、内部構造は等価回路以上の情報は公開されない場合がある。

クロック周波数が高、集積回路でそうした IPを使用する場合には、 IPの対象とされた内部にまで及ぶ精密なタイミング調整が不可欠である力上述のように権利上内部がブラックボックスとなって、ることが多!、ので、そうした権利を維持しつつ高、クロック周波数で動作する集積回路を作製するには、後述する本発明のような新たな方法が不可欠である。

[0010] また、現在の大部分のデジタルシステムは、 CMOSテクノロジを用いており、デジタルシステムが CMOSテクノロジを用いて構成されて!、る場合、それぞれのデジタル信号が (「0」から「1」へ、あるいは「1」から「0」へ）変化する時には大きな電源電流が流れる。

従って、もしも多数のデジタル信号が同時に変化した場合には、瞬間的に大きな電源電流が流れ、電源容量が不足して電源電圧が変動し、ひいては誤動作の原因になることちある。

[0011] さらに、瞬間的に大きな電流が流れると、継続的に小さな電流が流れる場合に比べて、消費電力が増大し、大きな容量の電源と電源供給線を用意する必要があり、これらがデジタルシステムのサイズを大きくしてしまう。

このデジタル信号の同時変化の影響を減らすには、それぞれの信号のタイミング、つまり、それぞれのフリップフロップのタイミングを、全体が誤りなく動作する範囲で微調整することにより達成できるが、こうした精密なタイミング調整には、後述する本発明のような新たな手法が不可欠である。

[0012] また、デジタルシステム力発生する不要電磁放射 (EMI)は、周囲の他のデジタルシステムを誤動作させるなどの作用を及ぼし、抑制するべきものである。 EMIはデジタル信号の (「0」から「1」へ、あるいは「1」から「0」への)変化時に発生し、多くのデジタル信号が一斉に変化するときには大きなピークパワーを持った EMIが発生する。これを抑制する手段の一つに、デジタル信号の同時変化、つまりフリップフロップの同時変化を減らす方法があるが、デジタルシステム全体が誤りなく動作する範囲でデジタルシステム全体のフリップフロップのタイミングを精密に調整するには、後述する本発明のような新たな手法が不可欠である。

[0013] さらに、携帯電話を含む低消費電力システム等の、低い電源電圧で動作するデジタルシステムでは、システムを構成する各論理素子の動作速度が遅いため、タイミング不良による障害が起き易くなる。従って、このようなシステムでは、通常より低い電源電圧にして正常に動作するようにタイミング調整を行えば、低い電源電圧でも安定して動作するようになるので、デジタルシステムの消費電力を低くすることができる。

[0014] また、デジタルシステムによっては、各素子のバラツキが大きいために通常の電源電圧では動作しないが、電源電圧を通常よりも高めてカゝらタイミング調整を行えば正常に動作する場合もある。従ってこのようなシステムでは、通常より高い電源電圧にして正常に動作するようにタイミング調整を行えば使用可能になるので、デジタルシステムの生産の歩留まり高めることができる。

[0015] 以上のような理由から、電源電圧を通常と異ならせた状態でクロック信号のタイミング調整を個々のデジタルシステムごとに自動で行う新たな方法が必要とされており、本発明は、かかる課題を有利に解決するためになされたものである。

課題を解決するための手段およびその作用 '効果

[0016] 上記目的を達成するため、請求項 1記載の本発明のデジタルシステムは、単一もしくは複数のクロック信号に従、デジタル処理を行って所定の基本的機能を奏するデジタルシステムにおいて、前記デジタルシステム内の、前記クロック信号を供給する複数のクロック回路にそれぞれ介挿されるとともに、制御信号が示す値に応じて遅延時間を変化させる回路素子で各々構成された複数の遅延素子と、前記複数の遅延素子に与える複数の制御信号を保持する複数の保持回路と、を具え、前記複数の保持回路が、出力電圧可変の電源装置カゝら前記デジタルシステムが電源を供給された状態で、それらの保持回路が保持する前記複数の制御信号の値を外部装置により、確率的探索手法に従って、前記デジタルシステムの基本的機能が所定の仕様を満たすように変更されるものであることを特徴として、る。

[0017] そして請求項 14記載の本発明のデジタルシステムのクロック信号調整方法は、単一もしくは複数のクロック信号に従、デジタル処理を行って所定の基本的機能を奏するデジタルシステムの前記クロック信号のタイミングを調整する方法にぉ、て、前記デジタルシステム内の、前記クロック信号を供給する複数のクロック回路に、複数の遅延素子をそれぞれ介挿し、前記複数の遅延素子を各々、制御信号が示す値に応じて遅延時間を変化させる回路素子で構成し、前記複数の遅延素子に与える複数の制御信号を、前記デジタルシステムに設けた複数の保持回路で保持するとともに、出力電圧可変の電源装置カゝら前記デジタルシステムに電源を供給した状態で、前記デジタルシステムの基本的機能が所定の仕様を満たすように、前記複数の保持回路が保持する前記複数の制御信号の値を外部装置により、確率的探索手法に従って変更することを特徴としている。

[0018] 力かるデジタルシステムおよびデジタルシステムのクロック信号調整方法にあっては、デジタルシステム内の、単一もしくは複数のクロック信号をそれぞれ供給する複数のクロック回路に介挿されるとともに、制御信号が示す値に応じて遅延時間を変化させる回路素子で構成された遅延素子に、複数の保持回路が保持する複数の制御信号がそれぞれ与えられ、それらの制御信号が示す値に応じて各遅延素子力クロック信号を適宜遅延させて基本的回路に供給する。また、出力電圧可変の電源装置から前記デジタルシステムが電源を供給された状態で、上記複数の保持回路が保持する上記複数の制御信号の値を、外部装置が、デジタルシステムの基本的機能が所定の仕様を満たすように、確率的探索手法に従って変更する。なお、本発明における「遅延」は、正の遅延すなわち遅らせることの他、負の遅延すなわち進ませることも含む。 [0019] 従って、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法によれば、上記所定の基本的機能に関連する回路素子の特性が正確に把握できない場合、あるいは製造プロセス上その回路素子の特性に誤差が生ずるような場合、そしてクロック信号線に品質不均一や設計上の誤差が生ずるような場合、さらにはデジタルシステム中の基本的回路が前述の IPのようにブラックボックス化していてその構成が明確でない場合でも、クロック信号のタイミング誤差を吸収して、デジタルシステムを誤りなく作動するように調整することができるので、従来技術による場合よりも少ない設計労力で、その基本的機能に関して従来技術による場合よりも高い機能 ·高、性能を得ることができ、そして従来技術による場合よりも大規模 ·高速なデジタルシステムを得ることもでき、し力も、回路素子等のばらつきに起因するデジタルシステムの機能 ·性能の低下を改善することもできる。

[0020] また、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法によれば、デジタルシステム全体が誤りなく動作する範囲でデジタルシステム全体のフリップフロップのタイミングを精密に調整してフリップフロップ同士の動作タイミングを僅かにずらすことができるので、デジタル信号の同時変化に起因する、消費電力の増大によるデジタルシステムのサイズ拡大や、不要電磁放射 (EMI)の発生を防止することちできる。

さらに、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法によれば、出力電圧可変の電源装置からデジタルシステムが電源を供給された状態で、複数の保持回路が保持する複数の制御信号の値を変更することから、請求項 5および請求項 18の記載のように、通常より低い電源電圧にして正常に動作するようにタイミング調整を行うことで、低ヽ電源電圧でも安定して動作可能とし得て、デジタルシステムの消費電力を低くすることができ、また各素子のバラツキが大き V、ために通常の電源電圧では動作しな!、デジタルシステムに対し電源電圧を通常より高い電源電圧にして正常に動作するようにタイミング調整を行うことで、そのシステムを高、電源電圧であれば使用可能とし得て、デジタルシステムの生産の歩留まり高めることができる。

[0021] ここで、デジタルシステムがどの程度誤りなく動作するかは、すべての調整可能な遅延素子の遅延値をパラメータとする評価関数 Fで表すことができる。デジタルシステムが誤りなく動作するということは、上記の評価関数 Fの解を求めることと等価である。本願発明者はこの点に注目し、デジタルシステムのクロックタイミング調整に遺伝的ァノレゴリズムを適用可能なことを発見した。

[0022] 遺伝的アルゴリズムは、確率的探索手法の一つであり、（1)広域探索において有効に作用し、（2)評価関数 F以外には微分値等の派生的な情報が必要でなぐ（3)しかも容易な実装性を持つ、アルゴリズムである。従って、本発明においては、請求項 2および請求項 15の記載のように、上記外部装置による複数の制御信号の変更に、遺伝的アルゴリズムを用いても良、。

[0023] また近年、遺伝的アルゴリズムに木構造の染色体を扱えるような工夫を加えた遺伝的プログラミングも知られている。従って、本発明においては、クロックの信号線が木構造をなしている場合には、請求項 3および請求項 16の記載のように、上記外部装置による複数の制御信号の変更に、遺伝的プログラミングを用いても良い。

[0024] そして、本発明においては、請求項 4および請求項 17の記載のように、上記外部装置による制御信号の変更を、電源装置の出力電圧を段階的に変化すなわち加工または上昇させながら行うようにしても良ぐこのようにすれば、より低い電源電圧や、最小限に高めた電源電圧でデジタルシステムを動作させることができる。

[0025] また、請求項 6記載の本発明のデジタルシステムは、請求項 1記載のデジタルシス、て、外部装置を用いる代わりにデジタルシステム自体が設定装置を具えるようにしたことを特徴とするものであり、請求項 19記載の本発明のデジタルシステムのクロック信号調整方法は、請求項 14記載のデジタルシステムのクロック信号調整方法にぉ、て、外部装置を用いる代わりにデジタルシステム自体が設定装置を具えるようにしたことを特徴とするものである。

力かる本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法によれば、先のデジタルシステムおよびデジタルシステムのクロック信号調整方法と同様の作用効果が得られ、しかも、外部装置に代えてデジタルシステム自身が持つ設定手段を用いるので、電源装置の点を除けばデジタルシステム単独で随時に、かつ任意の場所で調整を行い得るというさらなる作用効果が得られる。 [0026] そしてこれらの発明のデジタルシステムおよびクロック信号調整方法においても、請求項 7および請求項 20の記載のように、上記外部装置による複数の制御信号の変更に、遺伝的アルゴリズムを用いても良い。

[0027] また、これらの発明のデジタルシステムおよびクロック信号調整方法にお!、ても、請求項 8および請求項 21の記載のように、上記外部装置による複数の制御信号の変更に、遺伝的プログラミングを用いても良い。

[0028] さらに、これらの発明のデジタルシステムおよびクロック信号調整方法においても、請求項 10および請求項 23の記載のように、上記設定手段による制御信号の変更を、電源装置の出力電圧をデジタルシステムの設計電源電圧値よりも低い状態で行つてもよいし、請求項 9および請求項 22の記載のように、上記設定手段による制御信号の変更を、電源装置の出力電圧を段階的に変化させながら行うようにしても良い。

[0029] そして、上述した、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法におけるデジタルシステムは、請求項 11および請求項 24の記載のように、出力電圧可変の電源装置を具えていても良ぐこのようにすれば、外部装置の点を除けばデジタルシステム単独で随時に、かつ任意の場所で調整を行うことがでさる。

[0030] また、上述した、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法におけるデジタルシステムは、請求項 12および請求項 25の記載のように、集積回路として構成されていても良ぐこのようにすれば、回路素子のバラツキが実際に作成するまで明らかでない集積回路について、クロック信号を最適に調整することができる。

[0031] さらに、上述した、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法におけるデジタルシステムは、請求項 13および請求項 26の記載のように、回路基板として構成されていても良ぐこのようにすれば、デジタル回路基板製造工程におけるクロック信号線のプロセスの不均一や設計上の誤差等に起因するクロックタイミングのずれを吸収して、デジタル回路基板が誤動作しな、ように調整することができる。

[0032] そして、上述した、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法における上記外部装置や上記設定手段は、請求項 27および請求項 28の記載のように、パーソナルコンピュータやマイクロコンピュータ等のコンビユータで構成されていても良ぐこのようにすれば、複数の保持回路が保持する複数の制御信号の値をデジタルシステムの基本的機能が所定の仕様を満たすように確率的探索手法に従って変更する処理を短時間で容易かつ確実に行うことができる。

[0033] さらに、請求項 29記載の本発明の記録媒体は、請求項 27または 28記載のデジタルシステムのクロック信号調整方法にぉ、てコンピュータが実行する、複数の保持回路が保持する複数の制御信号の値をデジタルシステムの基本的機能が所定の仕様を満たすように確率的探索手法に従って変更する処理プログラムを記録したものであることを特徴とするちのである。

[0034] 力かる記録媒体によれば、本発明のデジタルシステムおよび、本発明のデジタルシステムのクロック信号調整方法のためにコンピュータが実行する処理プログラムを記録し保存し得て、任意の場所でクロック信号の調整を行うことができる。なお、かかる記録媒体としては、フレキシブルディスクの他、ハードディスクや CD— ROM、光デイスク等のデータ記録媒体、そして ROM、 RAM等の記憶素子を用いることができる。図面の簡単な説明

[0035] [図 1]一般的なデジタルシステムに適用した本発明のデジタルシステムの第 1実施例を模式的に示す構成図である。

[図 2]デジタルシステムの電源電圧と動作遅れとの関係を示す説明図である。

[図 3]デジタルシステムにおける遅延素子の遅延設定値調整の影響を示す説明図である。

[図 4]上記実施例における調整装置の一構成例を示す構成図である。

[図 5]上記実施例におけるデジタル信号観測装置の一構成例を示す構成図である。

[図 6]上記実施例におけるデジタルテスト信号発生装置の一構成例を示す構成図である。

[図 7]上記実施例における電源装置の一構成例を示す構成図である。

[図 8]上記実施例に用い得る調整可能な遅延素子の一構成例を示す回路図である。

[図 9]図 8に示す回路での NOT素子への入力信号および NOT素子力の出力信号の波形を示す説明図である。

[図 10]上記実施例に用い得る遅延素子の他の一構成例を示す回路図である。

[図 11]上記実施例に用い得る遅延素子のさらに他の一構成例を示す回路図である。

[図 12]上記実施例に用い得る遅延素子のさらに他の一構成例を示す回路図である。

[図 13]上記実施例に用い得る遅延素子のさらに他の一構成例を示す回路図である。

[図 14]上記実施例に用い得る遅延素子のさらに他の一構成例を示す回路図である。圆 15]上記実施例に用い得て正負の遅延を発生させる調整可能な遅延回路の一構成例を示す構成図である。

圆 16]図 15に示す回路での調整可能な遅延素子の一構成例を示す構成図である。圆 17]上記実施例における調整可能な遅延素子とレジスタの最下位ビットとを含んだ構成の一例を示す回路図である。

圆 18]上記実施例における調整可能な遅延素子とレジスタの最下位ビットとを含んだ構成の他の一例を示す回路図である。

[図 19]本発明のデジタルシステムのクロック信号調整方法の第 1実施例の処理手順の概略を示すフローチャートである。

[図 20]—般的な遺伝的アルゴリズムの手順の概略を示すフローチャートである。圆 21]遺伝的アルゴリズムで用いる染色体を例示する説明図である。

[図 22]上記実施例の方法における遺伝的アルゴリズムを用いた調整装置の処理手順を示すフローチャートである。

[図 23]上記実施例の方法における遺伝的アルゴリズムで用いる染色体とそこカも定まるレジスタ値および遅延値とを示す説明図である。

[図 24]上記実施例の方法における遺伝的アルゴリズムで行う選択淘汰処理の手順を示すフローチャートである。

[図 25]上記実施例の方法における遺伝的アルゴリズムで行う交叉処理の手順を示す説明図である。

[図 26]上記実施例の方法における遺伝的アルゴリズムで行う突然変異処理の手順を示す説明図である。

圆 27]上記実施例の方法において電源電圧を段階的に低下させながら調整を行う場合の処理手順を示すフローチャートである。

圆 28]上記実施例の一変形例を模式的に示す構成図である。

[図 29]本発明のデジタルシステムの第 2実施例としてのメモリテストパターンジエネレータ回路を模式的に示す構成図である。

圆 30]上記実施例での実験中の適応度と世代数との関係を示す説明図である。圆 31]上記実施例の一変形例を模式的に示す構成図である。

[図 32]本発明のデジタルシステムの第 3実施例としてのデジタル回路基板を模式的に示す構成図である。

圆 33]本発明のデジタルシステムの第 4実施例を模式的に示す構成図である。

[図 34]上記実施例の方法における遺伝的プログラミングで用いる染色体とそこから定まるレジスタ値および遅延値とを示す説明図である。

[図 35]上記実施例の方法における遺伝的プログラミングで行う交叉処理の手順を示す説明図である。

[図 36]上記実施例の方法における遺伝的プログラミングで行う突然変異処理の手順を示す説明図である。

符号の説明

1 デジタノレシステム

2 調整されるフリップフロップ

3 調整されないフリップフロップ

4 調整可能な遅延素子

5 レジスタ

6 調整装置

7 デジタル信号観測装置

8 デジタルテスト信号発生装置

9 クロック信号

10 テスト信号

11 デジタル出力信号

12 デジタルシステム内部状態信号 14 電源装置

93 遅延設定信号

98 電源制御信号

99 電源供給 (線）

発明を実施するための最良の形態

[0037] 以下に、本発明の実施の形態を実施例によって、図面に基づき詳細に説明する。

本発明は、単一もしくは複数のクロック信号を用いて動作する多様なデジタルシステムに適用可能である。すなわち、調整対象のデジタルシステムのクロック回路中に複数のタイミング調整箇所を設けることで、本発明によりクロック信号を調整することが可能となる。また、本発明は、調整時のみ、出力電圧可変の電源装置を用いる。以下の第 1実施例では、単一もしくは複数のクロック信号を用いて動作するデジタルシステム一般に本発明を適用した場合について述べる。

ここに、図 1は、一般的なデジタルシステムに適用した本発明のデジタルシステムの第 1実施例を模式的に示す構成図である。

[0038] デジタルシステムにおけるクロックスキュー問題 (クロック信号のタイミング不良による障害)は、デジタルシステムの設計工程を長期化させ、デジタルシステムを構成する素子の性能を限定的にし力使用できなくするので、デジタルシステムそのものの性能を制限し、かつ、コストの抑制の障害になっている。特に、携帯電話を含む低消費電カシステム等の、低い電源電圧で動作するシステムでは、システムを構成する各論理素子の動作速度が遅いため、タイミング不良による障害が起き易くなる。

従って、クロック信号のタイミング調整を、低い電源電圧の元で個々のデジタルシステムごとに行う本発明のクロック信号調整方法は必要不可欠なものであり、特に低消費電力システムにとって重要である。

[0039] 図 1中、符号 1は、例えばマイクロコンピュータ等を構成し、与えられたプログラムに基づくデータ処理等の所定の基本的機能を奏するデジタルシステム、₂はクロック信号のタイミング調整が必要なフリップフロップ、 3はタイミング調整が不要なフリップフロップを示す。また、 4はクロックのタイミングをレジスタの値に応じて変化させ得る調整可能な遅延素子、 5は遅延素子 4の遅延設定値を保持するレジスタを示す。遅延素子 4は、フリップフロップ 2のクロック端子と、そのクロック端子〖こクロック信号を供給するクロック線との間に挿入されている。またレジスタ 5は、遅延素子 4に接続されて、遅延素子 4の遅延値を変化させる。

調整されるフリップフロップ 2および、調整されな!ヽ（調整不要な）フリップフロップ 3 は、上記デジタルシステム 1の構成要素である。

[0040] 図 1中、符号 7はデジタルシステム 1のデジタル出力信号およびデジタルシステム 1 の内部状態を観測するための観測装置であり、 8は本発明の方法に従ってデジタルシステム 1を調整するためのテスト信号およびクロック信号を発生する装置である。

[0041] そして符号 6は、デジタルテスト信号発生装置 8に接続されてそのデジタルテスト信号発生装置 8にデジタルシステム 1に対する信号発生を開始させると同時にデジタル信号観測装置 7に接続されてそのデジタル信号観測装置 7に後述の如くデジタルシステム 1の出力信号 11およびデジタルシステム 1の内部状態を示すデジタルシステム内部状態信号 12を観測させる調整装置、 14は電源装置である。

[0042] この調整装置 6は、本発明の調整方法に従って、調整可能な遅延素子 4の遅延時間を算出し、レジスタ 5にその遅延設定値を書き込む。

なお、この実施例では、調整装置 6、デジタル信号観測装置 7、デジタルテスト信号発生装置 8、および電源装置 14は外部装置となっている。ここで、電源装置 14は、電源供給 99を通じてデジタルシステム 1に電力を供給するが、その電源装置 14の出力電圧は電源制御信号 98により制御可能となっており、調整装置 6がその出力電圧の制御を行う。

[0043] この実施例におけるデジタルシステム 1は、集積回路として構成されていてもよぐまた回路基板として構成されて、てもよ、。

さらに、この実施例におけるデジタルシステム 1は、単一システムとして構成されていてもよく、複数のシステム力構成されていてもよい。

[0044] さらに、この実施例におけるデジタルシステム 1は、複数のシステムカゝら構成されるとともに内部に通信路を含んでヽてもよく、単一システムとして構成されるとともに内部にバス状の通信路を含んで、てもよ、。

さらに、この実施例におけるデジタルシステム 1は、マルチチップモジュールやハイブリツド集積回路として構成されて、てもよ、。

さらに電源装置 14は、デジタルシステム 1に内蔵されていてもよぐその場合は電源制御信号 98により、内蔵された電源装置 14の出力電圧が可変となる。

[0045] さらに、この実施例におけるデジタルシステム 1は、 IP (知的所有権 (Intellectual

Property)の対象とされるとともに第 3者による使用を目的とされたハードウェア設計データ)やノヽードウエアライブラリとして構成されて、てもよ、。

[0046] 調整されるフリップフロップ 2および調整されな!、フリップフロップ 3は、一般的な Dフリップフロップ、 Tフリップフロップ、 SRフリップフロップあるいは JKフリップフロップや、 Earlゲート回路、レジスタ、その他、クロック信号に従って状態を記憶する記憶素子、またはループ状の組合せ回路により構成される記憶回路等であり、デジタルシステム 1の構成要素として機能する。

[0047] すなわち、デジタルシステム 1にお!/、て、調整されるフリップフロップ 2および調整されなヽフリップフロップ 3は、デジタルシステム 1内部の組合せ回路に適宜接続され、クロック信号に従って内部状態を記憶する。

[0048] 上記システムにお、て、調整されるフリップフロップ 2は、本発明の方法で調整がなされるフリップフロップであり、また、調整されないフリップフロップ 3は、本発明の方法で調整が行われないフリップフロップであって、他の方法、例えばデジタルシステム 1 の設計時のシミュレーション結果などに基づくタイミング調整や、試作結果に基づくタイミング調整、固定値遅延素子のデータパスやクロック線への挿入などによるタイミング調整など、従来の手法による調整が行われて、る力否かは問わな、。

[0049] 調整されるフリップフロップ 2のクロック遅延時間とは、フリップフロップ 2のクロック端子とクロック線の間に挿入された調整可能な遅延素子 4が加える遅延時間であり、調整されるフリップフロップ 2のクロック端子に供給されるクロック信号は、調整可能な遅延素子 4が挿入されて、な、場合に比べて、その遅延時間分だけタイミングが遅延している。

[0050] 調整対象となるデジタルシステム 1は、上述のように調整されるフリップフロップ 2と調整されないフリップフロップ 3を具えて構成されており、この実施例では、調整されるフリップフロップ 2の遅延時間、つまり、調整されるフリップフロップ 2のクロック端子に接続されている調整可能な遅延素子 4の遅延設定値を該デジタルシステム 1の製造後に微調整することにより、供給される特定の電源電圧の元でデジタルシステム 1 が誤りなく動作するようにすることができるが、特に、電源電圧が高い状態で動作して V、たシステムが低、電源電圧の元で動作しなくなる場合には、デジタルシステムを構成する各論理素子の動作速度が、低い電圧によって遅くなり、タイミング不良が発生している場合が多い。

[0051] 図 2 (a)に示す如き、デジタルシステムを構成する論理素子の 1つであるインバータ IVでは、図 2 (b)に示すように、電源電圧 (図中では Vddと表記)の高さによって、入力データの変化が出力端子に現れるのにかかる時間が変化する。すなわち、電源電圧が高いほど出力端子に現れる時間が早くなり (出力 1)、低いほど遅くなる (出力 2)。従つて、この低い電源電圧の元で上述のクロックタイミング調整を行うことによって、低い電源電圧の元でも動作するようにすることができる。さらに、高い電源電圧の元ですら動作しなかったデジタルシステムでも、その原因がわずかなタイミング不良であったものならば、低い電源電圧のもとで本クロックタイミング調整を行うことにより、低い電源電圧の元で動作するようにすることができる。

[0052] 同様の仕組みにより、通常の電源電圧の元でクロックタイミング調整を行っても動作させることができないデジタルシステムに対して、電源電圧をわずかに上昇させることにより、デジタルシステムを構成する各論理素子の動作速度を若干上げてタイミング余裕を増やし、その電源電圧でクロックタイミング調整を行うことで、必要最小限の電源電圧上昇だけで歩留の向上を達成することができ、ひヽてはデジタルシステムのコストを削減することができる。

[0053] ところで、一般的に、調整可能な遅延素子 4の遅延設定値は互いに影響を及ぼしあう。すなわち、図 3に示すように、ある調整されるフリップフロップ 2Aに接続された調整可能な遅延素子 4Aの遅延設定値調整の影響は、このフリップフロップ 2Aの入出力端子と組合せ回路 20だけを挟んで接続されている他の調整されるフリップフロップ 2 に及ぶ。

このように、多くの場合、調整探索空間が組合せ爆発を起こしてしまう。それゆえ、本発明に基づく遺伝的アルゴリズムを用いた後述する調整手法が非常に有効である [0054] 本実施例においては、デジタルシステム 1が誤りなく動作するように、調整されるフリップフロップ 2のクロック端子に接続されている調整可能な遅延素子 4の遅延設定値が調整される。

上記調整装置 6の一構成例を図 4に示す。この図 4中、符号 6Aは本発明の方法に従って調整手順を実行する調整アルゴリズム実行装置、 6Bはデジタルシステム 1のレジスタに遅延設定値を書き込む遅延設定装置である。

[0055] 本実施例における調整では、上記遅延設定装置 6Bは、調整アルゴリズム実行装置 6Aが算出した遅延設定値を、遅延設定信号 93を介してレジスタ 5に設定する。遅延設定信号 93は、レジスタ 5と同じビット幅を持つデジタル値で、調整可能な遅延素子 4 が発生させる遅延時間を制御する。

[0056] 上記の調整アルゴリズム実行装置 6Aは、遺伝的アルゴリズムに従って、レジスタ 5の遅延設定値として最適な値を探索する。なお、調整装置 6は、具体的にはパーソナルコンピュータあるいはマイクロコンピュータ等の電子計算機により構成することが可能であり、また、特開平 9-294069号公報に開示されているプログラマブル LSI、あるいは、梶谷らによる論文「GAによる-ユーラルネットワークの構造学習回路の実現」（日本神経回路学会誌 vol.

5, No. 4、 pp. 145— 153、 1998年）に記載されている回路を用いて構成することもできる。

[0057] 上記の電子計算機に於、ては、調整アルゴルゴリズム実行装置 6Aの機能を実現するプログラムが、ハードディスク、 ROM (読み出し専用メモリ)、 Flashメモリ、光デイスク、光磁気ディスク、磁気ディスク等の記録媒体に格納されている。

[0058] 図 1中、符号 9はデジタルテスト信号発生装置 8が生成するクロック信号、 10はデジタルテスト信号発生装置 8が生成するテスト信号であり、それらの信号はデジタルシステム 1に入力される。

また同図中、 11はデジタルシステム 1が出力するデジタル出力信号、 12は一部あるいは全部のフリップフロップの出力を取り出したデジタルシステム内部状態信号であり、それらの信号はデジタル信号観測装置 7に入力される。 [0059] 上記デジタル信号観測装置 7の一構成例を図 5に示す。デジタル信号観測装置 7 はロジックアナライザ 7Aのみ力も構成される。ロジックアナライザとは、一般にデジタルシステム内のデジタル信号を観測する測定装置である。

ロジックアナライザ 7Aとデジタルシステム 1とは、ロジックアナライザ 7Aの測定用プローブで接続し、ロジックアナライザ 7Aと調整装置 6とは、 GP- IBインターフェース 7Gで接続する。

なお、デジタル信号観測装置 7は、専用回路で構成してデジタルシステム 1に内蔵することも可會である。

[0060] 上記ロジックアナライザ 7Aには、デジタルシステム 1が誤りなく動作した場合の、デジタル出力信号 11とデジタルシステム内部状態信号 12との値を記憶させておき、デジタルシステム 1からの出力と比較させて評価値を算出させる。

[0061] あるいは、デジタルシステム 1が誤りなく動作した場合のデジタル出力信号 11とデジタルシステム内部状態信号 12との値は調整装置 6に記憶させておき、デジタルシステム 1からのデジタル出力信号 11とデジタルシステム内部状態信号 12の値はそのまま調整装置 6に送って、調整装置 6で評価値を算出するようにしてもよい。

[0062] 上記デジタルテスト信号発生装置 8の一構成例を図 6に示す。デジタルテスト信号発生装置 8はデジタル信号発生器 8Aのみ力も構成される。

デジタル信号発生器 8Aとデジタルシステム 1とは、デジタル信号発生器 8Aのプロ一ブで接続し、デジタル信号発生器 8Aと調整装置 6とは、 GP-IPインターフェース 8Gで接続する。

デジタル信号発生器 8Aは、出力するデジタル信号のデータパターンを内部のメモリ中に保持し、指定された周波数のクロック信号 9に同期させてデジタルテスト信号 10 としてデジタルシステム 1に出力する。

なお、デジタルテスト信号発生装置 8は、専用回路で構成してデジタルシステム 1に内蔵することも可能である。

[0063] 上記電源装置 14の一構成例を図 7に示す。電源装置 14は、必要に応じて複数の出力電圧可変電源装置 97から構成される。電源装置 14は、外部から AC100Vの商用電源、もしくは、電池から電源供給を受け、内部の出力電圧可変電源装置 97に分配する。各出力電圧可変電源装置 97は、単一の電源電圧を発生させる回路であり、外部力もの電源制御信号 98により、その出力電圧を変化させることができる。複数の出力電圧可変電源装置 97の出力は、電源供給 99として外部に出力される。

なお、電源装置 14の出力の中に固定電圧のものがあってもよぐまた、出力電圧可変電源装置 97の出力電圧を固定して使ってもよい。

[0064] デジタルシステム 1における調整されるフリップフロップ 2の調整箇所の総数が複数であり、図 2に例示するように、遅延素子 2の調整箇所において、ある調整箇所 2Aの調整が他の多数の調整箇所の調整結果に影響を及ぼし、調整探索空間の組合せ爆発を起こす場合に、本発明は特に有効である。

[0065] 本実施例のデジタルシステム 1は、外部装置からの設定に従って遅延時間を調整可能な遅延素子 4がクロック端子に接続された調整されるフリップフロップ 2を複数使用し、調整装置 6が実行する確率的探索アルゴリズムを用いて最適な遅延値を探索し、かつ、遅延時間そのものは直接測定しないことを大きな特徴としている。

[0066] 回路上の工夫による従来のクロックタイミング調整方法では、デジタルシステム内の各回路ブロックやフリップフロップに供給されるクロック信号のタイミングを、タイミング比較回路を用いて測定する方法を用いる。すなわち、参照用のクロック信号と供給されるクロック信号のタイミング比較、もしくは、隣接する回路ブロックやフリップフロップに供給されるクロック信号同士のタイミング比較を行、、その差異をタイミング調整のための回路にフィードバックして、測定される差異が少なくなるように調整を行う。

[0067] この方法には、少なくとも 2つの問題点があることが明らかである。 1つ目の問題点は、比較の正確さの問題である。参照用クロックを用いる方法では、その参照用クロック自体のクロックスキューが問題となる。隣接クロック間の比較を行う場合は、各回路ブロックやフリップフロップに供給されるクロック信号を比較回路へ導く配線を原因とするクロックスキューが問題となる。

2つ目の問題点は、クロックスキューを理想的に 0にできたとしても、それでデジタルシステムの動作歩留が最大になるわけではないという事実である。つまり、クロック信号を供給するクロック系が理想的な状態だとしても、それ以外の論理回路には依然としてプロセスバラツキ等を原因とする設計仕様力ものタイミングのずれが存在し、デジタルシステム内の各論理素子は理想状態とは異なるタイミングで動作している。

[0068] クロックスキューを解消する本来の目的は「設計者の意図通りにデジタルシステムが動作すること」であり、本発明者らはこの本来の目的に立ち返り、クロックタイミングを直接測るのではなぐデジタルシステムが設計者の意図通り動いている力意図通り動!ヽて、な、とすればどれぐら!/、の割合で誤って動!、て、るかを定量的に測定し、その値に基づ、てクロックタイミングを調整すると!/、う、本アイデアを思、っ、た。

[0069] 調整可能な遅延素子 4で遅延時間 (信号伝達タイミング)を変化させる場合の一構成例を図 8に示す。 pチャネル FETである Tr9, TrlOおよび、 nチャネル FETである Trll, Trl2が直列接続した回路であり、 TrlO, Trllは NOT素子として機能する。このとき Tr9および Trl2の抵抗値により回路の電流値が変化するので、浮遊容量 (寄生容量)と負荷容量を充放電する時間が変化する。図 9に、上記 NOT素子への入力信号 (入力クロック信号)およびその NOT素子力の出力信号（出力クロック信号)の波形を示す。それぞれ、 T27に入力する制御信号電圧により TAの遅延時間、 T26に入力する制御信号電圧により TBの遅延時間が調整できる。

クロック信号の立ち上がりあるいは立ち下がりのどちらか一方の遅延調整で済む場合には、 Tr9および Trl2の一方を省略可能である。

[0070] 調整可能な遅延素子 4で遅延時間 (信号伝達タイミング)を変化させる場合の他の構成例を図 10乃至図 13に示す。

図 10のように、単位遅延 DNを有する NOT素子 D1を 2個カスケード (縦列)に並べることにより、 2DNの遅延時間を発生させることができる。

また、図 11のように、単位遅延 DNを有する NOT素子を 4個カスケードに並べれば、 4DNの遅延時間を発生させることができる。

同様に、単位遅延 DNを有する NOT素子を 2n個カスケードに並べることにより、 (2n X DN)の遅延時間を発生させることができる。

[0071] そして、サイズのより大きなトランジスタを用いて NOT素子 D2を構成すれば、トランジスタの寄生容量が増大してより長い遅延が発生し、図 12に示すように、素子の個数を増やさずに遅延時間を変化させることができる。

[0072] 一方、図 13に示すように、抵抗 Rとコンデンサ Cとを用いて積分回路を構成し、出力をシュミットトリガー素子 s等で波形整形することによつても、遅延回路を構成することができる。この構成では、抵抗 Rとコンデンサ Cとの値の積に比例する遅延を発生させることがでさる。

[0073] さらに、配線そのものの遅延を利用して、長い配線を作り出して遅延素子として用いることもでき、この場合には、配線の長さに比例した遅延を発生させることができる例えば、図 14では、図中上側に示す長さ LLAの配線 LAは、図中下側に示す同じ材質'幅で長さ LLBの配線 LBに対して、 LLA/LLB倍の遅延を発生させる。

[0074] 以上の遅延素子は!、ずれもクロック信号を遅らせる機能しか持たな、が、 PLL (フエーズロックトループ)回路や DLL (ディレイロックトループ)回路を用いれば、クロック信号を進めるような負の遅延を発生させることもできる。

[0075] 図 15に、正負の両方向の遅延を発生させる調整可能な遅延回路の一構成例を示す。

図 15中、符号 94は上述の PLL回路であり、符号 4は図 16に示す後述の調整可能な遅延回路 (遅延素子)である。 PLL回路 94が、クロックを 8DT分進める機能を持ち、調整可能な遅延回路 4が、 0DTから 15DTまでの遅延を発生させる機能を有する場合には、この回路は全体で 8DTから 7DTまでの遅延を発生させることができる。

[0076] 上記複数の遅延素子を組み合わせて、調整可能な遅延素子 4を構成することもできる。

図 16は、調整可能な遅延素子 4の構成を例示する構成図であり、この例の調整可能な遅延素子 4は、図 1中のレジスタ 5が 4ビットのデータを保持するものである場合に対応している。

この調整可能な遅延素子 4では、レジスタ 5に保持されて、るレジスタ値の各ビット 1S 図示しな!ヽスィッチ駆動回路を介して各スィッチ回路 Swl— Sw4にそれぞれ対応し、上記レジスタ値に応じて各スィッチ回路 Swl— Sw4が作動するように構成されており、その結果発生する遅延されたクロック信号が、上記調整されるフリップフロップ 2のクロック端子〖こ印カロされる。

[0077] すなわち、図 16に示す調整可能な遅延素子 4は、それぞれ長さの異なる一定の遅延時間を発生する遅延素子 UD1— UD4と、それら遅延素子 UD1— UD4を選択的に使用するためのスィッチ回路 Swl— Sw4と力も構成されている。

そしてここでは、クロック線からのクロック人力と、調整されるフリップフロップ 2のクロック端子との間に、遅延素子 UD1— UD4と各遅延素子に対応するスィッチ回路 Swl— Sw4が互い違いにカスケード (縦列)接続されており、これにより、遅延素子が発生する遅延時間がクロック信号に加わり、発生した遅延時間分だけ元のクロック信号よりタイミングの遅れたクロック信号力調整されるフリップフロップ 2のクロック端子に供給され得るように構成されている。

[0078] ここで、遅延素子 UD1は、設計によって長さが定まる遅延時間を発生させる。そして遅延素子 UD2は、遅延素子 UD1の 2倍の遅延時間を発生し、同様に、遅延素子 UD3 は、上記遅延素子 UD1の 4倍の遅延時間、遅延素子 UD4は、上記遅延素子 UD1の 8 倍の遅延時間をそれぞれ発生するように構成されて、る。

そして、これら各遅延素子 UD1— UD4に対応するスィッチ回路 Swl— Sw4は、レジスタ 5のレジスタ値に基づきオンオフ制御され、レジスタ値の 4ビット中のあるビットが「1」であるとき、そのビットに対応するスィッチ回路が遅延素子側に倒れ、対応する遅延素子が発生する遅延時間がクロック信号に加わる。また、レジスタ値の 4ビット中のあるビットが「0」

であるとき、そのビットに対応するスィッチ回路がバイパス側に倒れ、対応する遅延素子はスキップされて、発生する遅延時間はクロック信号に加わらなくなる。

[0079] 従って、ここでは各遅延素子 UD1— UD4の発生遅延時間がそれぞれ、 1DT、 2DT、 4DT、 8DTに設定されてクロック信号に加わるようにされていることから、上記遅延素子 4は、スィッチ回路の状態の組合せによって、遅延時間 0から、遅延時間 15DTまでの範囲で、クロック信号に加わる遅延時間を調整することができる。

[0080] 図 17に、調整可能な遅延素子 4と、レジスタ 5の最下位ビット 5Aとを含んだ一構成例を示す。

図 17中、符号 D1は NOT素子、 D11は AND素子、 D12は OR素子、 UD1は単位遅延回路、 5Aはレジスタ 5の最下位ビット（一ビット分）、 D15はクロック線からのクロック入力である。クロック出力 D16は、調整されるフリップフロップのクロック端子に入力される。 D17はレジスタ 5Aへの遅延設定値入力、 D18はレジスタ 5Aへの書き込み信号であり、これらをレジスタ 5の全ビット分合わせ、なおかつ全レジスタ分合わせたもの力遅延設定信号 93である。

[0081] ここにおけるスィッチは、 AND素子 D11と OR素子 D12を用いた基本的なセレクタ回路であり、一方の AND素子 D11の出力には遅延 DTを発生させる遅延素子 UD1を揷入し、もう一方の AND素子 D11の出力は OR素子 D12に直結することで、遅延素子 UD1をスキップしている。

すなわち、レジスタ 5Aの出力が論理値「1」のときは、遅延素子 UD1側の AND素子 D11が働いて遅延 DTを発生させ、レジスタ 5Aの出力が論理値「0」のときは、遅延素子 UD 1をスキップさせる側の AND素子 D 11が働、て遅延を発生させな!/、。

[0082] 図 18に、調整可能な遅延素子 4と、レジスタ 5の 1ビット分 D13とを含んだ他の構成例を示す。

この構成例は、トランスファゲート素子 D20とバッファ D19とからなる。トランスファゲ一ト素子 D20の働きはスィッチそのものであり、上述の AND素子と OR素子を組合わせた場合と同様の働きを持つ。

言うまでもなぐこれらの構成例と同一の機能を有する他のデジタル回路を構成することは容易であり、上記実施例ではそれらを代わりに用いることもできる。

[0083] デジタルシステム内部状態信号 12は、デジタルシステム 1中の一部もしくは全部の、調整されるフリップフロップ 2および調整されないフリップフロップ 3の出力力構成され、デジタル信号観測装置 7に入力される。

デジタルシステム内部状態信号 12をデジタル信号観測装置 7に入力するには、例えば、それらのフリップフロップの出力をデジタルシステム 1の出力端子として用意し、デジタル信号観測装置 7に接続すればょヽ。

[0084] デジタルシステム内部状態信号 12のビット数が多、場合には、上記のフリップフロップの出力を複数のグループに分けてセレクタ回路に入力し、デジタルシステム 1から出力するグループを切り替えながら、同じテスト信号 10を繰り返し印加する方法をとつてもよい。

[0085] あるいは、デジタルシステム 1にスキャンパス回路を内蔵し、テスト信号 10およびクロック信号 9を途中で停止して、その時点のデジタルシステム 1の内部状態をスキャンパス回路を用いて取り出し、デジタル信号観測装置 7に渡す方法をとつてもよい。

ここにおけるスキャンパス回路とは、デジタルシステム 1内の一部あるいは全部のフリップフ口ップを単一もしくは複数のシフトレジスタとして動作させるような動作モードを実現する回路であり、デジタルシステム 1の動作途中の内部状態を観測したり、外部力も内部状態を設定したりすることが可能となるものである。

[0086] 図 4に示す遅延設定装置 6Bからレジスタ 5への遅延値設定の一方法につ、て説明する。

レジスタ 5の 1ビット分 5Aは、図 17のように設定入力信号 D17と設定 (書き込み)指示信号 D18とを有しており、遅延設定信号 93は、全てのレジスタについての、この 2種類の信号から構成されている。遅延設定信号 93は遅延設定装置 6Bから出力され、デジタルシステム 1に入力される。

例えば、遅延設定装置 6Bはパーソナルコンピュータのパラレルインターフェースボードを用いて構成することができ、ビット数は上述の遅延設定信号 93のビット幅分用意する。

遅延設定装置 6Bのパラレルインターフェース出力信号として出力される遅延設定信号 93のうち、あるレジスタ 5のあるビットの設定入力端子に接続されている遅延設定信号に 0か 1の信号を与え、対応する設定信号に接続されているビットに設定を指示する信号を与えることで、レジスタの書き込みが実現できる。

この時レジスタに書き込む値は、調整アルゴリズム実行装置 6Aが算出した値である

[0087] あるいは、デジタルシステム 1内の全レジスタ 5に番号を振り、遅延設定信号 93をこのレジスタ番号とそのレジスタに書き込む値と設定指示信号とから構成することもできる。

この場合には、遅延設定装置 6Bカゝらデジタルシステム 1に送られた遅延設定信号 93は、デジタルシステム 1内でマルチプレクサ回路を用いてレジスタ番号に従って振り分けられ、レジスタ番号で指定されたレジスタの設定入力端子に遅延設定値を与え、設定指示信号を指定されたレジスタの設定指示信号として与える。この場合の遅延設定装置 6Bとデジタルシステム 1との接続にも、同様にパラレルィンターフェースボードを用いることができる。

[0088] あるいは、遅延設定装置 6B内で全レジスタ用の設定値を一列に並べ、パラレル-シリアル変換して生成したシリアル信号 (1ビット幅の信号)を遅延設定信号 93とすることちでさる。

この場合には、遅延設定信号 93は、デジタルシステム 1の内部でシリアル-パラレル変換して、各設定値をそれぞれのレジスタに書き込む。遅延設定信号 93が 1ビット幅の信号であるので、遅延設定装置 6Bとデジタルシステム 1との接続には RS-232Cなどのシリアノレインターフェース回路を用いることができる。

[0089] 次に、上記実施例のデジタルシステム 1の調整のための、本発明の調整方法の第 1 実施例について説明する。

[0090] 上記デジタルシステム 1が製造された後、調整工程で、図 1に示すように、調整装置 6、デジタル信号観測装置 7、デジタルテスト信号発生装置 8、および電源装置 14がそのデジタルシステム 1にそれぞれ接続され、デジタルテスト信号発生装置 8は、デジタルシステム 1にデジタルテスト信号 10およびクロック信号 9を入力し、調整装置 6は、図 19に示す処理手順に従って、レジスタ 5のレジスタ値の設定を行う。

[0091] この処理手順では、先ずステップ S1で、調整装置 6が、あら力じめ定められた初期設定値をレジスタ 5に書き込んでレジスタ値として保持させ、次のステップ S 2で、デジタルテスト信号発生装置 8がテスト信号を出力して、そのテスト信号に対しデジタルシステム 1を一定周波数のクロック信号 9および一定電圧の電源供給 99の入力のもとに動作させ、次のステップ S3で、そのデジタルシステム 1の出力およびデジタルシステムの内部状態をデジタル信号観測装置 9が観測してその結果を調整装置 6に送り、次のステップ S4で、調整装置 6が、送られてきた観測値を使用して、デジタルシステム 1が、誤りなく動作するか否かを判定する。ここで、電源供給 99の電圧値は、デジタルシステム 1の設計電源電圧値より低くすることができる。

[0092] ここで誤った動作をする場合には、ステップ S5で、調整装置 6が、レジスタ 5が保持しているレジスタ値を変更し、次のステップ S6で、変更の結果が安定するまで一定時間待機し、次のステップ S7で、終了条件をみたした力否かを判断し、終了条件をみたしていればステップ S8で不良品処理を行った後に当該処理を終了する力終了条件をみたしていなければステップ S 2へ戻る、という一連の処理が繰り返し実行される。そして上記ステップ S4で、デジタルシステム 1が誤りなく動作したとの判定が得られた場合には、ステップ S9で良品処理を行った後に当該処理を終了する。

[0093] 上述した初期設定値力レジスタ値を変更する方法については、いくつかの方法を使用することができ、以下にその例を示す。

すなわち、第 1の方法は、想定されるレジスタ値の範囲におけるすべての組合せについて、適当な順序で順次設定値を切り替えていく方法であり、第 2の方法は、乱数的に設定値を発生させる方法である。そして第 3の方法は、設計時に得られる遅延値を初期設定値とし、その初期設定値から +方向と一方向に設定値を微少に変化させる方法である。

[0094] 調整対象のデジタルシステム 1内に調整可能な遅延素子 4の数が少なぐレジスタ値の組合せ爆発を生じない場合は、第 1、第 2の方法を用いることができる。しかし、本実施例は、調整可能な遅延素子 4の数が多ぐレジスタ値の調整探索空間において組合せ爆発の発生が想定される場合であるので、第 3の方法を使用する。このとき、遺伝的アルゴリズムと呼ばれる方法を使用する。以下では、遺伝的アルゴリズムを用いたデジタルシステム 1の調整方法にっ、て説明する。

[0095] 上記遺伝的アルゴリズムの参考文献としては、例えば、出版社 ADDISON-WESLEY

PUBLISHING COMPANY, INC.が 1989年に出版した、 David E.Goldberg著の「 uenetic Algontnms in Search, Optimization, and Machine Learning」力、ある。なお、本発明でいう遺伝的アルゴリズムとは、進化的計算手法（Evolutionary Computation) のことをいう。

[0096] デジタルシステム 1がどの程度誤りなく動作するかは、すべての調整可能な遅延素子の遅延値を引数 (入力）とする評価関数 Fで表すことができる。デジタルシステム 1 が誤りなく動作するということは、評価関数 Fを最適にする遅延値を求めることと等価である。本発明者はこの点に着目し、デジタルシステム 1の調整に上記の遺伝的アルゴリズムを適用可能なことを発見した。調整装置 6は、この遺伝的アルゴリズムにしたがってレジスタ 5のレジスタ値を変更する。 [0097] 遺伝的アルゴリズムでは、先ず遺伝子を持つ仮想的な生物の集団を設定し、あらかじめ定めた環境に適応している個体力その適応度の高さに応じて生存し、子孫を残す確率が増えるようにする。そして、遺伝的操作と呼ばれる手順で親の遺伝子を子に継承させる。このような世代交代を実行し、遺伝子および生物集団を進化させることにより、高い適応度を持つ個体が生物集団の大勢を占めるようになる。そしてその際の遺伝的操作としては、実際の生物の生殖においても生じる、遺伝子の交叉、および突然変異等が用いられる。

[0098] 図 20は、力かる遺伝的アルゴリズムの概略手順を示すフローチャートであり、ここでは、初めにステップ S11で、個体の染色体を決定する。すなわち、世代交代の際に親の個体力子孫の個体に、どのような内容のデータをどのような形式で伝えるかを定める。図 21に染色体を例示する。ここでは、対象とする最適化問題の変数ベクトル X を、 M個の記号 Ai (i= l, 2, · 'Μ)の列で表わすことにし、これを M個の遺伝子座からなる染色体とみなす。各記号 Aiは遺伝子であり、これらのとりうる値が対立遺伝子である。図 21中、 Chは染色体、 Gsは遺伝子座を示し、遺伝子座の個数 Mは 5である。対立遺伝子としては、ある整数の組、ある範囲の実数値、単なる記号の列などを問題に応じて定める。図 21の例では、 a— eのアルファベットが対立遺伝子である。このようにして記号化された遺伝子の集合が個体の染色体である。

[0099] 上記ステップ S11では次に、各個体が環境にどの程度適応しているかを表わす適応度の計算方法を決定する。その際、対象とする最適化問題の評価関数の値がより高ヽ変数あるいはより低、変数ほど、それに対応する個体の適応度が高くなるように設計する。またその後に行う世代交代では、適応度の高い個体ほど、生き残る確率あるいは子孫を作る確率が他の適応度の低、個体よりも高くなるようにする。逆に、適応度の低い個体は、環境にうまく適応していない個体とみなして、消滅させる。これは、進化論における自然淘汰の原理を反映したものである。すなわち適応度は、生存の可能性という面力も見て各個体がどの程度優れている力を表わす尺度となる。

[0100] 遺伝的アルゴリズムでは、探索開始時においては、対象とする問題は一般にまったくのブラックボックスであり、どのような個体が望ましいかはまったく不明である。このため通常、初期の生物集団は乱数を用いてランダムに発生させる。従ってここにおける手順でも、ステップ S12で処理を開始した後のステップ S13では、初期の生物集団は乱数を用いてランダムに発生させる。なお、探索空間に対して何らかの予備知識がある場合は、評価値が高いと思われる部分を中心にして生物集団を発生させるなどの処理を行うこともある。ここで、発生させる個体の総数を、集団の個体数という。

[0101] 次にステップ S14で、生物集団中の各個体の適応度を、先にステップ S11で決めた計算方法に基づいて計算する。各個体について適応度が求まったら、次にステップ S15で、次の世代の個体の基となる個体を集団から選択淘汰する。しかしながら選択淘汰を行うだけでは、現時点で最も高、適応度を持つ個体が生物集団中に占める割合が高くなるだけで、新しい探索点が生じないことになる。このため、次に述べる交叉と突然変異と呼ばれる操作を行う。

[0102] すなわち、次のステップ S 16では、選択淘汰によって生成された次世代の個体の中から、所定の発生頻度で二つの個体のペアをランダムに選択し、染色体を組み変えて子の染色体を作る（交叉)。ここで、交叉が発生する確率を、交叉率と呼ぶ。交叉によって生成された子孫の個体は、親にあたる個体のそれぞれ力形質を継承した個体である。この交叉の処理によって、個体の染色体の多様性が高まり進化が生じる。

[0103] 交叉処理後は、次のステップ S17で、個体の遺伝子を一定の確率で変化させる（突然変異)。ここで、突然変異が発生する確率を突然変異率と呼ぶ。遺伝子の内容が低、確率で書き換えられると!/ヽぅ現象は、実際の生物の遺伝子にお!ヽても見られる現象である。ただし、突然変異率を大きくしすぎると、交叉による親の形質の遺伝の特徴が失われ、探索空間中をランダムに探索することと同様になるので注意を必要とする。

[0104] 以上の処理によって次世代の集団が決定され、ここでは次に、ステップ S18で、生成された次世代の生物集団が探索を終了するための評価基準を満たしている力否かを調べる。この評価基準は、問題に依存するが、代表的なものとして次のようなものがある。

•生物集団中の最大の適応度が、あるしきい値より大きくなつた。

•生物集団全体の平均の適応度が、あるしきい値より大きくなつた。

•生物集団の適応度の増加率が、あるしきい値以下の世代が一定の期間以上続いた •世代交代の回数が、あらかじめ定めた回数に到達した。

[0105] 上述の如き終了条件 (評価基準）の何れかが満たされた場合は、ステップ S 19へ進んで探索を終了し、その時点での生物集団中で最も適応度の高い個体を、求める最適化問題の解とする。終了条件が満たされない場合は、ステップ S14の各個体の適応度の計算の処理に戻って探索を続ける。このような世代交代の繰り返しによって、集団の個体数を一定に保ちつつ、個体の適応度を高めることが出来る。以上が遺伝的アルゴリズムの概略である。

[0106] 上で述べた遺伝的アルゴリズムの枠組みは、実際のプログラミングの詳細を規定しない緩やかなものとなっており、個々の問題に対する詳細なアルゴリズムを規定するものではない。このため、遺伝的アルゴリズムを本実施例のデジタルシステムの調整に用いるには、以下の項目をデジタルシステムの調整用に実現する必要がある。

(a)染色体の表現方法

(b)個体の評価関数

(c)選択淘汰方法

(d)交叉方法

(e)突然変異方法

(D探索終了条件

[0107] 図 22は、本実施例における遺伝的アルゴリズムを用いた調整装置 6の処理手順を示すフローチャートである。なお、この図 22の処理は、図 19のステップ S2—ステップ S6の処理を具体的に示すものである。本実施例は、遺伝的アルゴリズムの染色体として、レジスタ 5のレジスタ値を直接用いることを大きな特徴としており、これにより、染色体の情報をレジスタ値に変換するための処理等を不要とすることができる。すなわち、本実施例における染色体は、図 23に示すように、複数個のレジスタ 5のレジスタ値から構成されている。

なお、図 23における遅延値で、符号が正 (符号なし)のものはその時間だけ信号を遅延させ、符号が負のものはその時間だけ信号を進ませるものであり、遅延値の単位 psはピコ秒を意味する。 [0108] 図 22の処理で使用する、遺伝的アルゴリズムの個体の評価関数 Fとしては、個体の染色体が表現するレジスタ値でデジタルシステム 1を設定したのち動作させ、デジタル信号観測装置 9によって観測されたデジタル出力の論理値が期待値にどのくらい近いかを表す関数を用いる。

[0109] 図 22に示す処理で用いるために、先に図 19のステップ S1で遺伝的アルゴリズムの初期集団として、一様乱数を用いて個体を複数作成する。つまりこの場合には、初期集団の各染色体の各遺伝子の値は確率 0.5で 1の値を、確率 0.5で 0の値をとることを意味する。但し、クロックタイミングの不均一さの傾向について何らかの予備知識が存在する場合には、より適応度が高いと思われる個体を初期集団として作成することができる。

[0110] 初期集団のそれぞれの個体は、デジタル信号観測装置 7から送られてきた観測値（ステップ S3)から、調整装置 6により上記評価関数を用いて適応度を計算する。その後、デジタルシステム 1の性能が誤りなく動作するか否かをステップ S4で判定し、誤りなく動作する場合には、ステップ S9で良品処理を行った後、調整処理は終了する。

[0111] 初期集団すベての個体において、ステップ S9の良品処理が行われな力つた場合、ステップ S21— S30の遺伝的処理に進む。ステップ S26もしくはステップ S29の適応度算出処理時に、デジタルシステム 1の性能が誤りなく動作したと判断された場合にも、ステップ S9で良品処理を行った後、調整処理は終了する。なお、ステップ S21— S30 を一定世代数繰り返して調整処理を行っても、誤りなく動作する染色体 (レジスタ値）が得られない場合には、調整対象のデジタルシステム 1は不良品と判断され、図 19 のステップ S8で不良品としての処理を行う。

[0112] 遺伝的アルゴリズムの選択淘汰処理は、集団から次世代に残す個体を選択する処理であり、ステップ S21乃至ステップ S30で行われる。本実施例では、図 22の処理フローに示すように、例えば集団力もランダムに二つの個体 1, 2を選び (ステップ S21) 、これに対して交叉、突然変異を適用して子個体 1, 2を生成し (ステップ S22— S29) 、次いで図 24の処理フローに示すように、親個体 1,親個体 2,子個体 1,子個体 2の 4個体のうち適応度の値が高い上位二つの個体 A, Bを選択し (ステップ S31)、集団内の親個体 1, 2と、個体 A, Bを置換する (ステップ S32)。この置換処理は、一般的な遺伝的アルゴリズムのように集団全部の個体を一斉に変化させな、点が大きな特徴である。これにより、少ない集団の個体数で探索を行うことが可能である。

[0113] ステップ S22の交叉処理では、図 25の説明図に示す方法を用いる。これは染色体をランダムな位置で部分的に入れ替える操作であり、 1点交叉と呼ばれる手法である。図 25では、 Chiおよび Ch2が選択淘汰の結果生き残った親 A、 Bの染色体であり、ここにおける交叉処理では、これらの染色体を、ランダムに選んだ交叉位置 CPで切断する。図 25の例では、左から 3番目の遺伝子と 4番目の遺伝子との間を交叉位置としている。そしてここでは、切断した部分的な遺伝子型を入れ替えることによって、染色体 Ch3および Ch4をそれぞれ持つ子 A'、子 B'を生成し、これらをもとの個体 A、 Bと置き換免る。

[0114] ステップ S22での交叉にひき続いて実行するステップ S23の突然変異は、各染色体の遺伝子の各ビットを、突然変異率の生起確率で、 0を 1、あるいは 1を 0に変更する操作である。図 26に突然変異の例を示す。この図 26では、染色体 Ch5の、四角で囲んで示す左から 2ビット目と右から 3ビット目の遺伝子に突然変異が生じ、それぞれが染色体 Ch6にお、て対立遺伝子に変更されて!、る。

[0115] 上述したように、本実施例のデジタルシステム 1では、デジタルシステム 1内の複数のフリップフロップ素子へのクロック信号に、遅延値が可変である遅延素子 4を使用し、それらの遅延素子 4の遅延値をデジタルシステム 1が誤りなく動作するように探索する。従って、デジタルシステム製造工程におけるクロック信号線の品質の不均一、設計上の誤差等に起因するクロックタイミングの誤差を吸収するとともに、電源電圧を低下させたことに起因するタイミングマージンの不足を補償して、デジタルシステム 1を誤りなく動作するように調整することができ、このことは、従来技術による場合より少な V、設計労力で、従来技術による場合より低、電源電圧で動作するデジタルシステムすなわち消費電力の少ないデジタルシステムが得られることを意味する。

また、元の電源電圧のままで調整を行っても動作させることができな力つたデジタルシステム 1の中には、電源電圧を若干上げることで誤りなく動作するように調整することができるものが存在し、従来技術による場合よりも少ない労力と最小限の電源電圧上昇で動作歩留を向上させることが可能であることも意味する。 [0116] また、本実施例に関しては、以下の調整方法も用いることができる。すなわち、上述した調整方法では、電源供給 99の電源電圧は一定値であるとしたが、その調整が終了したのち、電源供給 99の電源電圧を低下させて、同様の調整を行うことで、さら〖こ動作電圧が低くなるように調整することができる。

[0117] 図 27に、上記の場合の調整方法を示す。この処理手順では、まずステップ S61でデジタルシステム 1に入力される電源供給 99の電源電圧を V0に設定した後、ステップ S62で、調整装置 6が、図 19に示したステップ S1からステップ S9の調整を行う。次のステップ S63で、ステップ S61の調整の結果、デジタルシステム 1が良品に調整されたか否かを判断する。調整の結果、良品にならな力つた場合は当該処理を終了する。調整の結果、良品になった場合は、ステップ S64で電源供給 99の電源電圧を V0よりも小さな値 VI〖こ設定する。その後、ステップ S65でステップ S62と同様にデジタルシステム 1の調整を行う。ステップ S66ではステップ S63と同様な判断を行い、良品だった場合にはさらに電源供給 99の電源電圧を小さな値にして調整するということを繰り返す。繰り返しの結果、ステップ S68で電源供給 99の電源電圧を下限値 Vnに設定した場合、ステップ S69で調整を行い、当該処理は終了する。

[0118] 前記電源電圧の上限値 V0はデジタルシステム 1の設計値、下限値 Vnは物理的に許容される電源電圧によって定まる。 nの値および VIから Vn-1の値は、必要とされる調整の精度によって決定する。この調整方法により、タイミングマージンの減少に応じて、デジタルシステム 1の動作電源電圧の値を減少させることができる。

[0119] また、 V0を電源電圧の設計値より上方に設定し、徐々に電源電圧 Vi (i= l, · ··, n) をさげて調整した場合、調整に時間は力かるものの確実に調整を行えると、う利点もある。

[0120] さらに上記調整方法により、電源電圧 Vjで良品と判定されたデジタルシステムを、システムの使用時には Vi (i<j)の周波数で動作させることにより、デジタルシステムの安定性を高めることができる。なぜならば、使用時よりも低い電源電圧で動作するようにクロックタイミングが調整されているために、動作時の電源電圧の変動や、デジタルシステムの温度や、外部の電磁ノイズの影響によって、クロックタイミングに微妙な変化が生じた場合にでも、誤動作が発生しに《なるからである。なお、上記調整方法のステップ S63において、良品に調整されなかった場合、電源電圧値を Vh

(当初の Vhは設計値 V0よりわずかに高い)に設定し、再度ステップ S1—ステップ S9の調整を行うことができる。この電源電圧値 Vhでタイミング調整が成功した場合、必要最小限の電源電圧上昇だけで歩留の向上を達成することができる。一方、この Vhにおいても良品に調整できな力つた場合、 Vhをさらに段階的に高くして調整を続けることも可能である。

[0121] この調整方法は、デジタルシステム 1の量産工程においても用いることができる。従来の量産工程では一般的に電源電圧の調整を行わずに動作試験のみをおこない、良品の選別を行っていた。しかし、上記調整方法によれば、製造されたデジタルシステムで個別に調整をおこない、電源電圧を低減させることができるので、低い電源電圧値で動作するデジタルシステムの比率を高めることができる。低、電源電圧値すなわち低、消費電力で動作するデジタルシステムは、モパイル機器などの動作時間の延長につながり商品価値が高いため、本調整方法の工業的な価値は大きい。

また、通常の電源電圧の元で調整を行っても動作させることができな、デジタルシステムに対して、電源電圧を若干上昇させた上で調整を行うことで動作歩留を上げることができるので、コストダウンにもつながり、経済的な価値も大きい。

[0122] 次に、本発明の第 1実施例では次のような変形例がある。先の実施例では、調整装置 6、デジタル信号観測装置 7、デジタルテスト信号発生装置 8、および電源装置 14 は、外部装置としてデジタルシステム 1に脱着可能に接続される。し力しながら本発明では、前記外部装置に相当する回路を調整手段としてデジタルシステム 1に組み込んでもよい。特に、電源装置 14に関しては、調整装置 6、デジタル信号観測装置 7 およびデジタルテスト信号発生装置 8とは独立に、デジタルシステム 1に組み込んだり、外部装置として接続したりしてもよい。

[0123] このように構成された変形例を図 28に示す。ここではデジタルシステム 1内にデジタルシステム本体 1Lの他、前記外部装置に相当する回路が組み込まれている。デジタルシステム 1Lの入力端子および出力端子と、デジタルシステム 1Lの外部入力端子 32 および外部出力端子 33との間にはそれぞれ、切換スィッチ 30が設置されている。この切換スィッチ 30は、図示例のようにデジタルシステム 1L内に設けられて!/ヽても良!ヽが、デジタルシステム 1外に設けられていても良い。

[0124] ここで、切換スィッチ 30を操作すると、デジタルシステム本体 1Lの出力がデジタル信号観測回路 7Lに入力されるとともに、調整回路 6L、デジタル信号観測回路 7Lおよびデジタルテスト信号発生回路 8Lが動作を開始し、レジスタ値の調整を行う。このとき、電源装置 14Lは常時デジタルシステム本体 1L内の各部に電源を供給し続ける力同時に調整回路 6Lからの電源制御信号 98に従って出力側の電源電圧を変化させる。調整が終了したら、切換スィッチ 30の操作で、デジタルシステム本体 1Lの出力を出力端子 33側に切り替える。なお、この例では、デジタルシステム本体 1Lが誤りなく動作するレジスタ値が得られない場合に警告表示をする発光素子 31が設けられている。

[0125] 力かる変形例によれば、製造時のデジタルシステム 1の調整だけでなぐユーザがデジタルシステム 1を組み込んだ製品を購入した後、ユーザ自身がデジタルシステム 1の調整を随時行うこともできる。また、デジタルシステム 1を製造したのち、調整を業となすものがデジタルシステム 1をさらに調整することもできる。また、デジタルシステム 1Lが置かれた環境の温度その他が変化した場合等に、デジタルシステム本体 1L 内のクロックタイミングやデータノスのタイミングに変化が生じても、その変化を補償することができ、デジタルシステム本体 1Lの誤動作の確率を低減できると、うメリットがある。特に、電源電圧が変化した場合はクロックタイミングやデータパスのタイミングが変化するがそれを補償することも同様に可能であり、さらに、消費電力の低減のために意図的に電源電圧を低下させた場合でも、同様にクロックタイミングやデータノスのタイミングの変化を補償することが可能である。なお、切換スィッチ 30は手動に限らず、電源投入時に自動切換するように構成することもできる。またクロック信号 9は、デジタルシステム 1内にクロック発生回路が設置されている場合には、そのクロック信号を用いてもよい。

[0126] 次に、本発明のデジタルシステムの第 2実施例について説明する。本実施例は、メモリテストパターンジェネレータ回路に対して本発明の方法を適用した場合の一構成例である。

図 29は、メモリテストパターンの発生を基本的機能とする、本発明のデジタルシステムの第 2実施例としてのメモリテストパターンジェネレータ回路 1Gを示す構成図であり、図 1のデジタルシステム 1の部分に対応し、これ以外の装置は図 1と同じものを用いる。

ここでは、調整装置 6、デジタル信号観測装置 7、デジタルテスト信号発生装置 8、および電源装置 14は外部装置である。また、図 1に示すものと同様の回路にはそれと同一の符合を付している。

[0127] 調整されるフリップフロップ 2は通常の Dフリップフロップであり、調整されないフリツプフロップ 3も同様に通常の Dフリップフロップである。調整されないフリップフロップ 3 のクロック端子〖こは直接クロック線が接続される力調整されるフリップフロップ 2のクロック端子とクロック線の間には、調整可能な遅延素子 4が挿入されている。

[0128] 調整可能な遅延素子 4には、その遅延素子 4の遅延時間を制御するレジスタ 5が接続されている。ここでレジスタ 5を 4ビットとすれば、調整可能な遅延素子 4は、図 16のように構成することができる。

さらに、遅延時間の最小単位 DTを 50psとすれば、調整可能な遅延素子 4はレジスタ 5の値に従って Opsから 750psまでの遅延を発生させることができる。

レジスタ 5は、 4ビット幅を有する場合には、通常の Dフリップフロップ 4つで構成できる。レジスタ 5には、 4ビット分の遅延値設定信号と、 4ビット共通の設定指示信号が入力される。

[0129] 遅延設定信号 (遅延値設定線) 93は、このレジスタ 5の 4ビット分の遅延値設定信号と共通の設定信号とを全レジスタ分集めたものである。また、デジタルシステム内部状態信号 12は、調整されるフリップフロップ 2の出力全てを集めたものである。

[0130] デコーダ回路 20A1は、入力される信号にデコード処理を施すものであり、糸且合せ回路として構成される (フリップフロップなどの記憶素子は含まない)。

ALU回路 20A2は、 2系統各 4ビットの入力信号と 4ビットの演算指定信号を入力し、 2 系統の入力信号間に演算指定信号に従った演算を施して、演算結果を 4ビットの出力データとして出力する組合せ回路である。

インバータ回路 20A3は、外部力の指定により、入力信号を反転、もしくは、非反転で出力する機能を有し、組合せ回路として構成されている。 [0131] PLL回路 94は、クロック信号 9の入力端子と調整されるフリップフロップ 2に接続される調整可能な遅延素子 4との間に接続され、調整されるフリップフロップ 2に供給する、同一周波数で、かつ、タイミング力 S400psだけ進んだクロック信号を生成する。

上述の通り、調整可能な遅延素子 4は Opsから 750psまでの遅延を発生させることができるため、両者合わせて- 400psから 350psまでの遅延、つまり、 400ps進んだ状態から 350ps遅れた状態までのクロックを各調整されるフリップフロップ 2に供給することができる。

[0132] 従ってこの場合、調整されるフリップフロップ 2のクロックタイミングも、レジスタ 5に設定される値によって- 400psから 350psまで変化する。例えば、レジスタ 5に 1011が設定された場合には、対応する調整されるフリップフロップ 2のクロックタイミングは、外部力供給されるクロック信号 9に対して 150ps遅れる。

[0133] 調整されないフリップフロップ 3のクロック端子には、クロック信号 9が直接供給され、調整されな、フリップフロップ 3は、クロック信号 9と同じタイミングで動作する。

[0134] 本実施例の回路は、 ALU回路 20A2の一方の入力が、調整されるフリップフロップ 2 をはさんでフィードバックされており、単純なパイプライン構造ではな!/、。

[0135] 本実施例では、デジタルシステム 1の外部端子に接続されるフリップフロップを全て調整されな、フリップフロップ 3とし、それ以外を調整されるフリップフロップ 2とした力本発明としては必ずしもこの通りでなくともよい。

また、同様に、デジタルシステム内部状態信号 12を調整されるフリップフロップ 2の出力のみ力も構成している力これも必ずしもこの通りでなくともよい。

[0136] 本実施例に登場する各素子の特性値が必ずしも正確なものでなくとも、本発明の方式は適用可能であり、有効である。

[0137] 本実施例は、高速なメモリ素子のテストに用いられるようなメモリテストパターンジェネレータ回路に適用する場合に特に好適である。

さらに、本実施例で取り上げた回路の出力は 4ビットである力よりビット数の多い出力を持つメモリテストパターンジェネレータ回路の場合、調整箇所が増え、かつ、フリップフロップ間の遅延時間の依存関係が複雑になって、組合せ爆発が起きやす、ので、本発明は特に好適である。 [0138] 以下に、図 29に示す本実施例のメモリテストパターンジェネレータ回路 1Gに適用される、本発明の第 2実施例の調整方法を述べる。

このメモリテストパターンジェネレータ回路 1Gの性能は、複数の調整可能な遅延素子 4A1— 4A14の遅延値を引数とする評価関数 Fで表すことができる。メモリテストパターンジェネレータ回路 1Gが誤りなく動作することは、評価関数 Fを最適にする遅延値を求めることと等価である。

[0139] 本実施例では、調整される遅延素子 4の数が 14個（4A1— 4A14)と多ぐ組合せ爆発の発生が想定される場合であるので、調整装置 6は、評価関数 Fを用い、遺伝的ァルゴリズムに従ってレジスタ 5の値を変更する。

[0140] 遅延素子 4の調整は、第 1実施例の場合と同様、図 19および図 22に示すフローチヤートに従って行われる。本実施例は、遺伝的アルゴリズムの染色体として、レジスタ 5の値を直接用いることを大きな特徴とする。これにより、染色体の情報をレジスタ値に変換するための処理等が不要になる。

[0141] すなわち、本実施例における染色体は、図 23に示すように、 14個の遅延素子に対応する 14個のレジスタ 5のレジスタ値力も構成されている。そして各素子パラメータに対応する各レジスタ 5は、 4ビットである。それゆえ、レジスタ長（=染色体長）は、 56ビットである。従って、上記実施例のメモリテストパターンジェネレータ回路 1Gにおける調整探索空間の大きさは、 2"56 10" 17 (10の 17乗）であり、全探索による調整はいうまでもなく不可能である。

[0142] 図 16に示す遅延素子 4において本実施例では、 DTの値を 50psとした。なお、この値は、クロックタイミングのバラツキに応じて定める。例えば、図 23中のレジスタ値 10 11では、スィッチ回路 Sw4、 Sw2および Swlが ONとなって、遅延素子 UD4、 UD2および UD1がクロック信号線に接続され、この結果として、レジスタ値 1011に対応する遅延は、 8 X 50 + 2 X 50 + 50— 400 = 150psとなる。

同様に、レジスタ値 0101に対応する遅延は 4 X 50 + 50— 400=— 150psとなり、レジスタ値 0001に対応する遅延は— 350psとなる。

[0143] 図 22の処理で使用する、遺伝的アルゴリズムの個体の評価関数 Fとしては、個体の染色体が表現するレジスタ値でメモリテストパターンジェネレータ回路 1Gを設定したのち動作させ、デジタル信号観測装置 7によって観測された出力が期待値にどのくらい近いかを表す関数を用いる。具体的には、以下の評価関数 Fで計算される値を、遺伝的アルゴリズムの適応度 (fitness)に用いる。

(数 1)

fitness = F = NC/NT

[0144] ここで NTは、デジタルテスト信号 10の系列に対するメモリテストパターンジエネレータ回路 1Gの出力数、 NCは該メモリテストパターンジェネレータ回路出力のうち期待どおりのデジタル値を出力した回数である。上記の評価関数 Fは、 0から 1までの実数値をとり、 1の値をとつたときに調整対象のメモリテストパターンジェネレータ回路 1Gは誤りなく動作したことになる。例えば、ある染色体が表現するレジスタ値で設定したデジタルシステム 1の出力系列のうち NCが 253、 NT力 500であったとすると、その場合の評価関数 Fの値は、 0.506になる。

[0145] 図 22に示す処理で用いるために、先に図 19のステップ S1で遺伝的アルゴリズムの初期集団として、一様乱数を用いて個体を複数作成する。つまりこの場合には、初期集団の各染色体の各遺伝子の値は確率 0.5で 1の値を、確率 0.5で 0の値をとることを意味する。本実施例では、集団の個体数は 50とした。

[0146] し力る後、各個体の表現するレジスタ値でメモリテストパターンジェネレータ回路 1G を動作させ、ステップ S3における観測装置 5での観測結果を使用して、ステップ S4 において調整装置 6で、上記評価関数により適応度を計算する。その後、順次に、ステツプ S21で選択、ステップ S22で交叉、ステップ S23で突然変異の処理を行ない、次世代の個体の集団 (解の候補の集団）を作り出す。本実施例では、全個体数のうちの交叉を行う個体数の割合である交叉率は 0.5とし、突然変異率は 0.0125を用いた。

[0147] ステップ S4では、メモリテストパターンジェネレータ回路 1Gが誤りなく動作するかどう力が判断され、誤りなく動作したときに、良品処理を行い調整処理は終了する。また、一定世代数繰り返して調整処理をおこなっても、仕様を満たす染色体 (レジスタ値）が得られない場合は、調整対象のメモリテストパターンジェネレータ回路 1Gは不良品と判断され、ステップ S8で不良品としての処理を行う。なお、本実施例では、繰り返しを打ち切る世代数は 20とした。 [0148] 以下に、図 29に示すメモリテストパターンジェネレータ回路 1Gに本実施例の遺伝的アルゴリズムを用いた調整方法を適用した場合の実験結果にっ、て示す。この実験では、 CMOSテクノロジを用いた LSIチップで回路を作製した。

[0149] 上記実験の結果、クロック周波数力 Sl.OGhz, 1.25Ghz, 1.4Ghzでかつ電源電圧を仕様の 1.2Vから 0.8Vに低下させた時に、調整をしない場合は誤って動作していた LSIチップが、遺伝的アルゴリズムゴリズムを用いた方法で調整を行ったところ、誤りなく動作することが確認できた。図 30に、実験中の世代中の最良個体の評価関数 Fの値である適応度 (ある試行に関する値)と世代数との関係を示す (図中縦軸は適応度の 100倍の値を示している）。遺伝的アルゴリズムの世代が進むにつれて、適応度の値が上昇しタイミングが調整されていることがわかる。この実験により、本実施例の調整方法の有効性が確認できた。

なお、本実施例では、通常の集積回路上にメモリテストパターンジェネレータ回路を実装したが、 FPGAや CPLD等の再構成可能な集積回路を用いて実装することもできる。この場合、遅延調整素子を通常の論理回路の一部として実装しても、また、遅延調整素子を中に作りこんだ FPGAや CPLD等の再構成可能な集積回路を開発してそれを用いて実装してもよい。

[0150] 上述したように、本実施例のメモリテストパターンジェネレータ回路 1Gでは、フリップフロップ素子へのクロック信号線に遅延素子 4A1— 4A14を挿入し、それらの遅延素子 3の遅延時間をメモリテストパターンジェネレータ回路 1Gが電源電圧を仕様の（通常の)電圧よりも低下させた状態でも誤りなく動作するように探索する。従って、本実施例によれば、集積回路製造工程におけるクロック信号線の品質の不均一、設計上の誤差等に起因するクロックタイミングの誤差および、電源電圧の低下に基づく回路内の各論理素子の動作速度の低下を吸収して、メモリテストパターンジェネレータ回路 1Gを誤りなく動作するように調整することができ、このことは、従来技術による場合より少ない設計労力で、従来技術による場合より高速でかつ消費電力の少ないデジタルシステムが得られることを意味する。

[0151] また同時に、本実施例によれば、集積回路製造工程におけるクロック信号線の品質の不均一、設計上の誤差等に起因するクロックタイミングの誤差を、電源電圧の若干の上昇により吸収して、メモリテストパターンジェネレータ回路 1Gを誤りなく動作するように調整することができ、このことは、従来技術による場合より少ない設計労力で、従来技術による場合より高速でかつ動作歩留の高いデジタルシステムが得られることを意味する。

[0152] 本実施例に関しては、以下の変形例を実施できる。

メモリテストパターンジェネレータ回路 1Gの調整を行う際にデジタル信号観測装置 7 の出力以外に、メモリテストパターンジェネレータ回路 1Gの消費電流量や発熱量も観測して評価関数に組み込むことができる。一般的に LSIの発熱量や消費電流量は LSI 内部のフリップフロップへ入力されるクロックタイミングによって変動するので、このようにすれば、多様な要求仕様に対応でき、調整精度を向上させることができる。

[0153] 図 31に上記の場合の構成例を示す。図 31中、符号 13は温度計、 14は電源である。なお、図 31中、図 1に示すものと同様の部分はそれと同一の符合を付している。ここで、温度計 13は、メモリテストパターンジェネレータ回路 1Gの LSIの温度を計測し、その値を AZD変換して、調整装置 6に伝える。電源装置 14Aは、メモリテストパターンジェネレータ回路 1Gに電源供給 99を行う装置である力その電流供給値を AZD 変換して調整装置 6に伝える。調整装置 6は、デジタルテスト信号発生装置 8がテスト信号 10を出力している間に、温度および消費電流量を監視して、その間の平均温度および平均消費電流量を計算し、さらに電源制御信号 98を電源装置 14Aに与える。

[0154] 本変形例では、例えば、次のような評価関数を用いることができる。

(数 1)

fitness = NC/NT (NC/NT< 1の場合）

fitness= l + l/ (1.0+wl | T— Tm | +w2 | I— Im | )

(NCZNT= 1の場合）

[0155] ここで、 fitnessは遺伝的アルゴリズムにおける適応度、 Tは計測した平均温度、 Iは計測した平均消費電流量、 Tmは理想的な平均温度、 Imは理想的な平均消費電流量、 wl、 w2は加重係数である。この評価関数では、メモリテストパターンジエネレータ回路 1Gが誤動作しなくなるまで調整を行い、誤動作しなくなった後、さらに平均消費電流量、平均温度を理想的な値に近づけるように調整を行う。そしてその後、先の実施例と同様、メモリテストパターンジェネレータ回路 1Gが誤動作しない範囲で電源電圧を引き下げるように調整を行う。

なお、この発明においては、さらに調整精度を高めるために、消費電流量観測中におけるピーク値を上記評価関数に組み込んでもよい。

[0156] 次に、この発明のデジタルシステムの第 3実施例としてのデジタル回路基板の一構成例を示す。図 32は、この第 3実施例のデジタル回路基板の構成を示し、図 32中、 1Bはデジタル回路基板であり、この実施例のシステムは、第 1実施例におけるデジタルシステム 1の代わりに、そのデジタルシステム 1と同様の基本的機能を奏するデジタル回路基板 1Bを用いて構成されている。なお、図 1に示すと同様の構成要素にはそれと同一の符合を付して、る。

[0157] このデジタル回路基板 1B内には、クロック信号 9が入力される LSI1L1— 1L10およびクロック信号を入力されない電子部品 16が複数個実装されている。また、それらの LSI および電子部品は、図示しないデータ信号線で互いに接続されている。 4B1— 4B10 は遅延時間を調整可能な遅延素子であり、各々、レジスタ 5B1— 5B10の示す値に応じてその遅延時間が調整される。本実施例では、その調整箇所は 10力所である。また、符号 15は外部装置である電磁波測定装置である。

[0158] デジタル回路基板においては、基板上のクロック信号線内のインピーダンス不整合、浮遊容量等によりクロック信号が各 LSI1L1— 1L10に入力されるタイミングが不均一になることに起因して、誤動作を生じる LSIが存在し、デジタル回路基板の出力 11が期待値にならない場合が多い。さらに、デジタル回路基板の消費電力を抑えるために低ヽ電源電圧で動作させる場合には、デジタル回路基板を構成する各論理素子の動作速度が遅くなりタイミングを正しく保つことがより困難になる。

それゆえ、誤動作対策としては、各 LSIへのクロック信号のタイミングを調整するのが有効であるが、 LSI1L1— LSI1L10のデータ信号は互いに依存関係をもっているので、遅延素子 4B1から 4B10までの調整箇所を総合的に調整する必要がある。

[0159] また、デジタル回路基板にお、ては、基板上を高!、周波数の高調波成分を含んだデジタル信号電流が流れるので、基板力放射される電磁ノイズのパワーが大き、。そのため、 EMIノイズとして、人体や近傍にある他の電子装置に影響を与える。この放射ノイズは、各 LSIへの入力クロックタイミングを微小にずらすことにより、そのパワーのピーク値を下げることができる。よって、上記放射ノイズを観測しクロックタイミングを調整することで、その放射ノイズによる外部への影響を低減することができる。さらに、デジタル回路基板を低!、電源電圧で駆動することは、基板から放射される電磁ノイズの総パワーを低減することができ、 EMI対策として有効である。

[0160] 上記電磁波測定装置 15は、基板から放射される電磁波のパワーを計測し、その値を AZD変換して、調整装置 6に伝える。調整装置 6では、デジタルテスト信号発生装置 8がテスト信号を出力している間に、電磁波パワーを監視して、その間のピーク値を算出する。

[0161] 上記デジタル回路基板 1Bの調整のための、本発明の調整方法の第 3実施例について説明する。この実施例の調整方法も、基本的には先の第 1実施例の調整方法と同様である。

[0162] デジタル回路基板 1Bが製造された後、検査工程で、図 32に示すように、調整装置 6、デジタル信号観測装置 7、デジタルテスト信号発生装置 8、電源装置 14および電磁波測定装置 15がそのデジタル回路基板 1Bにそれぞれ接続される。電源装置 14は、デジタル回路基板 1Bに電源を供給する。デジタルテスト信号発生装置 8は、デジタル回路基板 1Bにテスト信号 10およびクロック信号 9を入力する。デジタル信号観測装置 7はデジタル回路基板 1Bの出力値を観測し、電磁波測定装置 15はデジタル回路基板 1Bの放射ノイズを観測して、それぞれ調整装置 6に与え、調整装置 6は、例えば下記に示す評価関数を用いて評価を行う。

(数 3)

fitness = NC/NT (NC/NT< 1の場合）

fitness= l + 1/ (1.0+ | P | ) (NC/NT= 1の場合）

[0163] ここで、 fitnessは遺伝的アルゴリズムにおける適応度、 Pは計測した電磁波のピークノ^ーである。この評価関数では、デジタル回路基板 1Bが誤動作しなくなるまで調整を行い、誤動作しなくなった後、さらに放射ノイズのパワーのピーク値をなるベく低減するように調整を行う。あるいは、電源装置 14がデジタル回路基板 1Bに供給する電源電圧を評価関数に加えて、できるだけ低い電源電圧で動作するとともに電磁波のピークパワー pが低くなるように調整することも可能である。この場合、まず、電源電圧を先に考慮して、デジタル回路基板 1Bが動作する最も低い電源電圧に電源装置 14 の出力を設定した後に上記 [数 3]の評価関数に基づ!/、て電磁波のピークパワー Pが低くなるように調整することも可能であり、あるいは、 Pとして電磁波のピークパワーと電源装置 14が出力する各電源電圧の加重平均を取って調整を行うことも可能である

[0164] ここにおける染色体とレジスタ値とは、第 1実施例の方法の場合と同様に一対一で対応している。すなわち、図 23に示すと同様に、染色体は、上記実施例の 10力所の調整箇所に対応する 10個のレジスタ 5のレジスタ値力構成されている。そして各調整箇所に対応する各レジスタ 5は、ここでは 4ビットのものとされている。それゆえ、染色体長は、 40ビットである。従って、上記実施例のデジタル回路基板 1Bの調整探索空間の大きさは、 2"40 10" 12 (10の 12乗）であり、全探索による調整はいうまでもなく不可能である。

[0165] 本実施例の方法によれば、デジタル回路基板 1B内のクロック信号 9上に複数の調整可能な遅延素子 4B1— 4B10を使用し、それらの遅延値を、デジタル回路基板の出力が誤動作をしないように調整するので、デジタル回路基板製造工程におけるクロック信号線のプロセスの不均一や設計上の誤差等に起因するクロックタイミングのずれを吸収して、デジタル回路基板 1Bが誤動作しな、ように調整することができる。また、本実施例では、デジタル回路基板 1Bから電磁波として放射される放射ノイズをも考慮にいれた調整を行えるので、デジタル回路基板 1Bの周囲に人体や他の電子装置が存在する場合に特に好適である。

[0166] なお、本実施例においては基板上に実装される LSIを 10個とした力本発明においては、いうまでもなく LSIの個数を問わない。また、回路基板の周囲に人体や他の電子装置が存在しない場合など、放射ノイズのパワーの大小を問わないときには、上記評価関数で Pの値を考慮しなくてもょ、のは、うまでもな、。

[0167] 本実施例の方法は、クロック周波数が高、場合に特に好適である。なぜなら、クロック周波数が高い場合、クロック信号のタイミング調整がより困難になり、なおかつ、電磁放射ノイズの高周波成分のパワーがより強くなるからである。 [0168] 上述した第 1一第 3実施例では、レジスタ 5の初期設定値の取り方、および初期設定値からレジスタ値を変更する方法にっ、ては遺伝的アルゴリズムを用いた。しかしながら、クロックの信号線が木構造をなしている場合には、遺伝的プログラミングとよばれるアルゴリズムを遺伝的アルゴリズムの代わりに用いることもできる。

[0169] 遺伝的プログラミングの詳細は、例えば、 MIT Pressが 1992年に出版した、 J.Koza 著の「Genetic Programming」を参照されたい。遺伝的プログラミングは、遺伝的アルゴリズムに木構造の染色体を扱えるような工夫をカ卩えたものである。

[0170] 次に述べる本発明の第 4実施例のデジタルシステムおよびその調整方法では、図 3 3に示すシステム構成において、調整装置 6で、この遺伝的プログラミングにしたがつてレジスタ 5の値を変更する。本実施例では特に、遺伝的プログラミングの染色体として、クロック信号線の木構造をそのまま遺伝的プログラミングの染色体構造に写像することを大きな特徴とする。このようにすれば、第 1実施例と同様に、染色体の情報をレジスタ値に変換するための回路等を不要とすることができる。

[0171] 図 33に示すデジタルシステム 1Tは、デジタルシステム 1と同様の基本的機能を奏するが、このデジタルシステム 1Tにおいては、クロック信号 9Tがデジタルシステム 1T に入力され、それが木構造状に分岐して、デジタルサブシステム 1TS1— 1TS6に入力される。それらのデジタルサブシステム内では、上記クロック信号がすべてのフリップフロップにクロック信号として与えられる。クロック信号線の各分岐には遅延素子 4T1 一 4T5が挿入されており、それぞれの遅延値は対応するレジスタ値 5RT1— 5RT5に応じて変更可能である。なお、各デジタルサブシステム同士は、図示しないデータラインによって接続されている。

[0172] 次に、遺伝的プログラミングに従った本発明の第 4実施例の調整方法を述べる。この調整方法でも、第 1実施例と同様に図 19のフローチャートに従う。また、遺伝的プログラミングの処理手順は図 22に示したフローチャートと同じであり、染色体の表現方法、交叉方法のみが異なる。

[0173] 遺伝的プログラミングの染色体としては、図 34に示す木構造を用いる。つまり、図 3 3に示したクロック信号線の接続状態をそのまま表現した木構造を用い、染色体のノード CS1— CS5のそれぞれのビット列が各レジスタ 5RT1— 5RT5の値に対応する。図 34では、各レジスタ長を 3として説明した力いうまでもなく任意のビット数の場合に本調整方法は適用できる。

[0174] 図 22の処理で使用する、遺伝的プログラミングの個体の評価関数 Fとしては、個体の染色体が表現するレジスタ値でデジタルシステム 1Tを設定したのち動作させ、デジタル信号観測装置 7によって観測されたデジタル出力が期待値にどのくらい近いかを表す関数を用いる。

[0175] 図 22に示す処理で用いるために、先に図 19のステップ S1で遺伝的プログラミングの初期集団として、一様乱数を用いて個体を複数作成する。つまりこの場合には、初期集団の各染色体の各遺伝子の値は確率 0.5で 1の値を、確率 0.5で 0の値をとることを意味する。但し、クロックタイミングの不均一さの傾向について何らかの予備知識が存在する場合には、より適応度が高いと思われる個体を初期集団として作成することができる。

[0176] 初期集団のそれぞれの個体は、デジタル信号観測装置 7から送られてきた観測値（ステップ S3)から、調整装置 6により上記評価関数を用いて適応度を計算する。その際に、デジタルシステム 1Tの性能が誤りなく動作する力否かをステップ S4で判定し、誤りなく動作をする場合には、ステップ S9で良品処理を行った後、調整処理は終了する。

[0177] 初期集団すベての個体において、ステップ S9の良品処理が行われな力つた場合、ステップ S21— S30の遺伝的処理に進む。ステップ S26もしくはステップ S29の適応度算出処理時に、デジタルシステム 1Tの性能が誤りなく動作したと判断された場合にも、ステップ S9で良品処理を行った後、調整処理は終了する。なお、ステップ S21 一 S30を一定世代数繰り返し調整処理をおこなっても、誤りなく動作する染色体 (レジスタ値）が得られない場合には、調整対象のデジタルシステム 1Tは不良品と判断され、図 19のステップ S8で不良品としての処理を行う。

[0178] 遺伝的プログラミングの遺伝的処理においては、実施例 1の場合と同様に図 22のフローチャートに示す方法を用いる。

[0179] ステップ S22の交叉処理では、図 35の説明図に示す方法を用いる。これは染色体の木構造をランダムな位置で部分的に入れ替える操作であり、遺伝的プログラミング固有の操作である。図 35では、 TR1および TR2がステップ S21の選択処理の結果選ばれた親 A、 Bの染色体であり、ここにおける交叉処理では、これらの染色体を、ランダムに選んだ交叉位置 CPで切断する。そして、切断した部分的な遺伝子型を入れ替えること〖こよって、染色体 TR3よび TR4をそれぞれ持つ子 A'、子 B'を生成する。この方法を用いることにより、調整のために有効な染色体の部分情報を破壊することなく交叉を行うことができる。

[0180] ステップ S22での交叉にひき続いて実行するステップ S23の突然変異は、各染色体の遺伝子の各ビットを、突然変異率の生起確率で、 0を 1、あるいは 1を 0に変更する操作である。図 36に突然変異の例を示す。この図 36では、染色体 TR5の、四角で囲んで示す遺伝子に突然変異が生じ、それぞれが染色体 TR6において対立遺伝子に変更されている。

[0181] 一般的な遺伝的プログラミングでは、交叉、突然変異のほかに、木構造を挿入、削除する遺伝的操作も行われる。しかしながら、それらの操作は染色体長を変化させるので、それらの操作を使用すると染色体情報を直接レジスタ 5の値に変換できなくなるため、本実施例では用いない。

[0182] 本実施例によれば、上記の遺伝的プログラミングにより、クロック信号線が木構造をなしているときに、調整を効率的に行うことができる。

[0183] 本発明は、いうまでもなぐデジタルシステムを用いる装置の全体、一部、あるいは複数の部分の何れにも適用可能であり、デジタルシステムの規模を問わな、。

[0184] また、本発明の方法による調整は、調整可能な遅延素子 4の遅延値の精度が低ぐ単調'性が保証されないものであっても、ほとんど支障がない。それゆえ、本発明で用いる遅延素子は、半導体基板上で従来よりも小さい面積で作製することができる。

[0185] 以上、図示例に基づき説明した力この発明は上述の例に限定されるものでなぐ特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。

Claims

請求の範囲

[1] 単一もしくは複数のクロック信号に従、デジタル処理を行って所定の基本的機能を奏するデジタルシステムにお、て、

前記デジタルシステム内の、前記クロック信号を供給する複数のクロック回路にそれぞれ介挿されるとともに、制御信号が示す値に応じて遅延時間を変化させる回路素子で各々構成された複数の遅延素子と、

前記複数の遅延素子に与える複数の制御信号を保持する複数の保持回路と、を具え、

前記複数の保持回路が、出力電圧可変の電源装置カゝら前記デジタルシステムが電源を供給された状態で、それらの保持回路が保持する前記複数の制御信号の値を外部装置により、確率的探索手法に従って、前記デジタルシステムの基本的機能が所定の仕様を満たすように変更されるものであることを特徴とする、デジタルシステム。

[2] 前記保持回路が保持する制御信号の値は、前記外部装置が、遺伝的アルゴリズムに従って前記制御信号の値を順次に変更して探索した、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる最適値に変更されることを特徴とする、請求項 1記載のデジタルシステム。

[3] 前記保持回路が保持する制御信号の値は、前記外部装置が、遺伝的プログラミングに従って前記制御信号の値を順次に変更して探索した、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる最適値に変更されることを特徴とする、請求項 1記載のデジタルシステム。

[4] 前記外部装置による前記複数の制御信号の変更は、前記電源装置の出力電圧を段階的に変化させながら行われることを特徴とする、請求項 1から 3までの何れか記載のデジタルシステム。

[5] 前記外部装置による前記複数の制御信号の変更は、前記電源装置の出力電圧が前記デジタルシステムの設計値よりも低、状態で行われることを特徴とする、請求項 1から 3までの何れか記載のデジタルシステム。

[6] 単一もしくは複数のクロック信号に従、デジタル処理を行って所定の基本的機能を奏するデジタルシステムにお、て、

前記複数の遅延素子に与える複数の制御信号を保持する複数の保持回路と、出力電圧可変の電源装置カゝら前記デジタルシステムが電源を供給された状態で、前記デジタルシステムの基本的機能が所定の仕様を満たすように、前記複数の保持回路が保持する前記複数の制御信号の値を確率的探索手法に従って変更する設定手段と、

を具えることを特徴とする、デジタルシステム。

[7] 前記設定手段は、遺伝的アルゴリズムに従って前記制御信号の値を順次に変更し、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる制御信号の最適値を探索するものであることを特徴とする、請求項 6記載のデジタルシステム。

[8] 前記設定手段は、遺伝的プログラミングに従って前記制御信号の値を順次に変更し

、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる制御信号の最適値を探索するものであることを特徴とする、請求項 6記載のデジタルシステム。

[9] 前記設定手段による前記複数の制御信号の変更は、前記電源装置の出力電圧を段階的に変化させながら行われることを特徴とする、請求項 6から 8までの何れか記載のデジタルシステム。

[10] 前記設定手段による前記複数の制御信号の変更は、前記電源装置の出力電圧が前記デジタルシステムの設計電源電圧値よりも低い状態で行われることを特徴とする、請求項 6から 8までの何れか記載のデジタルシステム。

[11] 前記デジタルシステムは、前記電源装置を具えていることを特徴とする、請求項 1から 10までの何れか記載のデジタルシステム。

[12] 前記デジタルシステムは、集積回路として構成されて!ヽることを特徴とする、請求項 1 力 10までの何れか記載のデジタルシステム。

[13] 前記デジタルシステムは、回路基板として構成されていることを特徴とする、請求項 1 力 10までの何れか記載のデジタルシステム。

[14] 単一もしくは複数のクロック信号に従、デジタル処理を行って所定の基本的機能を奏するデジタルシステムの前記クロック信号のタイミングを調整する方法において、前記デジタルシステム内の、前記クロック信号を供給する複数のクロック回路に、複数の遅延素子をそれぞれ介挿し、

前記複数の遅延素子を各々、制御信号が示す値に応じて遅延時間を変化させる回路素子で構成し、

前記複数の遅延素子に与える複数の制御信号を、前記デジタルシステムに設けた複数の保持回路で保持するとともに、

出力電圧可変の電源装置カゝら前記デジタルシステムに電源を供給した状態で、前記デジタルシステムの基本的機能が所定の仕様を満たすように、前記複数の保持回路が保持する前記複数の制御信号の値を外部装置により、確率的探索手法に従つて変更することを特徴とする、デジタルシステムのクロック信号調整方法。

[15] 前記外部装置は、遺伝的アルゴリズムに従って前記制御信号の値を順次に変更し、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる制御信号の最適値を探索することを特徴とする、請求項 14記載のデジタルシステムのクロック信号調整方法。

[16] 前記外部装置は、遺伝的プログラミングに従って前記制御信号の値を順次に変更し、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる制御信号の最適値を探索することを特徴とする、請求項 14記載のデジタルシステムのクロック信号調整方法。

[17] 前記外部装置による前記複数の制御信号の変更は、前記電源装置の出力電圧を段階的に変化させながら行うことを特徴とする、請求項 14から 16までの何れか記載のデジタルシステムのクロック信号調整方法。

[18] 前記外部装置による前記複数の制御信号の変更は、前記電源装置の出力電圧が前記デジタルシステムの設計電源電圧値よりも低い状態で行われることを特徴とする、請求項 14から 16までの何れか記載のデジタルシステムのクロック信号調整方法。

[19] 単一もしくは複数のクロック信号に従、デジタル処理を行って所定の基本的機能を奏するデジタルシステムの前記クロック信号のタイミングを調整する方法において、前記デジタルシステム内の、前記クロック信号を供給する複数のクロック回路に、複数の遅延素子をそれぞれ介挿し、

出力電圧可変の電源装置カゝら前記デジタルシステムに電源を供給した状態で、前記デジタルシステムの基本的機能が所定の仕様を満たすように、前記複数の保持回路が保持する前記複数の制御信号の値を、前記デジタルシステムに設けた設定手段で、確率的探索手法に従って変更することを特徴とする、デジタルシステムのクロック信号調整方法。

[20] 前記設定手段は、遺伝的アルゴリズムに従って前記制御信号の値を順次に変更し、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる制御信号の最適値を探索するものであることを特徴とする、請求項 19記載のデジタルシステムのクロック信号調整方法。

[21] 前記設定手段は、遺伝的プログラミングに従って前記制御信号の値を順次に変更し、前記デジタルシステムの基本的機能が所定の仕様を満たす状態となる制御信号の最適値を探索するものであることを特徴とする、請求項 19記載のデジタルシステムのクロック信号調整方法。

[22] 前記設定手段による前記複数の制御信号の変更は、前記電源装置の出力電圧を段階的に変化させながら行われることを特徴とする、請求項 19から 21までの何れか記載のデジタルシステムのクロック信号調整方法。

[23] 前記設定手段による前記複数の制御信号の変更は、前記電源装置の出力電圧が前記デジタルシステムの設計電源電圧値よりも低い状態で行われることを特徴とする、請求項 19から 21までの何れか記載のデジタルシステムのクロック信号調整方法。

[24] 前記電源装置を、前記デジタルシステムに設けたことを特徴とする、請求項 19から 2 3までの何れか記載のデジタルシステムのクロック信号調整方法。

[25] 前記デジタルシステムは、集積回路として構成されて!ヽることを特徴とする、請求項 1 4から 24までの何れか記載のデジタルシステムのクロック信号調整方法。

[26] 前記デジタルシステムは、回路基板として構成されていることを特徴とする、請求項 1

4から 24までの何れか記載のデジタルシステムのクロック信号調整方法。

[27] 前記外部装置は、コンピュータを具えていることを特徴とする、請求項 14から 18までの何れか記載のデジタルシステムのクロック信号調整方法。

[28] 前記設定手段は、コンピュータを具えていることを特徴とする、請求項 19から 23までの何れか記載のデジタルシステムのクロック信号調整方法。

[29] 請求項 27または 28記載のデジタルシステムのクロック信号調整方法にぉ、て前記コンピュータが実行する、前記複数の保持回路が保持する前記複数の制御信号の値を前記デジタルシステムの基本的機能が所定の仕様を満たすように確率的探索手法に従って変更する処理プログラムを記録した記録媒体。