WO2004109908A1 - 増幅回路 - Google Patents

増幅回路 Download PDF

Info

Publication number
WO2004109908A1
WO2004109908A1 PCT/JP2004/007495 JP2004007495W WO2004109908A1 WO 2004109908 A1 WO2004109908 A1 WO 2004109908A1 JP 2004007495 W JP2004007495 W JP 2004007495W WO 2004109908 A1 WO2004109908 A1 WO 2004109908A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
current
input
amplification
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2004/007495
Other languages
English (en)
French (fr)
Inventor
Takeshi Wakii
Sho Maruyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of WO2004109908A1 publication Critical patent/WO2004109908A1/ja
Priority to US11/061,256 priority Critical patent/US7057463B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Definitions

  • the present invention relates to an amplifier circuit.
  • the present invention particularly relates to a technique for improving the frequency characteristics of a differential amplifier circuit.
  • FIG. 4 shows a configuration of a conventional differential amplifier circuit.
  • the gates of the first transistor TrlOO and the second transistor Trl02 are connected to the first input terminal IN100, which is a non-inverting input terminal, and the second input terminal IN200, which is an inverting input terminal, respectively, and the common source is a constant current source lamp. Grounded via 100.
  • the drains of the first transistor TrlOO and the second transistor Trl02 are connected to the drain and gate of the third transistor Trl04 and the fourth transistor Trl06, respectively.
  • the third transistor Trl04 and the fourth transistor Trl06 have a common source connected to the voltage source V100, and their gates connected to the gates of the sixth transistor Trl10 and the fifth transistor Trl08, respectively, to form a current mirror.
  • the common source of the fifth transistor Trl08 and the sixth transistor Trl10 is connected to the voltage source V100.
  • Each drain of the sixth transistor Trl10 and the eighth transistor Trl14 is connected to the output terminal IoutlOO.
  • the drain of the fifth transistor Trl08 is connected to the drain and the gate of the seventh transistor Trl12.
  • the common source of the seventh transistor Trrl2 and the eighth transistor Tr114 is grounded, and their gates are connected to each other to form a current mirror.
  • Non-Patent Document 1 David Johns and Ken Martin, "ANALOG INTEGRATED CIRCUIT DESIGN", John Wiley ⁇ ⁇ And 'Sands ( John Wiley & Sons, Inc.), 1997, p. 274
  • the conventional differential amplifier circuit has a property that the gain decreases as the frequency of the signal to be amplified increases.
  • FIG. 5 shows the relationship between operating frequency and gain in a conventional differential amplifier circuit.
  • a differential amplifier circuit with a gain of g [dB] can amplify a signal with a frequency of f or less with a gain of g, but a signal with a frequency of more than f has a lower gain than the gain of g. That is, if the input signal contains a high-frequency component outside the operating frequency band, the ratio of the amount of input current to the amount of output current flowing according to the input voltage (hereinafter referred to as amplification efficiency) is reduced as a whole.
  • the present inventor has made the present invention based on the above recognition, and an object of the present invention is to increase the efficiency of amplification by an amplifier circuit.
  • This amplifying circuit is a circuit for amplifying an input signal, and includes a plurality of amplifying stages having a smaller gain than a target gain. These amplifying stages are connected in parallel and share current amplification. The target gain is realized as a whole by adding the output currents obtained by each amplification.
  • the operating frequency band can be increased as compared with the case where the target gain is realized by one amplification stage. Therefore, the amplification efficiency of a signal containing a high-frequency component can be improved.
  • This amplifying circuit is a circuit for amplifying an input signal, and includes a plurality of amplifying stages including a target high-frequency band in an operating frequency band. The plurality of amplifying stages are connected in parallel and share current amplification. Then, by adding the output currents obtained by the respective amplifications, the input signal in the high frequency band is amplified with a higher gain as a whole than when amplified by one amplification stage.
  • the high-frequency component can be amplified with a high gain. Therefore, the amplification efficiency of a signal containing a high-frequency component can be improved.
  • the amplification circuit may further include a plurality of input stages to which an input signal is input.
  • the plurality of amplification stages may amplify the current flowing through each of the plurality of input stages according to the voltage of the input signal.
  • the amplification circuit may further include one input stage to which an input signal is input. Multiple amplification stages may divide the current flowing according to the voltage of the input signal and amplify each. In this case, the circuit area can be reduced as compared with the case where a plurality of input stages are provided.
  • the input stage may include a pair of differential input terminals to which an input signal is input.
  • Each of the plurality of amplification stages may differentially amplify an input current flowing according to an input signal.
  • the amplifying circuit can be configured as a differential amplifying circuit, and in that case, at least one of the above-described effects can also be achieved.
  • any combination of the above-described components, and any replacement of the components and expressions of the present invention between methods, devices, circuits, and the like are also effective as embodiments of the present invention.
  • the differential amplifier circuit according to Embodiment 1 of the present invention has a final target gain of 1Z.
  • Two amplification stages with gain set in 2 are provided, and the two currents output after amplification are added. If the output current is added, the final gain will not only be the same as the original target.
  • the frequency characteristics of each amplifier stage will be better than achieving the target gain with a single-stage amplifier stage. That is, the gain in the high frequency band can be improved as compared with the single-stage amplifier circuit, and the amplification efficiency can be increased.
  • FIG. 1 shows a configuration of a differential amplifier circuit according to Embodiment 1 of the present invention.
  • the differential amplifier circuit 10 mainly includes a first input stage 12 and a second input stage 14 as a plurality of differential input stages, and a first amplifier stage 16 and a second amplifier stage 18 as a plurality of differential amplifier stages.
  • the first input stage 12 and the second input stage 14 are connected in parallel, and the first amplification stage 16 and the second amplification stage 18 are also connected in parallel.
  • the first amplification stage 16 and the second amplification stage 18 share the current amplification.
  • the first input stage 12 includes a first transistor TrlO and a second transistor Trl2, which are n-channel MOS transistors.
  • the second input stage 14 includes a ninth transistor Tr30 and a tenth transistor Tr32, which are n-channel MOS transistors.
  • the first amplification stage 16 includes a third transistor Trl4, a fourth transistor Trl6, a fifth transistor Trl8, and a sixth transistor Tr20, which are p-channel MOS transistors, and a seventh transistor Tr22 and an eighth transistor Tr8, which are n-channel MOS transistors. Including transistor Tr24.
  • the second amplification stage 18 includes an eleventh transistor Tr34, a twelfth transistor Tr36, a thirteenth transistor Tr38, and a fourteenth transistor Tr40, which are p-channel MOS transistors, and a fifteenth transistor Tr42, which is an n-channel MOS transistor. Including 16 transistor Tr44.
  • the gates of the first transistor TrlO and the ninth transistor Tr30 are connected to a first input terminal IN10, which is a non-inverting input terminal.
  • the gates of the second transistor Trl2 and the tenth transistor Tr32 are connected to the second input terminal IN20, which is an inverting input terminal.
  • the common source of the first transistor TrlO and the second transistor Trl2 is the first constant Grounded via current source lamp 10.
  • the current flowing through the first transistor TrlO and the second transistor Trl2 is biased by the first constant current source IamplO.
  • the common source of the ninth transistor Tr30 and the tenth transistor Tr32 is grounded via the second constant current source Iamp20.
  • the current flowing through the ninth transistor Tr30 and the tenth transistor Tr32 is biased by the second constant current source Iamp20.
  • the drains of the first transistor TrlO and the second transistor Trl2 are connected to the drain and gate of the third transistor Trl4 and the fourth transistor Trl6, respectively.
  • the common source of the third transistor Trl4 and the fourth transistor Trl6 is connected to the first voltage source V10.
  • the gates of the third transistor Trl4 and the sixth transistor Tr20 are connected to each other to form a current mirror.
  • the fourth transistor Trl6 and the fifth transistor Trl8 also have their gates connected to each other to form a current mirror.
  • the common source of the fifth transistor Trl8 and the sixth transistor Tr20 is connected to the first voltage source V10.
  • the drain of the fifth transistor Trl8 is connected to the drain and the gate of the seventh transistor Tr22.
  • the drain of the sixth transistor Tr20 is connected to the output terminal IoutlO and to the drain of the eighth transistor Tr24.
  • the seventh transistor Tr22 and the eighth transistor Tr24 have a common source grounded and their gates connected to each other to form a current mirror.
  • the drains of the ninth transistor Tr30 and the tenth transistor Tr32 are connected to the drain and gate of the eleventh transistor Tr34 and the twelfth transistor Tr36, respectively.
  • the common source of the eleventh transistor Tr34 and the twelfth transistor Tr36 is connected to the second voltage source V20.
  • the gates of the eleventh transistor Tr34 and the fourteenth transistor Tr40 are connected to each other to form a current mirror.
  • the twelfth transistor Tr36 and the thirteenth transistor Tr38 also have their gates connected to each other to form a current mirror.
  • the common source of the thirteenth transistor Tr38 and the fourteenth transistor Tr40 is connected to the second voltage source V20.
  • the drain of the thirteenth transistor Tr38 is connected to the drain and the gate of the fifteenth transistor Tr42.
  • the drain of the fourteenth transistor Tr40 is connected to the output terminal IoutlO and to the drain of the sixteenth transistor Tr44.
  • the 15th transistor Tr42 and the 16th transistor Tr44 have a common source grounded and , Each gate is connected to each other to form a current mirror.
  • the differential amplifier circuit 10 when a positive voltage is applied to the first input terminal IN10, a negative voltage is applied to the second input terminal IN20, so that the first transistor TrlO is turned on and the second transistor TrlO is turned on. Trl 2 turns off.
  • the source voltage decreases due to the bias current of the first constant current source lamp 10, and the current flows from the drain to the source. Thereby, the voltage applied to the first transistor TrlO is converted to a current.
  • the current flows through the first transistor TrlO of the first input stage 12, so that the voltage of the drain and the gate of the third transistor Trl4 decreases.
  • the gate voltage of the third transistor Trl4 is settled at such a value that a current equal to that of the first transistor TrlO flows through the third transistor Trl4.
  • the gate voltage of the third transistor Trl4 is set to the gate of the sixth transistor Tr20 having a common gate.
  • a current flows from the source to the drain of the sixth transistor Tr20 according to the set voltage.
  • the gate width of the sixth transistor Tr20 is set so that the current flows at n / 2 times the current flowing through the third transistor Trl4. Designed.
  • the current flowing through the sixth transistor Tr20 becomes the source current flowing from the output terminal IoutlO.
  • the ninth transistor Tr30 when a positive voltage is applied to the first input terminal IN10 and a negative voltage is applied to the second input terminal IN20, the ninth transistor Tr30 is turned on, and the tenth transistor Tr30 is turned on. Transistor Tr32 turns off. The source voltage of the ninth transistor Tr30 is reduced by the bias current of the second constant current source Iamp20, and current flows from the drain to the source. As a result, the voltage applied to the ninth transistor Tr30 is also converted to a current.
  • the current flows through the ninth transistor Tr30 of the second input stage 14, so that the drain and gate voltages of the eleventh transistor Tr34 decrease.
  • the gate voltage of the eleventh transistor Tr34 is settled at such a value that a current having the same value as that of the ninth transistor Tr30 flows through the eleventh transistor Tr34.
  • the gate voltage of the eleventh transistor Tr34 is set to the gate of the fourteenth transistor Tr40 having a common gate. According to the set voltage, current flows from the source to the drain of the fourteenth transistor Tr40.
  • the 14th transistor Tr40 is gated so that the current flows at nZ2 times the current flowing through the 11th transistor Tr34.
  • the width is designed.
  • the current flowing through the fourteenth transistor Tr40 also becomes the source current flowing out of the output terminal IoutlO.
  • the output terminal IoutlO outputs the sum of the current of the sixth transistor Tr20 and the current of the fourteenth transistor Tr40.
  • These currents are currents obtained by amplifying the current flowing through the first transistor TrlO and the current flowing through the ninth transistor Tr30 by nZ2 times, respectively, and can achieve a total amplification of n times.
  • the first input stage 12 when a negative voltage is applied to the first input terminal IN10, a positive voltage is applied to the second input terminal IN20, so that the first transistor TrlO is turned off, 2 Transistor Trl 2 is turned on.
  • the source voltage of the second transistor Trl2 decreases due to the bias current of the first constant current source IamplO, and current flows from the drain to the source. Thereby, the voltage applied to the second transistor Trl2 is converted into a current.
  • the voltage of the drain and the gate of the fourth transistor Trl6 decreases.
  • the gate voltage of the fourth transistor Trl6 is settled at a value such that a current equal to that of the second transistor Trl2 flows through the fourth transistor Trl6.
  • the gate voltage of the fourth transistor Trl6 is set to the gate of the fifth transistor Trl8 having a common gate. According to the set voltage, a current flows from the source to the drain of the fifth transistor Trl8.
  • the fifth transistor Trl 8 is designed with a gate width such that a current equal to that of the fourth transistor Trl 6 flows.
  • the ninth transistor Tr30 when a negative voltage is applied to the first input terminal IN10 and a positive voltage is applied to the second input terminal IN20, the ninth transistor Tr30 is turned off, 10 to The transistor Tr32 is turned on.
  • the source voltage of the tenth transistor Tr32 decreases due to the bias current of the second constant current source Iamp20, and current flows from the drain to the source.
  • the voltage applied to the tenth transistor Tr32 is also converted into a current.
  • the current flows through the tenth transistor Tr32 of the second input stage 14, so that the drain and gate voltages of the twelfth transistor Tr36 decrease.
  • the gate voltage of the twelfth transistor Tr36 is settled at a value such that a current having the same value as that of the tenth transistor Tr32 also flows through the twelfth transistor Tr36.
  • the gate voltage of the twelfth transistor Tr36 is set to the gate of the thirteenth transistor Tr38 having a common gate. According to the set voltage, current flows from the source to the drain of the thirteenth transistor Tr38.
  • the thirteenth transistor Tr38 is designed with a gate width such that a current equal to that of the twelfth transistor Tr36 flows.
  • the voltage of the drain and the gate of the fifteenth transistor Tr42 increases, so that a current flows from the drain to the source of the fifteenth transistor Tr42.
  • the gate voltage of the fifteenth transistor Tr42 is equal to that of the thirteenth transistor Tr38, and settles at a value such that the current flows through the fifteenth transistor Tr42.
  • the gate voltage of the fifteenth transistor Tr42 is set to the gate of the sixteenth transistor Tr44 having a common gate. According to the set voltage, current flows from the drain to the source of the sixteenth transistor Tr44.
  • the sixteenth transistor Tr44 is designed with a gate width such that a current flows at n / 2 times the current flowing through the fifteenth transistor Tr42.
  • the current flowing through the sixteenth transistor Tr44 also becomes a sink current drawn from the outside via the output terminal IoutlO.
  • the sum of the current to the fourteenth transistor Tr40 and the current to the sixteenth transistor Tr44 flows from the outside via the output terminal I outlO.
  • These currents are currents obtained by amplifying the current flowing through the second transistor Trl2 and the current flowing through the tenth transistor Tr32 by n / 2 times, respectively, so that a total amplification of n times can be realized.
  • FIG. 2 shows the relationship between the operating frequency and the gain in the differential amplifier circuit 10.
  • the horizontal axis is the operating frequency [MHz]
  • the vertical axis is the gain [dB]
  • both axes are logarithmic.
  • the maximum operating frequency at which the gain g [dB] can be obtained is f [MHz]. In this case, a high-frequency signal whose frequency exceeds f
  • the decrease in gain is proportional to the increase in operating frequency.
  • Gain g is 6dB lower than gain g
  • the gain g can be realized in the frequency range, the amplification efficiency for a high-frequency input signal can be improved.
  • the differential amplifier circuit according to the second embodiment of the present invention has one differential input stage and one differential amplifier stage, and has two differential input stages. This is different from Form 1.
  • the circuit area can be smaller than that in the first embodiment because the differential input stage includes one stage.
  • FIG. 3 shows a configuration of a differential amplifier circuit according to Embodiment 2 of the present invention.
  • the differential amplifier circuit 20 mainly includes an input stage 22 as one differential input stage, and a first amplifier stage 24 and a second amplifier stage 26 as a plurality of differential amplifier stages.
  • the first amplifying stage 24 and the second amplifying stage 26 are connected in parallel, and a plurality of transistors respectively included therein share current amplification.
  • the input stage 22 includes a first transistor Tr50 and a second transistor Tr52, which are n-channel MOS transistors.
  • the first amplification stage 24 includes a third transistor Tr54, a fourth transistor Tr56, a fifth transistor Tr66, and a sixth transistor, which are p-channel M ⁇ S transistors. Including Tr68.
  • the second amplification stage 26
  • the gate of the first transistor Tr50 is connected to the first input terminal IN30, which is a non-inverting input terminal, and the gate of the second transistor Tr52 is connected to the second input terminal IN40, which is an inverting input terminal.
  • a common source of the first transistor Tr50 and the second transistor Tr52 is grounded via a constant current source lamp30.
  • the third transistor Tr54 and the fourth transistor Tr56 are connected in parallel, their common drain is connected to the drain of the first transistor Tr50, and their common source is connected to the voltage source V30. .
  • the gate and the drain of the third transistor Tr54 and the fourth transistor Tr56 are respectively connected.
  • the fifth transistor Tr66 and the sixth transistor Tr68 are also connected in parallel.
  • the third transistor Tr54 and the sixth transistor Tr68, and the fourth transistor Tr56 and the fifth transistor Tr66 have their gates connected to each other to form a power mirror.
  • the common source of the fifth transistor Tr66 and the sixth transistor Tr68 is connected to the voltage source V30, and the common drain is connected to the output terminal Iout20.
  • the seventh transistor Tr58 and the eighth transistor Tr60 are connected in parallel, their common drain is connected to the drain of the second transistor Tr52, and their common source is connected to the voltage source V30.
  • the gate and the drain of the seventh transistor Tr58 and the eighth transistor Tr60 are respectively connected.
  • the gates of the seventh transistor Tr58 and the tenth transistor Tr64 and the eighth transistor Tr60 and the ninth transistor Tr62 are connected to each other to form a current mirror.
  • the ninth transistor Tr62 and the tenth transistor Tr64 have a common source connected to the voltage source V30.
  • the drain of the ninth transistor T62 is connected to the drain of the eleventh transistor Tr70, and the drain of the tenth transistor Tr64 is connected to the drain of the twelfth transistor Tr72.
  • the eleventh transistor Tr70 and the twelfth transistor Tr72 have a gate and a drain connected to each other, and a common source is grounded.
  • the eleventh transistor Tr70 and the fourteenth transistor Tr76, and the twelfth transistor Tr72 and the thirteenth transistor Tr74 are Ports are connected to form a current mirror.
  • the thirteenth transistor Tr74 and the fourteenth transistor Tr76 have a common source grounded and a common drain connected to the output terminal Iout20.
  • the differential amplifier circuit 20 when a positive voltage is applied to the first input terminal IN30, a negative voltage is applied to the second input terminal IN40, so that the first transistor Tr50 is turned on, and the second transistor Tr52 is turned on. Turns off.
  • the source voltage of the first transistor Tr50 decreases due to the bias current of the constant current source Iamp30, and current flows from the drain to the source. Thus, the voltage applied to the first transistor Tr50 is converted to a current.
  • the current flows through the first transistor Tr50 of the input stage 22, so that the drain and gate voltages of the third transistor Tr54 and the fourth transistor Tr56 decrease.
  • the gate voltage of each of the third transistor Tr54 and the fourth transistor Tr56 is settled at a value such that half of the current flowing through the first transistor Tr50 flows through each of the third transistor Tr54 and the fourth transistor Tr56.
  • the respective gate voltages of the third transistor Tr54 and the fourth transistor Tr56 are set to the respective gates of the sixth transistor Tr68 and the fifth transistor Tr66 having a common gate. According to these set voltages, current flows from the source to the drain of the fifth transistor Tr66 and the sixth transistor Tr68.
  • the fifth transistor Tr66 and the sixth transistor Tr68 are connected to the third transistor Tr54 and the fourth transistor Tr56, respectively.
  • the gate width is designed so that the current flows at / 2 times.
  • the current flowing through the fifth transistor Tr66 and the sixth transistor Tr68 becomes the source current flowing from the output terminal Iout20.
  • the sum of the currents flowing through the fifth transistor Tr66 and the sixth transistor Tr68 is n times the current flowing through the first transistor Tr50.
  • the current flows through the second transistor Tr52 of the input stage 22, so that the drain and gate voltages of the seventh transistor Tr58 and the eighth transistor Tr60 decrease.
  • the gate voltages of the seventh transistor Tr58 and the eighth transistor Tr60 are settled at such a value that 1Z2 of the current flowing through the second transistor Tr52 flows through each of the seventh transistor Tr58 and the eighth transistor Tr60.
  • the gate voltages of the seventh transistor Tr58 and the eighth transistor Tr60 are set to the respective gates of the tenth transistor Tr64 and the ninth transistor Tr62 having the same gate. According to these set voltages, current flows from the source to the drain of the ninth transistor Tr62 and the tenth transistor Tr64.
  • the ninth transistor Tr62 and the tenth transistor Tr64 are designed with a gate width such that a current equal to that of the seventh transistor Tr58 and the eighth transistor Tr60 flows.
  • the drain and gate voltages of the eleventh transistor Tr70 and the twelfth transistor Tr72 increase. Current flows from drain to source.
  • the gate voltages of the eleventh transistor Tr70 and the twelfth transistor Tr72 settle at a value such that a current equal to that of the ninth transistor Tr62 and the tenth transistor Tr64 flows through the eleventh transistor Tr70 and the twelfth transistor Tr72.
  • the gate voltage of the eleventh transistor Tr70 is set to the gate of the fourteenth transistor Tr76 sharing the gate, and the gate voltage of the twelfth transistor Tr72 is set to the gate of the thirteenth transistor Tr74 sharing the gate. .
  • current flows from the drain to the source of the thirteenth transistor Tr74 and the fourteenth transistor Tr76.
  • the 13th transistor Tr74 and the 14th transistor Tr76 are designed with a gate width such that the current flows at n / 2 times the current flowing through the 11th transistor Tr70 and the twelfth transistor Tr72.
  • the current flowing through the thirteenth transistor Tr74 and the fourteenth transistor Tr76 becomes a sink current drawn from the outside via the output terminal Iout20.
  • the sum of the currents flowing through the thirteenth transistor Tr74 and the fourteenth transistor Tr76 is n times the current flowing through the second transistor Tr52.
  • the gain of each transistor for amplifying the current is set to ⁇ of the target gain for the entire device.
  • the gain of each transistor for amplifying the current may be set to an arbitrary value smaller than the target gain of the entire device.
  • the differential amplification stage has a two-stage configuration, but in a modified example, the differential amplification stage may have a configuration of three or more stages.
  • the differential input stage may have a configuration of three or more stages.
  • the third transistor Trl4, the fourth transistor Trl6, the fifth transistor Trl8, the sixth transistor Tr20, the seventh transistor Tr22, and the eighth transistor Tr24 are connected to the first amplification stage 16 It was summarized and explained. Similarly, the eleventh transistor Tr34, the twelfth transistor Tr36, the thirteenth transistor Tr38, the fourteenth transistor Tr40, the fifteenth transistor Tr42, and the sixteenth transistor Tr44 have been collectively described as the second amplification stage 18. In a modified example, the third transistor Trl4, the sixth transistor Tr20, the eleventh transistor Tr34, and the fourteenth transistor Tr40 may be used as the first amplification stage 16.
  • the fourth transistor Trl6, the fifth transistor Trl8, the seventh transistor Tr22, the eighth transistor Tr24, the twelfth transistor Tr36, the thirteenth transistor Tr38, the fifteenth transistor Tr42, and the sixteenth transistor Tr44 are connected to the second amplification stage. It may be 18.
  • the third transistor Tr54, the fourth transistor Tr56, the fifth transistor Tr66, and the sixth transistor Tr68 have been collectively described as the first amplifier stage 24.
  • the seventh transistor Tr58, the eighth transistor Tr60, the ninth transistor Tr62, the tenth transistor Tr64, the eleventh transistor Tr70, the twelfth transistor Tr72, the thirteenth transistor Tr74, and the fourteenth transistor Tr76 are connected to the second amplification stage.
  • the third transistor Tr54, the sixth transistor Tr68, the seventh transistor Tr58, the tenth transistor Tr64, the twelfth transistor Tr72, and the thirteenth transistor Tr74 may be the first amplification stage 24.
  • the fourth transistor Tr56, the fifth transistor Tr66, the eighth transistor Tr60, the ninth transistor Tr62, the eleventh transistor Tr70, and the fourteenth transistor Tr76 may be used as the second amplification stage 26.
  • the current amplification ratio of the current mirror including the fourth transistor Trl6 and the fifth transistor Tr18 is set to 1: 1 and the seventh transistor Tr22 and the eighth transistor Tr22
  • the current amplification ratio of the current mirror composed of Tr24 was set to l: n / 2.
  • the current amplification ratio of the fourth transistor Trl6 and the fifth transistor Trl8 is set to 1: x
  • the current amplification ratio of the seventh transistor Tr22 and the eighth transistor Tr24 is set to l: y
  • X And y may be configured to be the product force / 2.
  • the current amplification ratio of the current mirror composed of the twelfth transistor Tr36 and the thirteenth transistor Tr38 is set to 1: x
  • the current amplification ratio of the current mirror composed of the fifteenth transistor Tr42 and the sixteenth transistor Tr44 is set.
  • the ratio may be set to 1: y
  • the product of X and y may be 3 ⁇ 4 / 2. Also in this case, an n-fold amplification degree can be realized as a whole.
  • the current mirrors of the seventh transistor Tr58 and the tenth transistor Tr64 and the current mirrors of the eighth transistor Tr60 and the ninth transistor Tr62 have a current amplification ratio of 1: 1.
  • the current amplification ratios of the current mirrors of the eleventh transistor Tr70 and the fourteenth transistor Tr76 and the current mirrors of the twelfth transistor Tr72 and the thirteenth transistor Tr74 were set to l : n / 2, respectively.
  • the current amplification ratios of the seventh transistor Tr58 and the tenth transistor Tr64 and the eighth transistor Tr60 and the ninth transistor Tr62 are set to 1: x, respectively, and the eleventh transistor Tr70 and the fourteenth transistor Tr76 and the Current of transistor Tr72 and 13th transistor Tr74 Amplification ratios may be set to 1: y, respectively, and the product of X and y may be ⁇ / 2
  • an n-fold amplification degree can be realized as a whole.
  • the first input stage 12 and the second input stage 14 in the first embodiment of the present invention may each include a first input terminal IN10 and a second input terminal IN20 in the modified example. Likewise,
  • the input stage 22 may include a first input terminal IN30 and a second input terminal IN40 in a modified example.
  • the amplifier circuit described in the claims is configured as a differential amplifier circuit.
  • the amplifier circuit described in the claims may be realized by an amplifier circuit other than the differential amplifier circuit.
  • FIG. 1 is a diagram showing a configuration of a differential amplifier circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram illustrating a relationship between an operating frequency and a gain in a differential amplifier circuit.
  • FIG. 3 is a diagram showing a configuration of a differential amplifier circuit according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram showing a configuration of a conventional differential amplifier circuit.
  • FIG. 5 is a diagram showing a relationship between an operating frequency and a gain in a conventional differential amplifier circuit. Explanation of reference numerals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

　従来の増幅回路は、利得が高くなるよう設計するには増幅効率を犠牲にしなければならなかった。 　差動増幅回路１０において、第１入力端子ＩＮ１０に正電圧が印加されたときは、第１入力段１２の第１トランジスタＴｒ１０と第２入力段１４の第９トランジスタＴｒ３０で変換された電流が、それぞれ第１増幅段１６と第２増幅段１８でｎ／２倍に増幅される。出力端子Ｉｏｕｔ１０には合計でｎ倍のソース電流として現れる。第２入力端子ＩＮ２０に正電圧が印加されたときは、第１入力段１２の第２トランジスタＴｒ１２と第２入力段１４の第１０トランジスタＴｒ３２で変換された電流が、それぞれ第１増幅段１６と第２増幅段１８でそれぞれｎ／２倍に増幅される。出力端子Ｉｏｕｔ１０には合計でｎ倍のシンク電流として現れる。

Description

明 細 書
増幅回路
技術分野
[0001] この発明は、増幅回路に関する。この発明は特に、差動増幅回路の周波数特性を 改善する技術に関する。
背景技術
[0002] 従来、差動入力された入力信号を増幅する差動増幅回路が知られている (例えば 、非特許文献 1参照。）。図 4は、従来の差動増幅回路の構成を示す。第 1トランジス タ TrlOOおよび第 2トランジスタ Trl02は、ゲートがそれぞれ非反転入力端子である 第 1入力端子 IN100と反転入力端子である第 2入力端子 IN200に接続され、共通ソ 一スが定電流源 lamp 100を介して接地される。
[0003] 第 1トランジスタ TrlOOおよび第 2トランジスタ Trl02のドレインは、それぞれ第 3トラ ンジスタ Trl04および第 4トランジスタ Trl06のドレインおよびゲートに接続される。 第 3トランジスタ Trl04および第 4トランジスタ Trl06は、共通ソースが電圧源 V100 に接続され、各ゲートが第 6トランジスタ Trl 10および第 5トランジスタ Trl08のゲート にそれぞれ接続され、カレントミラーを構成する。第 5トランジスタ Trl08および第 6ト ランジスタ Trl lOは、共通ソースが電圧源 V100に接続される。第 6トランジスタ Trl l 0および第 8トランジスタ Trl l4の各ドレインは出力端子 IoutlOOに接続される。第 5 トランジスタ Trl08のドレインは、第 7トランジスタ Trl 12のドレインおよびゲートに接 続される。第 7トランジスタ Trl l 2および第 8トランジスタ Tr 114の共通ソースは接地さ れ、各ゲートが互いに接続されてカレントミラーを構成する。
[0004] 第 1入力端子 IN100を介して正電圧が第 1トランジスタ TrlOOのゲートに印加され ると、定電流源 IamplOOのバイアス電流によって第 1トランジスタ TrlOOに電流が流 れ、第 3トランジスタ Trl04のドレインおよびゲートの電圧が下がる。第 3トランジスタ T rl04には、第 1トランジスタ TrlOOと等しい電流が流れ、そのときのゲート電圧が第 6 トランジスタ Trl lOのゲートにセットされ、第 6トランジスタ Trl lOにも電流が流れる。 第 6トランジスタ Trl lOは、第 3トランジスタ Trl04と比べて n倍の電流が流れるようゲ ート幅が設計される。これにより、出力端子 IoutlOOには第 1トランジスタ TrlOOに流 れる電流を n倍に増幅したソース電流が現れる。
[0005] 第 2入力端子 IN200を介して正電圧が第 2トランジスタ Trl02のゲートに印加され ると、定電流源 IamplOOのバイアス電流によって第 2トランジスタ Trl02に電流が流 れ、第 4トランジスタ Trl06のドレインおよびゲートの電圧が下がる。第 4トランジスタ T rl06には、第 2トランジスタ Trl02と等しい電流が流れ、そのときのゲート電圧が第 5 トランジスタ Trl08のゲートにセットされ、第 5トランジスタ Trl08に第 4トランジスタ Tr 106と等しい電流が流れる。第 7トランジスタ Trl 12のドレインおよびゲートの電圧が 下がると、第 7トランジスタ Trl l 2に第 5トランジスタ Trl08と等しい電流が流れ、その ときのゲート電圧が第 8トランジスタ Trl 14のゲートにセットされ、第 8トランジスタ Trl 14にも電流が流れる。第 8トランジスタ Trl 14は、第 7トランジスタ Trl 12と比べて n倍 の電流が流れるようゲート幅が設計される。これにより、出力端子 IoutlOOには第 2ト ランジスタ Trl02に流れる電流を n倍にしたシンク電流が現れる。
非特許文献 1：デビッド'ジョンズ（David Johns) ,ケン'マーティン（Ken Martin)共著， 「アナログ ·インテグレイテッド ·サーキット ·デザイン (ANALOG INTEGRATED CIRCUIT DESIGN)」，ジョン.ワイリ^ ~ ·アンド'サンズ社 (John Wiley & Sons, Inc.) , 1 997年， p. 274
発明の開示
発明が解決しょうとする課題
[0006] 従来の差動増幅回路には、増幅する信号の周波数が高いほど、利得が小さくなる 性質がある。図 5は、従来の差動増幅回路における動作周波数と利得の関係を示す 。例えば、利得 g[dB]の差動増幅回路は、周波数 f以下の信号については利得 gに て増幅できるが、周波数 fを超える信号に関しては利得 gより低い増幅度となる。すな わち、入力信号に動作周波数帯域外の高周波成分が含まれると、全体としては入力 電圧に応じて流れる入力電流と出力電流量の比（以下、増幅効率という）が低下する 。したがって、差動増幅回路の利得が高くなるよう設計すると増幅効率が低下し、逆 に増幅効率が高くなるよう設計するには利得の大きさを犠牲にしなければならなかつ た。 [0007] 本発明者は以上の認識に基づき本発明をなしたもので、その目的は、増幅回路に よる増幅の効率を高めることにある。
課題を解決するための手段
[0008] 本発明のある態様は、増幅回路である。この増幅回路は、入力信号を増幅する回 路であって、 目標とする利得よりも利得の小さい複数の増幅段を含み、これら複数の 増幅段は並列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られた 出力電流を加算することにより全体として目標とする利得を実現する。
[0009] 本態様によれば、 目標とする利得を 1段の増幅段で実現する場合に比べて、動作 周波数帯域を高くすることができる。したがって、高周波成分を含む信号の増幅効率 を向上させることができる。
[0010] 本発明の別の態様もまた、増幅回路である。この増幅回路は、入力信号を増幅す る回路であって、 目標とする高周波帯域を動作周波数帯域に含む複数の増幅段を 含み、これら複数の増幅段は並列接続されるとともに電流の増幅を分担し、それぞれ の増幅で得られた出力電流を加算することにより高周波帯域の入力信号を一つの増 幅段で増幅するよりも全体として高い利得にて増幅する。
[0011] 本態様によれば、高周波成分を高い利得にて増幅できる。したがって、高周波成分 を含む信号の増幅効率を向上させることができる。
[0012] 当該増幅回路は、入力信号が入力される複数の入力段をさらに含んでもよい。複 数の増幅段は、入力信号の電圧に応じて複数の入力段のそれぞれに流れる電流を 増幅してもよい。
[0013] 当該増幅回路は、入力信号が入力される一つの入力段をさらに含んでもよい。複 数の増幅段は、入力信号の電圧に応じて流れる電流を分割してそれぞれを増幅して もよレ、。この場合、入力段を複数設ける場合に比べて回路面積を小さく抑えることが できる。
[0014] 入力段は、入力信号が入力される 1対の差動入力端子を含んでもよい。複数の増 幅段は、入力信号に応じて流れる入力電流をそれぞれ差動増幅してもよい。例えば 、当該増幅回路を差動増幅回路として構成することができ、その場合もまた上述の各 効果のうち少なくともいずれかを奏することができる。 [0015] なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装 置、回路などの間で相互に置換したものもまた、本発明の態様として有効である。 発明を実施するための最良の形態
[0016] 実施の形態 1
本発明の実施の形態 1における差動増幅回路は、最終的な目標とする利得の 1Z
2に利得が設定された増幅段を 2段設け、増幅後に出力される 2系統の電流を加算 する。出力電流が加算されれば最終的な利得が当初の目標通りとなるだけでなぐ 各増幅段の周波数特性は、 目標とする利得を 1段構成の増幅段で実現するよりも良 好となる。すなわち、 1段構成の増幅回路よりも高周波帯域の利得を向上させること ができ、増幅効率を高めることができる。
[0017] 図 1は、本発明の実施の形態 1に係る差動増幅回路の構成を示す。差動増幅回路 10は、複数の差動入力段として第 1入力段 12および第 2入力段 14、複数の差動増 幅段として第 1増幅段 16および第 2増幅段 18を主に含む。第 1入力段 12と第 2入力 段 14は並列接続され、第 1増幅段 16と第 2増幅段 18もまた並列接続される。第 1増 幅段 16と第 2増幅段 18は、電流の増幅を分担する。
[0018] 第 1入力段 12は、 nチャネル MOSトランジスタである第 1トランジスタ TrlOおよび第 2トランジスタ Trl 2を含む。第 2入力段 14は、 nチャネル MOSトランジスタである第 9 トランジスタ Tr30および第 10トランジスタ Tr32を含む。第 1増幅段 16は、 pチャネル MOSトランジスタである第 3トランジスタ Trl4、第 4トランジスタ Trl6、第 5トランジス タ Trl8、および第 6トランジスタ Tr20と、 nチャネル MOSトランジスタである第 7トラン ジスタ Tr22および第 8トランジスタ Tr24を含む。第 2増幅段 18は、 pチャネル MOSト ランジスタである第 11トランジスタ Tr34、第 12トランジスタ Tr36、第 13トランジスタ Tr 38、および第 14トランジスタ Tr40と、 nチャネル MOSトランジスタである第 15トランジ スタ Tr42および第 16トランジスタ Tr44を含む。
[0019] 第 1トランジスタ TrlOおよび第 9トランジスタ Tr30は、それぞれのゲートが非反転入 力端子である第 1入力端子 IN10に接続される。第 2トランジスタ Trl2および第 10トラ ンジスタ Tr32は、それぞれのゲートが反転入力端子である第 2入力端子 IN20に接 続される。第 1トランジスタ TrlOおよび第 2トランジスタ Trl2の共通ソースは、第 1定 電流源 lamp 10を介して接地される。第 1トランジスタ TrlOおよび第 2トランジスタ Trl 2に流れる電流は、第 1定電流源 IamplOによってバイアスされる。同様に、第 9トラン ジスタ Tr30および第 10トランジスタ Tr32の共通ソースは、第 2定電流源 Iamp20を 介して接地される。第 9トランジスタ Tr30および第 10トランジスタ Tr32に流れる電流 は、第 2定電流源 Iamp20によってバイアスされる。
[0020] 第 1トランジスタ TrlOおよび第 2トランジスタ Trl 2のドレインは、それぞれ第 3トラン ジスタ Trl4および第 4トランジスタ Trl6のドレインおよびゲートに接続される。第 3トラ ンジスタ Trl4および第 4トランジスタ Trl6の共通ソースは、第 1電圧源 V10に接続さ れる。第 3トランジスタ Trl4および第 6トランジスタ Tr20は、それぞれのゲートが互い に接続され、カレントミラーを構成する。第 4トランジスタ Trl6および第 5トランジスタ T rl8もまた、それぞれのゲートが互いに接続され、カレントミラーを構成する。第 5トラ ンジスタ Trl8および第 6トランジスタ Tr20の共通ソースは、第 1電圧源 V10に接続さ れる。第 5トランジスタ Trl 8のドレインは、第 7トランジスタ Tr22のドレインおよびゲー トに接続される。第 6トランジスタ Tr20のドレインは、出力端子 IoutlOに接続されると ともに、第 8トランジスタ Tr24のドレインに接続される。第 7トランジスタ Tr22および第 8トランジスタ Tr24は、共通ソースが接地されるとともに、それぞれのゲートが互いに 接続されてカレントミラーを構成する。
[0021] 第 9トランジスタ Tr30および第 10トランジスタ Tr32のドレインは、それぞれ第 11トラ ンジスタ Tr34および第 12トランジスタ Tr36のドレインおよびゲートに接続される。第 11トランジスタ Tr34および第 12トランジスタ Tr36の共通ソースは、第 2電圧源 V20 に接続される。第 11トランジスタ Tr34および第 14トランジスタ Tr40は、それぞれの ゲートが互いに接続されてカレントミラーを構成する。第 12トランジスタ Tr36および 第 13トランジスタ Tr38もまた、それぞれのゲートが互いに接続されてカレントミラーを 構成する。第 13トランジスタ Tr38および第 14トランジスタ Tr40の共通ソースは、第 2 電圧源 V20に接続される。第 13トランジスタ Tr38のドレインは、第 15トランジスタ Tr 42のドレインおよびゲートに接続される。第 14トランジスタ Tr40のドレインは、出力端 子 IoutlOに接続されるとともに、第 16トランジスタ Tr44のドレインに接続される。第 1 5トランジスタ Tr42および第 16トランジスタ Tr44は、共通ソースが接地されるとともに 、それぞれのゲートが互いに接続されてカレントミラーを構成する。
[0022] 以下、本発明の実施の形態 1における差動増幅回路 10の動作を説明する。まず、 第 1入力段 12においては、第 1入力端子 IN10に正電圧が印加されるときは第 2入力 端子 IN20に負電圧が印加されるので、第 1トランジスタ TrlOがオンされ、第 2トラン ジスタ Trl 2はオフになる。第 1トランジスタ TrlOは、第 1定電流源 lamp 10のバイアス 電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第 1トランジスタ TrlOに印加された電圧は電流に変換される。
[0023] 第 1増幅段 16においては、第 1入力段 12の第 1トランジスタ TrlOに電流が流れるこ とにより、第 3トランジスタ Trl4のドレインおよびゲートの電圧が下がる。第 3トランジス タ Trl4のゲート電圧は、第 1トランジスタ TrlOと等しい電流が第 3トランジスタ Trl4 に流れるような値で落ち着く。第 3トランジスタ Trl4のゲート電圧は、ゲートを共通に する第 6トランジスタ Tr20のゲートにセットされる。そのセットされた電圧に応じて、第 6トランジスタ Tr20のソースからドレインへ電流が流れる。ここで、差動増幅回路 10全 体における目標とする増幅度を n倍とする場合、第 6トランジスタ Tr20は、第 3トランジ スタ Trl4に流れる電流の n/2倍で電流が流れるようゲート幅が設計される。第 6トラ ンジスタ Tr20に流れる電流は、出力端子 IoutlOから流れ出るソース電流となる。
[0024] 一方、第 2入力段 14においては、第 1入力端子 IN10に正電圧が印加され、第 2入 力端子 IN20に負電圧が印加されたとき、第 9トランジスタ Tr30がオンされ、第 10トラ ンジスタ Tr32がオフになる。第 9トランジスタ Tr30は、第 2定電流源 Iamp20のバイァ ス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、 第 9トランジスタ Tr30に印加された電圧もまた電流に変換される。
[0025] 第 2増幅段 18においては、第 2入力段 14の第 9トランジスタ Tr30に電流が流れるこ とにより、第 11トランジスタ Tr34のドレインおよびゲートの電圧が下がる。第 11トラン ジスタ Tr34のゲート電圧は、第 9トランジスタ Tr30と等しい値の電流が第 11トランジ スタ Tr34に流れるような値で落ち着く。第 11トランジスタ Tr34のゲート電圧は、ゲー トを共通にする第 14トランジスタ Tr40のゲートにセットされる。このセットされた電圧に 応じて、第 14トランジスタ Tr40のソースからドレインへ電流が流れる。第 14トランジス タ Tr40は、第 11トランジスタ Tr34に流れる電流の nZ2倍で電流が流れるようゲート 幅が設計される。第 14トランジスタ Tr40に流れる電流もまた、出力端子 IoutlOから 流れ出るソース電流となる。その結果、出力端子 IoutlOからは、第 6トランジスタ Tr2 0力 の電流と第 14トランジスタ Tr40力 の電流の和が出力される。これらの電流は 、第 1トランジスタ TrlOを流れる電流と第 9トランジスタ Tr30を流れる電流をそれぞれ nZ2倍に増幅した電流であり、合計で n倍の増幅度を実現できる。
[0026] 次に、第 1入力段 12において、第 1入力端子 IN10に負電圧が印加されるときは第 2入力端子 IN20に正電圧が印加されるので、第 1トランジスタ TrlOがオフとなり、第 2トランジスタ Trl 2がオンされる。第 2トランジスタ Trl 2は、第 1定電流源 IamplOの バイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これ により、第 2トランジスタ Trl2に印加された電圧は電流に変換される。
[0027] 第 1増幅段 16において、第 1入力段 12の第 2トランジスタ Trl 2に電流が流れること により、第 4トランジスタ Trl6のドレインおよびゲートの電圧が下がる。第 4トランジスタ Trl6のゲート電圧は、第 2トランジスタ Trl2と等しい電流が第 4トランジスタ Trl6に 流れるような値で落ち着く。第 4トランジスタ Trl6のゲート電圧は、ゲートを共通にす る第 5トランジスタ Trl8のゲートにセットされる。このセットされた電圧に応じて、第 5ト ランジスタ Trl 8のソースからドレインへ電流が流れる。第 5トランジスタ Trl 8は、第 4ト ランジスタ Trl 6と等しい電流が流れるようなゲート幅で設計される。
[0028] 第 5トランジスタ Trl8に電流が流れることにより、第 7トランジスタ Tr22のドレインお よびゲートの電圧が上がるので、第 7トランジスタ Tr22のドレインからソースへ電流が 流れる。第 7トランジスタ Tr22のゲート電圧は、第 5トランジスタ Trl 8と等しい電流が 第 7トランジスタ Tr22に流れるような値で落ち着く。第 7トランジスタ Tr22のゲート電 圧は、ゲートを共通にする第 8トランジスタ Tr24のゲートにセットされる。このセットさ れた電圧に応じて、第 8トランジスタ Tr24のドレインからソースへ電流が流れる。第 8ト ランジスタ Tr24は、第 7トランジスタ Tr22に流れる電流の n/2倍で電流が流れるよう なゲート幅で設計される。第 8トランジスタ Tr24に流れる電流は、出力端子 IoutlOを 介して外部から引き込むシンク電流となる。
[0029] 一方、第 2入力段 14においては、第 1入力端子 IN10に負電圧が印加され、第 2入 力端子 IN20に正電圧が印加されたとき、第 9トランジスタ Tr30がオフになり、第 10ト ランジスタ Tr32がオンされる。第 10トランジスタ Tr32は、第 2定電流源 Iamp20のバ ィァス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これに より、第 10トランジスタ Tr32に印加された電圧もまた電流に変換される。
[0030] 第 2増幅段 18においては、第 2入力段 14の第 10トランジスタ Tr32に電流が流れる ことにより、第 12トランジスタ Tr36のドレインおよびゲートの電圧が下がる。第 12トラ ンジスタ Tr36のゲート電圧は、第 10トランジスタ Tr32と等しい値の電流が第 12トラ ンジスタ Tr36にも流れるような値で落ち着く。第 12トランジスタ Tr36のゲート電圧は 、ゲートを共通にする第 13トランジスタ Tr38のゲートにセットされる。このセットされた 電圧に応じて、第 13トランジスタ Tr38のソースからドレインへ電流が流れる。第 13ト ランジスタ Tr38は、第 12トランジスタ Tr36と等しい電流が流れるようなゲート幅で設 計される。
[0031] 第 13トランジスタ Tr38に電流が流れることにより、第 15トランジスタ Tr42のドレイン およびゲートの電圧が上がるので、第 15トランジスタ Tr42のドレインからソースへ電 流が流れる。第 15トランジスタ Tr42のゲート電圧は、第 13トランジスタ Tr38と等しレヽ 電流が第 15トランジスタ Tr42に流れるような値で落ち着く。第 15トランジスタ Tr42の ゲート電圧は、ゲートを共通にする第 16トランジスタ Tr44のゲートにセットされる。こ のセットされた電圧に応じて、第 16トランジスタ Tr44のドレインからソースへ電流が流 れる。第 16トランジスタ Tr44は、第 15トランジスタ Tr42に流れる電流の n/2倍で電 流が流れるようなゲート幅で設計される。第 16トランジスタ Tr44に流れる電流もまた、 出力端子 IoutlOを介して外部から引き込むシンク電流となる。その結果、出力端子 I outlOを介して、第 14トランジスタ Tr40への電流と第 16トランジスタ Tr44への電流 の和が外部から流れ込む。これらの電流は、第 2トランジスタ Trl 2を流れる電流と第 10トランジスタ Tr32を流れる電流をそれぞれ n/2倍に増幅した電流であり、合計で n倍の増幅度を実現できる。
[0032] 以上の動作により、第 1入力端子 IN10に正電圧が印加されたときは、その電圧に 応じて流れる電流の n倍に増幅されたソース電流が出力端子 IoutlOに生じる。第 2 入力端子 IN20に正電圧が印加されたときは、その電圧に応じて流れる電流の n倍に 増幅されたシンク電流が出力端子 IoutlOに生じる。電流を n/2倍に増幅する第 6ト ランジスタ Tr20、第 8トランジスタ Tr24、第 14トランジスタ Tr40、第 16トランジスタ Tr 44は、電流を n倍に増幅するトランジスタと比べて周波数帯域が伸びる。したがって、 差動増幅回路 10全体として、電流を n倍に増幅するトランジスタを用いる場合よりも 良好な周波数特性が得られ、 目標の利得を実現することができる。
[0033] 図 2は、差動増幅回路 10における動作周波数と利得の関係を示す。横軸は動作周 波数 [MHz]で、縦軸は利得 [dB]であり、両軸とも対数目盛となっている。差動増幅 回路 10における増幅度が n倍となるよう設計するとき、利得 g [dB]を得られる最大動 作周波数は f [MHz]となる。この場合、周波数 f を超える高周波信号は利得が gよ
1 1 1 り低くなり、増幅効率が落ちる。利得の低下は動作周波数の増加に比例する。
[0034] 差動増幅回路 10における増幅度が n/2倍となるよう設計するとき、利得 g [dB]を
2 得られる最大動作周波数は f [MHz]となる。利得 gは利得 gより 6dB低い値である
2 2 1
が、最大動作周波数 f は f の 2倍である。本発明の実施の形態 1における差動増幅
2 1
回路 10では、利得 g、最大動作周波数 f の増幅回路を 2段設けてこれらの出力をカロ
2 2
算する。これにより、 n倍の増幅回路 1段のときの最大動作周波数 f より高い周波数領
1
域において利得 gを実現させることが可能となるので、高周波入力信号に対する増 幅効率を向上させることができる。
[0035] 実施の形態 2
本発明の実施の形態 2における差動増幅回路は、差動入力段が 1段と差動増幅段 力 ¾段で構成されており、差動入力段も 2段で構成される本発明の実施の形態 1と異 なる。実施の形態 2における差動増幅回路は、差動入力段が 1段で構成される分、実 施の形態 1よりも回路面積を小さくすることができる。
[0036] 図 3は、本発明の実施の形態 2に係る差動増幅回路の構成を示す。差動増幅回路 20は、 1段の差動入力段として入力段 22、複数の差動増幅段として第 1増幅段 24お よび第 2増幅段 26を主に含む。第 1増幅段 24および第 2増幅段 26は並列に接続さ れるとともに、それぞれ内部に含む複数のトランジスタが電流の増幅を分担する。
[0037] 入力段 22は、 nチャネル MOSトランジスタである第 1トランジスタ Tr50および第 2ト ランジスタ Tr52を含む。第 1増幅段 24は、 pチャネル M〇Sトランジスタである第 3トラ ンジスタ Tr54、第 4トランジスタ Tr56、第 5トランジスタ Tr66、および第 6トランジスタ Tr68を含む。第 2増幅段 26は、
58、第 8トランジスタ Tr60、第 9トランジスタ Tr62、および第 10トランジスタ Tr64と、 n チャネル MOSトランジスタである第 11トランジスタ Tr70、第 12トランジスタ Tr72、第 13トランジスタ Tr74、および第 14トランジスタ Tr76を含む。
[0038] 第 1トランジスタ Tr50のゲートは非反転入力端子である第 1入力端子 IN30に接続 され、第 2トランジスタ Tr52のゲートは反転入力端子である第 2入力端子 IN40に接 続される。第 1トランジスタ Tr50と第 2トランジスタ Tr52の共通ソースは、定電流源 la mp30を介して接地される。
[0039] 第 1増幅段 24において、第 3トランジスタ Tr54と第 4トランジスタ Tr56が並列接続さ れ、これらの共通ドレインが第 1トランジスタ Tr50のドレインに接続され、共通ソースが 電圧源 V30に接続される。第 3トランジスタ Tr54および第 4トランジスタ Tr56は、それ ぞれゲートとドレインが接続されている。第 5トランジスタ Tr66と第 6トランジスタ Tr68 もまた並列接続される。第 3トランジスタ Tr54および第 6トランジスタ Tr68と、第 4トラ ンジスタ Tr56および第 5トランジスタ Tr66とは、それぞれゲート同士が接続されて力 レントミラーを構成する。第 5トランジスタ Tr66と第 6トランジスタ Tr68の共通ソースは 電圧源 V30に接続され、共通ドレインは出力端子 Iout20に接続される。
[0040] 第 7トランジスタ Tr58と第 8トランジスタ Tr60が並列接続され、これらの共通ドレイン が第 2トランジスタ Tr52のドレインに接続され、共通ソースが電圧源 V30に接続され る。第 7トランジスタ Tr58および第 8トランジスタ Tr60は、それぞれゲートとドレインが 接続されている。第 7トランジスタ Tr58および第 10トランジスタ Tr64と、第 8トランジス タ Tr60および第 9トランジスタ Tr62とは、それぞれゲート同士が接続されてカレントミ ラーを構成する。第 9トランジスタ Tr62と第 10トランジスタ Tr64は、共通ソースが電 圧源 V30に接続される。
[0041] 第 9トランジスタ T 62のドレインは第 11トランジスタ Tr70のドレインと接続され、第 1 0トランジスタ Tr64のドレインは第 12トランジスタ Tr72のドレインと接続される。第 11 トランジスタ Tr70および第 12トランジスタ Tr72は、それぞれゲートとドレインが接続さ れているとともに、共通ソースが接地される。第 11トランジスタ Tr70および第 14トラン ジスタ Tr76と、第 12トランジスタ Tr72および第 13トランジスタ Tr74とは、それぞれゲ ート同士が接続されてカレントミラーを構成する。第 13トランジスタ Tr74と第 14トラン ジスタ Tr76は、共通ソースが接地され、共通ドレインが出力端子 Iout20と接続され る。
[0042] 以下、本発明の実施の形態 2における差動増幅回路 20の動作を説明する。まず、 入力段 22においては、第 1入力端子 IN30に正電圧が印加されるときは第 2入力端 子 IN40に負電圧が印加されるので、第 1トランジスタ Tr50がオンされ、第 2トランジス タ Tr52はオフになる。第 1トランジスタ Tr50は、定電流源 Iamp30のバイアス電流に よってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第 1トラン ジスタ Tr50に印加された電圧は電流に変換される。
[0043] 第 1増幅段 24においては、入力段 22の第 1トランジスタ Tr50に電流が流れることに より、第 3トランジスタ Tr54および第 4トランジスタ Tr56のドレインおよびゲートの電圧 が下がる。第 3トランジスタ Tr54および第 4トランジスタ Tr56の各ゲート電圧は、第 1ト ランジスタ Tr50に流れる電流の 1/2の電流が第 3トランジスタ Tr54および第 4トラン ジスタ Tr56のそれぞれに流れるような値で落ち着く。第 3トランジスタ Tr54および第 4トランジスタ Tr56の各ゲート電圧は、ゲートを共通にする第 6トランジスタ Tr68およ び第 5トランジスタ Tr66のそれぞれのゲートにセットされる。これらセットされた電圧に 応じて、第 5トランジスタ Tr66および第 6トランジスタ Tr68のソースからドレインへ電 流が流れる。ここで、差動増幅回路 20全体で目標とする増幅度を n倍とする場合、第 5トランジスタ Tr66および第 6トランジスタ Tr68は、第 3トランジスタ Tr54および第 4ト ランジスタ Tr56のそれぞれに流れる電流の n/2倍で電流が流れるようゲート幅が設 計される。第 5トランジスタ Tr66および第 6トランジスタ Tr68に流れる電流は、出力端 子 Iout20から流れ出るソース電流となる。これら第 5トランジスタ Tr66および第 6トラ ンジスタ Tr68に流れる電流の和は、第 1トランジスタ Tr50に流れる電流の n倍である
[0044] 次に、入力段 22において、第 1入力端子 IN30に負電圧が印加されるときは第 2入 力端子 IN40に正電圧が印加されるので、第 1トランジスタ Tr50がオフとなり、第 2トラ ンジスタ Tr52がオンされる。第 2トランジスタ Tr52は、定電流源 Iamp30のバイアス 電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第 2トランジスタ Tr52に印加された電圧は電流に変換される。
[0045] 第 2増幅段 26において、入力段 22の第 2トランジスタ Tr52に電流が流れることによ り、第 7トランジスタ Tr58および第 8トランジスタ Tr60のドレインおよびゲートの電圧が 下がる。第 7トランジスタ Tr58および第 8トランジスタ Tr60のゲート電圧は、第 2トラン ジスタ Tr52に流れる電流の 1Z2の電流が第 7トランジスタ Tr58および第 8トランジス タ Tr60のそれぞれに流れるような値で落ち着く。第 7トランジスタ Tr58および第 8トラ ンジスタ Tr60のゲート電圧は、それぞれゲートを共通にする第 10トランジスタ Tr64 および第 9トランジスタ Tr62の各ゲートにセットされる。これらセットされた電圧に応じ て、第 9トランジスタ Tr62および第 10トランジスタ Tr64のソースからドレインへ電流が 流れる。第 9トランジスタ Tr62および第 10トランジスタ Tr64は、第 7トランジスタ Tr58 および第 8トランジスタ Tr60と等しい電流が流れるようなゲート幅で設計される。
[0046] 第 9トランジスタ Tr62および第 10トランジスタ Tr64に電流が流れることにより、第 11 トランジスタ Tr70および第 12トランジスタ Tr72のドレインおよびゲートの電圧が上が るので、第 11トランジスタ Tr70および第 12トランジスタ Tr72のドレインからソースへ 電流が流れる。第 11トランジスタ Tr70および第 12トランジスタ Tr72のゲート電圧は、 第 9トランジスタ Tr62および第 10トランジスタ Tr64と等しい電流が第 11トランジスタ T r70および第 12トランジスタ Tr72に流れるような値で落ち着く。
[0047] 第 11トランジスタ Tr70のゲート電圧はゲートを共通にする第 14トランジスタ Tr76の ゲートにセットされ、第 12トランジスタ Tr72のゲート電圧はゲートを共通にする第 13ト ランジスタ Tr74のゲートにセットされる。これらセットされた電圧に応じて、第 13トラン ジスタ Tr74および第 14トランジスタ Tr76のドレインからソースへ電流が流れる。第 1 3トランジスタ Tr74および第 14トランジスタ Tr76は、第 11トランジスタ Tr70および第 12トランジスタ Tr72に流れる電流の n/2倍で電流が流れるようなゲート幅で設計さ れる。第 13トランジスタ Tr74および第 14トランジスタ Tr76に流れる電流は、出力端 子 Iout20を介して外部から引き込むシンク電流となる。これら第 13トランジスタ Tr74 および第 14トランジスタ Tr76に流れる電流の和は、第 2トランジスタ Tr52に流れる電 流の n倍である。
[0048] 以上の動作により、第 1入力端子 IN30に正電圧が印加されたときは、その電圧に 応じて流れる電流の n倍に増幅されたソース電流が出力端子 Iout20に生じる。第 2 入力端子 IN40に正電圧が印加されたときは、その電圧に応じて流れる電流の n倍に 増幅されたシンク電流が出力端子 Iout20に生じる。電流を n/2倍に増幅する第 5ト ランジスタ Tr66、第 6トランジスタ Tr68、第 13トランジスタ Tr74、第 14トランジスタ Tr 76は、電流を n倍に増幅するトランジスタと比べて周波数帯域が伸びる。したがって、 差動増幅回路 20全体として、電流を n倍に増幅するトランジスタを用いる場合よりも 良好な周波数特性が得られ、 目標の利得を実現することができる。
[0049] 以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その 各構成要素や各処理プロセスの組合せにレ、ろレ、ろな変形が可能なこと、またそうした 変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例 を挙げる。
[0050] 本発明の各実施の形態において、電流を増幅する各トランジスタの利得は、装置 全体で目標とする利得の 1/2に設定した。変形例においては、電流を増幅する各ト ランジスタの利得を、装置全体で目標とする利得より小さい任意の値に設定してもよ レ、。
[0051] 本発明の各実施の形態においては差動増幅段を 2段構成としたが、変形例におい ては差動増幅段を 3段以上の構成としてもよい。同様に、差動入力段もまた 3段以上 の構成としてもよい。
[0052] 本発明の実施の形態 1においては、第 3トランジスタ Trl4、第 4トランジスタ Trl6、 第 5トランジスタ Trl8、第 6トランジスタ Tr20、第 7トランジスタ Tr22、および第 8トラン ジスタ Tr24を第 1増幅段 16として括り説明した。同様に、第 11トランジスタ Tr34、第 12トランジスタ Tr36、第 13トランジスタ Tr38、第 14トランジスタ Tr40、第 15トランジ スタ Tr42、および第 16トランジスタ Tr44を第 2増幅段 18として括り説明した。変形例 においては、第 3トランジスタ Trl4、第 6トランジスタ Tr20、第 11トランジスタ Tr34、 および第 14トランジスタ Tr40を第 1増幅段 16としてもよい。同様に、第 4トランジスタ Trl6、第 5トランジスタ Trl8、第 7トランジスタ Tr22、第 8トランジスタ Tr24、第 12トラ ンジスタ Tr36、第 13トランジスタ Tr38、第 15トランジスタ Tr42、および第 16トランジ スタ Tr44を第 2増幅段 18としてもよい。 [0053] 本発明の実施の形態 2においては、第 3トランジスタ Tr54、第 4トランジスタ Tr56、 第 5トランジスタ Tr66、および第 6トランジスタ Tr68を第 1増幅段 24として括り説明し た。同様に、第 7トランジスタ Tr58、第 8トランジスタ Tr60、第 9トランジスタ Tr62、第 1 0トランジスタ Tr64、第 11トランジスタ Tr70、第 12トランジスタ Tr72、第 13トランジス タ Tr74、および第 14トランジスタ Tr76を第 2増幅段 26として括り説明した。変形例 においては、第 3トランジスタ Tr54、第 6トランジスタ Tr68、第 7トランジスタ Tr58、第 10トランジスタ Tr64、第 12トランジスタ Tr72、および第 13トランジスタ Tr74を第 1増 幅段 24としてもよい。同様に、第 4トランジスタ Tr56、第 5トランジスタ Tr66、第 8トラ ンジスタ Tr60、第 9トランジスタ Tr62、第 11トランジスタ Tr70、および第 14トランジス タ Tr76を第 2増幅段 26としてもよい。
[0054] 本発明の実施の形態 1においては、第 4トランジスタ Trl6および第 5トランジスタ Tr 18で構成されるカレントミラーの電流増幅比を 1： 1に設定し、第 7トランジスタ Tr22お よび第 8トランジスタ Tr24で構成されるカレントミラーの電流増幅比を l : n/2に設定 した。変形例においては、第 4トランジスタ Trl6および第 5トランジスタ Trl8の電流増 幅比を 1 : xに設定し、第 7トランジスタ Tr22および第 8トランジスタ Tr24の電流増幅 比を l : yに設定するとともに、 Xと yの積力 /2となるよう構成してもよい。これと同様 に、第 12トランジスタ Tr36および第 13トランジスタ Tr38で構成されるカレントミラー の電流増幅比を 1 : xに設定し、第 15トランジスタ Tr42および第 16トランジスタ Tr44 で構成されるカレントミラーの電流増幅比を 1 : yに設定するとともに、 Xと yの積力 ¾/ 2となるよう構成してもよレ、。この場合も全体として n倍の増幅度を実現できる。
[0055] 本発明の実施の形態 2においては、第 7トランジスタ Tr58および第 10トランジスタ T r64のカレントミラーと第 8トランジスタ Tr60および第 9トランジスタ Tr62のカレントミラ 一の電流増幅比をそれぞれ 1 : 1に設定し、第 11トランジスタ Tr70および第 14トラン ジスタ Tr76のカレントミラーと第 12トランジスタ Tr72および第 13トランジスタ Tr74の カレントミラーの電流増幅比をそれぞれ l : n/2に設定した。変形例においては、第 7 トランジスタ Tr58および第 10トランジスタ Tr64と第 8トランジスタ Tr60および第 9トラ ンジスタ Tr62の電流増幅比をそれぞれ 1 : xに設定し、第 11トランジスタ Tr70および 第 14トランジスタ Tr76と第 12トランジスタ Tr72および第 13トランジスタ Tr74の電流 増幅比をそれぞれ 1 : yに設定するとともに、 Xと yの積力 ¾/2となるよう構成してもよい
。この場合も全体として n倍の増幅度を実現できる。
[0056] 本発明の実施の形態 1における第 1入力段 12および第 2入力段 14は、それぞれ変 形例において第 1入力端子 IN10および第 2入力端子 IN20を含んでもよい。同様に
、本発明の実施の形態 2における入力段 22は、変形例において第 1入力端子 IN30 および第 2入力端子 IN40を含んでもょレ、。
[0057] 本発明の各実施の形態においては、特許請求の範囲に記載した増幅回路を差動 増幅回路として構成した。変形例においては、差動増幅回路以外の増幅回路にて 特許請求の範囲に記載した増幅回路を実現してもよい。 産業上の利用可能性
[0058] 本発明によれば、増幅回路において高周波帯域の増幅効率を向上させることがで きる。
図面の簡単な説明
[0059] [図 1]本発明の実施の形態 1に係る差動増幅回路の構成を示す図である。
[図 2]差動増幅回路における動作周波数と利得の関係を示す図である。
[図 3]本発明の実施の形態 2に係る差動増幅回路の構成を示す図である。
[図 4]従来の差動増幅回路の構成を示す図である。
[図 5]従来の差動増幅回路における動作周波数と利得の関係を示す図である。 符号の説明
[0060] 10 差動増幅回路、 12 第 1入力段、 14 第 2入力段、 16 第 1増幅段、 18 第 2増幅段、 20 差動増幅回路、 22 入力段、 24 第 1増幅段、 26 第 2増 幅段。

Claims

請求の範囲
[1] 入力信号を増幅する回路であって、
目標とする利得よりも利得の小さい複数の増幅段を含み、これら複数の増幅段は並 列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られた出力電流を 加算することにより全体として前記目標とする利得を実現することを特徴とする増幅回 路。
[2] 入力信号を増幅する回路であって、
目標とする高周波帯域を動作周波数帯域に含む複数の増幅段を含み、これら複数 の増幅段は並列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られ た出力電流を加算することにより前記高周波帯域の入力信号を一つの増幅段で増 幅するよりも全体として高い利得にて増幅することを特徴とする増幅回路。
[3] 前記入力信号が入力される複数の入力段をさらに含み、
前記複数の増幅段は、前記入力信号の電圧に応じて前記複数の入力段のそれぞ れに流れる電流を増幅することを特徴とする請求項 1または 2に記載の増幅回路。
[4] 前記入力信号が入力される一つの入力段をさらに含み、
前記複数の増幅段は、前記入力信号の電圧に応じて流れる電流を分割してそれ ぞれを増幅することを特徴とする請求項 1または 2に記載の増幅回路。
[5] 前記入力段は、前記入力信号が入力される 1対の差動入力端子を含み、
前記複数の増幅段は、前記入力信号に応じて流れる入力電流をそれぞれ差動増 幅することを特徴とする請求項 3または 4に記載の増幅回路。
PCT/JP2004/007495 2003-06-03 2004-05-31 増幅回路 Ceased WO2004109908A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/061,256 US7057463B2 (en) 2003-06-03 2005-02-18 Differential amplifier with improved frequency characteristic

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-158536 2003-06-03
JP2003158536A JP3897733B2 (ja) 2003-06-03 2003-06-03 増幅回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/061,256 Continuation US7057463B2 (en) 2003-06-03 2005-02-18 Differential amplifier with improved frequency characteristic

Publications (1)

Publication Number Publication Date
WO2004109908A1 true WO2004109908A1 (ja) 2004-12-16

Family

ID=33508433

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/007495 Ceased WO2004109908A1 (ja) 2003-06-03 2004-05-31 増幅回路

Country Status (6)

Country Link
US (1) US7057463B2 (ja)
JP (1) JP3897733B2 (ja)
KR (1) KR20060004904A (ja)
CN (1) CN100468962C (ja)
TW (1) TW200503404A (ja)
WO (1) WO2004109908A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303664A (ja) * 2004-04-12 2005-10-27 Ricoh Co Ltd 差動増幅回路
US7962432B2 (en) 2007-01-16 2011-06-14 Timmins Software Corporation Analyzing information technology systems using collaborative intelligence data anonimity
US8217721B1 (en) * 2011-03-02 2012-07-10 Himax Technologies Limited Slew rate enhancing circuit
US10079574B2 (en) * 2016-02-09 2018-09-18 Mediatek Inc. Wideband adaptive bias circuits for power amplifiers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5229141A (en) * 1975-08-30 1977-03-04 Toshiba Corp Amplifier
JPH04165804A (ja) * 1990-10-30 1992-06-11 Nec Corp 差動増幅回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE155299T1 (de) * 1990-02-14 1997-07-15 Siemens Ag Analog-digital-umsetzer nach dem erweiterten parallelverfahren
US5432477A (en) * 1992-07-31 1995-07-11 Sony Corporation Wide frequency range amplifier apparatus
US5381114A (en) * 1994-04-04 1995-01-10 Motorola, Inc. Continuous time common mode feedback amplifier
US5701099A (en) * 1995-11-27 1997-12-23 Level One Communications, Inc. Transconductor-C filter element with coarse and fine adjustment
JP4129843B2 (ja) * 1996-05-15 2008-08-06 エヌエックスピー ビー ヴィ ゲイン制御
JPH1127068A (ja) * 1997-06-30 1999-01-29 Nec Ic Microcomput Syst Ltd 利得制御増幅器及びその制御方法
US5821824A (en) * 1997-08-25 1998-10-13 National Semiconductor Corporation Multistage voltage converter for voltage controlled oscillator
US6184750B1 (en) * 1999-05-27 2001-02-06 Gain Technology, Inc. Control circuit driven by a differential input voltage and method for controlling same
US6400227B1 (en) * 2001-05-31 2002-06-04 Analog Devices, Inc. Stepped gain controlled RF driver amplifier in CMOS

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5229141A (en) * 1975-08-30 1977-03-04 Toshiba Corp Amplifier
JPH04165804A (ja) * 1990-10-30 1992-06-11 Nec Corp 差動増幅回路

Also Published As

Publication number Publication date
TW200503404A (en) 2005-01-16
CN1701507A (zh) 2005-11-23
CN100468962C (zh) 2009-03-11
JP3897733B2 (ja) 2007-03-28
KR20060004904A (ko) 2006-01-16
TWI331443B (ja) 2010-10-01
JP2004363830A (ja) 2004-12-24
US20050146382A1 (en) 2005-07-07
US7057463B2 (en) 2006-06-06

Similar Documents

Publication Publication Date Title
US7586373B2 (en) Fully differential class AB amplifier and amplifying method using single-ended, two-stage amplifier
US7420423B2 (en) Active balun device
US20100066449A1 (en) Three-stage frequency-compensated operational amplifier for driving large capacitive loads
US6720832B2 (en) System and method for converting from single-ended to differential signals
US20080055005A1 (en) Feedback-type variable gain amplifier and method of controlling the same
US7215199B2 (en) Method and system for simplifying common mode feedback circuitry in multi-stage operational amplifiers
US7777575B2 (en) Circuit with single-ended input and differential output
CN109004935B (zh) 具有改进的电气特性的单级差分运算放大器
Yan et al. A negative conductance voltage gain enhancement technique for low voltage high speed CMOS op amp design
US7292098B2 (en) Operational amplifier
JP2019041155A (ja) Ｏｔａ回路及びフィルタ
WO2004109908A1 (ja) 増幅回路
US20100182093A1 (en) Single-ended to differential converting apparatus and rf receiving apparatus
CN1249938C (zh) 电场强度检测电路及限幅放大器
US7274256B2 (en) Input amplifier stage in the AB class having a controlled bias current
TWM383162U (en) Analog multiplier
Tan et al. A 270 MHz, 1 Vpk-pk, Low-Distortion Variable Gain Amplifier in a 0.35 μm CMOS Process
JPS63313903A (ja) 増幅回路およびそれを用いた光通信システム
JP2006279599A (ja) 増幅回路
TWI915140B (zh) 放大器電路
JPH06204762A (ja) 演算増幅器及びその駆動方法
KR0154763B1 (ko) 상호 콘덕턴스 연산 증폭회로
US20210344095A1 (en) Directional coupler and semiconductor chip
Gandhi Implementation and Characterization of High Slew Rate CMOS Op-Amp
JP5480481B2 (ja) 集積回路コントローラ用の内部周波数補償回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11061256

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2004800934X

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020057006590

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020057006590

Country of ref document: KR

122 Ep: pct application non-entry in european phase