WO2004100379A1 - Pll回路 - Google Patents

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    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Definitions

  • PLL Phase Locked Loop
  • the PLL circuit has a reference oscillator and a phase comparator.
  • the phase noise of the reference oscillator and the phase noise of the phase comparator are the main factors of the phase noise of the PLL circuit.
  • an oscillator with low phase noise such as a crystal oscillator, is often used as the reference oscillator. Therefore, the phase noise of the PLL circuit is mainly caused by the phase noise of the phase comparator.
  • Patent Document 1 US Pat. No.
  • the voltage-controlled oscillation means controls the frequency of the output signal according to the voltage of the input signal.
  • the in-loop divider divides the output signal by 1 / M (where M is an integer of 2 or more) and outputs M output divided signals.
  • the phase shifting means in the loop makes the phase of the output frequency-divided signal differ by 360 ° / M.
  • the reference frequency dividing means divides the reference signal by 1 / M and outputs M reference frequency divided signals. Reference phase displacement The means makes the phase of the reference frequency-divided signal differ by 360 ° / M.
  • the plurality of phase comparing means calculates the phase difference between each of the output frequency-divided signals having a phase different by 360 ° / M and each of the reference frequency-divided signals having a phase different by 360 ° / M. Outputs the corresponding signal.
  • the summing means sums the outputs of the phase comparison means. In the low-pass filter, the low-frequency component of the output of the summing means is passed and given to the voltage-controlled oscillation means.
  • the invention according to claim 2 is the invention according to claim 1, wherein M is an integer power of 2.
  • FIG. 2 is a block diagram showing a configuration of the PLL circuit 1 according to a modification of the embodiment of the present invention.
  • the adder (summing means) 60 outputs the sum of the output of the phase comparator 50a and the output of the phase comparator 50b.
  • the loop fill 0 passes the low-frequency component of the output of the adder 60 to the voltage-controlled oscillator 10.
  • the voltage controlled oscillator 10 outputs an output signal of the frequency f out.
  • the output signal is frequency-divided by the frequency divider 12 to 1 / N to become a frequency: f out / N.
  • the frequency is given to the frequency divider 20 in the loop.
  • the in-loop divider 20 divides the output signal having the frequency out / N by 1/2, and divides the two output divided signals by two. Output.
  • One of the output frequency-divided signals is directly supplied to the phase comparator 50a.
  • the other one of the output frequency-divided signals is supplied to the phase comparator 5 Ob after the phase is changed by 180 ° by the phase displacement unit 22 in the loop.
  • the reference signal oscillator 30 outputs a reference signal having a predetermined frequency f ref.
  • the output signal is frequency-divided into 1ZR by the frequency divider 32 to have a frequency f ref / R, which is provided to the reference frequency divider 40.
  • the reference frequency divider 40 divides the frequency of the reference signal having the frequency f refZR by half, and outputs two reference frequency-divided signals.
  • One of the reference frequency-divided signals is directly supplied to the phase comparator 50a.
  • the other one of the reference frequency-divided signals is supplied to the phase comparator 5 Ob after the phase is changed by 180 ° by the reference phase shift unit 42.
  • Each of the phase comparators 50a and 50b outputs a signal corresponding to the phase difference of the input signal. The sum of these outputs is obtained by the adder 60.
  • the low frequency component of the output of the adder 60 passes through the loop filter 70 and is supplied to the voltage controlled oscillator 10.
  • a 1Z4 frequency divider may be used as the reference frequency divider 40.
  • the in-loop divider 20 is also a 1/4 divider.
  • the reference divider 40 outputs four reference divided signals, and the in-loop divider 20 also outputs four output divided signals.
  • the frequency divider 12 will have the phase comparators 50a, 50b, 50c, 5c. Circuit size, cost, and power consumption are saved compared to the case where four are required as in the case of 0 d.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　ＰＬＬ回路における位相比較器の位相雑音を低減するための簡易な構成を提供する。　入力信号の電圧に応じて、出力信号の周波数を制御する電圧制御発振器（ＶＣＯ）１０と、出力信号を１／２分周して２個の出力分周信号を出力するループ内分周器２０と、出力分周信号の位相が360°／2＝180°ずつ異なるようにするループ内位相変位部２２と、基準信号を１／２分周して２個の基準分周信号を出力する基準分周器４０と、基準分周信号の位相が180°ずつ異なるようにする基準位相変位部４２と、位相が180°ずつ異なった出力分周信号のそれぞれと、位相が180°ずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する複数の位相比較器５０ａ、ｂと、位相比較器５０ａ、ｂの出力の総和をとる加算器６０と、加算器６０の出力の低周波成分を通過させて電圧制御発振器１０に与えるローパスフィルタ７０とを備える。

Description

明 細 書 PLL回路
技術分野
本発明は P L L (Phase Locked Loop) 回路における位相比較器の 雑音の低減に関する。 背景技術
従来より、 周波数通倍器等に PL L (Phase Locked Loop) 回路が 使用されている。 PLL回路は、 参照発振器と、 位相比較器とを有し ている。 PL L回路のループ帯域内では、 参照発振器の位相雑音と、 位相比較器の位相雑音とが、 P L L回路の位相雑音の主な要因となる。 ここで、 参照発振器には、 水晶発振器等の位相雑音の小さい発振器を 使用することが多い。 したがって、 PLL回路の位相雑音は、 主に位 相比較器の位相雑音により生ずる。 ここで、 位相比較器の位相雑音を低減するための技術が特許文献 1 (米国特許第 6509800号明細書 （第 7欄、 59〜62行、 第 1 1欄、 56〜60行、 図 4)) に提案されている。 すなわち、 電圧制御 発振器 （VCO) の出力を分周する分周器と、 分周器と基準信号との 位相を比較する位相比較器との組を複数組設ける。 そして、 複数の位 相比較器の総和をとると、 位相比較器のノィズの成分は互いに打ち消 しあう。 よって、 位相比較器の位相雑音を低減できる。 しかしながら、 上記のような技術によれば、 分周器を複数、 すなわ ち位相比較器の個数だけ使用しなければならない。よって、回路規模、 コストおよび消費電力が増大してしまう。 そこで、 本発明は、 P L L回路における位相比較器の位相雑音を低 減するための簡易な構成を提供することを課題とする。 発明の開示
請求項 1に記載の発明は、 入力信号の電圧に応じて、 出力信号の周 波数を制御する電圧制御発振手段と、出力信号を 1 ZM分周（ただし、 Mは 2以上の整数） して M個の出力分周信号を出力するループ内分周 手段と、 出力分周信号の位相が 3 6 0 ° /Mずつ異なるようにするル —プ内位相変位手段と、 基準信号を 1 ZM分周して M個の基準分周信 号を出力する基準分周手段と、 基準分周信号の位相が 3 6 0 ° /Mず つ異なるようにする基準位相変位手段と、 位相が 3 6 0 ° ZMずつ異 なった出力分周信号のそれそれと、 位相が 3 6 0 ° /Mずつ異なった 基準分周信号のそれそれとの位相差に応じた信号を出力する複数の位 相比較手段と、 位相比較手段の出力の総和をとる総和手段と、 総和手 段の出力の低周波成分を通過させて電圧制御発振手段に与えるローパ スフィル夕とを備えるように構成される。 上記のように構成された発明によれば、 電圧制御発振手段は、 入力 信号の電圧に応じて、 出力信号の周波数を制御する。 ループ内分周手 段は、 出力信号を 1 /M分周 （ただし、 Mは 2以上の整数） して M個 の出力分周信号を出力する。 ループ内位相変位手段は、 出力分周信号 の位相が 3 6 0 ° /Mずつ異なるようにする。 基準分周手段は、 基準 信号を 1 /M分周して M個の基準分周信号を出力する。 基準位相変位 手段は、 基準分周信号の位相が 3 6 0 ° /Mずつ異なるようにする。 複数の位相比較手段は、 位相が 3 6 0 ° /Mずつ異なった出力分周信 号のそれそれと、 位相が 3 6 0 ° /Mずつ異なった基準分周信号のそ れそれとの位相差に応じた信号を出力する。 総和手段は、 位相比較手 段の出力の総和をとる。 ローパスフィル夕は、 総和手段の出力の低周 波成分を通過させて電圧制御発振手段に与える。 請求項 2に記載の発明は、 請求項 1に記載の発明であって、 Mは 2 の整数乗であるように構成される。
図面の簡単な説明
図 1は、 本発明の実施形態にかかる P L L回路 1の構成を示すプロ ック図である。
図 2は、 本発明の実施形態の変形例にかかる P L L回路 1の構成を 示すプロック図である。
発明を実施するための最良の形態 以下、 本発明の実施形態を図面を参照しながら説明する。 図 1は、 本発明の実施形態にかかる P L L回路 1の構成を示すプロ ヅク図である。 ？ 1^ 回路 1は、 電圧制御発振器 （V C O ) 1 0、 分 周器 1 2、 ループ内分周器 2 0、 ループ内位相変位部 2 2、 基準信号 発振器 3 0、 分周器 3 2、 基準分周器 4 0、 基準位相変位部 4 2、 位 相比較器 5 0 a、 5 O b、 加算器 （総和手段） 6 0、 ループフィル夕 7 0を備える。 電圧制御発振器 （ V C 0 ： Voltage Controlled Oscillator) 1 0は、 入力信号の電圧に応じて、 出力信号の周波数 f outを制御する。 分周器 1 2は、 出力信号の周波数を 1 / Nに分周する。 ただし、 N は 2以上の整数である。 なお、 分周器 1 2に分数分周器を付加しても よい。 ループ内分周器 2 0は、 出力信号を分周器 1 2を介して受け、 1 / 2に分周し、 2個の出力分周信号を出力する。 ループ内位相変位部 2 2は、 2個の出力分周信号の位相を、 3 6 0 ° ノ 2 = 1 8 0 ° ずつ異なるようにする。 例えば、 図 1に示すように、 2個の出力分周信号の内の一つの信号の位相を 1 8 0 ° ずらせばよい ( 基準信号発振器 3 0は、所定の周波数 f refの基準信号を出力する。 分周器 3 2は基準信号の周波数を に分周する。 ただし、 IUま 2以上の整数である。 なお、 分周器 3 2に分数分周器を付加してもよ い。 基準分周器 4 0は、 基準信号を分周器 3 2を介して受け、 1 Z 2に 分周し、 2個の基準分周信号を出力する。 基準位相変位部 4 2は、 2個の基準分周信号の位相を、 3 6 0 ° / 2 二 1. 8 0 ° ずつ異なるようにする。 例えば、 図 1に示すように、 2 個の基準分周信号の内の一つの信号の位相を 1 8 0 ° ずらせばよい。 位相比較器 5 0 a、 5 0 bは、 位相が 1 8 0 ° ずつ異なった出力分 周信号のそれそれと、 位相が 1 8 0 ° ずつ異なった基準分周信号のそ れそれとの位相差に応じた信号を出力する。 すなわち、 位相比較器 5 0 aは、 ループ内分周器 2 0から出力された出力分周信号と、 基準分 周器 4 0から出力された基準分周信号との位相差に応じた信号を出力 する。 位相比較器 5 0 bは、 ループ内分周器 2 0から出力され、 ルー プ内位相変位部 2 2により位相が 1 8 0 ° 変位した出力分周信号と、 基準分周器 4 0から出力され、 基準位相変位部 4 2により位相が 1 8 0 ° 変位したた基準分周信号との位相差に応じた信号を出力する。 加算器 (総和手段) 6 0は、 位相比較器 5 0 aの出力および位相比 較器 5 0 bの出力の総和を出力する。 ループフィル夕 Ί 0は、 加算器 6 0の出力の低周波成分を通過させ て電圧制御発振器 1 0に与える。 次に、 本発明の実施形態の動作を説明する。 電圧制御発振器 1 0は、 周波数 f out の出力信号を出力する。 出力 信号は、分周器 1 2により 1 / Nに分周されて周波数: f out/ Nとなり. ループ内分周器 2 0に与えられる。 ループ内分周器 2 0は、 周波数 out/ Nとなった出力信号を、 1 / 2に分周し、 2個の出力分周信号を 出力する。 出力分周信号の内の 1個は、 そのまま位相比較器 5 0 aに 与えられる。 出力分周信号の内の他の 1個は、 ループ内位相変位部 2 2により位相が 1 8 0 ° 変化してから、 位相比較器 5 O bに与えられ る。 また、 基準信号発振器 3 0は、 所定の周波数 f ref の基準信号を出 力する。 出力信号は、 分周器 3 2により 1ZRに分周されて周波数 f ref/Rとなり、 基準分周器 4 0に与えられる。 基準分周器 4 0は、 周 波数 f refZRとなった基準信号を、 1/2に分周し、 2個の基準分周 信号を出力する。 基準分周信号の内の 1個は、 そのまま位相比較器 5 0 aに与えられる。 基準分周信号の内の他の 1個は、 基準位相変位部 42により位相が 1 8 0 ° 変化してから、 位相比較器 5 O bに与えら れる。 位相比較器 5 0 a、 5 O bは、 それそれ、 入力された信号の位相差 に応じた信号を出力する。 これらの出力の総和が加算器 6 0によりと られる。 加算器 6 0の出力の低周波成分が、 ループフィル夕 7 0を通 過し、 電圧制御発振器 1 0に与えられる。 本発明の実施形態によれば、 上記のようにして、 フィードバックル —プが組まれているので、 f out= f refx 2 N/ 2 R = f refXN/R となる。 N、 Rを適宜に設定することで、 f out を所望の周波数とす ることができる。 ここで、 ループ帯域内の位相雑音の fref の項は、 基準分周器 4 0 の存在により、 101og(f refZ2R)となる。 また、 ループ内分周器 2 0 により位相雑音が 2倍増加する分は、 位相比較器を 2個 （位相比較器 5 0 a、5 O b)使用することにより位相雑音が 1/2倍になるため、 相殺される。 一方、 通常の P L L回路には、 基準分周器 4 0、 ループ 内分周器 2 0および位相比較器 5 0 bが無いので、 ループ帯域内の位 相雑音の fref の項は、 101og(f ref/R)となる。 よって、 基準分周器 40、 ループ内分周器 2 0および位相比較器 5 0 bの存在により、 位 相雑音が lOlog (： f ref/2R)— 101og(f
Figure imgf000009_0001
— 3 [dB]増える。 すなわち、 位相雑音が 3 [dB]減少する。 本発明の実施形態によれば、 このように位相雑音が減少するにもか かわらず、 分周器 1 2がー個ですむという長所がある。 従来技術で挙 げた特許文献 1に記載の技術を本発明の実施形態に適用すれば、 分周 器 1 2が位相比較器 5 0 a、 5 0 bの個数と同じく二個必要とされる のに比べ、 回路規模、 コストおよび消費電力の節約につながる。 なお、 本発明の実施形態においては、 基準分周器 40として、 1Z 2分周器を使用している。 しかし、 基準分周器 4 0としては 1ZM分 周器 （ただし、 Mは 2以上の整数） を使用できる。 例えば、 M= 2n (ただし、 nは 2以上の整数） としてもよい。 図 2に、 M= 22 = 4 としたときの P L L回路 1の構成を示す。 図 2に示すように、 基準分周器 4 0としては 1Z4分周器を使用し てもよい。この場合、ループ内分周器 2 0もまた 1ノ4分周器とする。 基準分周器 4 0は 4個の基準分周信号を出力し、 ループ内分周器 2 0 もまた 4個の出力分周信号を出力する。 4個の基準分周信号は、 基準 位相変位部 4 2 a、 b、 cにより、 位相が、 3 6 0 ° /4 = 9 0 ° ず つ異なるようにされる。 4個の出力分周信号もまた、 ループ内位相変 位部 2 2 a、 b、 cにより、 位相が、 3 6 0 ° /4 = 9 0 ° ずつ異な るようにされる。 そして、 位相比較器 5 0 a、 5 0 b、 5 0 c、 5 0 dが、 4個の基準分周信号と 4個の出力分周信号との位相差に応じた 信号を出力し、 加算器 6 0により総和がとられる。 図 2の例においては、 ループ帯域内の位相雑音の fref の項が、 基 準分周器 40の存在により、 101og(f refZ4R)となる。 また、 ループ 内分周器 2 0により位相雑音が 4倍増加する分は、 位相比較器を 4個 (位相比較器 5 0 a、 5 0 b、 5 0 c、 5 0 d) 使用することにより 位相雑音が 1/4倍になるため、 相殺される。 一方、 通常の P L L回 路には、 基準分周器 40、 ループ内分周器 2 0および位相比較器 5 0 b、 5 0 c、 5 0 dが無いので、 ループ帯域内の位相雑音の fref の 項は、 101og(f refZR)となる。 よって、 基準分周器 40、 ループ内分 周器 2 0および位相比較器 50 b、 5 0 c、 5 0 dの存在により、 位 相雑音が 10log( f ref/4R) - 101og( f ref/R) = 101og(l/4) =一 6 [dB]増える。 すなわち、 位相雑音が 6 [dB]減少する。 このように、 101ogM[dB]だけ位相雑音が減少する。 しかも、 このように位相雑音が減少するにもかかわらず、 分周器 1 2がー個ですむという長所がある。 従来技術で挙げた特許文献 1に記 載の技術を本発明の実施形態の変形例に適用すれば、 分周器 1 2が位 相比較器 5 0 a、 5 0 b, 5 0 c、 5 0 dの個数と同じく四個必要と されるのに比べ、回路規模、コストおよび消費電力の節約につながる。

Claims

請 求 の 範 囲
1 . 入力信号の電圧に応じて、 出力信号の周波数を制御する電圧制 御発振手段と、
前記出力信号を 1 /M分周 （ただし、 Mは 2以上の整数） して M個 の出力分周信号を出力するループ内分周手段と、
前記出力分周信号の位相が 3 6 0 ° /Mずつ異なるようにするル一 プ内位相変位手段と、
基準信号を 1 /M分周して M個の基準分周信号を出力する基準分周 手段と、
前記基準分周信号の位相が 3 6 0 ° /Mずつ異なるようにする基準 位相変位手段と、
位相が 3 6 0 ° /Mずつ異なった出力分周信号のそれそれと、 位相 が 3 6 0 ° /Mずつ異なった基準分周信号のそれそれとの位相差に応 じた信号を出力する複数の位相比較手段と、
前記位相比較手段の出力の総和をとる総和手段と、
前記総和手段の出力の低周波成分を通過させて前記電圧制御発振手 段に与える口一パスフィル夕と、
を備えた信号処理装置。
2 . 請求項 1に記載の信号処理装置であって、
前記 Mは 2の整数乗である、
信号処理装置。
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