明細書 回路解析装置、 回路解析方法、 プログラム 及びコンピュータ読取り可能な記録媒体 技術分野
本発明は、 回路解析装置、 回路解析方法、 当該装置或いは方法による動作をコ ンピュータに実行させるプログラム及ぴそのプログラムを格納するコンピュータ 読取り可能な記録媒体に係り、 特に L S I回路設計等における回路動作遅延に対 する効率的な検証手法を適用した回路解析装置、 回路解析方法、 当該装置或いは 方法による動作をコンピュータに実行させるプログラム及びそのプログラムを格 納するコンピュータ読取り可能な記録媒体に関する。 背景技術
近年、 様々な産業分野におけるデータ解析、 制御等の用途に必要不可欠な L S I等の大規模集積回路においては、 高度の集積度と共に、 その回路動作タイミン グに対する厳しい要求が有り、 それらの回路特性を回路設計段階のおいて高精度 の検証し得る機能を有する信号遅延時間検証 (シミュレーション) 手法の導入が 望まれている。
このような L S I等のトランジスタ回路の信号遅延時間解析にぉレ、ては、 回路 上、 所定の入出力項目に直接関わる回路部分 (以下 「活性パス」 と称する) の入 力端の所定の入力値の印加から出力端に所定の出力値が現れるまでに要する時間 を求めることが行なわれている。 このような回路動作解析を行なうにあたって該 当回路部分の所定の動作を実行することを 「活性パス」 の 「活性化」 と称する。 ここで、 通常大規模集積回路では一つの回路中に様々な活性パスが存在し、 特定 の活性パスにおける活性化〖こよる解析を行なう場合、 回路解析上その周辺回路の 状態をどのように設定するかが問題となる。
このような回路解析において、 活性パスの活性化に論理的に影響を与えない入 力の信号設定は論理回路動作解析においては不要である。 従来の L S I回路では
それ程動作の高速化に対する要求が厳しくなかったため、 特に周辺回路の動作状 況を考慮しなくても実回路評価に有用な信号遅延時間値、 即ちディレイ値を得る ことが可能であった。 しかしながらクロック周波数が 1 GH zを超えるような超 高速 L S Iにおいては周辺回路の信号設定の違いによって生じる実回路における 実際の信号伝播動作遅延量、 即ちディレイ値とシミュレーション計算で得られる ディレイ値との差が大きくなり、 実回路に促した信号伝播動作遅延時間解析、 即 ちディレイ解析を行うことが困難となる場合がある。 そのため、 超高速 L S I回 路設計において活性パスのディレイ解析を高精度に行うには周辺回路の動作状況 を考慮する必要がある。
即ち、 従来の回路設計解析においては、 例えば信号伝播動作遅延時間、 即ちデ ィレイ計算対象の活性パスに沿つて回路部分を切り出し、 このように切り出され た活性パスの回路部分についてのみディレイ解析を行なっていた。この手法では、 当該活性パスの活性化に影響を与える可能性のある他の周辺回路部分の信号設定 については特に考盧していなかった。 ところが上記の如く、 近年の超高速 L S I の実回路では活性パスのディレイはその周辺回路の信号設定状況によって受ける 影響が大きい。 このため、 上記の如くのディレイ計算対象のパスに沿って回路を 切り出す方法では、 必ずしも信 移に伴う負荷を正確に再現することは出来な かった。 また、 信^ S移や周辺回路の状態が十分考慮されておらず、 パス上から 見える負荷が一律であり、実回路と計算上の誤差が大きくなる傾向があった。又、 これとは別に活性ィ匕パスに着目して活性化のパターン生成を行う手法が有り、 こ の方法では上記回路を切り出す方法と比較して正確なディレイ計算を行えるもの の、 周辺回路の信号設定状況が考慮されていなかったため、 必ずしもディレイ計 算の精度が十分高 、ものとは言えなかつた。 特許文献 1 特開平 8— 6 3 4 9 9
特許文献 2 特開平 9一 3 2 5 9 8 1
特許文献 3 特開 2 0 0 1— 7 6 0 2 0 発明の開示
本発明は上記問題点に鑑みてなされたものであり、 活性パスの信号伝播動作遅 延解析において、 直接その活性パスの活性化に影響を与えない入力項目のうち、 当該活性パスの信号伝播動作遅延解析に必要な入力項目を抽出してその入力項目 に対して適当な信号設定を行なうことにより、 ディレイ解析の精度を効果的に向 上可能な回路解析装置を«することを目的とする。
本発明では、 所定の回路構成中、 特定の回路部分の所定の動作における信号伝 播動作遅延を解析する際、 当該特定回路部分の所定の動作に対して論理的には影 響を与えない入力項目についても着目し、 その入力項目について所定の条件で信 号設定を行なレヽ、 それによる影響も加味して当該特定回路部分の所定の動作にお ける信号伝播動作遅延を解析する。
このように当該特定回路部分の所定の動作に対して論理的には影響を与えない 入力項目についても考慮し且つ所定の条件でそれに対する信号設定を行なうため、 特定の条件における周辺回路部分の入力信号設定状態による影響を加味した上で 当該回路部分における信号伝播動作遅延を解析可能である。 そのため、 当該回路 構成の実回路状態での実際の使用状態における信号伝播動作遅延についての高精 度の解析結果を得ることが可能となる。 図面の簡単な説明
本発明の他の目的、 特徴及び作用効果は添付の図面を参照しながら以下の詳細 な説明を見ることによってより一層明瞭となるであろう。
図 1は本発明の一実施例による回路解析装置の概要を示すブロック図である。 図 2は図 1中、 周辺回路信号設定部の動作を詳細に説明するためのフローチヤ 一トである。
図 3は本発明の実施例の動作を説明するための、 その解析対象としてのトラン ジスタ回路例を示す回路図である。
図 4 A, 4 B, 4 Cは、 本発明の実施例による回路解析に適用可能な回路入力 関連データについて説明するための図である。
図 5は、 本発明の実施例による回路解析に適用可能な回路異常動作防止のため の信号設定ルールにっレヽて説明するための図である。
図 6は、 本発明の実施例による回路角军析に適用可能な活性パスの分岐に対する 信号設定ルールの記述例を説明するための図である。
図 7は、 本発明の実施例による回路解析に適用可能な活性パスの分岐に対する 信号設定ルールの一例としての最大ディレイ計算用信号設定アルゴリズムについ て説明するためのフローチャートである。
図 8は、 本発明の実施例による回路解析に適用可能な活性パスの分岐に対する 信号設定ルールの一例としての最小ディレイ計算用信号設定アルゴリズムについ て説明するためのフローチャートである。
図 9は、 本発明の実施例による回路解析に適用可能な活性パスの分岐に対する 信号設定ルールの一例としての実回路動作を考慮した信号設定アルゴリズムにつ いて説明するためのフローチヤ一トである。
0 1 O A, 1 0 Bは、 図 9に示す実回路動作を考盧した信号設定アルゴリズム を説明するための図である。
図 1 1は本発明の実施例による回路解析動作を実行可能なコンピュータの一例 の構成を示すブロック図である。 発明を実施するための最良の形態
以下、 本 明の実施例を図面に基づいて説明する。
図 1は、 本発明の一実施例による回路設計解析システムのプロック図である。 同図に示す如く、 本実施例による回路設計解析システムは、 シミュレーション 入力パターンデータ作成部 1 0とアナ口グ回路シミュレータ 2 0とよりなる。 こ のシステムは例えば図 1 1と共に後述する如く、 汎用コンピュータとこれにイン ストールするソフトウェアプログラムによって実現可能である。
同図のシステムでは、 先ず、 所定の設計工程によって設計がなされた L S I回 路設計データ 3 1がシミュレーション入力パターンデータ作成部 1 0のパス解析 部 1 1に与えられる。 ここで与えられる回路データは、 通常 L S I回路を構成す る実際の回路素子の物理特性、 これらの回路素子間を接続する配線の物理特性等 を除いた情報とされ、 適用する回路素子種別の選定 (NMO Sトランジスタか P MO Sトランジスタ力等)、各回路素子間の接続構成等の論理的な回路構成を示す
データである。 これを受けたシミュレーション入力パターンデータ作成部 1 0の パス解析部 1 1では当該入力回路データから所定の手法によって当該 L S I回路 の使用目的、 基本的回路特性等に鑑み、 当該回路構成における、 シミュレーショ ンにて検証すべき回路動作を起動 (活性化) するための必要十分なシミュレーシ ヨン入力パターンを求める。
一般に一つの L S I回路設計構成データにおいて、 全ての可能なシミュレーシ ョン入力パターンの数はその回路規模に応じて指数関数的に増加する。 特に近年 の大規模 L S I回路等においては、 その可能な全ての入力パターンに対してシミ ュレーシヨンによる回路動作検証を行なうと膨大な時間と工数を要する事となる。 そのため、 その回路の使用目的、 基本的な回路特性等に鑑みて真に検証が必要な 最小限の規模の入力パターンを予め決定しておくことが必要となる。 この必要最 小限な入力パターンを求める方法として、 例えば前記の特許文献 3にて本発明者 等が提示した活性化パスシミュレーション方法における 「活性化パターン作成方 法」 の適用が可能である。
次にこのようにして求められた基本的なシミュレーション入力パターンに対し、 パス活性化解析部 1 2にて、 論理的見地からパス活性化解析処理を行なう。 当該 解析処理は回路遅延解析等、 適用する各回路素子、 配線等の詳細な物理的特性に 基づいて行なうようなものではなく、 各回路素子を純粋な論理素子と見なし、 所 望の論理動作が確実に実行され得るか否かのみを検証するものである。
次に周辺回路信号設定部 1 3では、 このようにして抽出、 検証されたシミュレ ーション入力パターンデータに対し、 当該入力パターンによってその動作を検証 する対象の回路部分である活性パスの周辺の所定の回路部分に対する入力パター ンを求める。 即ち、 検証すべき活性パスの基本的な論理動作を決定するノードに 対する入力信号よりなるシミュレーション入力パターンに加え、 当該活性パスの 論理動作には影響を与えないが、 活性パスの論理動作に関わる信号伝播動作遅延 に対して実質的に影響を与えるノードに対する入力信号よりなるシミュレーショ ン入カパターンを求める。
ここでは、 活性パスの論理動作には影響を与えないが、 その信号伝播動作遅延 に対して影響を与えるノードを抽出し、 更に、 その信号設定値として、 該当する
活性パスの動作に関わる信号伝播動作遅延に影響を与える設定値又はその信号遷 移を決定する。 尚、 この抽出設定動作は、 オペレータ又は他の解析システム等に よって予め設定される基本的な入力関連デ"タ、 信号設定ルール等に従ってアブ リケーシヨンプログラムが自動的に行なう。 そして、 このようにして設定された 入力パターンデータ 3 2 (活性パスの論理動作に直接関わるノ一ド入力信号設定、 及び、 直接関わらないが、 その動作遅延に影響を与えるノード入力信号設定を含 む) をアナログ回路シミュレータ 2 0に入力する。
- アナログ回路シミュレータ 2 0では、 当該シミュレーション入力パターンデー タ 3 2と、 回路設計データ 3 1とを基に、 回路設計データ 3 1にて示される回路 構成 (ここでは基本的論理構成に限らず、 各適用回路素子、 酉 等の詳細な物理 データを含む) に対して入力パターンデータに従つた入力信号が与えられた際の 回路動作をコンピュータの論理演算によつて詳細にシミュレーションし、 その結 果をディレイライブラリ 3 3として出力する。 このディレイライブラリ 3 3は活 性パスの動作シミュレーション結果であり、 この場合には単なる論理動作検証に 止まらず、 各適用素子及び配線材等の詳細な物理データ (インピーダンス値等) を加味したパス入出力間の信号伝播動作遅延状態を含めた解析結果である。
図 2は、 図 1に示す周辺回路信号設定部 1 3が実行する動作を示すフ口一チヤ ートである。 ここでは図 3に示す如くの回路構成を本実施例による解析装置にて 検証すべき回路構成の例として適用した場合の同設定部 1 3の動作について説明 する。 図 3の回路構成において、 にて示す経路を、 ここで検証すべき活性 ノ スとする。 この場合、ノード I N 1、 I N 2以外のノード I N 3 , S 1, S 2, S 3, I N 4, S 4は、 全て当該活性パス Pの論理動作に影響を与えなレ、ノード である。
図 2中、 ステップ S 1では回路入力関連データについて解析する。 即ち、 図 4 Aに示す如く、 上記ノード I N 1, I N 3について考えるに、 その入力にインパ ータ I NVが接続されていると仮定した場合、 図 4 B、 図 4 Cに示す如くこれら ノードの入力信号パターンは互いに反転する信号となる。 そのため、 活性パスの ノード I N 1に " 1 " の信号を設定する 、 ノード I N 3には、 その反転値、 即ち " 0 " を設定することとなる (ステップ S 2 )。
即ちこれらステップ S l, S 2では、 活性パス (P) に直接関わるノード (I N l、 I N 2 ) 以外のノードに関し、 図 3に示す如くの解析対象回路構成に対す る入力部分による条件によって必然的に決定される場合には、 その条件に従って 設定を行う。 尚、 活性パス (P 1 ) に直接関わるノード (I N 1、 I N 2 ) の入 力信号設定については既に活性パスを活性化するノ一ド又は活性パスの論理動作 に直接影響を与えるノードに対する設定として図 1に示すパス解析部 1 1にて行 われ、 パス活性化解析部 1 2にてその基本的論理動作が検証されている。
次にステップ S 3では、 信号ルールの解析を行なう。 即ち、 例えば図 6に示す 如くの、 活性パスに直接関わらないノードの入力信号として設定すべき値に対す る条件を予め設けておき、 当該条件 (ルール) によって決定されるノード入力信 号設定値を設定する。
次にステップ S 4では、 活性パスからの分岐ノードを抽出する。 これは、 活性 パスから分岐する回路部分の論理動作に対して影響を与えるノ一ドを検出するも のである。 即ち、 図 3 の例では活性パス Pに対してノード I N 3, S 1, S 2 , D 3, I N 4, S 4の各ノードがこれに該当する分岐ノードとして順次検出され ることとなる。
そしてステップ S 5にて、 このようにして順次検出されるノードに対し、 これ までのステップの処理によって、その信号の設定が可能力否かを判定する。即ち、 ステップ S 1, S 2による回路入力関連データによる条件、 並びにステップ S 3 による信号設定ルールによる条件によって設定可カゝ否かを判定する。 そして、 そ の結果判定可の場合、 ステップ S 6にて、 それらの条件に従って当該ノードの信 号入力を設定する。
ステップ S 5の判定の結果、 設定不可の場合、 或いはステップ S 6にて設定済 の場合、 次にステップ S 7にて、 回路異常動作防止の見地から、 ノードの入力信 号設定を検 I る。 即ち、 図 5に示す 「貫流電流」 の発生等、 特定の入力パター ンでは該当する回路が異常動作を行なう場合等、 明らかにあり得ない入力設定を 行なわないような条件の設定を行なう。
次にステップ S 8では既に全ての分岐ノードについて処理済みカゝ否かを判定す る。 処理済みでない場合、 ステップ S 4に戻って未処理のノードについて、 上記
ステップ S 4乃至 S 7の処理を実行する。
次に、 図 3の回路構成を例に採り、 本発明の実施例による周辺回路信号設定部 13における処理について以下に詳細に説明する。
上述の如く トランジスタ回路の活性パスの活性化に関し、 該当する活性パスの 論理動作に影響を与えない入力の信号設定は論理的には不要と考えられるが、 超 高速 LS I回路等においては活性パスにおける信号伝播動作遅延 (ディレイ)は、 その周辺回路の動作状況によって受ける影響が大き 1/ヽ場合がある。 従つて正確な クリティカルパスのディレイを求める.ためにはこの周辺回路の動作状況をも考慮 する必要がある。 本発明の実施例では活性パスの論理動作に影響を与えない入力 ピンへの信号設定方法として以下の 3種の方法を適用する。
(1) 最大ディレイ計算用信号設定法 (アルゴリズム)
(2) 最小ディレイ計算用信号設定法 (アルゴリズム)
(3) 実回路動作を考慮した信号設定法 (アルゴリズム)
以下にこれらの方法について具体的に説明する。 図 3の回路において、 活性パ ス Pは PMOSトランジスタ P 1と NMOSトランジスタ N 1とよりなる周知の CMOSインバータ回路を構成する。 そのため、 例えばその入力ピンである I N 1への印加値が 「0」 の場合、 PMOSトランジスタ P 1は OFF状態となり、 他方 NMOSトランジスタ N1は ON状態となる。 その結果、 その出力ピンであ る OUT 1に現れる値は 「1」 となる。 又、 入力ピン I N2については当該活性 化パス Pの活性化に関する論理検討により、上記 CMO Sインパータの動作を可 能にするためには、 このピン IN 2には常時 「1」 が印加されている必要がある ことが求められる。
この際、 他のピン I N3, I N4, S 1〜S 4については、 どのような信号設 定を行っても、 上記 IN 1→OUT 1の活性化には論理的には影響を与えることは ないが、 正確なディレイを求めるにはこれらの入力に対する信号設定も重要とな る。 ここで、 このディレイを求める上での上記 「最大ディレイ計算用信号設定法 (即ち上記活性パスの動作上の遅延量が最大となる信号設定)」では、ピン IN1 の印加値が '0,→ '1, に変化する場合、 ピン IN1の電荷が '1, (即ちプ ラス側のチャージ状態) に変化するのを妨げる信号設定、 つまり、 当該活性パス
以外の分岐パスに信号が拡散伝播され、 もつて活性パスの充電に要する時間が余 計に掛かつてしまうような信号設定を行う。このような条件を満たす信号設定は、 図 3の場合においては I Ν3= '1, ,S 1= 'Ο' , S 2= '1, である。
即ち、 IN3= '1, とすることによってピン OUT2を出力とする 2NA D (PMOSトランジスタ P 3, P4, NMOSトランジスタ N3, N4よりなる 回路) が稼動し、 ピン OUT 2には I N1と逆相の信号、 即ち '0, が出力され る。 このためピン OUT 2とピン IN1との間の見かけ上の容量が大きくなり、 その結果ピン I N 1から見た場合の電荷をチャージすべき負荷が大きく見える。 又、 S 1 = '0,, S 2= ' 1 ' の信号設定によってパストランジスタ PAS 1が 導通し、 その結果ピン I Nl→OUT3のパスが導通する。 この状態においては ピン IN1が ' 0, → '1, に変化するときにピン I N 1に電荷をチャージする 必要があるが、 I N 1→OUT 3のパスが導通しているためピン I N 1へ供給す る電荷の一部が OU 3側に抜けてしまい、 結果的にピン I N 1への充電が遅れ、 その結果活性パス Pの活性化が遅れてパスを構成するトランジスタの動作が遅れ、 もってディレイが大きくなる。
他方、 ピン IN1が '1' → '0, に変化する場合、 ピン IN1の電荷が '0, に変化するのを妨げる信号設定、 つまり、 当該活性パス以外のその分岐パスへの 信号の拡散伝播が行われないような信号設定を行う。 即ち、 この場合ピン IN1 の電荷を取り除くことによってその値を '1, → '0, に変ィ匕させることが実現 されるが、 当該ピン I N1から電荷が流出して拡散し得るパスを無くすことによ つてディレイが大きくなる。図 3の例においては I N3= ' 1 ' , S 1 = ' 1 ' , S 2= ' 0, の各設定を行なう。
ここで上記設定 S 1 = S 2= '0, によってパストランジスタ PAS 1 が非導通となり、 その結果ピン IN l→OUT 3のパスが非導通となる。 ピン I N 1が '1' → '0' に変化する際上記の如くピン I N 1からは電荷が抜けなけれ ばならないが、 I Nl→OUT 3のパスが非導通のためこのパスを通ってピン O UT 3に電荷が抜けることがなくなる。 その結果、 ピン I Nl→OUT3へのパ スが導通している場合と比較してパス活性ィ匕に対するディレイは大きくなる。 図 7は、 上記最大ディレイ計算用信号設定法の動作を示すフローチャートであ
る。 まずステップ S 3 1で活性パスを選択し、 ステップ S 3 2にて当該パスをト レースして p n接続 ( P MO Sトランジスタと NMO Sトランジスタとの双方と の接続) ノードを得る。 ステップ S 3 3では、 当該ノード (着目ノード) 力 Sパス 終端力否; ^判定する。 終端で無い場合、 当該着目ノードに接続されたトランジス タに着目し(ステップ S 3 5 )、その際既に着目ノードに接続された全部のトラン ジスタについて処理済みの場合ステップ S 3 2に戻って次にノードへ移り、 上記 処理を繰り返す。それ以外の場合(ステップ S 3 6の N o )、ステップ S 3 7にて、 当該着目トランジスタが活性パス上のトランジスタか否か判定し、 活性パス上の ものであればステップ S 3 5に戻って次の未処理トランジスタへ処理対象を移す。 そうでない場合、即ち分岐パス上のものである場合(ステップ S 3 7の Y e s )、 ステップ S 3 8にて着目トランジスタが着目ノードにゲート端子接続しているか 否かを判定し、 N oの場合 (即ち、 図 3の例のパストランジスタ P A S 1の場合 等) にはステップ S 4 2にて着目ノードにソース接続している力、否かを判定し、 そうでなければ (N o ) ステップ S 3 5に戻つて次の未処理トランジスタに処理 対象を移す。 ソース接続の場合 (図 3の例におけるパストランジスタ P A S 1の 場合等が該当)、ステップ S 4 3にてゲート端子が信号未設定端子力ゝ否カヰ定する。 即ち、図 4 Aの例の如く他の条件にて既に決定されていないかどうかを確認する。 Y e sの場合(未設定の場合)、上記着目ノードの信^ »移が 1→ 0力否かを判定 する (ステップ S 4 4 )。即ち、現在検証対象となっている活性パスの活性化動作 が着目ノードから電荷を取り除く動作カゝ否かを判定する。
その結果 Y e sなら着目卜ランジスタが導通しなレ、ような信号設定を行なう。 即ち、 電荷を取り除く場合着目トランジスタが導通しないようにすることによつ て着目ノードの電荷の逃げ場を無くし、 その結果ディレイが大きくなるようにす る。他方、逆の場合(ステップ S 4 4の N o )、 上記と逆に着目トランジスタを導 通させて着目ノードの電荷の逃げ場を作り、 その結果着目ノードがチャージされ にくくし、 その結果ディレイが大きくなるうにする。
又、 ステップ S 3 8の Y e sの場合、 即ち着目ノードの信号によって直接その 論理が決定されるトランジスタの場合 (図 3の例の場合、 例えば I N 1に対して P 3が該当)、ステップ S 3 9にて着目トランジスタの端子間をソース一ドレイン
方向にトレースし、 衝原一グランド一 pn接続に至る経路上に存在するトランジ スタを抽出する。 そしてステップ S 40にて、 抽出トランジスタの各々に対し、 信号未決定端子に対する信号入出力のシミュレーションを実施し、 その結果を格 納する。 ステップ S 41ではその結果に基づき、 p n接続ノード (図 3の例の場 合、 OUT 2等) 上に、 着目ノード (この場合、 IN1) と逆相の信^^移を出 力する信号入力を選択する。 その結果、 着目ノードとの間の容量値が見かけ上大 きくなり、 着目ノードから見た際、 チャージしなくてはならない負荷容量が增カロ する。 その結果この場合もディレイが大きくなる。 他方、 そのような信号入力が 無い場合、 所定の固定値 (任意値) が出力される信号入力を選択する。
次に上記 「最小ディレイ計算用信号設定法 (即ち当該活性パスの動作における 信号遅延量を最小とするための信号設定)では、 ピン IN1の値が '0, → '1, に変化する場合には、 ピン IN1の電荷が '1, に変化するのを妨げなレヽ信号設 定、 つまり、 活性パス以外の分岐パスへの信号の拡散伝播が行われないような信 号設定を行う。図 3の例においては I Ν3= '0, , S 1 = ' 1, , S 2= '0, の各設定を行なう。 ここで上記設定 I Ν3= '0, ではピン OUT 2を出力とす る 2NAND (トランジスタ P 3, P 4, N3, N4よりなる回路) は、 常に '1, を出力するように稼動するため、 ピン OUT 2には初期状態のピン I N 1と同相 の信号 T が現れる。 この場合、 上記の如く常に逆相の信号が現れる場合と比 較するとピン I N 1から見た見かけ上の要チャージ容量は小さくなり、 もってチ ヤージすべき負荷は小さく見えることとなる。 その結果チャージ動作を高速ィ匕し てディレイを小さくする。
又、上記設定 S 1= 11,, S 2= '0, では上記パストランジスタ PAS 1が 非導通化し、 その結果ピン I N 1→OUT 3のパスが非導通となる。 ピン IN1 力 S ' 0,→ ' 1, に変ィ匕するとき、 ピン I N 1には電荷がチャージされなければ ならず、 このように IN l→OUT 3へのパスが非導通の場合電荷の逃げ場が無 いため、導通している場合と比較してパス活性化に対するディレイは小さくなる。 他方、 ピン IN1が '1,→, 0' に変化する場合、 ピン IN 1の電荷が '0, に変化するのを妨げないような信号設定、 つまり、 ピン I N 1から活性パス以外 の分岐パスに対して信号が拡散伝播され得るような信号設定を行う。 図 3の例に
おいては IN3= '0, , S 1= '0, , S 2= '1, の各設定である。 この設 定 S l= '0,, S 2= '1' によって上記の如くピン I Nl→OUT3のパスが 導通する。 IN1が '1,→ '0, に変ィ匕するとき、 ピン IN1からは電荷が抜 けなければならない。 ここで上記の如く、 I N l→OUT 3のパスが導通してい れば、 電荷の一部が OUT 3にも抜け、 ピン I Nl→OUT3のパスが非導通の 場合に比して結果的にディレイが小さくなる。
図 8はこのような最小ディレイ用信号設定アルゴリズムを示すフローチヤ一ト である。 動作の流れは基本的に上述の図 7のアルゴリズムと同じである。 但し、 ステップ S 65, S 66では、 夫々、 図 7のステップ S 45、 S 46とは導通/ 非導通が逆であり、ステップ S 61では、図 7のステップ S 41において「逆相」 としているものを 「同相」 としている。 いずれも最大ディレイ信号設定用ァルゴ リズムの場合とは逆に、 着目ノードのチャージ時 (0→1) には当該ノードから の電荷の逃げ場を作らないようにし、 デイスチャージ時 (1→0) には逆に積極 的に逃げ場を作ることでディレイと小さくする。 或いは、 着目ノードから見たチ ヤージ負荷容量を見かけ上小さくすることでチャージに要する時間を削減してデ ィレイを小さくする。
又、 図 4 Aに示す場合のようにピン IN1とピン IN3との可能な信号の関係 が外部で決定されている場合、 図 3の回路での活性パス Pに対する信号決定( I N 1に対する信号設定) 後のピン IN3に対する最大 (最小) ディレイ計算用の 信号設定等の検討は不要となる。
次に「実回路動作を考盧した信号設定方法 (アルゴリズム)」では、実際の回路 動作を考慮した信号設定を行う。 即ち、 図 4 A乃至 4 Cの場合、 ピン IN1と I N 3の反転関係を論理演算 " I N 1 = ! I N 3 " (図 4 B )、 可能な信号の関係 を表す表 "(I Nl, I N3): (1, 0)、 (0, 1) " (図 4C) 等で記述された ものをアプリケーションにて解析出来るようにし、 任意のノードに対する入力に 関し、 関連する他のノードの入力が決定された場合その信号値を一意、 若しくは 一定の範囲内に限定する処理を行う。
図 9は上記実回路動作を考慮した信号設定アルゴリズムを示すフローチヤ一ト である。 この場合、 ステップ S 81では予め用意された、 例えば図 4 B等に示さ
れる論理演算情報を読み込み、 ステップ S 8 2では、 図 4 C等に示される如くの 入力信号として可能な組み合わせに関する情報を読み込む。 そしてステップ S 8 3では、 シミュレーション対象の回路に関して別途与えられた信号設定状態を基 に、 ステップ S 8 1, S 8 2にて読み込んだ条件情報に鑑みて信号設定を拡張す る。 即ち当該動作検証対象回路構成 (設計データ) について、 その使用目的に合 致した様々な入出力条件を設定し、 それらの条件に合致する、 可能な回路論理動 作を演算により求め、 その論理動作の結果として得られる新たな信号設定を基に 更に可能な論理動作を求める工程を繰り返す (ステップ S 8 3、 S 8 4によるル ープ)。 このような動作を行なうことで、対象回路の使用目的に応じた、使用条件 に合致した信号設定を行なう。 その結果、 その使用目的を加味した上で実回路に 即したシミュレーションを実行可能となり、 より効率的に所望のディレイ情報を 得ることが可能となる。
例えば図 1 O Aの回路例において、 ピン A1に " 1 " の信号が設定され、 ピン A 2, A 3の信号が未決定の場合を考える。 ここで、 ピン A 1が " 1 "である時、 ピン A 2は反転関係である " 0 " となることが、 図 1 0 Bに示す回路入力関連デ ータ (図 9のステップ S 8 1にて読み込まれるものであり、 図 2中、 データ D 1 に該当する) の 1行目より分かる。 更に、 同じく回路入力関連データの 2行目よ り、ピン A 2が " 0 "である時に、ピン A 3カ とり得る値は、 " 1 "しかないので、 A 3は " 1 " であることが分かる。 従って図 1 O Aの回路で、 ピン A 1が " 1 " である時、 ピン A 2は " 0 ", ピン A 3は " 1 " となる。 このように、外部条件を その使用状態に基づいて指定することにより、 実際の使用状態に即した信号設定 が可能となる。
しかしながらこのように実回路動作を考慮した信号設定ではトランジスタ回路 を論理代数に変換しなければならず。 巨大なカスタムセルでは回路上の全ての構 成を論理代数に変更することは困難な:^も発生し得る。 そのような場合におい ては上記の如くの最大 z最小ディレイ計算用信号設定法を適宜適用することによ り、 目的に応じたディレイ計算を比較的簡易な構成にて行うことが可能である。 上記、 最大 Z最小ディレイ計算用信号設定法、 実回路動作を考慮した信号設定法 をどのように適用するかについては、 予めルールとして外部より与えられるよう
にしておき、 個々の回路構成やその使用目的によって適用ルールを適宜変更する ことによつて様々なケースに対応出来るようにしておくことが望まし!/、。
図 6は"活性パスの分岐に対する信号設定ルール" (図 2中、データ D 2 ) とし てのアルゴリズムを示す。 即ち、 ここでは図中の上に位置するほどその条件を適 用する際の優先順位が高い。①は固定値指定条件を示し、 「ノード S 1には" 1 "、 S 3には " 0 " が設定されるべき」 との内容を示す。 ②は信号設定ノード指定条 件を示し、 「ノード I NXについては上記最小ディレイ計算用信号設定アルゴリ ズムを適用すべき」 との内容を示す。 ③は所定ルールの適用の要否を示す条件で あり、 「所定の回路入力関連データに従って信号設定を行なうべき」との内容を示 す。 尚、 この記述 (③) が無い場合、 アプリケーションは 「回路入力関連データ」 を無視して信号設定を行なうことになる。 ④は一般的ノ一ドに対する適用アルゴ リズムを指定する項目であり、 "MAX" の記述により、 「特に指定の無かったノ 一ドについては最大ディレイ計算用信号設定アルゴリズムを適用すべき」 との内 容を示す。
又更に、 他の条件によつては信号設定が行われなかつた信号入力対象ノ一ドに ついては、 例えば図 5に示す貫通電流対策条件による信号設定を適用する (図 2 のステップ S 7)。 即ち、 実際の CMOS回路では、 回路が絶彖破壌を起こしてし まうような信号設定が行われることはない。 具体的には異常動作の原因としては 図 5に示すようなパストランジスタで構成される回路について、 本来想定してい ない電源ノード (VDD) →グランド (VSS) への電気的ショートが発生し、貫通 電流が流れてしまうことが挙げられる。ここではこのような状況発生防止のため、 そのような異常動作を防止するために活性パスに関係を持たないトランジスタに ついては可能な限り非導通とする信号設定を行うことが望ましい。 又、 信号設定 の際に翁源ノ一ドからグランドノ一ドへの導通パスが出来ないようにチェックを 行い、 そのような信号設定を禁止する。
即ち本発明による実施例は、 所定の回路部分の所定の動作における信号遅延を 解析するにあたり、 該所定の回路部分の所定の動作に対して論理的には影響を与 えない入力に対して所定の条件による信号設定を行なう周辺回路信号設定手段を 含み、 当該信号設定による信号入力による影響を加味して当該所定の回路部分の
所定の動作における信号伝播動作遅延を解析する回路解析装置であって、 前記周 辺回路信号設定手段が所定の回路部分の所定の動作に対して論理的には影響を与 えない入力に対して信号設定を行なう際の所定の条件は、 当該回路部分に関連す る条件によっては発生の可能性の無 ヽ信号設定を除レ、た範囲に限定するという条 件、 該当する所定の回路部分の所定の動作の遅延が最大となる信号設定を選択す るという条件、 該当する所定の回路部分の所定の動作の遅延が最小となる信号設 定を選択するという条件、 並びに当該回路部分の実際の使用条件に合致した信号 設定を行うという条件の所定の組み合わせよりなる構成とすることが望ましい。 このように本発明では、 ディレイ解析に必要なテストパターン生成についてパ スの活性化という観点だけでなく、 回路の負荷条件の再現という観点からも考慮 を行い、 より精度の高いディレイ計算を実現し得る。 従って、 超高速 L S I回路 等において回路のク口ック周波数が増加しても実回路状態に近い精度でディレイ 値を得ることが出来る。 具体的には、 ディレイ計算用のシミュレーションパター ンについて、 実回路では起こり得なレヽ信号設定を行わないことにより、 ディレイ 計算用のパターンを正確に求めることが出来る。 又、 ディレイ計算用のシミュレ ーシヨンパターンについて、 回路の特徴によりパターン生成手法を切り替えるこ とにより、 ディレイ計算用のパターンをより実回路条件に即したものとして求め ることができる。
図 1 1は上述した本発明の実施例による回路解析動作を実行可能なコンビユー タの一例の構成を示すブロック図である。 同図に示す如く、 当該コンピュータは 上記回路解析動作を実施する C P U 1 1 0と、 R OM, RAM等よりなり C P U 1 1 0の動作上必要となる一時的記憶手段等としての機能を有する記憶装置 1 2 0と、 キーボード、 マウス等よりなり、 操作者が所定の操作指示、 データ等を当 該コンピュータに入力するために入力装置 1 3 0と、 C R T, 液晶表示装置等よ りなり、 C PU 1 1 0による処理結果等を表示するための表示装置 1 4 0と、 補 助記憶装置としてのハードディスク装置 (以下、 HDDと略称する) 1 2 5と、 外部からプログラム、 データ等を取り込むための C D— ROMドライブ (DVD -ROMドライブ等、 同様の可搬記録媒体記録 ·再生装置でも良い) 1 5 0と, インターネット、 L AN等の通信網を介して遠方との情報のやりとりを可能とす
るための所定の情報処理を行なうモデム 1 7 0とよりなる。 尚、 上記各部分はパ ス 1 9 0によって互いに接続され、 互いに必要な情報のやりとりが可能な構成と されている。
当該コンピュータによつて上述の本発明の実施例による回路解析動作を実行す る際には、 まず、 図 1と共に説明したシュミレーション入力パターンデータ作成 部 1 0及ぴアナログ回路シュミレータ 2 0としての機能をコンピュータに実行さ せるためのソフトウェアプログラムを準備する。 尚、 当該プログラムの具体的作 成、 準備方法については、 上記本発明の実施例の構成に対する説明内容によって 当該技術分野におけるプログラム設計者の通常の設計能力をもつて十分実施可能 であり、 ここではその詳細に対する説明は省略する。
そして、 このソフトウヱァプログラムを予め C D— R OM 1 6 0等の可搬式記 録媒体に格納し、 この場合 C D— R OMドライブ 1 5 0を介して読み込み、 これ を一旦 HD D 1 2 5に格納する。 又同様にして図 1に示す所定の回路データ 3 1 を C D— R OMドライブ 1 5 0を介して読み込み、 これもー且 HD D 1 2 5に格 納する。 そして操作者の入力装置 1 3 0を介した操作入力等により、 C P U 1 1 0が上記ソフトウェアプログラムを HD D 1 2 5から読み出し、 同様に HDD 1 2 5から読み出した回路データ 1 3に基づき、 ソフトウェアプログラムに含まれ る命令に従って上述の本発明の実施例による回路解析動作を順次実行するもので める。
尚その間、 図 1と共に述べた如く、 シミュレーシヨン入力パターンデータ作成 部 1 0としてのプログラムによって作成された入力信号パタ一ンデータ 3 2が更 に回路データ 3 1と共にアナログ回路シミュレータ 2 0としてのプログラムで処 理され、 その結果ディレイライブラリ 3 3が作成される。 このディレイライブラ リ 3 3は HDD 1 2 5、 C D— R OM 1 6 0等に格納され、 或いはモデム 1 7 0 を介してインターネット、 L AN等の通信網を介して遠方の所定のクライアント に対して送信される。
尚、 本発明の実施例としての回路解析動作をコンピュータに実行させるプログ ラム及ぴ回路データ 3 1等のコンピュータに対する取り込み方法として C D _ R OMドライブ 1 5 0を介して行なう方法につき説明した力 この方法に限られず、
このような可搬記録媒体を介さず、 インターネット、 L AN等の通信網 2 0 0を 介して遠方の所定のサーバから直接取り込むことも可能である。
尚、 本発明は上記実施例に限られず、 本発明の基本思想を踏襲する限りにおい て様々な他の実施例が考案可能なことは言うまでも無い。