WO2004079599A1

WO2004079599A1 - 回路解析装置

Info

Publication number: WO2004079599A1
Application number: PCT/JP2003/002654
Authority: WO
Inventors: Masashi Arayama
Original assignee: Fujitsu Limited
Priority date: 2003-03-06
Filing date: 2003-03-06
Publication date: 2004-09-16
Also published as: WO2004079600A1; JP4268966B2; JPWO2004079600A1

Abstract

トランジスタ回路における信号遅延を解析するにあたり、該当する回路部分の所定の動作に対して論理的には影響を与えないが信号遅延量に影響する入力の信号設定を行なう構成であり、その際、当該回路部分に関連する条件によっては発生の可能性の無い信号設定を除いた設定、遅延が最大となる信号設定、遅延が最小となる信号設定、並びに実際の使用条件に合致した信号設定等を行う構成である。

Description

明細書回路清装置技術分野

本発明は、回路置に係り、特に L S I回路設計等における回路動作遅延に対する効率的な検証手法を適用した回路^ f装置に関する。背景技術

近年、様々な産業分野におけるデータ、制御等の用途に必要不可欠な L S I等の大規纏積回路においては、高度の集積度と共に、その回路動作タイミングに対する厳しい要求が有り、それらの回路特性を回路設計段階のおいて高精度の検証し得る機能を有する信号遅延時間検証（シミュレーション）手法の導入が望まれている。

このような L S I等のトランジスタ回路の信号遅延時間解析においては、回路上、所定の入出力項目に直接関わる回路部分（以下「活性パス」と称する）の入力端の所定の入力値の印加から出力端に所定の出力値が現れるまでに要する時間を求めることが行なわれている。このような回路動作解析を行なうにあたって該当回路部分の所定の動作を節することを「活性パス」の「活性化」とる。ここで、通常大規難積回路では一つの回路中に様々な活性パスがし、特定の活性パスにおける活性化による解析を行なう回路解析上その周辺回路の状態をどのように設定するカゝが問題となる。

このような回路 i^fにおいて、活性パスの活性化に論理的に影響を与えない入力の信号設定は論理回路動作解析においては不要である。従来の L S I回路ではそれ程動作の高速化に对する要求力 S厳しくなかったため、特に周辺回路の動作状況を考慮しなくても実回路評価に有用な信号遅延時間値、即ちディレイ値を得ることが可能であった。しかしながらクロック周波数が 1 GH zを超えるような超高速 L S Iにおいては周辺回路の信号設定の違いによって生じる実回路における実際の信号伝播動作遅延量、即ちディレイ値とシミュレーション計算で得られるディレイ値との差が大きくなり、実回路に促した信号伝播動作遅延時間解析、即ちディレイ»を行うことが困難となる^^がある。そのため、超高速 L S I 回路設計において活性パスのディレイ解析を高精度に行うには周辺回路の動作状況を考慮する必要がある。

即ち、従来の回路設 fl«fにおいては、例えば信号伝播動作遅延時間、即ちディレイ計算職の活性パスに沿って回路部分を切り出し、このように切り出された活性パスの回路部分についてのみディレイ解析を行なっていた。この手法では、当該活性パスの活性化に影響を与える可能性のある他の周辺回路部分の信号設定については特に考慮していなかった。ところが上記の如く、近年の超髙速 L S Iの実回路では活性パスのディレイはその周辺回路の信号設定状況によって受ける影響が大きい。このため、上記の如くのディレイ計算対象のパスに沿って回路を切り出す方法では、必ずしも信号遷移に伴う負荷を正確に再現することは出来なかった。また、信"^移や周辺回路の状態が十分考慮されておらず、パス上から見える負荷が一律であり、実回路と計算上の誤差が大きくなる傾向があった。又、これとは別に活性化パスに着目して活性化のパターン生成を行う手法が有り、この方法では上記回路を切り出す方法と比較して正確なディレイ計算を行えるものの、周辺回路の信号設定状況が考慮されていなかったため、必ずしもディレィ計算の精度が十分高!/、ものとは言えなかつた。特許文献 1 特開平 8—6 3 4 9 9

特許文献 2 特開平 9一 3 2 5 9 8 1

特許文献 3 特開 2 0 0 1— 7 6 0 2 0 発明の開示

本発明は上記問題点に鑑みてなされたものであり、活' 14ノスの信号伝播動作遅延において、直接その活性パスの活性化に影響を与えない入力項目のうち、当該活性パスの信号伝播動作遅延解析に必要な入力項目を抽出してその入力項目に対して適当な信号設定を行なうことにより、ディレイの精度を効果的に向上可能な回路置を^することを目的とする。

本発明では、所定の回路構成中、特定の回路部分の所定の動作における信号伝播動作遅延を籠する際、当該特定回路部分の所定の動作に対して論理的には影響を与えない入力項目についても着目し、その入力項目について所定の条件で信号設定を行ない、それによる影響も加味して当該特定回路部分の所定の動作における信号伝播動作遅延を ¾f i~る。

このように当該特定回路部分の所定の動作に対して論理的には影響を与えない入力項目についても考慮し且つ所定の条件でそれに対する信号設定を行なうため、特定の条件における周辺回路部分の入力信号設状態による影響を加味した上で当該回路部分における信号伝播動作遅延を解析可能である。そのため、当該回路構成の実回路状態での実際の使用状態における信号伝播動作遅延についての高精度の結果を得ることが可能となる。図面の簡単な説明

本発明の他の目的、特ぴ作用効果は添付の図面を参照しながら以下の詳細な説明を見ることによってより一層明瞭となるであろう。

図 1は本発明の一実施例による回路解析装置の概要を示すプロック図である。図 2は図 1中、周辺回劇言号設定部の動作を詳細に説明するためのフローチヤートである。

図 3は本努明の実施例の動作を説明するための、その^ としてのトランジスタ回路例を示す回路図である。

図 4 A, 4 B, 4 Cは、本発明の実施例による回路籠に適用可能な回路入力関連データについて説明するための図である。 .

図 5は、本発明の実施例による回路^ Wに適用可能な回路異常動作防止のための信号設定ルールにっ、て説明するための図である。

図 6は、本発明の実施例による回路騰に適用可能な活性パスの分岐にる信号設定/レールの記述例を説明するための図である。

図 7は、本発明の難例による回路簾に適用可能な活性パスの分岐に财る信号設定ルールの一例としての最大ディレイ計算用信号設定アルゴリズムについて説明するためのフローチヤ一トである。

図 8は、本発明の実施例による回路衝に適用可能な活性パスの分岐に ¾~rる信号設定ルールの一例としての最小ディレイ計算用信号設定アルゴリズムについて説明するためのフローチャートである。

図 9は、本発明の難例による回路簾に適用可能な活性パスの分岐にる信号設定ルールの一例としての実回路動作を考慮した信号設定アルゴリズムについて説明するためのフローチヤ一トである。

図 1 0 A, 1 0 Bは、図 9に示す実回路動作を考慮した信号設定アルゴリズムを説明するための図である。発明を実施するための最良の形態

以下、本発明の実施例を図面に基づいて説明する。

図 1は、本発明の一実施例による回路設計解析システムのブロック図である。同図に示す如く、本実施例による回路設計解析システムは、シミュレーション入力パターンデータ作成部 1 0とアナ口グ回路シミュレーク 2 0とよりなる。このシステムは例えば汎用コンピュータとこれにィンストールするソフトウェアプログラムによって実現可能である。

同図のシステムでは、先ず所定の設計工程によって設計がなされた L S I回路設計データ 3 1がシミュレーション入力パターンデータ作成部 1 0のパス解祈部 1 1に与えられる。ここで与えられる回路データは、通常 L S I回路を構成する実際の回路素子の物理特性、これらの回路素子間を接続する ¾線の物理 tt 等を除いた情報とされ、適用する回路素子翻の選定 (NMO Sトランジスタか PMO Sトランジスタか等)、各回路素子間の接続構成等の論理的な回路構成を示すデータである。これを受けたシミュレーション入カパターンデータ作成部 1 0のパス解析部 1 1では当該入力回路データから所定の手法によって当該 L S I回路の使用目的、基本的回路特性等に鑑み、当該回路構成における、シミュレーシヨンにて検証すべき回路動作を起動（活性化）するための必要十分なシミュレーション入カパターンを求める。

一般に一つの L S I回路設計構成データにおいて、全ての可能なシミュレーション入力パターンの数はその回路規模に応じて指数関数的に増加する。特に近年の大規模 L S I回路等においては、その可能な全ての入力パターンに対してシミュレーションによる回路動作検証を行なうと膨大な時間と工数を要する事となる。そのため、その回路の使用目的、基本的な回路特 14等に鑑みて真に検証が必要な最小限の規模の入力パターンを予め決定しておくことが必要となる。この必要最小限な入力パターンを求める方法として、例えば t&IBの特許文献 3にて本発明者等が提示した活性化パスシミュレーション方法における「活性化パターン作成方法」の適用が可能である。

次にこのようにして求められた基本的なシミュレーション入力パターンに対し、パス活性化部 1 2にて、論理的見地からパス活性化^¹処理を行なう。当該解析処理は回路遅延解析等、適用する各回路素子、配線等の詳細な物理的特性に基づ！/、て行なうようなものではなく、各回路素子を純粋な論理素子と見なし、所望の論理動作が確実にさ l る力かのみを検証するものである。

次に周辺回路信号設定部 1 3では、このようにして抽出、検証されたシミュレーシヨン入力パターンデータに対し、当該入力パターンによってその動作を検証する対象の回路部分である活性パスの周辺の所定の回路部分に対する入力パターンを求める。即ち、検証すべき活性パスの鉢的な論理動作を決定するノードに対する入力信号よりなるシミュレーション入力パターンに加え、当該活性パスの論理動作には影響を与えないが、活性パスの論理動作に関わる信号伝播動作遅延に対して実質的に影響を与えるノードに対する入力信号よりなるシミュレーション入力/ ターンを求める。

ここでは、活性パスの論理動作には影響を与えないが、その信号伝播動作 « に対して影響を与えるノードを抽出し、更に、その信号設定値として、該当する活性パスの動作に関わる信号伝播動作遅延に影響を与える設定値又はその信号遷移を決定する。尚、この抽出設¾»作は、オペレータ又は他の囊システム等によって予め設定される基本的な入力関連データ、信号設定ルー / に従ってァプリケーシヨンプログラムが自動的に行なう。そして、このようにして設定された入力パターンデータ 3 2 (活性パスの論理動作に直接関わるノード入力信号設定、及び、直接関わらないが、その動作遅延に影響を与えるノード入力信号設定を含む）をアナ口グ回路シミュレータ 20に入力する。

アナ口グ回路シミュレータ 20では、当該シミュレーション入力パターンデータ 32と、回路設計データ 31とを基に、回路設計データ 31にて示される回路構成（ここでは »的論理構成に限らず、各適用回路素子、赚等の詳細な物理データを含む）に対して入力パターンデータに従った入力信号が与えられた際の回路動作をコンピュータの論理演算によって詳細にシミュレーションし、その結果をディレイライブラリ 33として出力する。このディレイライブラリ 33は活性パスの動作シミュレーション結果であり、この場合には単なる論理動作検証に止まらず、各適用素子及ひ材等の詳細な物理データ（インピーダンス値等）を加味したパス入出力間の信号伝播動作遅延状態を含めた解析結果である。

図 2は、図 1に示す周辺回路信号設定部 13が実行する動作を示すフローチヤ一トである。ここでは図 3に示すくの回路構成を本実施例による^ If装置にて検証すべき回路構成の例として適用した場合の同設定部 1 3の動作について説明する。図 3の回路構成において、 Pにて示す經路を、ここで検証すべき活性パスとする。このノード IN 1、 I N2以外のノード I N3， S I, S 2， S 3, I N 4， S 4は、全て当該活' [4パス Pの論理動作に影響を与えなヽノードである。

図 2中、ステップ S 1では回路入力関連データについて解析する。即ち図 4 Aに示す如く、上記ノード INI, IN 3について考えるに、その入力にインバータ I NVが接続されていると仮定した：^、図 4B、図 4Cに示す如くこれらノ一ドの入力信号パターンは互いに反転する信号となる。そのため、活性パスのノード I N1に " 1" の信号を設定する、ノード I N3には、その反転値、即ち "0" を設定することとなる (ステップ S 2)。

即ちこれらステップ S I, S 2では、活性パス（P) に直接関わるノード（I N 1、 I N 2 ) 以外のノ一ドに関し、図 3に示す如くの籠舰回路構成に ¾~Τ る入力部分による条件によって必然的に決定されるには、その条件に従って設定を行う。尚、活性パス（P 1) に直接関わるノード（IN1、 I N 2) の入力信号設定については既に活性パスを活性化するノ一ド又は活性パスの論理動作に直^^響を与えるノードにる設定として図 1に示すパス^部 1 1にて行われ、パス活性化^ f部 1 2にてその的論理動作が検証されている。

次にステップ S 3では、信号ルールの解析を行なう。即ち、例えば図 6に示す如くの、活性パスに直接関わらないノードの入力信号として設定すべき値に财る条件を予め設けておき、当該条件（ルール）によって決定されるノード入力信号設定値を設定する。

次にステップ S 4では、活性パスからの分岐ノードを抽出する。これは、活性パスから分岐する回路部分の論理動作に対して影響を与えるノードを検出するものである。即ち、図 3の例では活性パス Pに対してノード I N 3， S 1 , S 2 , D 3 , I N 4 , S 4の各ノードがこれに該当する分岐ノードとして順次検出されることとなる。

そしてステップ S 5にて、このようにして順次検出されるノードに対し、これまでのステップの処理によって、その信号の設定が可能力、否かを判定する。即ち、ステップ S I , S 2による回路入力関連データによる条件、並びにステップ S 3 による信号設定ルールによる条件によつて設定可力かを判定する。そして、その結 ^ ij定可の、ステップ S 6にて、それらの条件に従って当該ノ一ドの信号入力を設定する。

ステップ S 5の判定の結果、設定不可の場合、或いはステップ S 6にて設定済の ¾\ 次にステップ S 7にて回路異常動作防止の見地から、ノードの入力信号設定を検 t る。即ち、図 5に示す「貫流電流」の発生等、特定の入力パターンでは該当する回路が異常動作を行なう場合等、明らかにあり得ない入力設定を行なわないような条件の設定を行なう。

次にステップ S 8では既に全ての分岐ノードについて処理済みか否かを判定する。処理済みでない、ステップ S 4に戻って未処理のノードについて、上記ステップ S 4乃至 S 7の処理を実行する。

次に、図 3の回路構成を例に採り、本発明の実施例による周辺回賺号設

1 3における処理について以下に詳細に説明する。

上述の如くトランジスタ回路の活性パスの活性化に関し、該当する活性パスの論理動作に影響を与えなヽ入力の信号設定は論理的には不要と考えられるが、超高速 L S I回路等においては活性パスにおける信号伝播動作遅延（ディレイ）は、その周辺回路の動作状況によつて受ける影響が大き、がある。従つて正確なクリティカルパスのディレイを求めるためにはこの周辺回路の動作状況をも考慮する必要がある。本発明の実施例では活性パスの論理動作に影響を与えない入力ピンへの信号設定；^として以下の 3種の方法を適用する。

( 1 ) 最大ディレイ計算用信号設定法（アルゴリズム）

(2) 最小ディレイ計算用信号設定法（アルゴリズム）

(3) 実回路動作を考慮した信号設定法（アルゴリズム）

以下にこれらの方法について具体的に説明する。図 3の回路において、活性パス Pは PMOSトランジスタ P 1と NMOSトランジスタ N1とよりなる周知の CMOSインバータ回路を構成する。そのため、例えばその入力ピンである I N 1への印加値が「0」の：^、 PMOSトランジスタ P 1は OFF状態となり、他方 NMOSトランジスタ N1は ON状態となる。その結果、その出力ピンである OUT 1に現れる値は「1」となる。又、入力ピン IN 2については当該活性化パス Pの活性化に関する論理検討により、上記 CMO Sィンパータの動作を可能にするためには、このピン IN2には常時「1」が印加されている必要があることが求められる。

この際他のピン IN3, I N4, S 1〜S4については、どのような信号設定を行つても、上記 IN 1→OU 1の活性化には論理的には影響を与えることはないが、正確なディレイを求めるにはこれらの入力にる信号設定も重要となる。ここで、このディレイを求める上での上記「最大ディレイ計算用信号設定法 (即ち上記活性パスの動作上の遅延量が最大となる信号設定)」では、ピン IN 1の印カロ値が '0，→ '1，に変化する、ピン IN1の電荷が T (即ちプラス側のチャージ状態) に変化するのを妨げる信号設定、つまり、当該活性パス以外の分岐パスに信号が拡散伝播され、もつて活性パスの充電に要する時間が余計に掛かつてしまうような信号設定を行う。このような条件を満たす信号設定は、図 3の^^においては I N 3 = '1，，S 1= 'Ο' , S 2= '1，である。即ち、 ΙΝ3= Ί' とすることによってピン OU 2を出力とする 2NA D (PMOSトランジスタ Ρ 3， P4, NMOSトランジスタ N3, N4よりなる回路）が稼動し、ピン OUT 2には IN1と逆相の信号、即ち '0' が出力される。このためピン OUT 2とピン I N 1との間の見かけ上の容量が大きくなり、その結果ピン I N 1から見た場合の電荷をチャージすべき負荷が大きく見える。又、 S l= Ό', S 2= '1，の信号設定によってパストランジスタ PAS 1 が導通し、その結果ピン I N l→OUT 3のパスが導通する。この状態においてはピン IN 1が '0' → '1' に変化するときにピン IN1に電荷をチヤ一、:^ T る必要があるが、 I Nl→OUT3のパスが導通しているためピン I N1へ供給する電荷の一部が OUT3側に抜けてしまい、結果的にピン I N 1への充電が遅れ、その結果活性パス Pの活性化が遅れてパスを構成するトランジスタの動作が遅れ、もってディレイが大きくなる。

他方、ピン IN 1が T→ '0，に変化する、ピン IN1の電荷が '0，に変化するのを妨げる信号設定、つまり、当該活性パス以外のその分岐パスへの信号の拡散伝播が行われないような信号設定を行う。即ち、このピン I N 1 の ® を取り除くことによってその値を ^£1' → ⁽0' に変化させることが実現されるが、当該ピン I N 1から ®f が流出して拡散し得るパスを無くすことによつてディレイが大きくなる。図 3の例においては IN3= '1， , S 1= ' 1' , S 2= '0，の各設定を行なう。

ここで上記設定 S l= Ί', S 2= ^£0' によってパストランジスタ PAS 1が非導通となりその結果ピン I N 1→OUT 3のパスが非導通となる。ピン I N 1が T→ '0，に変化する際上記の如くピン I N 1からは電荷が抜けなければならないが、 I Nl→OUT 3のパスが非導通のためこのパスを通ってピン OUT 3に電荷が抜けることがなくなる。その結果、ピン INl→OUT3へのパスが導通していると比較してパス活性化に対するディレイは大きくなる。図 7は、上記最大ディレイ計算用信号設雜の動作を示すフローチャートである。まずステップ S 31で活性パスを選択し、ステップ S 32にて当該パスをトレースして pn接続（PMOSトランジスタと NMOSトランジスタとの双方との接続）ノードを得る。ステップ S33では、当該ノード（着目ノード）がパス終端力力,定する。終端で無い、当該着目ノードに接続されたトランジスタに着目し（ステップ S35)、その際既に着目ノードに接続された全部のトランジスタにつ、て処理済みの^^ステップ S 32に戻つて次にノードへ移り、上記処理を繰り返す。それ以外の場合（ステップ S 3 6の N o )、ステップ S 3 7 にて、当該着目トランジスタが活性パス上のトランジスタ力カ^ lj定し、活性パス上のものであればステップ S 3 5に戻って次の未処理トランジスタへ処理対象を移す。

そうでない場合、即ち分岐パス上のものである場合（ステップ S 3 7の Y e s )、ステップ S 3 8にて着目トランジスタが着目ノードにゲート端子接続している力かを判定し、 N oの場合（即ち、図 3の例のパストランジスタ P A S 1の場合等）にはステップ S 4 2にて着目ノードにソース接続している力かを判定し、そうでなければ (N o ) ステップ S 3 5に戻つて次の未処理トランジスタに処理 ^を移す。ソース接続の^^ (図 3の例におけるパストランジスタ P A S 1の ^等が該当)、ステップ S 4 3にてゲート端子が信号未設^ »カ力,定する。即ち、図 4 Aの例の如く他の条件にて既に決定されていないかどうかを確認する。 Y e sの (未設定の、上記着目ノードの信^ S移が 1→ 0カかを判定する（ステップ S 4 4)。即ち、現在検 SE¾f^となっている活性パスの活性化動作が着目ノードから電荷を取り除く動作力かを判定する。

その結果 Y e sなら着目トランジスタが導通しないような信号設定を行なう。即ち、 ®荷を取り除く場合着目トランジスタが導通しないようにすることによつて着目ノードの ®#の逃げ場を無くし、その結果ディレイが大きくなるようにする。他方、逆の場合（ステップ S 4 4の N o )、上記と逆に着目トランジスタを導通させて着目ノードの電荷の逃げ場を作り、その結果着目ノードがチャージされにくくし、その結果ディレイが大きくなるうにする。

又、ステップ S 3 8の Y e sの：^、即ち着目ノードの信号によって直接その論理が決定されるトランジスタの場合（図 3の例の場合、例えば I N 1に対して P 3が該当）、ステップ S 3 9にて着目トランジスタの端子間をソース一ドレイン方向にトレースし、 ¾¾g—グランド一 p n接続に至る経路上にするトランジスタを抽出する。そしてステップ S 4 0にて、抽出トランジスタの各々に対し、信号未決定端子に対する信号入出力のシミュレーションを実砲し、その結果を格納する。ステップ S 4 1ではその結果に基づき、 p n接続ノード（図 3の例の場合、 OUT 2等）上に、着目ノード（この、 I N 1 ) と逆相の信 "^移を出力する信号入力を選択する。その結果、着目ノードとの間の容量値が見カ上大きくなり、着目ノードから見た際、チャージしなくてはならない負荷容量が増加する。その結果このもディレイが大きくなる。他方、そのような信号入力が無い、所定の固定値（任意値）が出力される信号入力を選択する。

次に上記「最小ディレイ計算用信号設定法（即ち当該活性パスの動作における信^ g延量を最小とするための信号設定）では、ピン IN 1の値が '0， → 'Γ に変化する ^には、ピン IN 1の雕が '1，に変化するのを妨げない信号設定、つまり、活性パス以外の分岐パスへの信号の拡散伝播が行われないような信号設定を行う。図 3の例においては IN3== '0，， S 1= '1，， S 2= '0，の各設定を行なう。ここで上記設定 ΙΝ3= '0，ではピン OUT2を出力とする 2NAND (トランジスタ P 3, P4， N3, N4よりなる回路) は、常に '1，を出力するように稼動するため、ピン OUT 2には初期状態のピン I N 1と同相の信号 '1' が ¾?れる。この^ g\ 上記の如く常に逆相の信号が現れる^"と比較するとピン I N 1から見た見かけ上の要チャージ容量は小さくなり、もってチヤー- ペき負荷は小さく見えることとなる。その結果チャージ動作を高速化してディレイを小さくする。

又.，上記設定 S l= ^£ 1 S 2= '0，では上記パストランジスタ PAS 1 が非導通化し、その結果ピン I N l→OUT 3のパスが非導通となる。ピン I Ν 1が ^£0'→ ^£1，に変化するとき、ピン IN 1にはがチャージされなければならず、このように I N 1→ O U T 3へのパスが非導通のの逃げ場が無いため、導通していると比較してパス活性化に ¾~ るディレイは小さくなる。

他方、ピン IN1が '1， →' 0，に変化する、ピン IN1の電荷が '0，に変化するのを妨げないような信号設定、まり、ピン IN 1から活性パス以外の分岐パスに対して信号が拡散伝播され得るような信号設定を行う。図 3の例においては ΙΝ3= '0' ， S 1= '0' ， S 2= '1，の各設定である。この設定 S l= '0，， S 2= ' 1 ' によって上記の如くピン I Nl→OUT3のパスが導通する。 I N 1が ' 1 ' → ' 0 ' に変化するとき、ピン I N 1からは ¾fが抜けなければならない。ここで上記の如く、 I Nl→OUT3のパスが導通していれば、電荷の一部が OUT 3にも抜け、ピン I N l→OUT 3のパスが非導通の^^に比して結果的にディレイが小さくなる。

図 8はこのような最小ディレイ用信号設定アルゴリズムを示すフローチヤ一トである。動作の流れは ¾ ^的に上述の図 7のアルゴリズムと同じである。但し、ステップ S65， S 66では、夫々、図 7のステップ S 45、 S46とは導通/ 非導通が逆であり、ステップ S 61では、図 7のステップ S 41において「逆相」としているものを「同相」としている。いずれも最大ディレイ信号設定用ァルゴリズムの^^とは逆に、着目ノードのチャージ時（0— 1) には当該ノードからの ¾ の逃げ場を作らないようにし、デイスチャージ時 (1→0) には逆に積極的に逃げ場を作ることでディレイと小さくする。或いは、着目ノードから見たチヤージ負荷容量を見かけ上小さくすることでチャージに要する時間を削減してディレイを小さくする。

又、図 4 Aに示す^^のようにピン I N 1とピン I N 3との可能な信号の闋係が外部で決定されている^ \ 図 3の回路での活性パス Pに対する信号決定 (I N1に対する信号設定）後のピン IN3に ¾~Τる最大（最小）ディレイ計算用の信号設定等の検討は不要となる。

次に「実回路動作を考慮した信号設定方法（アルゴリズム）」では、実際の回路動作を考慮した信号設定を行う。即ち、図 4 乃至4じの#^\ ピン IN1と I N 3の反転関係を論理演算 ^CCIN1 = N3" (図 4 B )、可能な信号の闋係を表す表 "（I Nl， IN3)： (1， 0)、（0, 1) " (図 4C) 等で記述されたものをアプリケーションにて祈出来るようにし、任意のノードに対する入力に関し、関連する他のノードの入力が決定されたその信号値を一意、若しくは一定の範囲内に限定する処理を行う。

図 9は上記実回路動作を考慮した信号設定アルゴリズムを示すフローチヤ一トである。この場合、ステップ S 81では予め用意された、例えば図 4 Β等に示される論理演算情報を読み込み、ステップ S 82では、図 4 C等に示される如くの入力信号として可能な組み合わせに関する情報を読み込む。そしてステップ S 83では、シミュレーション驗の回路に関して別途与えられた信号設定状態を基に、ステップ S81， S82にて読み込んだ条件情報に鑑みて信号設定を拡張する。即ち当該動作検証対象回路構成（設計データ）について、その使用目的に合致した様々な入出力条件を設定し、それらの条件に合 s る、可能な回路論理動作を演算により求め、その論理動作の結果として得られる新たな信号設定を基に更に可能な論理動作を求める工程を繰り返す（ステップ S 8 3、 S 8 4によるループ)。このような動作を行なうことで、回路の使用目的に応じた、使用条件に合致した信号設定を行なう。その結果、その使用目的を加味した上で実回路に即したシミュレーションを実行可能となり、より効率的に所望のディレイ情報を得ることが可能となる。

例えば図 1 O Aの回路例において、ピン A1に " 1 " の信号が設定され、ピン A 2， A 3の信号が未決定の ^を考える。ここで、ピン A 1が" 1 "である時、ピン A 2は反転関係である " 0 " となることが、図 1 O Bに示す回路入力関連データ (図 9のステップ S 8 1にて読み込まれるものであり、図 2中、データ D 1 に該当する）の 1行目より分かる。更に、同じく回路入力関連データの 2行目より、ピン A 2が " 0 " である時に、ピン A 3がとり得る値は、 " 1，，しかないので、 A 3は " 1 "であることが分かる。従って図 1 0 Aの回路で、ピン A 1が" 1 " である時、ピン A 2は " 0 ", ピン A 3は " 1 " となる。このように、外部条件をその使用状態に基づいて指定することにより、実際の使用状態に即した信号設定が可能となる。

しかしながらこのように実回路動作を考慮した信号設定ではトランジスタ回路を論理代数に変換しなければならず。巨大な力スタムセルでは回路上の全ての構成を論理代数に変更することは困難な^も発生し得る。そのようなにおいては上記の如くの最大 Z最小ディレイ計算用信号設定法を適宜適用することにより、目的に応じたディレイ計算を比較的簡易な構成にて行うことが可能である。上記、最大 Z最小ディレイ計算用信号設定法、実回路動作を考慮した信号設定法をどのように適用するかについては、予めルールとして外部より与えられるようにしておき、個々の回路構成やその使用目的によって適用ルールを適宜変更することによつて様々なケースに対応出来るようにしておくことが望まし!/、。図 6は "活性パスの分岐に対する信号設定ルール" （図 2中、データ D 2 ) としてのアルゴリズムを示す。即ち、ここでは図中の上に位置するほどその条件を適用する際の優先順位が高い。 ①は固定値指定条件を示し、「ノード S 1には " 1 "、 S 3には " 0 " が設定されるべき」との内容を示す。 ②は信号設定ノード指定条件を示し、「ノード I NXについては上記最小ディレイ計算用信号設定アルゴリズムを適用すべき」との内容を示す。 ③は所定ルールの適用の要否を示す条件であり、「所定の回路入力関連データに従って信号設定を行なうべき」との内容を示す。尚、この記述（③）が無い^、アプリケーションは「回路入力関連データ j を無視して信号設定を行なうことになる。 ④は一般的ノードにる適用アルゴリズムを指定する項目であり、 "MAX"の記述により、「特に指定の無かったノードについては最大ディレイ計算用信号設定アルゴリズムを適用すべき」との内容を示す。

又更に、他の条件によっては信号設定が行われなかった信号入力ノードについては、例えば図 5に示す貫通電流対策条件による信号設定を適用する（図 2 のステップ S 7)。即ち、実際の CMOS回路では、回路が絶縁破壊を起こしてしまうような信号設定が行われることはない。具体的には異常動作の原因としては図 5に示すようなパストランジスタで構成される回路について、本 ¾1定していない飄ノード（VDD) →グランド（VSS)への電気的ショートが発生し、貫通電流が流れてしまうことが挙げられる。ここではこのような状況発生防止のため、そのような異常動作を防止するために活性パスに関係を持たないトランジスタについては可能な限り非導通とする信号設定を行うことが望ましい。又、信号設定の際に電源ノードからグランドノードへの導通パスが出来ないようにチエツクを行い、そのような信号設定を禁止する ₀

即ち本発明による実施例は、所定の回路部分の所定の動作における信号遅延を解浙するにあたり、該所定の回路部分の所定の動作に対して論理的には影響を与えない入力に対して所定の条件による信号設定を行なう周辺回路信号設定手段を含み、当該信号設定による信号入力による影響を加味して当該所定の回路部分の所定の動作における信号伝播動作遅延をする回路^^置であって、 ΙίΠΒ 周辺回路信号設定手段が所定の回路部分の所定の動作に対して論理的には影響を与えない入力に対して信号設定を行なう際の所定の条件は、当該回路部分に関連する条件によっては発生の可能性の無い信号設定を除いた範囲に限定するという条件、該当する所定の回路部分の所定の動作の遅延が最大となる信号設定を選択するという条件、該当する所定の回路部分の所定の動作の遅延が最小となる信号設定を選択するという条件、並びに当該回路部分の実際の使用条件に合致した信号設定を行うという条件の所定の組み合わせよりなる構成とすることが望ましい。

このように本発明では、ディレイ解析に必要なテストパターン生成についてパスの活性化という観点だけでなく、回路の負荷条件の再現という観点からも考慮を行い、より精度の高いディレイ計算を実現し得る。従って、超高速 L S I回路等において回路のク口ック周波数が増加しても実回路状態に近い精度でディレィ値を得ることが出来る。具体的には、ディレイ計算用のシミュレーションパターンについて、実回路では起こり得ない信号設定を行わないことにより、ディレィ計算用のパターンを正確に求めることが出来る。又、ディレイ計算用のシミュレーションパターンについて、回路の特徴によりパターン生成手法を切り替えることにより、ディレイ計算用のパターンをより実回路条件に即したものとして求めることができる。

尚、本発明は上記実施例に限られず、本発明の鉢思想を踏襲する限りにおいて様々な他の実施例が考案可能なことは言うまでも無い。

Claims

請求の範囲

1 . 所定の回路部分の動作における信^ Β延をするにあたり、該所定の回路部分の動作に対して論理的には影響を与えない周辺入力に対して所定の条件による信号設定を行なう周辺入力信号設定手段を含み、当該信号設定による信号入力による影響を加味して当該所定の回路部分の動作における信号伝播動作遅延を »する回路置。

2. ΙϋΙΒ周辺入力信号設定手段が所定の回路部分の動作に対して論理的には影響を与えない入力に対して信号設定を行なう際の所定の条件は、当該回路部分に関連する条件によっては発生の可能性の無い信号設定を除いた範囲に限定するという条件よりなる請求の範囲 1に記載の回路 iW¾So

3. 歸己周辺入力信号設定手段が所定の回路部分の所定の動作に対して論理的には影響を与えない入力に対して信号設定を行なう際の所定の条件は、該当する所定の回路部分の動作の遅延が最大となる信号設定を選択するという条件よりなる請求の範囲 1に記載の回路装置。

4. t riE周辺入力信号設定手段が所定の回路部分の所定の動作に対して論理的には影響を与えない入力に対して信号設定を行なう際の所定の条件は、該当する所定の回路部分の動作の遅延が最小となる信号設定を選択するという条件よりなる請求の範囲 1に記載の回路 fililf装置。

5. 前記周辺入力信号設定手段が所定の回路部分の所定の動作に対して論理的には影響を与えな、入力に対して信号設定を行なう際の所定の条件は、当該回路部分の実際の使用条件に合致した信号設定を行うという条件よりなる請求の範囲 1に記載の回路置。