JP2000082089A - Ｌｓｉの設計におけるタイミング検証方法 - Google Patents
Ｌｓｉの設計におけるタイミング検証方法Info
- Publication number
- JP2000082089A JP2000082089A JP10252756A JP25275698A JP2000082089A JP 2000082089 A JP2000082089 A JP 2000082089A JP 10252756 A JP10252756 A JP 10252756A JP 25275698 A JP25275698 A JP 25275698A JP 2000082089 A JP2000082089 A JP 2000082089A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- crosstalk
- delay
- information
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩの設計におけるタイミング検証方法と
して、クロストークの影響を考慮した遅延計算を、精度
よく、かつ、短時間で実行可能にする。 【解決手段】検証対象回路に対し、所定長以下の間隔で
配線が隣接し、かつ、隣接する配線で信号遷移がほぼ同
時に生じる箇所を、クロストーク発生箇所ＡＲとして推
定する。推定したクロストーク発生箇所ＡＲに対し、そ
の配線ＮＥＴ１，ＮＥＴ２間の相互インダクタンスＬ１
を計算する。配線ＮＥＴ１のノードＮ２の電流変化率を
計算し、計算した電流変化率と相互インダクタンスＬ１
とを用いて回路方程式を解くことによって、配線ＮＥＴ
２のノードＮ４における信号遅延を計算する。
して、クロストークの影響を考慮した遅延計算を、精度
よく、かつ、短時間で実行可能にする。 【解決手段】検証対象回路に対し、所定長以下の間隔で
配線が隣接し、かつ、隣接する配線で信号遷移がほぼ同
時に生じる箇所を、クロストーク発生箇所ＡＲとして推
定する。推定したクロストーク発生箇所ＡＲに対し、そ
の配線ＮＥＴ１，ＮＥＴ２間の相互インダクタンスＬ１
を計算する。配線ＮＥＴ１のノードＮ２の電流変化率を
計算し、計算した電流変化率と相互インダクタンスＬ１
とを用いて回路方程式を解くことによって、配線ＮＥＴ
２のノードＮ４における信号遅延を計算する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの設計にお
けるタイミング検証方法に関するものであり、特にレイ
アウト設計後のＬＳＩ中の配線におけるクロストークの
影響を考慮したタイミング検証方法に関する。
けるタイミング検証方法に関するものであり、特にレイ
アウト設計後のＬＳＩ中の配線におけるクロストークの
影響を考慮したタイミング検証方法に関する。
【０００２】
【従来の技術】クロストークとは、ＬＳＩのレイアウト
上で配線が隣接した箇所において発生する現象であり、
隣接配線のうちの一方の配線の信号遅延に対し、他方の
配線の信号遷移が影響を与える現象である。
上で配線が隣接した箇所において発生する現象であり、
隣接配線のうちの一方の配線の信号遅延に対し、他方の
配線の信号遷移が影響を与える現象である。
【０００３】例えば、隣接配線のうちの一方の配線の信
号の遷移時間を、他方の配線の信号が遷移しないときは
Ｔ０、同時に同一方向に遷移するときはＴ１、同時に反
対方向に遷移するときはＴ２とすると、一般に、クロス
トークの影響によって次のような関係が成り立つ。 Ｔ１＜Ｔ０＜Ｔ２ すなわち、クロストークの影響によって、一方の配線に
おける信号遷移の速度は、他方の配線の信号が同一方向
に遷移するときは速くなる一方、反対方向に遷移すると
きは遅くなる。言い換えると、一方の配線における信号
遅延は、他方の配線の信号遷移に応じて変動する。
号の遷移時間を、他方の配線の信号が遷移しないときは
Ｔ０、同時に同一方向に遷移するときはＴ１、同時に反
対方向に遷移するときはＴ２とすると、一般に、クロス
トークの影響によって次のような関係が成り立つ。 Ｔ１＜Ｔ０＜Ｔ２ すなわち、クロストークの影響によって、一方の配線に
おける信号遷移の速度は、他方の配線の信号が同一方向
に遷移するときは速くなる一方、反対方向に遷移すると
きは遅くなる。言い換えると、一方の配線における信号
遅延は、他方の配線の信号遷移に応じて変動する。
【０００４】したがって、ＬＳＩ設計においてタイミン
グ検証を高精度に行うためには、クロストークの影響に
よって変動する信号遅延を、精度よく推定することが重
要になる。
グ検証を高精度に行うためには、クロストークの影響に
よって変動する信号遅延を、精度よく推定することが重
要になる。
【０００５】クロストークの影響による信号遅延の変動
を考慮した従来のタイミング検証方法としては、遅延計
算に要する配線の抵抗成分および容量成分に、クロスト
ークの影響による遅延変動を予め反映させておくものが
ある。この方法では、配線が隣接している箇所におい
て、クロストークの影響を配線間容量によって表現す
る。そして、この配線間容量を用いて、クロストークの
影響による信号遅延の変動を計算する。
を考慮した従来のタイミング検証方法としては、遅延計
算に要する配線の抵抗成分および容量成分に、クロスト
ークの影響による遅延変動を予め反映させておくものが
ある。この方法では、配線が隣接している箇所におい
て、クロストークの影響を配線間容量によって表現す
る。そして、この配線間容量を用いて、クロストークの
影響による信号遅延の変動を計算する。
【０００６】
【発明が解決しようとする課題】ところが、従来のタイ
ミング検証方法には、次のような問題がある。
ミング検証方法には、次のような問題がある。
【０００７】図８（ａ）に示すように、隣接している配
線Ｗ１，Ｗ２について、クロストークの影響を配線間容
量Ｃｉｎによって表現したとする。このとき、配線Ｗ
１，Ｗ２は、配線間容量Ｃｉｎの他に、配線と基板とが
相対することによって生じる対基板容量や、配線の側面
と基板との間のフリンジ容量も有するので、図８（ｂ）
のようにモデル化される。図８（ｂ）において、Ｒ１，
Ｒ２は配線Ｗ１，Ｗ２の配線抵抗、Ｃ１，Ｃ２は配線Ｗ
１，Ｗ２の対地容量である。対地容量Ｃ１，Ｃ２は対基
板容量やフリンジ容量を含む。
線Ｗ１，Ｗ２について、クロストークの影響を配線間容
量Ｃｉｎによって表現したとする。このとき、配線Ｗ
１，Ｗ２は、配線間容量Ｃｉｎの他に、配線と基板とが
相対することによって生じる対基板容量や、配線の側面
と基板との間のフリンジ容量も有するので、図８（ｂ）
のようにモデル化される。図８（ｂ）において、Ｒ１，
Ｒ２は配線Ｗ１，Ｗ２の配線抵抗、Ｃ１，Ｃ２は配線Ｗ
１，Ｗ２の対地容量である。対地容量Ｃ１，Ｃ２は対基
板容量やフリンジ容量を含む。
【０００８】ここで、配線間容量Ｃｉｎは、両端がいず
れも接地されていないために動的に電荷量が変化するの
で、バックアノテーションに用いられるような静的な遅
延計算では扱うことができない。一方、動的な遅延計算
では、配線間容量Ｃｉｎを扱うことができるものの、そ
の計算量が膨大になり、処理に時間がかかりすぎてしま
う。このため従来の方法では、図８（ｃ）に示すよう
に、配線間容量Ｃｉｎを、配線Ｗ１と接続された対地容
量Ｃｉｎ１と配線Ｗ２と接続された対地容量Ｃｉｎ２と
に分割し、静的な遅延計算を実行している。
れも接地されていないために動的に電荷量が変化するの
で、バックアノテーションに用いられるような静的な遅
延計算では扱うことができない。一方、動的な遅延計算
では、配線間容量Ｃｉｎを扱うことができるものの、そ
の計算量が膨大になり、処理に時間がかかりすぎてしま
う。このため従来の方法では、図８（ｃ）に示すよう
に、配線間容量Ｃｉｎを、配線Ｗ１と接続された対地容
量Ｃｉｎ１と配線Ｗ２と接続された対地容量Ｃｉｎ２と
に分割し、静的な遅延計算を実行している。
【０００９】ところがこの場合、配線Ｗ１の遅延に対す
る配線Ｗ２の電位の影響は反映されない。すなわち、配
線間容量Ｃｉｎに流れる電流は配線Ｗ１，Ｗ２の電位差
によって決定されるが、一端が接地された容量Ｃｉｎ
１，Ｃｉｎ２ではこの電位差を表現することができな
い。このため、配線間容量Ｃｉｎを用いた場合は、配線
Ｗ２の電位の影響が配線Ｗ１の遅延に直接反映されるの
に対し、対接地容量Ｃｉｎ１，Ｃｉｎ２を用いた場合
は、配線Ｗ１の遅延と配線Ｗ２の電位との関連が表せな
いので、配線間容量Ｃｉｎにおける動的な電荷量の変化
を表現することができない。したがって、動的に変動す
るクロストークの影響を充分に表現できているとはいえ
ず、ＬＳＩの実動作に対する精度は低い。
る配線Ｗ２の電位の影響は反映されない。すなわち、配
線間容量Ｃｉｎに流れる電流は配線Ｗ１，Ｗ２の電位差
によって決定されるが、一端が接地された容量Ｃｉｎ
１，Ｃｉｎ２ではこの電位差を表現することができな
い。このため、配線間容量Ｃｉｎを用いた場合は、配線
Ｗ２の電位の影響が配線Ｗ１の遅延に直接反映されるの
に対し、対接地容量Ｃｉｎ１，Ｃｉｎ２を用いた場合
は、配線Ｗ１の遅延と配線Ｗ２の電位との関連が表せな
いので、配線間容量Ｃｉｎにおける動的な電荷量の変化
を表現することができない。したがって、動的に変動す
るクロストークの影響を充分に表現できているとはいえ
ず、ＬＳＩの実動作に対する精度は低い。
【００１０】この問題に対する１つのアプローチとし
て、クロストークの影響を表す配線間容量を、時間関数
で表現された容量値を有する対地容量に置換するものが
ある（特願平９−３３９７４５）。この方法では、クロ
ストークの影響は精度よく計算できるものの、対地容量
を時間の関数で表すことが既存の遅延計算ツールでは困
難であるという問題がある。
て、クロストークの影響を表す配線間容量を、時間関数
で表現された容量値を有する対地容量に置換するものが
ある（特願平９−３３９７４５）。この方法では、クロ
ストークの影響は精度よく計算できるものの、対地容量
を時間の関数で表すことが既存の遅延計算ツールでは困
難であるという問題がある。
【００１１】前記の問題に鑑み、本発明は、ＬＳＩの設
計におけるタイミング検証方法として、クロストークの
影響を考慮した遅延計算を、精度よく、かつ、短時間で
実行可能にすることを課題とする。
計におけるタイミング検証方法として、クロストークの
影響を考慮した遅延計算を、精度よく、かつ、短時間で
実行可能にすることを課題とする。
【００１２】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明では、インダクタンスという概念を導入す
る。すなわち、クロストークの影響を配線間の相互イン
ダクタンスによって表し、遅延計算を行う。
めに、本発明では、インダクタンスという概念を導入す
る。すなわち、クロストークの影響を配線間の相互イン
ダクタンスによって表し、遅延計算を行う。
【００１３】インダクタンスを用いることには、次の２
つの利点がある。
つの利点がある。
【００１４】まず、静的な遅延計算において、配線間容
量を用いた動的な遅延計算と同程度の精度で、クロスト
ークの影響を表すことができる。両端がいずれも接地さ
れていない配線間容量は、静的な遅延計算では対地容量
にモデル化されてしまうので、計算精度が低下する。し
かしながら、インダクタンスは、静的な遅延計算におけ
るモデル化の際になんら変更を受けないので、既存のツ
ールによってそのまま取り扱うことができる。
量を用いた動的な遅延計算と同程度の精度で、クロスト
ークの影響を表すことができる。両端がいずれも接地さ
れていない配線間容量は、静的な遅延計算では対地容量
にモデル化されてしまうので、計算精度が低下する。し
かしながら、インダクタンスは、静的な遅延計算におけ
るモデル化の際になんら変更を受けないので、既存のツ
ールによってそのまま取り扱うことができる。
【００１５】また、インダクタンスの値を時間の関数で
表さなくても、クロストークの影響を精度よく表すこと
ができる。すなわち、クロストークの影響は、 Ｖ＝Ｌ×ｄＩ／ｄｔ と表されるので、時間による動作変動は電流変化率ｄＩ
／ｄｔの項で表現すればよく、インダクタンスの値は固
定値でよい。
表さなくても、クロストークの影響を精度よく表すこと
ができる。すなわち、クロストークの影響は、 Ｖ＝Ｌ×ｄＩ／ｄｔ と表されるので、時間による動作変動は電流変化率ｄＩ
／ｄｔの項で表現すればよく、インダクタンスの値は固
定値でよい。
【００１６】具体的に請求項１の発明が講じた解決手段
は、ＬＳＩの設計におけるタイミング検証方法として、
検証対象回路において、クロストーク発生箇所を推定す
るステップと、推定したクロストーク発生箇所に対し、
その配線間の相互インダクタンスを計算するステップ
と、前記クロストーク発生箇所に対し、計算した相互イ
ンダクタンスを用いて、遅延計算を行うステップとを備
えたものである。
は、ＬＳＩの設計におけるタイミング検証方法として、
検証対象回路において、クロストーク発生箇所を推定す
るステップと、推定したクロストーク発生箇所に対し、
その配線間の相互インダクタンスを計算するステップ
と、前記クロストーク発生箇所に対し、計算した相互イ
ンダクタンスを用いて、遅延計算を行うステップとを備
えたものである。
【００１７】そして、請求項２の発明では、前記請求項
１のタイミング検証方法におけるクロストーク発生箇所
の推定は、前記検証対象回路に対し、タイミングシミュ
レーションを行うとともに、所定長以下の間隔で配線が
隣接する箇所を抽出し、抽出した配線隣接箇所のうち、
タイミングシミュレーションの結果、隣接する配線で信
号遷移がほぼ同時に生じるものを、クロストーク発生箇
所として推定することによって行うものとする。
１のタイミング検証方法におけるクロストーク発生箇所
の推定は、前記検証対象回路に対し、タイミングシミュ
レーションを行うとともに、所定長以下の間隔で配線が
隣接する箇所を抽出し、抽出した配線隣接箇所のうち、
タイミングシミュレーションの結果、隣接する配線で信
号遷移がほぼ同時に生じるものを、クロストーク発生箇
所として推定することによって行うものとする。
【００１８】また、請求項３の発明では、前記請求項１
のタイミング検証方法におけるクロストーク発生箇所の
遅延計算は、隣接する配線の電流変化率を計算し、計算
した電流変化率と前記相互インダクタンスとを用いて、
回路方程式を解くことによって行うものとする。
のタイミング検証方法におけるクロストーク発生箇所の
遅延計算は、隣接する配線の電流変化率を計算し、計算
した電流変化率と前記相互インダクタンスとを用いて、
回路方程式を解くことによって行うものとする。
【００１９】
【発明の実施の形態】図１は本発明の一実施形態に係る
タイミング検証方法を示すフローチャートである。以
下、図２（ａ）に示す検証対象回路の具体例を用いて、
図１中の各ステップＳ１〜Ｓ８を説明する。図２（ａ）
において、Ｕ１，Ｕ３は駆動セル、Ｕ２，Ｕ４は被駆動
セル、ＮＥＴ１，ＮＥＴ２は配線、Ｎ１，Ｎ２，Ｎ３は
ノード、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は配線抵抗、Ｃ
１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は配線容量である。ここで
は、配線ＮＥＴ１と配線ＮＥＴ２とが、ノードＮ１〜Ｎ
３の近傍で隣接しているものとする。
タイミング検証方法を示すフローチャートである。以
下、図２（ａ）に示す検証対象回路の具体例を用いて、
図１中の各ステップＳ１〜Ｓ８を説明する。図２（ａ）
において、Ｕ１，Ｕ３は駆動セル、Ｕ２，Ｕ４は被駆動
セル、ＮＥＴ１，ＮＥＴ２は配線、Ｎ１，Ｎ２，Ｎ３は
ノード、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は配線抵抗、Ｃ
１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は配線容量である。ここで
は、配線ＮＥＴ１と配線ＮＥＴ２とが、ノードＮ１〜Ｎ
３の近傍で隣接しているものとする。
【００２０】まずＲＣ抽出ステップＳ１において、レイ
アウト情報１００を入力として、インスタンスと配線の
接続情報と、配線の抵抗／容量成分が格納されたＲＣ情
報１０２を抽出する。レイアウト情報１００は、タイミ
ング検証の対象となる図２（ａ）の回路のレイアウト結
果を格納している。具体的には、各セルＵ１〜Ｕ４と配
線ＮＥＴ１、ＮＥＴ２の接続情報と、配線ＮＥＴ１、Ｎ
ＥＴ２の抵抗／容量情報、配線形状等がレイアウト情報
１００に格納されている。
アウト情報１００を入力として、インスタンスと配線の
接続情報と、配線の抵抗／容量成分が格納されたＲＣ情
報１０２を抽出する。レイアウト情報１００は、タイミ
ング検証の対象となる図２（ａ）の回路のレイアウト結
果を格納している。具体的には、各セルＵ１〜Ｕ４と配
線ＮＥＴ１、ＮＥＴ２の接続情報と、配線ＮＥＴ１、Ｎ
ＥＴ２の抵抗／容量情報、配線形状等がレイアウト情報
１００に格納されている。
【００２１】図２（ｂ）は図２（ａ）の回路に対して抽
出したＲＣ情報１０２である。このＲＣ情報１０２は、
ＳＰＦ(Standard Parasitic Format:Cadence Design Sy
stems, "Cadence Standard Parasitic Format",Aug.199
3)を用いて記述されている。図２（ｂ）において、「＊
｜Ｉ」で始まる行は、駆動セルおよび被駆動セル（以下
「インスタンス」と総称する）に関する情報であり、イ
ンスタンスの配線に接続されたピンが記載されている。
また、Ｒで始まる行は配線抵抗に関する情報、Ｃで始ま
る行は配線容量に関する情報である。またＳＰＦでは、
駆動セルと被駆動セルとを接続する配線を一つの単位で
記述する。
出したＲＣ情報１０２である。このＲＣ情報１０２は、
ＳＰＦ(Standard Parasitic Format:Cadence Design Sy
stems, "Cadence Standard Parasitic Format",Aug.199
3)を用いて記述されている。図２（ｂ）において、「＊
｜Ｉ」で始まる行は、駆動セルおよび被駆動セル（以下
「インスタンス」と総称する）に関する情報であり、イ
ンスタンスの配線に接続されたピンが記載されている。
また、Ｒで始まる行は配線抵抗に関する情報、Ｃで始ま
る行は配線容量に関する情報である。またＳＰＦでは、
駆動セルと被駆動セルとを接続する配線を一つの単位で
記述する。
【００２２】次に、第１の遅延計算ステップＳ２におい
て、ＲＣ情報１０２を入力として、遅延計算を行ない、
遅延情報１０４を作成する。第１の遅延計算ステップＳ
２では、任意の遅延計算アルゴリズムを用いて遅延計算
を行うことができる。図２（ｃ）は図２（ｂ）に示すＲ
Ｃ情報１０２から求めた遅延情報１０４である。この遅
延情報１０４はＳＤＦ（Standard Delay Format ）を用
いて記述されている。図２（ｃ）において、「ＩＮＴＥ
ＲＣＯＮＮＥＣＴ」の行は配線の遅延時間を表す。この
配線の遅延時間は、インスタンス間を接続する配線の抵
抗／容量と、この配線を駆動するインスタンスの駆動能
力によって計算される。また「ＩＯＰＡＴＨ」の行はイ
ンスタンスの遅延時間を表す。
て、ＲＣ情報１０２を入力として、遅延計算を行ない、
遅延情報１０４を作成する。第１の遅延計算ステップＳ
２では、任意の遅延計算アルゴリズムを用いて遅延計算
を行うことができる。図２（ｃ）は図２（ｂ）に示すＲ
Ｃ情報１０２から求めた遅延情報１０４である。この遅
延情報１０４はＳＤＦ（Standard Delay Format ）を用
いて記述されている。図２（ｃ）において、「ＩＮＴＥ
ＲＣＯＮＮＥＣＴ」の行は配線の遅延時間を表す。この
配線の遅延時間は、インスタンス間を接続する配線の抵
抗／容量と、この配線を駆動するインスタンスの駆動能
力によって計算される。また「ＩＯＰＡＴＨ」の行はイ
ンスタンスの遅延時間を表す。
【００２３】次に、第１のタイミングシミュレーション
ステップＳ３において、レイアウト情報１００の回路レ
ベルのネットリスト１０５、遅延情報１０４およびテス
トベクタ１０６を入力として、タイミング情報１０８を
求める。まず、ネットリスト１０５に遅延情報１０４を
バックアノテートし、次いで、ネットリスト１０５にテ
ストベクタ１０６を入力した場合における、各ノードに
おける信号到達時刻（テストベクタ１０６の入力開始時
刻を「０」とする）を計算し、タイミング情報１０８と
して出力する。図２（ｄ）は図２（ａ）の回路に対して
求めたタイミング情報１０８の一例であり、ネットリス
ト１０５に含まれる各ノードについて、信号到達時刻と
信号遷移方向（「ｒ」が立ち上がりを、「ｆ」が立ち下
がりを表す）が記述されている。
ステップＳ３において、レイアウト情報１００の回路レ
ベルのネットリスト１０５、遅延情報１０４およびテス
トベクタ１０６を入力として、タイミング情報１０８を
求める。まず、ネットリスト１０５に遅延情報１０４を
バックアノテートし、次いで、ネットリスト１０５にテ
ストベクタ１０６を入力した場合における、各ノードに
おける信号到達時刻（テストベクタ１０６の入力開始時
刻を「０」とする）を計算し、タイミング情報１０８と
して出力する。図２（ｄ）は図２（ａ）の回路に対して
求めたタイミング情報１０８の一例であり、ネットリス
ト１０５に含まれる各ノードについて、信号到達時刻と
信号遷移方向（「ｒ」が立ち上がりを、「ｆ」が立ち下
がりを表す）が記述されている。
【００２４】次に、クロストーク検出ステップＳ４にお
いて、タイミング情報１０８およびレイアウト情報１０
０を入力として、クロストークが発生する箇所を検出
し、クロストーク情報１１０として出力する。本実施形
態では、信号が同時に遷移する隣接配線のみをクロスト
ーク発生箇所として検出する。
いて、タイミング情報１０８およびレイアウト情報１０
０を入力として、クロストークが発生する箇所を検出
し、クロストーク情報１１０として出力する。本実施形
態では、信号が同時に遷移する隣接配線のみをクロスト
ーク発生箇所として検出する。
【００２５】図３はクロストーク検出ステップＳ４を示
すフローチャートである。まず、並行配線検出ステップ
Ｓ４１において、レイアウト情報１００を入力として、
所定長以下の間隔で配線が隣接する箇所を抽出し、並行
配線情報５０１として出力する。図２（ａ）の回路の場
合、配線が隣接する箇所として箇所ＡＲが抽出される。
すフローチャートである。まず、並行配線検出ステップ
Ｓ４１において、レイアウト情報１００を入力として、
所定長以下の間隔で配線が隣接する箇所を抽出し、並行
配線情報５０１として出力する。図２（ａ）の回路の場
合、配線が隣接する箇所として箇所ＡＲが抽出される。
【００２６】ここでは、前記所定長は、レイアウトのデ
ザインルールで定められた最小配線間隔を基準として、
所望の遅延計算精度に応じて定めるものとする。クロス
トークの影響を厳密に考えたい場合は、前記最小配線間
隔よりも大きい値を前記所定長として設定する。例えば
所定長として無限大を設定した場合は、ある配線に着目
したとき、この配線との距離が無限大以下の配線すなわ
ち全ての配線とのクロストークを考慮することができ
る。現実には、無限大を設定するのは計算時間などの面
から無理があるので、前記最小配線間隔よりも少し大き
い値を所定値として設定するのが妥当である。
ザインルールで定められた最小配線間隔を基準として、
所望の遅延計算精度に応じて定めるものとする。クロス
トークの影響を厳密に考えたい場合は、前記最小配線間
隔よりも大きい値を前記所定長として設定する。例えば
所定長として無限大を設定した場合は、ある配線に着目
したとき、この配線との距離が無限大以下の配線すなわ
ち全ての配線とのクロストークを考慮することができ
る。現実には、無限大を設定するのは計算時間などの面
から無理があるので、前記最小配線間隔よりも少し大き
い値を所定値として設定するのが妥当である。
【００２７】一方、仮配線シミュレーションや仮レイア
ウトのように、遅延計算の精度はさほど要求されずクロ
ストークの影響を考慮しなくてもよい場合には、前記最
小配線間隔よりも小さい値を設定すればよい。この場
合、レイアウト中には前記最小配線間隔よりも間隔の狭
い配線はあり得ないので、クロストーク検出ステップＳ
４において、配線が隣接する箇所としては何も抽出され
ないことになる。
ウトのように、遅延計算の精度はさほど要求されずクロ
ストークの影響を考慮しなくてもよい場合には、前記最
小配線間隔よりも小さい値を設定すればよい。この場
合、レイアウト中には前記最小配線間隔よりも間隔の狭
い配線はあり得ないので、クロストーク検出ステップＳ
４において、配線が隣接する箇所としては何も抽出され
ないことになる。
【００２８】次に、クロストーク発生並行配線検出ステ
ップＳ４２において、タイミング情報１０８と並行配線
情報５０１とを入力として、箇所ＡＲに含まれる各ノー
ドＮ２，Ｎ３について、信号到達時刻が同じか否かを調
べる。図２（ｄ）のタイミング情報１０８から、時刻１
７．０ｎｓのとき、ノードＮ２とノードＮ３にともに立
下り信号が到達していることが分かる。そこで、箇所Ａ
Ｒをクロストーク発生箇所として特定する。図４はこの
場合のクロストーク情報１１０を示す図である。信号遷
移方向はともに立ち下がりであるので、クロストークの
影響は信号遅延が小さくなる方向に働く。信号遷移方向
が逆の場合は、信号遅延が大きくなる方向にクロストー
クが影響する。
ップＳ４２において、タイミング情報１０８と並行配線
情報５０１とを入力として、箇所ＡＲに含まれる各ノー
ドＮ２，Ｎ３について、信号到達時刻が同じか否かを調
べる。図２（ｄ）のタイミング情報１０８から、時刻１
７．０ｎｓのとき、ノードＮ２とノードＮ３にともに立
下り信号が到達していることが分かる。そこで、箇所Ａ
Ｒをクロストーク発生箇所として特定する。図４はこの
場合のクロストーク情報１１０を示す図である。信号遷
移方向はともに立ち下がりであるので、クロストークの
影響は信号遅延が小さくなる方向に働く。信号遷移方向
が逆の場合は、信号遅延が大きくなる方向にクロストー
クが影響する。
【００２９】このように、配線が隣接し、かつ、信号遷
移が同時に起こる箇所のみが、クロストーク発生箇所と
して検出される。これにより、配線が隣接していても、
信号遷移が同時には起こらない箇所は、クロストーク発
生箇所として検出されないので、より実動作に近いタイ
ミングシミュレーションを実現できる。
移が同時に起こる箇所のみが、クロストーク発生箇所と
して検出される。これにより、配線が隣接していても、
信号遷移が同時には起こらない箇所は、クロストーク発
生箇所として検出されないので、より実動作に近いタイ
ミングシミュレーションを実現できる。
【００３０】次に、ＲＣＬ抽出ステップＳ５において、
クロストーク検出ステップＳ４で検出したクロストーク
情報１１０とレイアウト情報１００とを用いて、ＲＣ情
報１０２にインダクタンスを情報として追加し、ＲＣＬ
情報１１２として出力する。
クロストーク検出ステップＳ４で検出したクロストーク
情報１１０とレイアウト情報１００とを用いて、ＲＣ情
報１０２にインダクタンスを情報として追加し、ＲＣＬ
情報１１２として出力する。
【００３１】図５はＲＣＬ抽出ステップＳ５を示すフロ
ーチャートである。まず、クロストーク情報１１０から
クロストーク発生箇所を認識する。図２（ａ）の回路で
は、クロストーク発生箇所ＡＲが認識される。次にＬ発
生ステップＳ５１において、レイアウト情報１００か
ら、隣接配線間の相互インダクタンスを計算し、Ｌ情報
２０１として出力する。ここでは、文献（中澤喜三朗・
中村宏著「ＶＬＳＩシステム設計−回路と実装の基礎」
頁２９１〜３５０、丸善株式会社）記載のインダクタン
ス値計算方法を用いるものとする。次にネットリスト合
成ステップＳ５２において、Ｌ情報２０１をＲＣ抽出ス
テップＳ１で抽出したＲＣ情報１０２に足し合わせて、
ＲＣＬ情報１１２を生成する。
ーチャートである。まず、クロストーク情報１１０から
クロストーク発生箇所を認識する。図２（ａ）の回路で
は、クロストーク発生箇所ＡＲが認識される。次にＬ発
生ステップＳ５１において、レイアウト情報１００か
ら、隣接配線間の相互インダクタンスを計算し、Ｌ情報
２０１として出力する。ここでは、文献（中澤喜三朗・
中村宏著「ＶＬＳＩシステム設計−回路と実装の基礎」
頁２９１〜３５０、丸善株式会社）記載のインダクタン
ス値計算方法を用いるものとする。次にネットリスト合
成ステップＳ５２において、Ｌ情報２０１をＲＣ抽出ス
テップＳ１で抽出したＲＣ情報１０２に足し合わせて、
ＲＣＬ情報１１２を生成する。
【００３２】図６（ａ）は図２（ａ）の回路に相互イン
ダクタンスを付加した結果を示す図、図６（ｂ）は
（ａ）の回路に対するＲＣＬ情報１１２を示す図であ
る。図６（ｂ）のＲＣＬ情報１１２は図２（ｂ）と同様
にＳＰＦで記述されている。ただし、相互インダクタン
スＬ１が付加されており、かつ、相互インダクタンスＬ
１の付加に応じて、抵抗等の接続ノードが変わってい
る。
ダクタンスを付加した結果を示す図、図６（ｂ）は
（ａ）の回路に対するＲＣＬ情報１１２を示す図であ
る。図６（ｂ）のＲＣＬ情報１１２は図２（ｂ）と同様
にＳＰＦで記述されている。ただし、相互インダクタン
スＬ１が付加されており、かつ、相互インダクタンスＬ
１の付加に応じて、抵抗等の接続ノードが変わってい
る。
【００３３】次に、第２の遅延計算ステップＳ６におい
て、ＲＣＬ情報１１２とクロストーク情報１１０を入力
として、任意の遅延計算アルゴリズムを用いて、遅延情
報１１４を計算する。図７は第２の遅延計算ステップＳ
６を示すフローチャートである。まず、Ｌ判定ステップ
Ｓ６１において、ＲＣＬ情報１１２の配線毎にインダク
タンスを含むか否かを判定する。図６（ｂ）のＲＣＬ情
報１１２では、配線ＮＥＴ１はインダクタンスを含まな
いが、配線ＮＥＴ２は相互インダクタンスＬ１を含む。
インダクタンスを含まない配線については、抵抗と容量
を扱うことができる任意のアルゴリズムを用いた遅延計
算ステップＳ６２において、遅延情報６０２が計算され
る。
て、ＲＣＬ情報１１２とクロストーク情報１１０を入力
として、任意の遅延計算アルゴリズムを用いて、遅延情
報１１４を計算する。図７は第２の遅延計算ステップＳ
６を示すフローチャートである。まず、Ｌ判定ステップ
Ｓ６１において、ＲＣＬ情報１１２の配線毎にインダク
タンスを含むか否かを判定する。図６（ｂ）のＲＣＬ情
報１１２では、配線ＮＥＴ１はインダクタンスを含まな
いが、配線ＮＥＴ２は相互インダクタンスＬ１を含む。
インダクタンスを含まない配線については、抵抗と容量
を扱うことができる任意のアルゴリズムを用いた遅延計
算ステップＳ６２において、遅延情報６０２が計算され
る。
【００３４】ステップＳ６３，Ｓ６４におけるインダク
タンスを含む配線の遅延計算方法について説明する。
タンスを含む配線の遅延計算方法について説明する。
【００３５】配線ＮＥＴ１において、ノードＮ２におけ
る電流Ｉｎ２（ｔ）を、セルＵ１からセルＵ２までのネ
ットワークについてキルヒホッフの法則を適用して計算
する。
る電流Ｉｎ２（ｔ）を、セルＵ１からセルＵ２までのネ
ットワークについてキルヒホッフの法則を適用して計算
する。
【００３６】抵抗Ｒ１を流れる電流をＩ（ｓ）、容量Ｃ
１，Ｃ２，Ｃ３を流れる電流をそれぞれＩ１（ｓ），Ｉ
２（ｓ），Ｉ３（ｓ）とすると、 Ｉｎ２（ｓ）＝Ｉ（ｓ）−Ｉ１（ｓ）−Ｉ２（ｓ） …（１） またセルＵ１の出力端子Ｙの電圧をＶｉｎ（ｓ）、ノー
ドＮ１，Ｎ２の電圧をそれぞれＶｎ１（ｓ），Ｖｎ２
（ｓ）とすると、以下の式が成り立つ。
１，Ｃ２，Ｃ３を流れる電流をそれぞれＩ１（ｓ），Ｉ
２（ｓ），Ｉ３（ｓ）とすると、 Ｉｎ２（ｓ）＝Ｉ（ｓ）−Ｉ１（ｓ）−Ｉ２（ｓ） …（１） またセルＵ１の出力端子Ｙの電圧をＶｉｎ（ｓ）、ノー
ドＮ１，Ｎ２の電圧をそれぞれＶｎ１（ｓ），Ｖｎ２
（ｓ）とすると、以下の式が成り立つ。
【００３７】 Ｖｉｎ（ｓ）＝Ｉ（ｓ）・ｒ１＋Ｖｎ１（ｓ） …（２） Ｖｎ１（ｓ）＝Ｉ１（ｓ）／（ｓ・ｃ１） …（３） Ｖｎ１（ｓ）＝（Ｉ（ｓ）−Ｉ１（ｓ））・ｒ２＋Ｖｎ２（ｓ） …（４） Ｖｎ２（ｓ）＝Ｉ２（ｓ）／（ｓ・ｃ２） …（５） 式（２），（３），（４）からＩ（ｓ），Ｉ１（ｓ），
Ｉ２（ｓ）を計算して式（１）に代入すると、次のよう
な式（６）が得られる。 Ｉｎ２（ｓ）＝｛Ｖｉｎ（ｓ）／ｒ１−（Ｖｎ２（ｓ）＋Ｖｉｎ（ｓ）・ｒ２ ／ｒ１）／（ｒ１＋ｒ２＋ｓ・ｃ１・ｒ１・ｒ２）｝−｛（ｓ・ｃ１・ｒ１）・ （Ｖｎ２（ｓ）＋Ｖｉｎ（ｓ）・ｒ２／ｒ１）／（ｒ１＋ｒ２＋ｓ・ｃ１・ｒ１ ・ｒ２）｝−｛ｓ・ｃ２・Ｖｎ２（ｓ）｝ …（６） すなわち、電流Ｉｎ２（ｓ）は、配線ＮＥＴ１への入力
電圧Ｖｉｎ（ｓ）が与えられると、式（６）に従って計
算することができる。入力電圧Ｖｉｎ（ｓ）は、セルＵ
１のドライブ能力と配線ＮＥＴ１とによって決まる電圧
である。
Ｉ２（ｓ）を計算して式（１）に代入すると、次のよう
な式（６）が得られる。 Ｉｎ２（ｓ）＝｛Ｖｉｎ（ｓ）／ｒ１−（Ｖｎ２（ｓ）＋Ｖｉｎ（ｓ）・ｒ２ ／ｒ１）／（ｒ１＋ｒ２＋ｓ・ｃ１・ｒ１・ｒ２）｝−｛（ｓ・ｃ１・ｒ１）・ （Ｖｎ２（ｓ）＋Ｖｉｎ（ｓ）・ｒ２／ｒ１）／（ｒ１＋ｒ２＋ｓ・ｃ１・ｒ１ ・ｒ２）｝−｛ｓ・ｃ２・Ｖｎ２（ｓ）｝ …（６） すなわち、電流Ｉｎ２（ｓ）は、配線ＮＥＴ１への入力
電圧Ｖｉｎ（ｓ）が与えられると、式（６）に従って計
算することができる。入力電圧Ｖｉｎ（ｓ）は、セルＵ
１のドライブ能力と配線ＮＥＴ１とによって決まる電圧
である。
【００３８】このようにして計算された電流Ｉｎ２
（ｓ）を逆ラプラス変換することによって、時間の関数
である電流Ｉｎ２（ｔ）を求めることができる。
（ｓ）を逆ラプラス変換することによって、時間の関数
である電流Ｉｎ２（ｔ）を求めることができる。
【００３９】また、配線ＮＥＴ２において、ノードＮ
３，Ｎ４の電圧をそれぞれＶｎ３（ｓ），Ｖｎ４（ｓ）
とすると、次の式が成り立つ。
３，Ｎ４の電圧をそれぞれＶｎ３（ｓ），Ｖｎ４（ｓ）
とすると、次の式が成り立つ。
【００４０】 Ｖｎ３（ｓ）＝Ｌ・ｄＩｎ２（ｔ）／ｄｔ＋Ｖｎ４（ｓ） …（７） すなわち、従来の方法では、ノードＮ３，Ｎ４間に電位
差がなかったのに対して、本実施形態によると、式
（７）に示すように、Ｌ・ｄＩｎ２（ｔ）／ｄｔに相当
する電位差が生じる。例えば、ノードＮ３の電位が２．
５Ｖのとき、従来ではノードＮ４の電位も２．５Ｖであ
ったのに対して、本実施形態では、式（７）右辺の第１
項の存在によって、２．５Ｖよりも小さい値、例えば
２．３Ｖになる。このとき、ノードＮ４の電位が２．３
Ｖから２．５Ｖまで上がるのに要する時間が、インダク
タンスＬ１のために生じた遅延時間となる。この増大し
た遅延時間が、クロストークの影響による遅延変動に相
当する。
差がなかったのに対して、本実施形態によると、式
（７）に示すように、Ｌ・ｄＩｎ２（ｔ）／ｄｔに相当
する電位差が生じる。例えば、ノードＮ３の電位が２．
５Ｖのとき、従来ではノードＮ４の電位も２．５Ｖであ
ったのに対して、本実施形態では、式（７）右辺の第１
項の存在によって、２．５Ｖよりも小さい値、例えば
２．３Ｖになる。このとき、ノードＮ４の電位が２．３
Ｖから２．５Ｖまで上がるのに要する時間が、インダク
タンスＬ１のために生じた遅延時間となる。この増大し
た遅延時間が、クロストークの影響による遅延変動に相
当する。
【００４１】またここでは、配線ＮＥＴ１が配線ＮＥＴ
２に与える影響について説明したが、配線ＮＥＴ２が配
線ＮＥＴ１に与える影響も同様に、配線ＮＥＴ１に相互
インダクタンスを付加することによって計算することが
できる。
２に与える影響について説明したが、配線ＮＥＴ２が配
線ＮＥＴ１に与える影響も同様に、配線ＮＥＴ１に相互
インダクタンスを付加することによって計算することが
できる。
【００４２】図６（ａ）の回路に対し、図６（ｃ）に示
す遅延情報１１４が出力される。インダクタンスの影響
により、図２（ｂ）の遅延情報１０４とは値が異なって
いる。ただし、インダクタンスの影響がほとんどない場
合には、図２（ｂ）の遅延情報１０４と値が等しくなる
場合もある。
す遅延情報１１４が出力される。インダクタンスの影響
により、図２（ｂ）の遅延情報１０４とは値が異なって
いる。ただし、インダクタンスの影響がほとんどない場
合には、図２（ｂ）の遅延情報１０４と値が等しくなる
場合もある。
【００４３】第２のタイミングシミュレーションステッ
プＳ７において、遅延情報１１４を入力として、クロス
トークの影響が信号遅延に反映されたタイミングシミュ
レーションが実行され、タイミング情報１１６として出
力される。タイミング判定ステップＳ８において、タイ
ミング情報１１６から、タイミングの目標仕様を満足し
ているかどうかが判定され、目標仕様を満たしている場
合には、次の設計工程に進み、目標仕様を満たしていな
い場合には、再論理合成や再レイアウトを行い、インス
タンスや配線の配置場所を変更する。
プＳ７において、遅延情報１１４を入力として、クロス
トークの影響が信号遅延に反映されたタイミングシミュ
レーションが実行され、タイミング情報１１６として出
力される。タイミング判定ステップＳ８において、タイ
ミング情報１１６から、タイミングの目標仕様を満足し
ているかどうかが判定され、目標仕様を満たしている場
合には、次の設計工程に進み、目標仕様を満たしていな
い場合には、再論理合成や再レイアウトを行い、インス
タンスや配線の配置場所を変更する。
【００４４】以上説明したように、本実施形態に係るタ
イミング検証方法によると、テストベクタを用いてタイ
ミングシミュレーションを実行し、動的にクロストーク
発生箇所を推定するとともに、クロストーク発生箇所に
対し、相互インダクタンスという概念を導入して、一方
の配線の電流変化率から他方の配線における信号遅延の
変動を計算する。これにより、クロストークの影響によ
る遅延時間の変動を高精度に計算することができる。
イミング検証方法によると、テストベクタを用いてタイ
ミングシミュレーションを実行し、動的にクロストーク
発生箇所を推定するとともに、クロストーク発生箇所に
対し、相互インダクタンスという概念を導入して、一方
の配線の電流変化率から他方の配線における信号遅延の
変動を計算する。これにより、クロストークの影響によ
る遅延時間の変動を高精度に計算することができる。
【００４５】なお、クロストーク発生箇所の推定は、他
の方法によって行ってもよい。例えば、隣接する配線間
ではすべてクロストークが発生すると推定してもよい。
ただし、一方の配線が例えばフォールスパスで信号が変
化しないときはクロストークは発生しないし、隣接する
配線長が短いときは、それぞれの信号が同時に遷移して
もクロストークの影響はほとんどない。このため、この
方法によると、実際にはクロストークが発生しない配線
までクロストーク発生箇所として推定される可能性があ
る。また、隣接している配線長が所定の長さを越えた箇
所を、クロストークが発生すると推定してもよい。すな
わち、この方法は、隣接する配線長が所定の長さを越え
た箇所にのみ、それぞれの信号が遷移したときに、互い
の遅延にクロストークの影響が出るという考えに基づい
ている。しかし、フォールスパス等は考慮されないの
で、実際にはクロストークが発生しない配線がクロスト
ーク発生箇所として検出される可能性がある。これらの
方法に比して、本実施形態では、クロストーク発生箇所
をより精度よく推定することができる。
の方法によって行ってもよい。例えば、隣接する配線間
ではすべてクロストークが発生すると推定してもよい。
ただし、一方の配線が例えばフォールスパスで信号が変
化しないときはクロストークは発生しないし、隣接する
配線長が短いときは、それぞれの信号が同時に遷移して
もクロストークの影響はほとんどない。このため、この
方法によると、実際にはクロストークが発生しない配線
までクロストーク発生箇所として推定される可能性があ
る。また、隣接している配線長が所定の長さを越えた箇
所を、クロストークが発生すると推定してもよい。すな
わち、この方法は、隣接する配線長が所定の長さを越え
た箇所にのみ、それぞれの信号が遷移したときに、互い
の遅延にクロストークの影響が出るという考えに基づい
ている。しかし、フォールスパス等は考慮されないの
で、実際にはクロストークが発生しない配線がクロスト
ーク発生箇所として検出される可能性がある。これらの
方法に比して、本実施形態では、クロストーク発生箇所
をより精度よく推定することができる。
【００４６】
【発明の効果】以上のように本発明によると、タイミン
グシミュレーションを実行して動的にクロストーク発生
箇所を推定するとともに、クロストーク発生箇所に対
し、相互インダクタンスという概念を導入して、一方の
配線の電流変化率から他方の配線における信号遅延の変
動を計算するので、クロストークの影響による遅延時間
の変動を高精度に計算することができる。
グシミュレーションを実行して動的にクロストーク発生
箇所を推定するとともに、クロストーク発生箇所に対
し、相互インダクタンスという概念を導入して、一方の
配線の電流変化率から他方の配線における信号遅延の変
動を計算するので、クロストークの影響による遅延時間
の変動を高精度に計算することができる。
【図１】本発明の一実施形態に係るタイミング検証方法
を示すフローチャートである。
を示すフローチャートである。
【図２】（ａ）はタイミング検証の対象となる回路を示
す図、（ｂ）は（ａ）の回路に対するＲＣ情報１０２を
示す図、（ｃ）は（ａ）の回路に対する遅延情報１０４
を示す図、（ｄ）は（ａ）の回路に対するタイミング情
報１０８を示す図である。
す図、（ｂ）は（ａ）の回路に対するＲＣ情報１０２を
示す図、（ｃ）は（ａ）の回路に対する遅延情報１０４
を示す図、（ｄ）は（ａ）の回路に対するタイミング情
報１０８を示す図である。
【図３】クロストーク検出ステップＳ４を示すフローチ
ャートである。
ャートである。
【図４】クロストーク情報１１０を示す図である。
【図５】ＲＣＬ抽出ステップＳ５を示すフローチャート
である。
である。
【図６】（ａ）は図２（ａ）の回路に対してインダクタ
ンスを発生させた結果を示す図、（ｂ）は（ａ）の回路
に対するＲＣＬ情報１１２を示す図、（ｃ）は（ａ）の
回路に対する遅延情報を示す図である。
ンスを発生させた結果を示す図、（ｂ）は（ａ）の回路
に対するＲＣＬ情報１１２を示す図、（ｃ）は（ａ）の
回路に対する遅延情報を示す図である。
【図７】第２の遅延計算ステップＳ６を示すフローチャ
ートである。
ートである。
【図８】（ａ）〜（ｃ）は本発明の課題を説明するため
の図である。
の図である。
ＡＲ クロストーク発生箇所 ＮＥＴ１，ＮＥＴ２ 配線 Ｌ１ 相互インダクタンス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川上 善之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平田 正明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA03 JA03 JA04 5F064 EE44 EE46 EE47 HH06 HH09 HH10
Claims (3)
- 【請求項１】 ＬＳＩの設計におけるタイミング検証方
法であって、 検証対象回路において、クロストーク発生箇所を推定す
るステップと、 推定したクロストーク発生箇所に対し、その配線間の相
互インダクタンスを計算するステップと、 前記クロストーク発生箇所に対し、計算した相互インダ
クタンスを用いて、遅延計算を行うステップとを備えた
ことを特徴とするタイミング検証方法。 - 【請求項２】 請求項１記載のタイミング検証方法にお
いて、 前記クロストーク発生箇所の推定は、 前記検証対象回路に対し、タイミングシミュレーション
を行うとともに、所定長以下の間隔で配線が隣接する箇
所を抽出し、 抽出した配線隣接箇所のうち、タイミングシミュレーシ
ョンの結果、隣接する配線で信号遷移がほぼ同時に生じ
るものを、クロストーク発生箇所として推定することに
よって行うことを特徴とするタイミング検証方法。 - 【請求項３】 請求項１記載のタイミング検証方法にお
いて、 前記クロストーク発生箇所の遅延計算は、 隣接する配線の電流変化率を計算し、 計算した電流変化率と前記相互インダクタンスとを用い
て、回路方程式を解くことによって行うことを特徴とす
るタイミング検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252756A JP2000082089A (ja) | 1998-09-07 | 1998-09-07 | Ｌｓｉの設計におけるタイミング検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252756A JP2000082089A (ja) | 1998-09-07 | 1998-09-07 | Ｌｓｉの設計におけるタイミング検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000082089A true JP2000082089A (ja) | 2000-03-21 |
Family
ID=17241860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10252756A Withdrawn JP2000082089A (ja) | 1998-09-07 | 1998-09-07 | Ｌｓｉの設計におけるタイミング検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000082089A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079600A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 回路解析装置、回路解析方法、プログラム及びコンピュータ読取り可能な記録媒体 |
| US6968521B2 (en) * | 2002-03-20 | 2005-11-22 | Fujitsu Limited | Method, apparatus and program product for automatic placement and routing of integrated circuit |
| US7739638B2 (en) | 2003-03-06 | 2010-06-15 | Fujitsu Limited | Circuit analyzing device, circuit analyzing method, program, and computer readable information recording medium considering influence of signal input to peripheral circuit which does not have logical influence |
| CN104764933A (zh) * | 2014-01-06 | 2015-07-08 | 扬智科技股份有限公司 | 量测装置及其量测方法 |
-
1998
- 1998-09-07 JP JP10252756A patent/JP2000082089A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6968521B2 (en) * | 2002-03-20 | 2005-11-22 | Fujitsu Limited | Method, apparatus and program product for automatic placement and routing of integrated circuit |
| WO2004079600A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 回路解析装置、回路解析方法、プログラム及びコンピュータ読取り可能な記録媒体 |
| WO2004079599A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 回路解析装置 |
| US7739638B2 (en) | 2003-03-06 | 2010-06-15 | Fujitsu Limited | Circuit analyzing device, circuit analyzing method, program, and computer readable information recording medium considering influence of signal input to peripheral circuit which does not have logical influence |
| CN104764933A (zh) * | 2014-01-06 | 2015-07-08 | 扬智科技股份有限公司 | 量测装置及其量测方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Tellez et al. | Minimal buffer insertion in clock trees with skew and slew rate constraints | |
| Saleh et al. | Clock skew verification in the presence of IR-drop in the power distribution network | |
| US10140396B1 (en) | Partitioning electronic circuits for simulation on multiple processors | |
| US7142991B2 (en) | Voltage dependent parameter analysis | |
| US7313771B2 (en) | Computing current in a digital circuit based on an accurate current model for library cells | |
| WO2008106369A2 (en) | Method and system for evaluating statistical sensitivity credit in path-based hybrid multi-conrner static timing analysis | |
| Najm et al. | CREST-a current estimator for CMOS circuits. | |
| US10558772B1 (en) | Partitioning a system graph for circuit simulation to obtain an exact solution | |
| JP4435685B2 (ja) | 集積回路においてフィルターされたインターコネクションに関する配線寄生を抽出する方法 | |
| US6604227B1 (en) | Minimal level sensitive timing abstraction model capable of being used in general static timing analysis tools | |
| US6791343B2 (en) | Modeling miller effect in static timing analysis | |
| US6587999B1 (en) | Modeling delays for small nets in an integrated circuit design | |
| US9871039B2 (en) | Resistance mitigation in physical design | |
| US20080300848A1 (en) | Efficient simulation of dominantly linear circuits | |
| US7594209B2 (en) | Method for incorporating Miller capacitance effects in digital circuits for an accurate timing analysis | |
| US6609233B1 (en) | Load sensitivity modeling in a minimal level sensitive timing abstraction model | |
| US6581197B1 (en) | Minimal level sensitive timing representative of a circuit path | |
| US20110099531A1 (en) | Statistical delay and noise calculation considering cell and interconnect variations | |
| JP2000082089A (ja) | Ｌｓｉの設計におけるタイミング検証方法 | |
| US6990645B2 (en) | Method for static timing verification of integrated circuits having voltage islands | |
| US20060047492A1 (en) | Circuit simulation methods and systems | |
| JPH05256916A (ja) | 電力概算装置と方法 | |
| US6877142B2 (en) | Timing verifier for MOS devices and related method | |
| Nazarian et al. | Sensitivity-based gate delay propagation in static timing analysis | |
| US20100199243A1 (en) | Method and system for point-to-point fast delay estimation for vlsi circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |