WO2003034482A2 - Method for selecting faulty dielectrics of a semiconductor component - Google Patents

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WO2003034482A2
WO2003034482A2 PCT/DE2002/003781 DE0203781W WO03034482A2 WO 2003034482 A2 WO2003034482 A2 WO 2003034482A2 DE 0203781 W DE0203781 W DE 0203781W WO 03034482 A2 WO03034482 A2 WO 03034482A2
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test
structured
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Definitions

  • the present invention relates to a method for selecting faulty dielectrics of a semiconductor component, in particular faulty transistor gates of a MOS component.
  • the failure of the MOS components is essentially due to the fact that the dielectrics or the gates are faulty due to fault locations etc. and can therefore become inoperable in an application.
  • test methods are usually already carried out on finished components, which are already mine. Connections are provided and packaged. In the temperature and voltage limit range, the components are operated continuously for several hours and the failures that occur are detected. advantage.
  • this test method is a costly and time-consuming process because it is carried out on components that have already been manufactured using an independent test device.
  • the problem underlying the present invention therefore generally consists in creating a method for detecting and selecting faulty dielectrics that can be accomplished with less expenditure of time and money.
  • auxiliary wiring is attached to each chip, via which the dielectrics or gate oxides to be tested are electrically contacted. After testing uence the auxiliary wiring through additional processes on the finished component removed ⁇ to.
  • test method is carried out on the chip that has already been produced and that only a limited stress can be exerted on the corresponding dielectrics has proven to be disadvantageous in the known approach above.
  • component is checked during operation by means of applied signals.
  • the method according to the invention with the features of claim 1 has the advantage over the known approach that a selection of defective dielectrics can already be carried out during the actual manufacturing process of the component.
  • the idea on which the present invention is based is that a test layer for simultaneous electrical contacting of the dielectrics is produced on one side of the already structured dielectrics during the manufacturing process of the component; the functionality of the dielectrics is checked simultaneously by applying an electrical voltage to the test layer on one side and to the substrate on the other side of the dielectric; and that the test layer is removed or structured to continue the actual manufacturing process of the component.
  • Components of a chip can be checked simultaneously by applying a suitable electrical stress.
  • Specific layers can also be contacted in a targeted manner and an electrical stress can be applied.
  • a signal does not have to be used for the test method, rather it is sufficient to apply a voltage in parallel, as a result of which all pieces of material to be stressed are contacted and tested simultaneously.
  • the test layer is produced by intermediate structuring steps on material layers already present in the actual production process. An additional separation can thus be dispensed with.
  • the test layer is deposited in addition to the actual production process, structured and removed again after the test. As a result, certain suspect dielectrics can be contacted and ultimately checked.
  • test layer is produced over the entire surface over the already structured dielectrics of all chips, the individual chips then being able to be electrically separated from one another.
  • the chips are separated from one another by forming trenches by means of photolithography and / or etching processes.
  • all chips on a substrate can be simultaneously provided with a test layer by a uniform process step and then electrically separated from one another.
  • test layer is produced in a structured manner on the already structured metallization of the components for simultaneous electrical contacting of the dielectrics.
  • test layer is structured by photolithography and / or etching processes and optionally removed.
  • the test layer is formed from polysilicon or polysilicon germaniura.
  • the electrical voltage is applied on one side via a contact needle and on the other side directly via the substrate or via a device connected to the substrate. This allows the field strength required for testing to be controlled.
  • the selected faulty dielectrics or the components which are faulty as a result are identified or repaired.
  • FIG. 1 shows a cross-sectional view of a component with an applied test layer according to an exemplary embodiment of the present invention.
  • FIG. 2 shows a perspective view of an arrangement of honor chips on a wafer substrate according to an exemplary embodiment of the present invention.
  • FIG. 1 illustrates a cross-sectional view of a semiconductor component 1 with an applied test layer 3 according to an exemplary embodiment of the present invention.
  • a substrate 4 for example a silicon substrate 4
  • doped regions 5 are formed in the substrate 4 in a manner known per se in the substrate 4 for the production of, for example, a MOS component 1.
  • the dielectric 2 of the transistor gate for example a gate oxide Layer 2 is also produced in the substrate in a manner known per se.
  • the next step would be to form, for example, a structured polysilicon layer over the gate oxide layers to produce gate contacts.
  • a test layer 3 is deposited over the entire surface of all chips 10 in a manner known per se before the structured poly-silicon layer is formed. All of the chips 10 are thus completely covered with the test layer 3, for example a poly-silicon layer 3, as a result of which all the dielectrics 2 are electrically contacted in parallel.
  • trenches 11 are advantageously produced between the individual chips 10, for example by means of an etching process, which each electrically separate the individual chips 10 from one another.
  • a certain electrical voltage is applied to the electrical test layer 3, for example by means of a contact needle 8 shown in FIG.
  • a corresponding counter voltage is applied to the underside of the dielectrics 2, either directly to the substrate 4 or to a metal plate 9, trough or the like connected to the substrate 4, an electric field is generated over the gate oxide 2.
  • Components 1, which contain damaged gate layers 2 can advantageously be selected and identified in this way by measuring the quiescent current during the applied voltage, even during the manufacturing process.
  • the failure rate of the finished components or the chips is considerably reduced by appropriate marking of the component or rectification of the damage.
  • the deposited test layer 3 can either be eliminated by means of known etching processes or formed as a structured layer by means of corresponding photolithography and / or etching processes and in the further manufacturing process for the formation of the semiconductor component 1 continue to be used.
  • the deposition of the test layer 3 does not take place ⁇ di rectly on the test gate oxides 2, but it is carried out previously, in a manner known per se, the formation of a structured metallization layer for electrical contacting with the control devices of the gates of the MOS component 1.
  • test layer 3 can again be removed, for example by means of etching.
  • the present invention makes it possible to apply gate materials of, for example, MOS components during the manufacturing process to an electrical field or stress under defined conditions, with a high coverage and with the possibility of component-related monitoring (quiescent current measurement).

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Abstract

The invention concerns a method for selecting faulty dielectrics (2) of a semiconductor component (1), in particular faulty transistor gates of a MOS component. Said method consists in producing, during the production process proper of said component (1) and above the already structured dielectrics (2), a control layer (3) for simultaneous electrical contact of said dielectrics; simultaneously verifying the functionality of the dielectrics by applying an electric voltage on the control layer (3), located on the dielectrics (2), and on the substrate (4), located beneath the dielectrics (2) and in eliminating or structuring the control layer (3) to carry on the production process proper of said component (1).

Description

Verfahren zum Selektieren fehlerh.afr.er Dielektrika em.es HalbleiterbauelementesMethod for selecting faulty dielectrics of the semiconductor component
STAND DER TECHNIKSTATE OF THE ART
Die vorliegende Erfindung betrifft ein Verfahren zum Selek- tieren fehlerhafter Dielektrika eines Halbleiterbauelemenr.es insbesondere fehlerhafter Transistor-Gates eines MOS- Bauelementes .The present invention relates to a method for selecting faulty dielectrics of a semiconductor component, in particular faulty transistor gates of a MOS component.
Obwohl auf beliebige Halbleiterbauele ente anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegendeAlthough applicable to any semiconductor device, the present invention and the one on which it is based become
Problematik m bezug auf ein MOS-Bauelement mit Transistor- Gates bzw. Dielektrika aus Siliziu dioxid erläutert.Problem m explained in relation to a MOS device with transistor gates or dielectrics made of silicon dioxide.
Allgemein erhalt man bei der Herstellung von Chips auf einem Halbleitersubstrat bestimmte Fruhausfallraten einiger MOS- Bauelemente . So ist es vor einer Auslieferung eines Chips an einen Kunden erforderlich, die Bauelemente bzw. den Chip einem Prüfverfahren zu unterziehen.In general, certain early failure rates of some MOS components are obtained when producing chips on a semiconductor substrate. For example, before a chip is delivered to a customer, it is necessary to subject the components or the chip to a test procedure.
Im Wesentlichen wird der Ausfall der MOS-Bauele ente dadurch bedingt, dass die Dielektrika bzw. die Gates aufgrund von Storstellen etc. fehlerbehaftet sein und bei einer Applikation dadurch funktionsunfähig werden können.The failure of the MOS components is essentially due to the fact that the dielectrics or the gates are faulty due to fault locations etc. and can therefore become inoperable in an application.
Üblicherweise werden solche Prüfverfahren bereits an fertig gefertigten Bauelementen durchgeführt, die schon mir. Anschlüssen versehen und verpackt s nd. Dabei werden im Temperatur- und Spannungsgrenzbereich die Bauelemente etliche Stunden dauerbetrieben und die auftretenden Ausfalle detek- tiert. Allerdings stellt dieses Prüfverfahren einen kosten- und zeitaufwendigen Prozess dar, da es an bereits fertigen Bauelementen mit einer eigenständigen Prüfvorrichtung durchgeführt wird.Such test methods are usually already carried out on finished components, which are already mine. Connections are provided and packaged. In the temperature and voltage limit range, the components are operated continuously for several hours and the failures that occur are detected. advantage. However, this test method is a costly and time-consuming process because it is carried out on components that have already been manufactured using an independent test device.
Die der vorliegenden Erfindung zugrundeliegende Problematik besteht also allgemein darin, ein Verfahren zum Detektieren und Selektieren fehlerhafter Dielektrika zu schaffen, dass mit einem geringeren Kosten- und Zeitaufwand zu bewerkstelli- gen ist.The problem underlying the present invention therefore generally consists in creating a method for detecting and selecting faulty dielectrics that can be accomplished with less expenditure of time and money.
Momentan findet sich folgender Lösungsansatz dieses Problems im Stand der Technik. Auf einem bereits gefertigten, jedoch noch nicht verpackten Chip ist jeweils auf einem Chip eine Hilfsverdrahtung angebracht, über die eine elektrische Kon- taktierung der zu prüfenden Dielektrika bzw. Gateoxide erfolgt. Nach der Prüfung uss die Hilfsverdrahtung durch zusätzliche Prozesse am fertigen Bauteil wieder entfernt wer¬ den.The following solution to this problem can currently be found in the prior art. On an already manufactured but not yet packaged chip, auxiliary wiring is attached to each chip, via which the dielectrics or gate oxides to be tested are electrically contacted. After testing uence the auxiliary wiring through additional processes on the finished component removed ¬ to.
Als nachteilig bei dem obigen bekannten Ansatz hat sich die Tatsache herausgestellt, dass das Prüfverfahren am bereits gefertigten Chip durchgeführt wird und nur ein begrenzter Stress auf die entsprechenden Dielektrika ausübbar ist. Au- ßerdem wird das Bauteil im Betrieb mittels angelegter Signale geprüft .The fact that the test method is carried out on the chip that has already been produced and that only a limited stress can be exerted on the corresponding dielectrics has proven to be disadvantageous in the known approach above. In addition, the component is checked during operation by means of applied signals.
VORTEILE DER ERFINDUNGADVANTAGES OF THE INVENTION
Das erfindungsgemäße Verfahren mit den Merkmalen des Anspruchs 1 weist gegenüber dem bekannten Lösungsansatz den Vorteil auf, dass eine Selektion fehlerhafter Dielektrika bereits während des eigentlichen Herstellungsprozesses des Bauelementes durchführbar ist. Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass während des Herstellungsprozesses des Bauelementes auf einer Seite der bereits strukturierten Dielektrika eine Prüfschicht für eine simultane elektrische Kontaktierung der Dielektrika hergestellt wird; die Funktionsfähigkeit der Dielektrika durch Anlegen einer elektrischen Spannung an die Prüfschicht auf der einen Seite und an das Substrat auf der anderen Seite der Dielektrika simultan geprüft wird; und dass die Prüfschicht für eine Fortführung des eigentlichen Her- stellungsprozesses des Bauelementes entfernt oder strukturiert wird.The method according to the invention with the features of claim 1 has the advantage over the known approach that a selection of defective dielectrics can already be carried out during the actual manufacturing process of the component. The idea on which the present invention is based is that a test layer for simultaneous electrical contacting of the dielectrics is produced on one side of the already structured dielectrics during the manufacturing process of the component; the functionality of the dielectrics is checked simultaneously by applying an electrical voltage to the test layer on one side and to the substrate on the other side of the dielectric; and that the test layer is removed or structured to continue the actual manufacturing process of the component.
Dadurch erfolgt eine kosten- und zeitoptimierte Prüfung der Funktionsfähigkeit entsprechender Dielektrika, wobei alleThis results in a cost and time-optimized test of the functionality of the corresponding dielectrics, all of which
Bauelemente eines Chips simultan durch Anlegen eines geeigneten elektrischen Stresses prüfbar sind. Es können auch gezielt bestimmte Schichten kontaktiert und mit einem elektrischen Stress beaufschlagt werden.Components of a chip can be checked simultaneously by applying a suitable electrical stress. Specific layers can also be contacted in a targeted manner and an electrical stress can be applied.
Zudem muss kein Signal für das Prüfverfahren verwendet werden, sondern es genügt das parallele Anlegen einer Spannung, wodurch alle Materialstücke, die gestresst werden sollen, simultan kontaktiert und geprüft werden.In addition, a signal does not have to be used for the test method, rather it is sufficient to apply a voltage in parallel, as a result of which all pieces of material to be stressed are contacted and tested simultaneously.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Verfahrens .Advantageous further developments and improvements of the method specified in claim 1 are found in the subclaims.
Gemäß einer bevorzugten Weiterbildung wird die Prufschicht durch Zwischenstrukturierungsschritte an bereits in dem eigentlichen Herstellungsprozess vorhandenen Materialschichten hergestellt. Somit kann auf eine zusätzliche Abscheidung verzichtet werden. Gemäß einer weiteren bevorzugten Weiterbildung wird die Prufschicht zusätzlich zu dem eigentlichen Herstellungsverfahren abgeschieden, strukturiert und nach der Prüfung wieder ent- fernt. Dadurch sind gezielt bestimmte suspekte Dielektrika kontaktierbar und letztendlich prüfbar.According to a preferred development, the test layer is produced by intermediate structuring steps on material layers already present in the actual production process. An additional separation can thus be dispensed with. According to a further preferred development, the test layer is deposited in addition to the actual production process, structured and removed again after the test. As a result, certain suspect dielectrics can be contacted and ultimately checked.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht ganzflächig über den bereits strukturierten Die- lektrika aller Chips herbestellt, wobei die einzelnen Chips anschließend jeweils elektrisch voneinander getrennt werden können.According to a further preferred development, the test layer is produced over the entire surface over the already structured dielectrics of all chips, the individual chips then being able to be electrically separated from one another.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Chips mittels Bildung von Gr ben durch Photolithographie- und/oder Ätzprozesse voneinander getrennt. Somit kann durch einen einheitlichen Prozessschritt alle Chips auf einem Substratsimultan mit einer Prüfschicht versehen werden, und anschließend elektrisch voneinander getrennt werden.According to a further preferred development, the chips are separated from one another by forming trenches by means of photolithography and / or etching processes. Thus, all chips on a substrate can be simultaneously provided with a test layer by a uniform process step and then electrically separated from one another.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Prufschicht strukturiert auf der bereits strukturierten Metallisierung der Bauelemente für eine simultane elektrische Kontaktierung der Dielektrika hergestellt.According to a further preferred development, the test layer is produced in a structured manner on the already structured metallization of the components for simultaneous electrical contacting of the dielectrics.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht durch Photolithographie- und/oder Ätzprozesse strukturiert und gegebenenfalls entfernt.According to a further preferred development, the test layer is structured by photolithography and / or etching processes and optionally removed.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Prüfschicht aus Poly-Silizium oder Poly-Silizium-Germaniura ausgebildet. Gemäß einer weiteren bevorzugten Weiterbildung wird für die Prüfung der kontaktierten Dielektrika die elektrische Spannung an der einen Seite über eine Kontaktnadel und an der anderen Seite direkt über das Substrat oder über eine mit dem Substrat verbundene Einrichtung angelegt. Dadurch kann die zur Prüfung erforderliche Feldstärke gesteuert werden.According to a further preferred development, the test layer is formed from polysilicon or polysilicon germaniura. According to a further preferred development, for the testing of the contacted dielectrics, the electrical voltage is applied on one side via a contact needle and on the other side directly via the substrate or via a device connected to the substrate. This allows the field strength required for testing to be controlled.
Gemäß einer weiteren bevorzugten Weiterbildung werden die selektierten fehlerhaften Dielektrika bzw. die dadurch fehler- haften Bauelemente gekennzeichnet oder repariert.According to a further preferred development, the selected faulty dielectrics or the components which are faulty as a result are identified or repaired.
ZEICHNUNGENDRAWINGS
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.Embodiments of the invention are shown in the drawings and explained in more detail in the following description.
Es zeigen:Show it:
Fig. 1 eine Ouerschnittsansicht eines Bauelementes mit aufgebrachter Prüfschicht gemäß einem Ausführungs- beispiel der vorliegenden Erfindung; und1 shows a cross-sectional view of a component with an applied test layer according to an exemplary embodiment of the present invention; and
Fig. 2 eine perspektivische Ansicht einer Anordnung ehre- rer Chips auf einem Wafersubstrat gemäß einem Aus- führungsbeispiel der vorliegenden Erfindung.2 shows a perspective view of an arrangement of honor chips on a wafer substrate according to an exemplary embodiment of the present invention.
BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELEDESCRIPTION OF THE EMBODIMENTS
Fig. 1 illustriert eine Ouerschnittsansicht eines Halbleiterbauelementes 1 mit aufgebrachter Prüfschicht 3 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Auf einem Substrat 4, beispielsweise einem Siliziu substrat 4, erfolgt in an sich bekannter Weise mittels Photolithographieverfahren eine Bildung von dotierten Bereichen 5 in dem Substrat 4 zur Herstellung beispielsweise eines MOS- Bauelementes 1. Das Dielektrikum 2 des Transistor-Gates, beispielsweise eine Gateoxid-Schicht 2, wird ebenfalls in an sich bekannter Weise in dem Substrat hergestellt.1 illustrates a cross-sectional view of a semiconductor component 1 with an applied test layer 3 according to an exemplary embodiment of the present invention. On a substrate 4, for example a silicon substrate 4, doped regions 5 are formed in the substrate 4 in a manner known per se in the substrate 4 for the production of, for example, a MOS component 1. The dielectric 2 of the transistor gate, for example a gate oxide Layer 2 is also produced in the substrate in a manner known per se.
Im normalen Fertigungspro∑ess würde als nächster Schritt die Bildung beispielsweise einer strukturierten Poly-Silizium- Schicht über den Gateoxidschichten zum Herstellen von Gatekontaktierungen erfolgen.In the normal manufacturing process, the next step would be to form, for example, a structured polysilicon layer over the gate oxide layers to produce gate contacts.
Gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung wird vor der Bildung der strukturierten Poly-Silizium-Schicht jedoch eine Prüfschicht 3 ganzflächig über allen Chips 10 in an sich bekannter Weise abgeschieden. Somit sind alle Chips 10 vollständig mit der Prüfschicht 3, beispielsweise einer Poly-Silizium-Schicht 3, bedeckt, wodurch alle Dielektrika 2 parallel elektrisch kontaktiert werden.According to this exemplary embodiment of the present invention, however, a test layer 3 is deposited over the entire surface of all chips 10 in a manner known per se before the structured poly-silicon layer is formed. All of the chips 10 are thus completely covered with the test layer 3, for example a poly-silicon layer 3, as a result of which all the dielectrics 2 are electrically contacted in parallel.
Vorteilhaft werden, wie in Fig.2 ersichtlich, Gräben 11 zwischen den einzelnen Chips 10 beispielsweise mittels einem Ätzverfahren erzeugt, welche die einzelnen Chips 10 jeweils voneinander elektrisch separieren.As can be seen in FIG. 2, trenches 11 are advantageously produced between the individual chips 10, for example by means of an etching process, which each electrically separate the individual chips 10 from one another.
Als nächstes wird an die elektrische Prüfschicht 3 eine bestimmte elektrische Spannung, beispielsweise mittels einer in Fig.2 dargestellten Kontaktnadel 8, angelegt. Durch Anlegen einer entsprechenden Gegenspannung an die Unterseite der Dielektrika 2, entweder direkt an das Substrat 4 oder an eine mit dem Substrat 4 verbundene Metallplatte 9, Wanne oder dergleichen, wird ein elektrisches Feld über dem Gateoxid 2 erzeugt . An Stellen, die eine Materialschwäche, beispielsweise in Form von Störstellen etc., aufweisen, wird die elektrische Leitfähigkeit erhöht und somit Frühausfälle des entsprechenden Dielektrikums 2 provoziert. Bauelemente 1, die geschädigte Gateschichten 2 enthalten, können auf diese Weise vorteilhaft durch Messen des Ruhestromes während der angelegten Spannung noch während des Herstellungsprozesses selektiert und identifiziert werden.Next, a certain electrical voltage is applied to the electrical test layer 3, for example by means of a contact needle 8 shown in FIG. By applying a corresponding counter voltage to the underside of the dielectrics 2, either directly to the substrate 4 or to a metal plate 9, trough or the like connected to the substrate 4, an electric field is generated over the gate oxide 2. At points that have a material weakness, for example in the form of defects, etc., the electrical conductivity is increased and thus early failures of the corresponding dielectric 2 are provoked. Components 1, which contain damaged gate layers 2, can advantageously be selected and identified in this way by measuring the quiescent current during the applied voltage, even during the manufacturing process.
Durch entsprechende Kennzeichnung des Bauteils bzw. eine Behebung des Schadens wird die Ausfallrate der fertigen Bauelemente bzw. der Chips erheblich reduziert.The failure rate of the finished components or the chips is considerably reduced by appropriate marking of the component or rectification of the damage.
Es ist ebenfalls vorstellbar, alle Chips vor der Ausbildung von Gräben 11 simultan durch Anlegen einer elektrischen Spannung an die ganzflächig ausgebildete Prüfschicht 3 zu prüfen, jedoch erfolgt durch die Ausbildung von Gräben 11 eine örtliche Eingrenzung des fehlerbehafteten Bereiches.It is also conceivable to test all chips simultaneously prior to the formation of trenches 11 by applying an electrical voltage to the test layer 3, which is formed over the entire surface, however, the formation of trenches 11 localizes the faulty area.
Nach der Prüfung und gegebenenfalls der Kennzeichnung oder Behebung der fehlerhaften Gateoxide 2 bzw. Bauelemente 1 kann die abgeschiedene Prüfschicht 3 entweder mittels bekannter Ätzverfahren beseitigt oder mittels entsprechender Photoli- thographie- und/oder Ätzprozesse als strukturierte Schicht ausgebildet und im weiteren Herstellungsprozess zur Ausbildung des Halbleiterbauelements 1 weiterverwendet werden.After the testing and, if necessary, the identification or elimination of the defective gate oxides 2 or components 1, the deposited test layer 3 can either be eliminated by means of known etching processes or formed as a structured layer by means of corresponding photolithography and / or etching processes and in the further manufacturing process for the formation of the semiconductor component 1 continue to be used.
Danach wird mit dem eigentlichen Herstellungsprozess auf die übliche Weise fortgefahren.After that, the actual manufacturing process is continued in the usual way.
Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung erfolgt die Abscheidung der Prüfschicht 3 nicht di¬ rekt auf den zu prüfenden Gateoxiden 2, sondern es erfolgt vorher in an sich bekannter Weise die Ausbildung einer strukturierten Metallisierungsschicht für eine elektrische Kontaktierung mit den Steuereinrichtungen der Gates des MOS- Bauelements 1.According to a further embodiment of the present invention, the deposition of the test layer 3 does not take place ¬ di rectly on the test gate oxides 2, but it is carried out previously, in a manner known per se, the formation of a structured metallization layer for electrical contacting with the control devices of the gates of the MOS component 1.
Erst nach dieser Strukturierung der Metallisierungsschicht wird eine zusätzliche strukturierte Prüfschicht 3 noch in den Fertigungsprozess integriert. Über diese Prufschicht 3 können alle Transistor-Gates kontaktiert werden. Dabei ist zu ver- meiden, dass die Transistor-Gates direkt mit anderen Funkti- onsanschlüssen verbunden werden.Only after this structuring of the metallization layer is an additional structured test layer 3 still integrated in the manufacturing process. All transistor gates can be contacted via this test layer 3. It should be avoided that the transistor gates are connected directly to other function connections.
An diese strukturierte Prüfschicht 3 wird, wie oben ausführlich beschrieben, eine elektrische Spannung zur Prüfung der Dielektrika 2 angelegt, wobei der eigentliche Prüfvorgang a- nalog zu dem oben beschriebenen Ausführungsbeispiel ausgeführt wird.As described in detail above, an electrical voltage for testing the dielectrics 2 is applied to this structured test layer 3, the actual test procedure being carried out analogously to the exemplary embodiment described above.
Nach Beendigung des Prüfvorgangs kann die Prüfschicht 3 wie- deru beispielsweise mittels Ätzen entfernt werden.After the test procedure has ended, the test layer 3 can again be removed, for example by means of etching.
Die vorliegende Erfindung schafft die Möglichkeit, Gate- Materialien von beispielsweise MOS-Bauelementen während des Herstellungsprozesses mit einem elektrischen Feld bzw. Stress bei definierten Bedingungen, mit einer hohen Abdeckung und mit der Möglichkeit zu einem bauelementbezogenen Monitoring (Ruhestrom-Messung) zu beaufschlagen.The present invention makes it possible to apply gate materials of, for example, MOS components during the manufacturing process to an electrical field or stress under defined conditions, with a high coverage and with the possibility of component-related monitoring (quiescent current measurement).
Dadurch kann der aufwendige PrüfVorgang an verpackten bzw. fertigen Bauelementen vermieden und die Wirksamkeit der Prüfung erhöht werden, da das Prüfverfahren unabhängig von den Betriebsbedingungen des fertigen Bauelementes ist. Somit erhält man eine bessere Prüfabdeckung, da alle Transistor-Gates bei der Prüfung erfasst werden und die elektrische Spannung und die Temperatur auf die Erfordernisse des Materials und den Fehlermechanismen optimiert werden können.As a result, the time-consuming test procedure on packaged or finished components can be avoided and the effectiveness of the test increased, since the test method is independent of the operating conditions of the finished component. This gives better test coverage, since all transistor gates are detected during the test and the electrical voltage and the temperature can be optimized to the requirements of the material and the error mechanisms.
Obwohl die vorliegende Erfindung anhand bevorzugter Ausfüh- rungsbeispiele vorstehend beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar. Although the present invention has been described above on the basis of preferred exemplary embodiments, it is not restricted thereto, but rather can be modified in many ways.
Verfahren zum Selektieren fehlerhafter Dielektrika eines HalbleiterbauelementesMethod for selecting defective dielectrics of a semiconductor component
BEZUGSZEICHENLISTELIST OF REFERENCE NUMBERS
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Claims

Verfahren zum Selektieren fehlerhafter Dielektrika eines HalbleiterbauelementesPATENTANSPRÜCHE Method for selecting defective dielectrics of a semiconductor component
1. Verfahren zum Selektieren fehlerhafter Dielektrika (2) eines Halbleiterbauelementes (1), insbesondere fehlerhafter Transistor-Gates eines MOS-Bauelementes, mit folgenden Schritten:1. A method for selecting faulty dielectrics (2) of a semiconductor component (1), in particular faulty transistor gates of a MOS component, with the following steps:
Herstellen einer Prüfschicht (3) während des eigentlichen Herstellungsprozesses des Bauelementes (1) oberhalb der be- reits strukturierten Dielektrika (2) für eine simultane e- lektrische Kontaktierung der selben; simultanes Prüfen der Funktionsfähigkeit der Dielektrika durch Anlegen einer elektrischen Spannung an die Prüfschicht (3) oberhalb und an das Substrat (4) unterhalb der Dielektri- ka (2); undProduction of a test layer (3) during the actual manufacturing process of the component (1) above the already structured dielectrics (2) for simultaneous electrical contacting of the same; simultaneous testing of the functionality of the dielectrics by applying an electrical voltage to the test layer (3) above and to the substrate (4) below the dielectrics (2); and
Entfernen oder Strukturieren der Prufschicht (3) für eine Fortführung des eigentlichen Herstellungsprozesses des Bauelementes (1) .Removing or structuring the test layer (3) to continue the actual manufacturing process of the component (1).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Prüfschicht (3) durch Zwischenstrukturierung der bereits durch den eigentlichen Herstellungsprozess entstandenen Mate- rialschichten hergestellt wird.2. The method according to claim 1, characterized in that the test layer (3) is produced by intermediate structuring of the material layers already created by the actual manufacturing process.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Prüfschicht (3) zusätzlich zu den eigentlichen Herstel- lungsprozessen abgeschieden, strukturiert und nach der Prüfung wieder entfernt wird. 3. The method according to claim 1, characterized in that the test layer (3) is deposited in addition to the actual manufacturing processes, structured and removed after the test.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prufschicht (3) ganzflachig über den bereits strukturierten Dielektrika (2) aller Chips4. The method according to any one of the preceding claims, characterized in that the test layer (3) over the entire surface over the already structured dielectric (2) of all chips
(10) hergestellt wird, wobei die Chips (10) jeweils anschlie- ßend elektrisch voneinander getrennt werden.(10) is produced, the chips (10) then being electrically separated from one another.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Chips (10) mittels Bildung von Graben (11) durch Photoli- thographie- und/oder A.tzprozesse elektrisch voneinander ge- trennt werden.5. The method according to claim 4, characterized in that the chips (10) are electrically separated from one another by forming trenches (11) by means of photolithography and / or etching processes.
6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge¬ kennzeichnet, dass die Prufschicht (3) strukturiert auf der bereits strukturierten Metallisierung der Bauelemente (1) für eine simultane elektrische Kontaktierung der Dielektrika her¬ gestellt wird.6. The method according to any one of claims 1 to 3, characterized ge ¬ indicates that the Prufschicht (3) patterned on the already patterned metallization of the components (1) for simultaneous electrical contacting of the dielectrics forth ¬ is provided.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prufschicht (3) durch Photoli- thographie- und/oder Atzprozesse strukturiert und gegebenen¬ falls entfernt wird.7. The method according to any one of the preceding claims, characterized in that the Prufschicht (3) thographie- by Photoli- and / or etching processes structured and given ¬ case is removed.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prufschicht (3) aus Poly- Silizium oder Poly-Silizium-Germamum ausgebildet wird.8. The method according to any one of the preceding claims, characterized in that the test layer (3) is formed from polysilicon or polysilicon germamum.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass für die Prüfung der kontaktierten Dielektrika (2) die elektrische Spannung oberhalb der Die- lektrika (2) über eine Kontaktnadel (8) und unterhalb direkt über das Substrat (4) oder über eine mit dem Substrat (4) verbundene Einrichtung (9) angelegt wird. 9. The method according to any one of the preceding claims, characterized in that for testing the contacted dielectrics (2) the electrical voltage above the dielectric (2) via a contact needle (8) and below directly over the substrate (4) or over a device (9) connected to the substrate (4) is applied.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die selektierten fehlerhaften Dielektrika bzw. die dadurch fehlerhaften Bauelemente gekennzeichnet bzw. repariert werden. 10. The method according to any one of the preceding claims, characterized in that the selected defective dielectrics or the thereby defective components are identified or repaired.
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