WO2003019281A1 - Circuit pour dispositif d'aiguillage optique et procede de fabrication d'un tel circuit - Google Patents

Circuit pour dispositif d'aiguillage optique et procede de fabrication d'un tel circuit Download PDF

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WO2003019281A1
WO2003019281A1 PCT/FR2002/002908 FR0202908W WO03019281A1 WO 2003019281 A1 WO2003019281 A1 WO 2003019281A1 FR 0202908 W FR0202908 W FR 0202908W WO 03019281 A1 WO03019281 A1 WO 03019281A1
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optical
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Alan Lelah
Tomas Perez-Segovia
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Definitions

  • Circuit for optical switching device and method of manufacturing such a circuit.
  • the present invention relates to a circuit for an optical switching device. Such devices are used in the field of optoelectronics.
  • optical switching devices comprising N optical input beams and N optical output beams, a liquid crystal cell being placed between the optical input and output beams.
  • the cell includes a liquid crystal film inserted between electrodes and a transparent counter electrode.
  • the device also comprises electronic control means for applying appropriate voltages to the counter-electrode and to the electrodes in order to produce variations in the refractive index of the liquid crystal such that an input optical beam is turned on a beam. output optics.
  • EP-A-0 363 084 Reference may be made to document EP-A-0 363 084.
  • Document FR-A-2 788 863 provides a support which includes both the electrodes of the liquid crystal cell and the electrode control circuits.
  • the device optical switch comprises the electrodes of the liquid crystal cell, which are divided into groups, and the control electronic means: namely, first electronic circuits suitable for controlling the application of appropriate voltages on the electrode groups and, on the other hand, peripheral means including a management unit.
  • the electronic control means are combined in a single integrated circuit which has different metallization levels, and the electrodes of the cell are formed by metallizations of a last level.
  • the switching device comprises a support, with an integrated electronic circuit, for example on a silicon wafer, and electrodes arranged on the surface of this wafer.
  • the switching device also comprises a liquid crystal film placed on the electrodes, a transparent plate and a counter electrode disposed between said transparent plate and the liquid crystal film.
  • the voltages applied to the electrodes are such that there is a change in the refractive index of the liquid crystal which has a certain periodicity.
  • the liquid crystal then behaves like a diffraction grating.
  • An incident optical beam is diffracted in a main direction. Secondary beams also appear but of less intensity.
  • Micro-display technologies notably offered by Three Five Systems (see document LCoS Microdisplay
  • the invention provides an economical, compact, low-consumption and robust circuit for an optical switch.
  • the circuit is intended for an optical switching device of the type comprising N optical input beams, N 'optical output beams and a circuit liquid crystal placed between the input optical beams and the N 'output optical beams.
  • the circuit includes a liquid crystal film inserted between electrodes and a transparent counter electrode.
  • the circuit includes a plurality of active optical zones disposed on a common substrate to form a corresponding number of optical deflectors.
  • active optical zone is understood to mean a portion of the circuit provided with the liquid crystal film and capable of being controlled by control voltages so that for a given incident optical beam, the axis of the diffracted optical beam is determined by said voltages. ordered.
  • An active area is generally capable of receiving a plurality of incident beams from a plurality of optical fibers generally grouped into matrices for directing the diffracted beams between at least two matrices of output optical fibers.
  • the circuit comprises four or six active optical zones arranged on a common substrate.
  • the circuit comprises memory means on the common substrate. At least one memory medium is associated with an optical deflector.
  • the circuit includes an optically inactive area disposed between two active optical areas.
  • the optically inactive zone can be formed similar to the active optical zones and therefore be provided with the same elements.
  • the circuit comprises groups of connection pads, each group being arranged near an active optical zone.
  • the circuit may include a control element disposed on the substrate and capable of selecting one from among the groups of connection pads.
  • the circuit comprises means for supplying a binary excitation voltage for the electrodes, the mean effective voltage resulting from a sequencing of bits defined by a swept clock proportional to the weight of the bits.
  • the circuit comprises means for supplying a binary excitation voltage of the electrodes, the mean effective voltage resulting from a sequencing of bits shuffled in a weight order defined by a count by inverting bit order.
  • the circuit comprises means for extending a holding time of a first gray level relative to the holding times of other gray levels.
  • the circuit comprises memory means located outside the active optical zones, so that the electrodes receive only the current value of the bit to be displayed.
  • the circuit can comprise a means for sending to the electrodes the indication of the instants of switching of a binary output.
  • the circuit may include means for sending a reset signal to "0" and "1" to the electrodes.
  • At least part of an electrode control is integrated under an electrode, in particular the alternation control or the zero output control.
  • the circuit comprises a dynamic storage means associated with a capacitance of an electrode.
  • the dynamic storage means can include a logic gate. :
  • the circuit comprises a static storage means arranged under an electrode. In one embodiment of the invention, the circuit comprises means for writing into memory by L * C control words of n bits and means for reading by C words of L * n bits.
  • the circuit comprises memory means and a display logic arranged under an electrode.
  • the invention also provides a method of manufacturing a circuit for an optical switching device, of the type comprising N optical input beams, N 'optical output beams, and a liquid crystal circuit placed between the N optical beams 'entry and the N 'optical beams of exit.
  • the circuit includes a liquid crystal film inserted between electrodes and a transparent counter electrode.
  • a plurality of active optical zones are formed on a common substrate. Different arrangements of active optical zones on a silicon wafer are applicable to this type of process.
  • a plurality of circuits are formed on a wafer, for example made of silicon, then the wafer and the counter-electrode are cut simultaneously, in order to obtain circuits each comprising a substrate, a counter electrode , and a plurality of active optical zones.
  • a counter electrode is formed for a plurality of circuits, then the substrate and the counter electrode are cut to separate the circuits from each other.
  • at least one optically inactive zone arranged between two active optical zones is formed on a wafer and the wafer is cut, the cutting line passing through said optically inactive area.
  • connection pads may be advantageous to arrange the groups of connection pads on the same side of the substrate, or even between two counter-electrodes.
  • Figure 1 is a general top view of a circuit according to one aspect of the invention
  • Figures 2 and 3 are top views of a substrate before cutting, comprising a plurality of circuits according to two embodiments of the invention
  • FIG. 4 is a schematic view of a control element of the circuit of Figure 3;
  • - Figures 5 and 6 are operating curves of a wobbled clock for controlling a circuit
  • - Figure 7 is a diagram showing the control of a pixel by a bit
  • FIG. 8 is a diagram showing the mixing of bits
  • FIG. 12 is a schematic view of an on-board memory
  • - Figure 13 is a schematic view of a memory with shift register for the control of an electrode
  • - Figure 14 is a schematic view of another embodiment of a control circuit of an electrode
  • Figure 15 is a detail view of Figure 14;
  • - Figure 16 is a schematic view of a dynamic memory located under an electrode
  • - Figure 17 is a schematic view of a memory with differentiated organization in reading and writing
  • FIG. 18 is a schematic view of a storage circuit of a control bit of an electrode
  • FIG. 20 is a schematic view of a control circuit of an electrode according to another embodiment.
  • an optoelectronic circuit of VLSI technology (Nery Large Scale Integration, in English) comprises a central portion 2 with liquid crystal comprising a matrix of 64 elements capable of cooperating with a matrix of 64 optical fibers. input and two matrices of 64 output optical fibers.
  • the central portion 2 can be subdivided into four subsets referenced 3 to 6 each comprising 16 elements or into 2 (right-left or top-bottom) subsets of 32 elements each.
  • Circuit 1 also includes four line control blocks 7 to 10, respectively adjacent to sub-assemblies 3 to 6. Adjacent to blocks 7 to 10, blocks 11 to 14 are provided for managing blocks 7 to 10 respectively. Adjacent to blocks 11 to 14, there are memories 15 to 18 which store the values of the voltages to be displayed on each of the elements.
  • the circuit 1 also includes four blocks 19 to 22 for controlling the reading and writing of the elements of the central portion 2. Each block 19 to 22 is adjacent to the sub-assemblies 3 to 6 respectively.
  • the circuit 1 also comprises an interface block 23 capable of exchanging configuration information with the exterior of the circuit 1 and an internal management block 24 capable of supplying internal control signals necessary for operation.
  • the memories 15 to 18 are arranged in the integrated circuit, the exchange of data with other circuits located outside is reduced, especially during static or not very dynamic images.
  • the switch 25 is a circuit produced on a single silicon substrate and a single counter-electrode resulting from the cutting of a wafer and a counter-electrode, for example by the technique known under the name "scribe and break” , ; .which allows a simultaneous cutting of the substrate and the counter-electrode.
  • the circuit 25 comprises three blocks 26, 27 and 28, each provided with two optical active zones 26a and 26b, 27a and 27b, 28a and 28b respectively.
  • the circuit 26 further comprises three rows 29, 30, 31 of studs, respectively associated with each block 26, 27 and 28, and allowing the connection of the circuit with external elements, in particular other circuits.
  • the counter electrode 32 has been shown in gray and covers the whole of circuit 26 with the exception of rows 29 to 31 and of areas immediately adjacent to said rows 29 to 31 to allow access thereto.
  • Such an arrangement makes it possible to use a single counter-electrode plate which covers all of the two zones assets of a block by clearing a side which includes the studs. The flatness of the active areas is therefore excellent.
  • the electrical pads are split on two opposite sides of the circuit, beyond the counter electrode, for example on the north and south or east and west sides.
  • An additional stud arranged on one of the aforementioned sides will make it possible to choose between the rows of studs on the opposite sides. Depending on the logical value on this pad, we will determine inside the circuit the row of north or south, respectively east or west, pads that must be used.
  • an integrated circuit board 47 is provided with a plurality of active zones 48, each provided with a row of upper pads 49 and a row of lower pads 50.
  • a first counter electrode 51 shown in gray, covers four active zones 48 and the rows of studs arranged between said active zones.
  • a second counter electrode 52 (of which only the upper half is shown) also shown in gray, also covers 4 active zones (only the two upper ones are shown in the figure) and corresponding rows of studs 49 and 50 (rows 49 do not are not shown in the figure).
  • Part 53 not covered by a counter electrode, comprises two active zones 48, the two rows of corresponding pads 49, 50 as well as two rows of pads 50 corresponding to active zones covered by the counter electrode
  • the active areas arranged in the area 53 cannot be used normally and only allow the distance between the counter electrodes 51 and 52 to be increased. and to have a sufficient distance to cut the wafer 47 along a line passing between the counter-electrodes 51 and 52. This makes it easier to cut the wafer 47.
  • the row of studs 50 adjacent to the counter-electrode 51 but not covered, will allow access to the corresponding active areas, while the rows of studs 49 corresponding to the active areas 48 not covered by the counter-electrode 52 will allow the corresponding accesses.
  • the pads 33 and 34 are pads arranged on the same side of the circuit, respectively output pad and input pad.
  • the pads 35 and 36 are pads arranged on the opposite side of the circuit, respectively output and input.
  • the pad 37 is a control pad placed on the same side of the circuit as the pads 33 and 34.
  • the resistor 38 is mounted between the electrical ground of the circuit and the control pad 37, so that in the absence of signal on the stud 37 the voltage is zero there.
  • Pin 37 is also connected to an inverter 39, the output of which is connected to the input of a second inverter 40.
  • An AND logic gate 41 has an input connected to the output of the inverter 40 and an input connected to the output 42 from inside the circuit.
  • the output of door 41 is connected to the pad 33.
  • a door 43 has an input connected to the output of the inverter 39 and an input connected to the output 42.
  • the output of the door 43 is connected to the pad 35.
  • An amplifier three-state 44 includes a control input connected to the output of the inverter 40, an input connected to the pad 34 and a three-state output connected to the input 45 of the circuit.
  • a three-state amplifier 46 has a control input connected to the output of the inverter 39, an input connected to the pad 36 and a three-state output connected to the input 45 of the circuit.
  • the output of the inverter 39 is at 1 and the output of the inverter 40 is at zero.
  • Gate 41 is inhibited and amplifier 44 is in a state known as high output impedance.
  • the output of the gate 43 and therefore the pad 35 copies the value of the output 42 and the output of the amplifier 46, therefore the input 45 of the active optical zone copies the value of the pad 36. It the same goes when a value 0 is imposed on the control pad 37.
  • the operation is reversed when a value 1 is imposed on the control pad 37.
  • the row of pads on the side of the pads 33 and 34 should be used.
  • the row of studs on the side of studs 35 and 36 must be used.
  • a voltage is maintained on an electrode.
  • the maximum voltage is maintained, for example a voltage N dd for durations proportional to the weight of the active bits.
  • 0 is displayed.
  • this can be done with a clock H of fixed period P.
  • the first, least significant bit is taken into account during a cycle of the clock, the second bit during two clock cycles, the i th bit for 2 1 "1 clock cycles.
  • it is advantageous to minimize consumption and reduce the influence of the linked time constants the length of the connection between the clock and the electrodes.
  • the integrated circuit comprises a wobbled clock H v receiving the clock signal from, the clock H and having cycles repetitively monotonically varying from a period P of the clock H up to 2 " "1 periods P of the clock H for a system operating with n bits.
  • the first curve represents the output of the wobbled clock H v for a four-bit system and the second curve represents the logical value of the data.
  • the first curve represents the output of the clock H
  • the second curve represents the output of the swept clock H v
  • the third curve is an example of conversion of the word 1010 into an average value, ie 10 / 16 * N dd .
  • the H clock can be used for grayscale sampling, which is equivalent to generating a row for the time conversion of a word with comparison of the instantaneous value reached by the ramp has a predetermined level for a pixel.
  • the command is expressed either by a level change of a bit, or by a command by tilting instants, see figure 7.
  • the bits are processed in a specific order, by weight weak to strong.
  • this order is modified by reversing from the most significant to the least significant in order to obtain in a simple manner a so-called brewed addressing mode capable of eliminating the display artifacts.
  • two neighboring pixels receive the words 1000 and 011 1.
  • the modified countdown will be as follows: 0000 - 1000 - 0100 - 1100 - 0010 - 1010 - - OR I - llll and the following bits will be processed in order: x _ 4 _ 3 _ 4 _ 2 - 4 - - 3 - 4.
  • the first output curve of the clock H is illustrated, the second curve representing the: rank of the bit to be considered at each clock cycle and the third curve representing the data in the case of a conversion of the word 1010 in an average value.
  • Data is equal to 10/16 of the voltage N dd , which corresponds to the value of word 1010.
  • the liquid crystal has a threshold voltage, therefore an unnecessary voltage range which can be eliminated in the coding of the gray levels. However, it is necessary to obtain a zero phase shift in an optical switch. The zero gray level must therefore be expected. To optimize the number of bits used, the duration of holding the first gray level can be extended compared to the other gray levels.
  • FIGS. 9 to 11 show control curves respectively according to the ramp mode, the bit mode and the bit bit mode.
  • a memory forming part of the integrated circuit and making it possible to successively supply the columns of pixels with an equal number of cycles.
  • an active optical zone comprising L lines and C columns of pixels or elements.
  • the on-board memory makes it possible to successively supply the C columns of pixels in C cycles.
  • the memory output sends L words of n bits to the corresponding active zone.
  • the integrated circuit comprises an n-bit memory accompanied by its display logic and arranged under each electrode.
  • display logic is meant the various electronic modules providing the functions necessary for the display, such as alternating processing, resetting to 0, etc.
  • the memory located under each pixel stores n bits.
  • the circuit includes a selection bus traversing all the pixels and making it possible to choose a bit from n.
  • the selection bus can include a number of bits equal to log 2 n bits. However, this requires the presence of a decoder under the pixels, which is complex to carry out.
  • a looped shift register can be used to store the values in the pixel.
  • the selection bus is replaced by a wobbled clock H v which will advance and therefore select the bits one by one.
  • the clock allows H v to maintain each bit for a duration corresponding to its rank and therefore to achieve with inertia liquid crystal, a digital / analog converter of simple structure and therefore capable of being integrated under a pixel.
  • FIG. 13 an embodiment of a memory with shift register integrated under a pixel is illustrated.
  • An electrode 54 is placed under the liquid crystal layer 55.
  • a control module 56 which, for reasons of clarity of the drawings, has been shown offset with respect to the electrode 54. However, the reader will understand that the module 56 is designed to be integrated under the electrode 54.
  • the control module 56 comprises a shift register 57 receiving the clock signal H, a multiplexer 58 forming an input stage of the module 56 and one input of which receives the output of the shift register 57.
  • the output of the shift register 57 is also sent to a block 59 for processing alternation and zero output which receives an ALT signal and a SN signal.
  • the alternation processing corresponds to the choice of the value to display or its inverse depending on the variable ALT. If ALT is 1, the half cycle is positive and the signal is not inverted. If ALT is 0, the half cycle is negative and the signal is inverted.
  • the control module 56 includes, if necessary, a block 60 mounted at the output of block 59 and carrying out the translation between the logic voltage level and the electrode voltage level 54.
  • the electrode voltage must be sufficient to excite liquid crystal, for example 3.3 volts, while the logic voltage will be lower to reduce consumption in the electronic part of the VLSI, for example 1.2 volts.
  • the output of the voltage translation module 60 is connected to the electrode 54.
  • the electrode 54 can also be connected to the input of a translation module 61 which performs the reverse of the translation module 60 and transforms a voltage of electrode into a voltage logic and sends it to a three-state buffer 62 allowing the pixel to be read.
  • the control circuit 56 illustrated in FIG. 14 differs from that illustrated in FIG. 13, in that the elements 57 and 58 are replaced by an integrated 6-bit memory 63 whose six outputs are connected to a multiplexer 64 whose output is connected to the input of block 59.
  • a write bus 65 is connected to the input of a three-state buffer 66 whose output is connected to the input of block 59 and which is controlled by a signal d pixel writing from the most significant bit of memory 63.
  • Block 59 comprises two multiplexers 67 and 68.
  • Multiplexer 67 has its two inputs connected to the input of block 59, its control input receiving the signal ALT and its output being connected to an input of the multiplexer 68.
  • the other input of the multiplexer 68 receives the signal ALT and the control input receives the signal SN.
  • the output of the demultiplexer 68 forms the output of the block 59.
  • a memory bit is provided under each element and indicating the current state of the electrode output. This bit is periodically modified according to the value stored in the external memory. If the dimensions of the block 59 allow it, it is also possible to integrate the block or a part of the block 59 under the electrode.
  • the signal applied to the electrode can be memorized dynamically on the electrode.
  • current leakage through the liquid crystal so require periodic refreshing to limit the voltage loss.
  • a storage means is provided in an integrated manner under the electrode.
  • the storage can advantageously be carried out dynamically, as illustrated in FIG. 16.
  • an inverter 69 capable of supplying said electrode 54 the necessary leakage current depending on the nature of the liquid crystal, storage being ensured upstream of the inverter 69 by a capacitor 70 which has been shown in broken lines, since it is advantageously formed by the parasitic input capacitor natural of the inverter 69. This thus provides an extremely economical and compact means of memorizing and maintaining.
  • a static type storage can be provided with a flip-flop.
  • FIG. 17 illustrates the structure of a memory which has a different number of bits in writing and in reading.
  • connection wires which cross the matrix instead of sending n bits in parallel, they can be multiplexed in time on a single wire or connection, see figure 18.
  • FIG. 19 the operating curves are illustrated according to an instantaneous command for switching to ramp mode with the occurrence of an error and its limitation as explained above.
  • FIG. 20 the structure of an electrode control 54 is illustrated, comprising a flip-flop 74 for the output connected to electrode 54 and the input of which is connected to the output of an AND gate 75 receiving in input the signal of instant of changeover on the one hand, and the write signal of columns on the other hand.
  • the flip-flop 74 is equipped with two inputs called “set” and “reset” receiving the signals described above "set matrix” and “reset matrix", respectively.
  • an electrode receives the data in the form of an indicator of the switching time with in addition global resets to 1 or to 0 on the matrix at the start of each alternation to correct a possible point error on an electrode.
  • the invention we manage to push back the limitations due to the maximum size of a reticle allowing the manufacture of an integrated circuit, we reduce the consumption of the circuit, we reduce the data exchanges between an integrated circuit and other external elements, the architecture of the electrode and of the control means, advantageously integrated below, are improved, and the problems of clock distribution are solved on a large integrated circuit thanks to the wobbled clock.
  • the invention applies to optical switches between two sets of optical supports in the field of VLSI circuits.
  • LCOS telecommunications and also applies in the field of micro-displays, in particular in micro-displays with memories integrated in the same circuit. We thus benefit from an economical and easy manufacturing circuit ensuring image retention in the absence of external orders.

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Abstract

Procédé de fabrication d'un circuit et circuit pour dispositif d'aiguillage optique du type comprenant N faisceaux optiques d'entrée, N' faisceaux optiques de sortie, et un circuit à cristal liquide place entre les N faisceaux optiques d'entrée et les N' faisceaux optiques de sortie, ledit circuit comprenant un film de cristal liquide inséré entre des électrodes et une contre-électrode transparente. Le circuit comprend une pluralité de zones optiques actives 26a, 26b disposées sur un substrat commun pour former un nombre correspondant de déflecteurs.

Description

Circuit pour dispositif d'aiguillage optique et procédé de fabrication d'un tel circuit.
La présente invention concerne un circuit pour dispositif d' aiguillage optique. De tels dispositifs sont utilisés dans le domaine de l'optoélectronique.
On connaît des dispositifs d' aiguillage optique comprenant N faisceaux optiques d' entrée et N faisceaux optiques de sortie, une cellule à cristal liquide étant placée entre les faisceaux optiques d' entrée et de sortie. La cellule comprend un film de cristal liquide inséré entre des électrodes et une contre-électrode transparente. Le dispositif comprend encore des moyens électroniques de commande pour appliquer à la contre-électrode et aux électrodes des tensions appropriées afin de produire des variations d' indice de réfraction du cristal liquide telles qu'un faisceau optique d' entrée se trouve aiguillé sur un faisceau optique de sortie. On peut se référer au document EP- A-0 363 084.
Le document FR-A-2 788 863 propose un support qui comprend à la fois les électrodes de la cellule à cristal liquide et les circuits de commande des électrodes. Le dispositif d' aiguillage optique comprend les électrodes de la cellule à cristal liquide, qui sont réparties en groupes, et les moyens électroniques de commande, :à savoir, d'une part des circuits électroniques aptes à commander l' application de tensions appropriées sur les groupes d' électrodes et, d' autre part, des moyens périphériques dont une unité de gestion.
Les moyens électroniques de commande sont rassemblés dans un même circuit intégré qui présente différents niveaux de métallisation, et les électrodes de la cellule sont formées par les métallisations d'un dernier niveau. Plus particulièrement, le dispositif d' aiguillage comprend un support, avec un circuit électronique intégré, par exemple sur une plaquette de silicium, et des électrodes disposées à la surface de cette plaquette. Le dispositif d' aiguillage comprend encore un film de cristal liquide disposé sur les électrodes, une plaque transparente et une contre-électrode disposée entre ladite plaque transparente et le film de cristal liquide.
Les tensions appliquées aux électrodes sont telles qu'il se produit une modification de l'indice de réfraction du cristal liquide qui présente une certaine périodicité. Le cristal liquide se comporte alors comme un réseau de diffraction. Un faisceau optique incident se trouve diffracté, selon une direction principale. Des faisceaux d' ordre secondaire apparaissent également mais de moindre intensité. En faisant varier les tensions appliquées aux électrodes, on fait varier les propriétés du réseau, donc l' angle de diffraction. On peut ainsi coupler un trajet d'entrée à un trajet de sortie.
Or les aiguilleurs optiques existants offrent une capacité insuffisante.
Les technologies du micro-afficheur, notamment proposées par Three Five Systems (confer le document LCoS Microdisplay
Technology and Applications de R.L. Melcher à l'adresse www.threefive.com/gfx/pdfs/LcoS_Microdisplay.pdf, et le document MD1280 Microdisplay Product Spécification Melcher à l'adresse www.threefive.com/gfx/pdfs/MD1280specs.pdf), ou encore par MicroDisplay Corporation (confer le document MD832G9 Preliminary Spécifications version 1.0 à l'adresse www.microdisplay.com/products/md832g9_data.pdf) sont mal adaptées aux besoins d' aiguillage optique du fait de la nature de l'image à traiter. Dans le cas des micro-afficheurs, une image doit être réactualisée en continue tandis que la configuration d'un aiguilleur est semi-permanente.
Le besoin se fait auj ourd'hui sentir de disposer d'aiguilleurs optiques de grande capacité susceptibles de maintenir une configuration pendant de longues périodes avec une faible consommation d'énergie. L'invention propose un circuit économique, compact, à faible consommation et robuste pour aiguilleur optique.
Le circuit, selon un aspect de l'invention, est destiné à un dispositif d' aiguillage optique du type comprenant N faisceaux optiques d'entrée, N' faisceaux optiques de sortie et un circuit à cristal liquide placé entre les faisceaux optiques d' entrée et les N' faisceaux optiques de sortie. Le circuit comprend un film de cristal liquide inséré entre des électrodes et une contre-électrode transparente. Le circuit comprend une pluralité de zones optiques actives disposées sur un substrat commun pour former un nombre correspondant de déflecteurs optiques.
On entend par zone optique active, une portion du circuit pourvue du film de cristal liquide et apte à être commandée par des tensions de commande de façon que pour un faisceau optique incident donné, l' axe du faisceau optique diffracté soit déterminé par lesdites tensions de commande. Une zone active est généralement capable de recevoir une pluralité de faisceaux incidents en provenance d'une pluralité de fibres optiques généralement groupées en matrices pour aiguiller les faisceaux diffractés entre au moins deux matrices de fibres optiques de sortie.
Avantageusement, le circuit comprend quatre ou six zones optiques actives disposées sur un substrat commun.
Dans un mode de réalisation de l' invention, le circuit comprend des moyens-mémoires sur le substrat commun. Au moins un moyen- mémoire est associé à un déflecteur optique.
Dans un mode de réalisation de l' invention, le circuit comprend une zone inactive du point de vue optique disposée entre deux zones optiques actives. La zone inactive optiquement peut être formée de façon semblable aux zones optiques actives et donc être pourvue des mêmes éléments.
Avantageusement, le circuit comprend des groupes de plots de connexion, chaque groupe étant disposé à proximité d'une zone optique active. Le circuit peut comprendre un élément de commande disposé sur le substrat et capable de sélectionner un parmi les groupés de plots de connexion.
Dans un mode de réalisation de l'invention, le circuit comprend un moyen pour fournir une tension binaire d'excitation des électrodes, la tension efficace moyenne résultant d'un séquencement de bits défini par une horloge vobulée proportionnellement au poids des bits. Dans un autre mode de réalisation de l' invention, le circuit comprend un moyen pour fournir une tension binaire d'excitation des électrodes, la tension efficace moyenne résultant d'un séquencement de bits brassés dans un ordre de poids défini par un décompte en inversant l'ordre des bits.
Dans un mode de réalisation de l' invention, le circuit comprend un moyen pour allonger une durée de maintien d'un premier niveau de gris par rapport aux durées de maintien d'autres niveaux de gris.
Avantageusement, le circuit comprend des moyens mémoires situés en dehors des zones optiques actives, de façon que les électrodes ne reçoivent que la valeur courante du bit à afficher. En outre, le circuit peut comprendre un moyen pour envoyer aux électrodes l'indication des instants de basculement d'une sortie binaire. Le circuit peut comprendre un moyen pour envoyer aux électrodes un signal de réinitialisation à "0" et à " 1 " .
Avantageusement, au moins une partie d'une commande d'électrode est intégrée sous une électrode, notamment la commande d'alternat ou la commande de sortie nulle.
Dans un mode de réalisation de l' invention, le circuit comprend un moyen de mémorisation dynamique associé à une capacité d'une électrode. Le moyen de mémorisation dynamique peut comprendre une porte logique. :
Dans un mode de réalisation de l'invention, le circuit comprend un moyen de mémorisation statique disposé sous une électrode. Dans un mode de réalisation de l' invention, le circuit comprend un moyen pour écrire dans une mémoire par L*C mots de commande de n bits et un moyen pour lire par C mots de L*n bits.
Dans un mode de réalisation de l' invention, le circuit comprend des moyens mémoires et une logique d'affichage disposés sous une électrode.
L'invention propose également un procédé de fabrication d'un circuit pour dispositif d' aiguillage optique, du type comprenant N faisceaux optiques d' entrée, N' faisceaux optiques de sortie, et un circuit à cristal liquide placé entre les N faisceaux optiques d'entrée et les N' faisceaux optiques de sortie. Le circuit comprend un film de cristal liquide inséré entre des électrodes et une contre-électrode transparente. Une pluralité de zones optiques actives sont formées sur un substrat commun. Différentes dispositions de zones optiques actives sur une plaquette de silicium sont applicables à ce type de procédé.
Dans un mode de réalisation de l' invention, on forme une pluralité de circuits sur une plaquette, par exemple en silicium, puis on découpe simultanément la plaquette et la contre-électrode, pour obtenir des circuits comprenant chacun un substrat, une contre- électrode, et une pluralité de zones optiques actives.
Avantageusement, on forme une contre-électrode pour une pluralité de circuits, puis on découpe le substrat et la contre-électrode pour séparer les circuits les uns des autres. Dans un mode de réalisation de l' invention, on forme sur une plaquette, au moins une zone inactive du point de vue optique disposée entre deux zones optiques actives et l'on découpe la plaquette, la ligne de découpe passant par ladite zone inactive optiquement.
Selon l' architecture du circuit, il peut s' avérer intéressant de disposer les groupes de plots de connexion d' un même côté du substrat, ou encore entre deux contre-électrodes.
La présente invention sera mieux comprise et d' autres avantages apparaîtront à la lecture de la description détaillée de quelques modes de réalisation de l'invention pris à titre d'exemples nullement limitatifs et illustrés par les dessins annexés, sur lesquels :
- la figure 1 est une vue générale de dessus d'un circuit selon un aspect de l' invention ; les figures 2 et 3 sont des vues de dessus d' un substrat avant découpe, comprenant une pluralité de circuits selon deux modes de réalisation de l'invention ;
- la figure 4 est une vue schématique d'un élément de commande du circuit de la figure 3 ;
- les figures 5 et 6 sont des courbes de fonctionnement d'une horloge vobulée destinée à la commande d'un circuit ; - la figure 7 est un diagramme montrant la commande d'un pixel par un bit ;
- la figure 8 est un diagramme montrant le brassage des bits;
- les figures 9 à 11 sont des diagrammes de fonctionnement du circuit selon trois modes programmés;
- la figure 12 est une vue schématique d'une mémoire embarquée;
- la figure 13 est une vue schématique d'une mémoire avec registre à décalage pour la commande d' une électrode; - la figure 14 est une vue schématique d'un autre mode de réalisation d'un circuit de commande d' une électrode;
- la figure 15 est une vue de détail de la figure 14;
- la figure 16 est une vue schématique d'une mémoire dynamique située sous une électrode; - la figure 17 est une vue schématique d'une mémoire avec organisation différenciée en lecture et en écriture;
- la figure 18 est une vue schématique d'un circuit de mémorisation d'un bit de commande d'une électrode;
- la figure 19 est un diagramme de commande d'une électrode avec limitation des erreurs; et
- la figure 20 est une vue schématique d'un circuit de commande d'une électrode selon un autre mode de réalisation.
Comme on peut le voir sur la figure 1 , un circuit optoélectronique de technologie VLSI (Nery Large Scale Intégration, en langue anglaise) comprend une portion centrale 2 à cristal liquide comprenant une matrice de 64 éléments apte à coopérer avec une matrice de 64 fibres optiques d'entrée et deux matrices de 64 fibres optiques de sortie. La portion centrale 2 peut être subdivisée en quatre sous-ensembles référencés 3 à 6 comprenant chacun 16 éléments ou en 2 (droite-gauche ou haut-bas) sous-ensembles de 32 éléments chacun.
Ces regroupements d' éléments permettent une éventuelle séparation des blocs de commande de ces éléments.
Le circuit 1 comprend également quatre blocs 7 à 10 de commande de lignes, adjacents respectivement aux sous-ensembles 3 à 6. Adj acents aux blocs 7 à 10, sont prévus des blocs 11 à 14 de gestion des blocs 7 à 10 respectivement. Adjacentes aux blocs 11 à 14, se trouvent des mémoires 15 à 18 qui stockent les valeurs des tensions à afficher sur chacun des éléments. Le circuit 1 comprend également quatre blocs 19 à 22 de commande de lecture et d'écriture des éléments de la portion centrale 2. Chaque bloc 19 à 22 est adjacent aux sous-ensembles 3 à 6 respectivement. Le circuit 1 comprend en outre un bloc d'interface 23 apte à échanger des informations de configuration avec l' extérieur du circuit 1 et un bloc de gestion interne 24 apte à fournir des signaux de commande internes nécessaires au fonctionnement.
Grâce au fait que les mémoires 15 à 18 sont disposées dans le circuit intégré, les échanges de données avec d' autres circuits situés à l' extérieur sont diminués, tout particulièrement lors d'images statiques ou peu dynamiques.
On comprendra qu'un tel type de circuits s' applique aussi bien aux aiguilleurs optiques qu' aux micro-afficheurs.
Sur la figure 2, est illustré un aiguilleur double avec deux zones actives par réticule. L'aiguilleur 25 est un circuit réalisé sur un unique substrat de silicium et une unique contre-électrode résultant de la découpe d'une plaquette et d'une contre-électrode, par exemple par la technique connue sous le nom « scribe and break »,;.qui permet une découpe simultanée du substrat et de la contre-électrode. Le circuit 25 comprend trois blocs 26, 27 et 28 , chacun pourvu de deux zones actives optiques 26a et 26b, 27a et 27b, 28a et 28b respectivement. Le circuit 26 comprend en outre trois rangées 29, 30, 31 de plots, respectivement associées à chaque bloc 26, 27 et 28 , et permettant la connexion du circuit avec des éléments extérieurs, notamment d' autres circuits. Sur la figure 2, la contre-électrode 32 a été représentée en grisé et recouvre l' ensemble, du circuit 26 à l' exception des rangées 29 à 31 et de zones immédiatement adjacentes auxdites rangées 29 à 31 pour en permettre l' accès. Une telle disposition permet d'utiliser une seule plaque de contre-électrode qui couvre l'ensemble des deux zones actives d'un bloc en dégageant un côté qui comprend les plots. La planéité des zones actives est ainsi excellente.
Pour des raisons optiques, notamment d' emplacement des lentilles, il convient de prévoir un espace non négligeable entre deux blocs. On peut donc prévoir de ne pas utiliser le bloc central 27. La contre-électrode 32 est alors commune aux blocs actifs 26 et 28.
Dans un autre mode de réalisation, on peut prévoir une seule zone optique active par réticule. Pour conserver une contre-électrode commune à quatre zones actives optiques et avoir un accès électrique aux quatre zones au moyen de plots, on dédouble les plots électriques sur deux côtés opposés du circuit, au-delà de la contre-électrode, par exemple sur les côtés nord et sud ou est et ouest. Un plot supplémentaire disposé sur l'un des côtés précités, permettra de choisir entre les rangées de plots des côtés opposés. Suivant la valeur logique sur ce plot, on déterminera à l'intérieur du circuit la rangée de plots nord ou sud, respectivement est ou ouest, qu'il faut utiliser.
Dans le mode de réalisation illustré sur la figure 3, une plaquette 47 de circuit intégré est pourvue d' une pluralité de zones actives 48, chacune prévue avec une rangée de plots supérieurs 49 et une rangée de plots inférieurs 50. Une première contre-électrode 51 , représentée en grisé, recouvre quatre zones actives 48 et les rangées de plots disposées entre lesdites zones actives. Une deuxième contre- électrode 52 (dont est représentée seulement la moitié supérieure) également représentée en grisé, recouvre également 4 zones actives (seules les deux supérieures sont représentées sur la figure) et des rangées de plots 49 et 50 correspondants (les rangées 49 ne sont pas montrées sur la figure). La partie 53, non recouverte par une contre^ électrode, comprend deux zones actives 48, les deux rangées de plots correspondants 49, 50 ainsi que deux rangées de plots 50 correspondant à des zones actives recouvertes par la contre-électrode
51 et deux rangées de plots .49 correspondant à des zones actives recouvertes par la contre-électrode 52. Les zones actives disposées dans la zone 53 ne peuvent être utilisées normalement et permettent seulement d' accroître la distance entre les contre-électrodes 51 et 52 et de disposer d'une distance suffisante pour découper la plaquette 47 selon une ligne passant entre les contre-électrodes 51 et 52. On facilite ainsi la découpe de la plaquette 47. La rangée de plots 50 adjacente à la contre-électrode 51 mais non recouverte, permettra d' effectuer les accès aux zones actives correspondantes, tandis que les rangées de plots 49 correspondant aux zones actives 48 non recouvertes par la contre-électrode 52 permettront les accès correspondants.
Sur la figure 4 est illustré le bloc électronique de sélection des plots qui peut être intégré dans le circuit. Les plots 33 et 34 sont des plots disposés d'un même côté du circuit, respectivement plot de sortie et plot d'entrée. Les plots 35 et 36 sont des plots disposés du côté opposé du circuit, respectivement de sortie et d' entrée. Le plot 37 est un plot de commande placé du même côté du circuit que les plots 33 et 34. La résistance 38 est montée entre la masse électrique du circuit et le plot de commande 37, de façon qu'en l' absence de signal sur le plot 37 la tension y soit nulle. Au plot 37, est également relié un inverseur 39 dont la sortie est reliée à l' entrée d'un second inverseur 40. Une porte logique AND 41 a une entrée reliée à la sortie de l' inverseur 40 et une entrée reliée à la sortie 42 de l'intérieur du circuit. La sortie de la porte 41 est reliée au plot 33. Une porte 43 possède une entrée reliée à la sortie de l'inverseur 39 et une entrée reliée à la sortie 42. La sortie de la porte 43 est reliée au plot 35. Un amplificateur à trois états 44 comprend une entrée de commande reliée à la sortie de l'inverseur 40, une entrée reliée au plot 34 et une sortie à trois états reliée à l' entrée 45 du circuit. Enfin, un amplificateur à trois états 46 possède une entrée de commande reliée à la sortie de l'inverseur 39, une entrée reliée au plot 36 et une sortie à trois états reliée à l'entrée 45 du circuit. Le fonctionnement du bloc de commande est le suivant. En l' absence de signal sur le plot de commande 37, la résistance 38 ramène la tension d'entrée de l'inverseur 39 à zéro. La sortie de l'inverseur 39 est à 1 et la sortie de l'inverseur 40 est à zéro. La porte 41 est inhibée et l'amplificateur 44 est dans un état dit de sortie haute impédance. Au contraire, la sortie de la porte 43 et donc le plot 35 recopie la valeur de la sortie 42 et la sortie de la l'amplificateur 46, donc l' entrée 45 de la zone optique active recopie la valeur du plot 36. Il en va de même lorsqu'une valeur 0 est imposée sur le plot de commande 37. Le fonctionnement est inversé lorsqu'une valeur 1 est imposée sur le plot de commande 37. Dans le premier cas, la rangée de plots du côté des plots 33 et 34 doit être utilisée. Dans l' autre cas, la rangée de plots du côté des plots 35 et 36 doit être utilisée.
Lors du fonctionnement, une tension est maintenue sur une électrode. Pour obtenir une tension moyenne sur une électrode à partir d'un mot de bit, on maintient la tension maximale, par exemple une tension Ndd pendant des durées proportionnelles au poids des bits actifs. Pendant les autres durées, on affiche 0. Dans une première variante, on peut réaliser ceci avec une horloge H de période fixe P. Le premier , bit de poids faible est pris en considération pendant un cycle de l' horloge, le deuxième bit pendant deux cycles de l'horloge, le iième bit pendant 21"1 cycles de l' horloge. Toutefois, dans un circuit pour un aiguilleur optique, il est avantageux de minimiser la consommation et de réduire l'influence des constantes de temps liées à la longueur de la connexion entre l'horloge et les électrodes.
Dans une variante préférée, le circuit intégré comprend une horloge vobulée Hv recevant le signal d' horloge de, l'horloge H et ayant des cycles variables répétitivement de façon monotone d'une période P de l' horloge H jusqu' à 2""1 périodes P de l'horloge H pour un système fonctionnant avec n bits.
Sur la figure 5, la première courbe représente la sortie de l'horloge vobulée Hv pour un système à quatre bits et la deuxième courbe représente la valeur logique des données.
Sur la figure 6, la première courbe représente la sortie de l'horloge H, la deuxième courbe représente la sortie de l'horloge vobulée Hv et la troisième courbe est un exemple de conversion du mot 1010 en une valeur moyenne, soit 10/16*Ndd.
L'horloge H peut être utilisée pour un échantillonnage selon les niveaux de gris, ce qui équivaut à une génération de rang pour la conversion temporelle d'un mot avec comparaison de la valeur instantanée atteinte par l'a rampe avec un niveau prédéterminé pour un pixel. La commande se traduit soit par un changement de niveau d'un bit, soit par une commande par instants de basculement, voir figure 7. Dans le cas de l'horloge vobulée Hv, les bits sont traités dans un ordre spécifique, du poids faible au poids fort. Avantageusement, on modifie cet ordre en inversant du poids fort au poids faible pour obtenir de façon simple un mode d' adressage dit brassé capable d'éliminer les artefacts d' affichage. Dans l' exemple d'un affichage à quatre bits, deux pixels voisins reçoivent les mots 1000 et 011 1. Dans le cas d' une horloge vobulée, il y a création en permanence d'un champ électrique horizontal entre les deux pixels, ce que l'on préfère éviter. Pour un système à quatre bits, le décomptage modifié sera le suivant : 0000 - 1000 - 0100 - 1100 - 0010 - 1010 — - OU I - l l l l et on traitera dans l' ordre les bits suivants : x _ 4 _ 3 _ 4 _ 2 - 4 — - 3 - 4.
Ce type de décomptage a été cité à titre d' exemple pour un système à quatre bits et s' adapte quel que soit le nombre de bits. On dispose ainsi d'un moyen de réduction des artefacts d' affichage.
Sur la figure 8, sont illustrées la première courbe de sortie de l'horloge H, la deuxième courbe représentant le :rang du bit à considérer à chaque cycle d'horloge et la troisième courbe représentant les données dans le cas d' une conversion du mot 1010 en une valeur moyenne. La valeur moyenne de la courbe intitulée
« données » est égale à 10/16 de la tension Ndd, ce qui correspond à la valeur du mot 1010.
Il est intéressant de pouvoir faire fonctionner le circuit selon les trois modes décrits ci-dessus, selon un mot de commande en provenance de l'extérieur du circuit via des plots ou l'interface pour déterminer le mode désiré.
Le cristal liquide présente une tension de seuil, donc une plage de tension inutile que l'on peut supprimer dans le codage des niveaux de gris. Cependant, il est nécessaire d'obtenir un déphasage nul dans un aiguilleur optique. Le niveau de gris nul doit donc être prévu. Pour optimiser le nombre de bits utilisés, on peut prolonger la durée de maintien du premier niveau de gris par rapport aux autres niveaux de gris. Les figures 9 à 11 montrent des courbes de commande selon respectivement le mode rampe, le mode bit et le mode bit brassé.
Le fonctionnement autonome du circuit, en dehors des changements de configuration, est assuré par une mémoire faisant partie du circuit intégré et permettant d' alimenter successivement les colonnes de pixels en un nombre égal de cycles. En d' autres termes, soit une zone optique active comprenant L lignes et C colonnes de pixels ou éléments. Pour alimenter les L x C pixels ou éléments avec n bits par pixel, la mémoire embarquée dont la structure est illustrée sur la figure 12, permet d' alimenter successivement les C colonnes de pixels en C cycles. A chaque cycle, la sortie de la mémoire envoie L mots de n bits vers la zone active correspondante.
Dans un mode de réalisation préféré, le circuit intégré comprend une mémoire de n bits accompagnée de sa logique d' affichage et disposée sous chaque électrode. On entend par logique d' affichage, les différents modules électroniques assurant les fonctions nécessaires à l' affichage, tels que le traitement d' alternat, la remise à 0, etc. La mémoire disposée sous chaque pixel mémorise n bits. Le circuit comprend un bus de sélection parcourant tous les pixels et permettant de choisir un bit parmi n. Pour limiter le nombre de signaux, le bus de sélection peut comprendre un nombre de bits égal à log2 n bits. Toutefois, ceci nécessite la présence de décodeur sous les pixels, ce qui est complexe à réaliser. Par contre, il est possible de faire un bus de sélection avec n bits dont le bit actif permet de sélectionner à l' aide d'un multiplexeur, le bit correspondant parmi les bits mémorisés. On peut utiliser un registre à décalage rebouclé pour mémoriser les valeurs dans le pixel. On remplace le bus de sélection par une horloge vobulée Hv qui fera avancer et donc sélectionnera les bits un par un. L'horloge permet Hv le maintien de chaque bit pendant une durée correspondant à son rang et donc de réaliser avec l'inertie du cristal liquide, un convertisseur numérique/analogique de structure simple et donc susceptible d'être intégré sous un pixel.
Sur la figure 13 , est illustré un mode de réalisation d'une mémoire avec registre à décalage intégrée sous un pixel. Une électrode 54 est disposée sous la couche cristal liquide 55. Y est associé un module de commande 56 qui, pour des raisons de clarté des dessins, a été représenté décalé par rapport à l' électrode 54. Toutefois, le lecteur comprendra que le module 56 est prévu pour être intégré sous l'électrode 54. Le module de commande 56 comprend un registre à décalage 57 recevant le signal d'horloge H, un multiplexeur 58 formant un étage d' entrée du module 56 et dont une entrée reçoit la sortie du registre à décalage 57. La sortie du registre à décalage 57 est également envoyée à un bloc 59 de traitement d' alternat et de sortie nulle qui reçoit un signal ALT et un signal SN. Le traitement d'alternat, identique pour tous les pixels, correspond au choix de la valeur à afficher ou de son inverse en fonction de la variable ALT. Si ALT vaut 1, l' alternat est positif et le signal est non inversé. Si ALT vaut 0, l' alternat est négatif et le signal est inversé. Le traitement de sortie nulle consiste à afficher l'inverse du signal d' alternat au lieu de la valeur qui sort de la mémoire. Ainsi, pour ALT=1 , on affiche 0 sur l' électrode 54 et pour ALT=0, on affiche 1 sur l' électrode 54, ou l' inverse selon la convention adoptée.
Le module de commande 56 comprend au besoin un bloc 60 monté en sortie du bloc 59 et réalisant la translation entre le niveau de tension logique et le niveau de tension d'électrode 54. En effet, la tension d' électrode doit être suffisante pour exciter le cristal liquide, par exemple 3,3 volts, tandis que la tension logique sera moindre pour diminuer la consommation dans la partie électronique du VLSI, par exemple 1,2 volts. La sortie du module de translation de tension 60 est reliée à l'électrode 54. L' électrode 54 peut être également reliée à l'entrée d'un module de translation 61 qui réalise l'inverse du module de translation 60 et transforme une tension d'électrode en une tension logique et l' envoie vers un buffer à trois états 62 permettant la lecture du pixel.
Le circuit de commande 56 illustré sur la figure 14 diffère de celui illustré sur la figure 13 , en ce que les éléments 57 et 58 sont remplacés par une mémoire intégrée à 6 bits 63 dont les six sorties sont reliées à un multiplexeur 64 dont la sortie est reliée à l' entrée du bloc 59. Un bus d'écriture 65 est relié à l'entrée d'un buffer à trois états 66 dont la sortie est reliée à l' entrée du bloc 59 et qui est commandé par un signal d'écriture de pixel provenant du bit de poids fort de la mémoire 63.
La structure interne du bloc 59 est illustrée plus en détail sur la figure 15. Le bloc 59 comprend deux multiplexeurs 67 et 68. Le multiplexeur 67 a ses deux entrées reliées à l'entrée du bloc 59, son entrée de commande recevant le signal ALT et sa sortie étant reliée à une entrée du multiplexeur 68. L' autre entrée du multiplexeur 68 reçoit le signal ALT et l'entrée de commande reçoit le signal SN. La sortie du démultiplexeur 68 forme la sortie du bloc 59.
Alternativement, lorsque les dimensions d'une électrode ne permettent pas l' intégration de tous les éléments précités dessous, on est amené à placer la mémoire à l' extérieur dé la matrice d' éléments.
On prévoit toutefois un bit de mémoire sous chaque élément et indiquant l'état courant de la sortie de l' électrode. Ce bit est périodiquement modifié selon la valeur stockée dans la mémoire extérieure. Si les dimensions du bloc 59 le permettent, on peut également intégrer le bloc ou une partie du bloc 59 sous l'électrode.
La mémorisation du signal appliqué à l' électrode peut se réaliser de manière dynamique sur l' électrode. Dans ce cas, les fuites de courant à travers le cristal liquide' imposent un rafraîchissement périodique pour limiter la perte de tension. Avantageusement, un moyen de mémorisation est prévu de manière intégrée sous l' électrode. La mémorisation peut être avantageusement effectuée de manière dynamique, telle qu'illustrée sur la figure 16. Immédiatement en amont de l'électrode 54 on monte un inverseur 69 apte à fournir à ladite électrode 54 le courant de fuite nécessaire dépendant de la nature du cristal liquide, la mémorisation étant assurée en amont de l' inverseur 69 par une capacité 70 qui a été représentée en traits interrompus, car elle est avantageusement formée par la capacité parasite d'entrée naturelle de l' inverseur 69. On dispose ainsi d'un moyen de mémorisation et de maintien extrêmement économique et compact.
Dans un autre mode de réalisation, on peut prévoir une mémorisation de type statique avec une bascule.
Lorsque les mémoires possèdent n bits et la matrice de pixels contient L lignes et C colonnes, les écritures et lectures de mémoire n' ont pas le même format. On écrit C x L mots de n bits (écriture des pixels en série) et on lit et on traite C mots de L x n bits (lecture en parallèle de L mots de n bits).
Sur la figure 17, est illustrée la structure d'une mémoire qui présente un nombre différent de bits en écriture et en lecture.
Pour limiter le nombre de fils de connexion qui traversent la matrice, au lieu d' envoyer n bits en parallèle, on peut les multiplexer dans le temps sur un seul fil ou connexion, voir figure 18.
À cet effet, on peut relier la zone active de l'électrode 54 par un bit à la sortie d' un bloc 71 situé en dehors de la matrice optique active, et pourvu d' une entrée de commande 72 recevant un signal de commande d'écriture et d'une entrée de données 73 recevant la valeur affichée. On peut ainsi réduire le nombre de connexions dans la matrice et en simplifier la structure. On dispose d'un moyen pour multiplexer l'écriture des pixels.
Dans le cas d'une mémoire disposée en dehors des zones actives optiques, on peut prévoir d' envoyer les données d' affichage sous forme d'un indicateur de l'instant de basculement de la sortie binaire, ce qui permet une réduction de la puissance consommée tout à fait intéressante. Ainsi, au lieu d' envoyer à chaque pixel la valeur à afficher sur l' électrode, on envoie 0 si l'électrode doit garder son ancienne valeur et 1 si elle doit basculer. Par le jet d' alternats positifs et négatifs qui se suivent, on se retrouve automatiquement à la bonne valeur pour commencer l'alternat suivant. Toutefois, en cas d'erreur par fausse écriture ou aléa, l' électrode peut basculer inopinément ou ne pas basculer quand elle le devrait. Pour limiter les effets de ce dysfonctionnement, en début de chaque alternat, on choisit d'envoyer un signal commun à tous les pixels pour réinitialiser l'électrode à la bonne valeur, par exemple au moyen d'un signal « set matrice » pour initialiser à 1 et d'un signal « reset matrice » pour réinitialiser à 0.
Sur la figure 19, sont illustrées les courbes de fonctionnement selon une commande par instant de basculement en mode rampe avec l'irruption d'une erreur et sa limitation telle qu'expliquée ci-dessus. Sur la figure 20, est illustrée la structure d'une commande d' électrode 54 comprenant une bascule 74 à rebouclage pour la sortie reliée à l'électrode 54 et dont l'entrée est reliée à la sortie d'une porte AND 75 recevant en entrée le signal d'instant de basculement d'une part, et le signal d' écriture de colonnes d' autre part. La bascule 74 est équipée de deux entrées dites « set » et « reset » recevant les signaux décrits ci-dessus « set matrice » et « reset matrice », respectivement.
Ainsi, une électrode reçoit les données sous forme d'un indicateur de l' instant de basculement avec en plus des réinitialisations à 1 ou à 0 globales sur la matrice au début de chaque alternat pour corriger une éventuelle erreur ponctuelle sur une électrode. On parvient ainsi à réduire la consommation du circuit et à limiter les conséquences d'une erreur de façon qu'elle reste négligeable. Sur la dernière courbe représentative des données, l'erreur est limitée dans le temps grâce au signal « reset matrice » . Grâce à l'invention, on parvient à repousser les limitations dues à la taille maximale d'un réticule permettant la fabrication d'un circuit intégré, on réduit la consommation du circuit, on réduit les échanges de données entre un circuit intégré et d' autres éléments extérieurs, on améliore l' architecture de l'électrode et des moyens de commande, avantageusement intégrés dessous, et on résout les problèmes de distribution d'horloge sur un circuit intégré de grande taille grâce à l'horloge vobulée.
L'invention s' applique aux aiguilleurs optiques entre deux ensembles de supports optiques dans le domaine des circuits VLSI- LCOS de télécommunications, et s' applique également dans le domaine des micro-afficheurs, notamment dans les micro-afficheurs avec mémoires intégrées dans le même circuit. On bénéficie ainsi d'un circuit de fabrication économique et aisé et assurant une rémanence de l'image en l' absence d'ordres externes.

Claims

REVENDICATIONS
1-Circuit pour dispositif d'aiguillage optique du type comprenant N faisceaux optiques d'entrée, N' faisceaux optiques de sortie, et un circuit à cristal liquide placé entre les N faisceaux optiques d'entrée et les N' faisceaux optiques de sortie, ledit circuit comprenant un film de cristal liquide inséré entre des électrodes et une contre-électrode transparente, caractérisé par le fait qu'il comprend une pluralité de zones optiques actives (26a, 26b) disposées sur un substrat commun pour former un nombre correspondant de déflecteurs optiques.
2-Circuit selon la revendication 1, caractérisé par le fait qu' il comprend quatre ou six zones optiques actives disposées sur un substrat commun.
3-Circuit selon la revendication 1 ou 2, caractérisé par le fait qu' il comprend des moyens mémoires (15, 16, 17, 18) sur ledit substrat commun.
4-Circuit selon la revendication 3, caractérisé par le fait qu' au moins un moyen mémoire est associé à un déflecteur.
5-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend une zone inutilisée
(27) disposée entre deux zones optiques actives.
6-Circuit selon la revendication 5, caractérisé par le fait que ladite zone inutilisée est formée de façon semblable aux zones optiques actives. 7-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu' il comprend des groupes de plots de connexion (49, 50) , chaque groupé étant disposé à proximité d'une zone optique active.
8-Circuit selon la revendication 7, caractérisé par le fait qu' il comprend un élément de commande disposé sur le substrat et capable de sélectionner un parmi les groupes de plots de connexion.
9-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend un moyen pour fournir une tension binaire d'excitation des électrodes, la tension efficace moyenne résultant d'un séquencement de bits défini par une horloge vobulée proportionnellement au poids des bits.
10-Circuit selon l' une quelconque des revendications 1 à 8, caractérisé par le fait qu'il comprend un moyen pour fournir une tension binaire d'excitation des électrodes, la tension efficace moyenne résultant d'un séquencement de bits brassés dans un ordre de poids défini par un décompte en inversant l'ordre des bits.
11-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu' il comprend un moyen pour allonger une durée de maintien d'un premier niveau de gris par rapport aux durées de maintien d'autres niveaux de gris.
12-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend des moyens mémoires situés en dehors des zones optiques actives, de façon que les électrodes ne reçoivent que la valeur courante du bit à afficher.
13-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend un moyen pour envoyer aux électrodes l'indication des instants de basculement d'une sortie binaire.
14-Circuit selon la revendication 13, caractérisé par le fait qu' il comprend un moyen pour envoyer aux électrodes un signal de réinitialisation à "0" et à " 1 " . ;.
15-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'au moins une partie d'une commande d'électrode est intégrée sous une électrode.
16-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend un moyen de mémorisation dynamique associé à une capacité d'une électrode. 17-Circuit selon la revendication 16, caractérisé par le fait que le moyen de mémorisation dynamique comprend une porte logique.
18-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu' il comprend un moyen de mémorisation statique disposé sous une électrode. 19-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu' il comprend un moyen pour écrire par L*C mots de commande de n bits et un moyen pour lire par C mots de L*n bits.
20-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend des moyens mémoires et une logique d'affichage disposés sous une électrode.
21-Procédé de fabrication d'un circuit pour dispositif d'aiguillage optique du type comprenant N faisceaux optiques d'entrée,
N' faisceaux optiques de sortie, et une cellule à cristal liquide placée entre les N faisceaux optiques d'entrée et les N' faisceaux optiques de sortie, ledit circuit comprenant un film de cristal liquide inséré entre des électrodes et une contre-électrode transparente, dans lequel on forme une pluralité de zones optiques actives sur un substrat commun.
22-Procédé selon la revendication 21, dans lequel on forme une pluralité de circuits sur une plaquette, puis on découpe simultanément la plaquette et la contre-électrode, pour obtenir des circuits comprenant chacun un substrat, une contre-électrode, et une pluralité de zones optiques actives.
23-Procédé selon la revendication 21 ou 22, dans lequel on forme une contre-électrode pour une pluralité de circuits, puis on découpe les circuits.
24-Procédé selon l'une quelconque des revendications 21 à 23, dans lequel on forme sur une plaquette au moins une zone inactive disposée entre deux zones optiques actives, et on découpe la plaquette, la ligne de découpe passant par ladite zone inactive.
25-Procédé selon l'une quelconque des revendications 21 à 24, dans lequel on dispose les groupes de plots de connexion d'un même côté du substrat.
26- Procédé selon l'une quelconque des revendications 21 à 24, dans lequel on dispose les groupes de plots de connexion entre deux contre-électrodes.
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