WO2002050841A2 - Schaltungsanordnung zur ansteuerung einer programmierbaren verbindung - Google Patents

Schaltungsanordnung zur ansteuerung einer programmierbaren verbindung Download PDF

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WO2002050841A2
WO2002050841A2 PCT/DE2001/004540 DE0104540W WO0250841A2 WO 2002050841 A2 WO2002050841 A2 WO 2002050841A2 DE 0104540 W DE0104540 W DE 0104540W WO 0250841 A2 WO0250841 A2 WO 0250841A2
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memory cell
input
circuit arrangement
circuit
shift register
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Robert Kaiser
Florian Schamberger
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Infineon Technologies Ag
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Definitions

  • the present invention relates to a circuit for controlling a programmable connection and its use in a memory chip.
  • memory cells are usually provided to provide redundancy, which can compensate for production-related failures of individual memory cells.
  • programmable connections which are also referred to as fuses, are provided, by means of which defective memory cells can be replaced with intact replacement cells. For example, with 256 MegaBit RAMs, several thousand fuses are provided.
  • the fuses can be permanently reprogrammed in a known manner either with an energy pulse in the form of a laser or by an electrical pulse, for example a voltage or a current pulse, with regard to their conducting state.
  • an energy pulse in the form of a laser or by an electrical pulse, for example a voltage or a current pulse, with regard to their conducting state.
  • an electrical pulse for example a voltage or a current pulse
  • the object of the present invention is to provide a circuit arrangement for controlling a programmable connection, in particular by means of an energy pulse, in which a rapid reading and writing of volatile memories coupled to the control circuit for the programmable connection is made possible.
  • the object is achieved with a circuit arrangement for controlling a programmable connection, comprising - a volatile memory cell which has an address input is connected to supply address information, - the programmable connection, which is coupled to the volatile memory for permanent storage of a date from the volatile memory cell, and - a shift register with a register cell, which is connected to the volatile memory cell on the one hand in a L. direction and on the other hand in a write direction for data transfer between register cell and memory cell g 'Dppelt.
  • the programmable connection can be designed as a fuse or as an anti-fuse.
  • a programmable connection designed as a fuse changes from a low-ohmic to a high-ohmic conduction state when an energy pulse is applied.
  • a programmable connection designed as an anti-fuse changes from a high-resistance to a low-resistance control state when an energy pulse is applied. The transition from one leading state to another is usually an irreversible process in both cases.
  • a described circuit arrangement For addressing a faulty memory cell of an SDRAM or another memory module, several bits can be provided, for example, of which a described circuit arrangement is provided for each.
  • the respective shift registers can be connected in series to form a shift register chain. This means that an input of a shift register can be connected to an output of another shift register.
  • the shift register which is coupled to the register cell of the shift register in a reading direction and in a writing direction, it is possible to serially read out and write to the memory cells of the respective volatile memories, which are each assigned to a programmable connection. This requires a particularly small amount of circuitry. Writing and reading can be carried out particularly quickly with the circuit arrangement described. With the programmable connection, the information temporarily stored in the volatile memory cell is permanently stored.
  • the information to be stored permanently is written into the respective memory cells of the assigned programmable connections. Further enables the circuit arrangement described a s "Lelles reading out the data stored in the programmable connections infor- mation about the volatile memory coupled to the programmable link for their reading, and by means of the shift register or a shift register chain formed of a plurality of shift registers.
  • a bit of an address of a defective memory cell of an SD-RAM that is to be repaired can be stored in the memory cell of the volatile memory.
  • the coupling between the volatile memory and the programmable connection for permanent storage of a data item from the memory cell of the volatile memory can take place, for example, by means of a control circuit which provides an energy pulse required for burning or programming the programmable connection (fuse).
  • the reading direction is understood to mean the data transfer from the memory cell or an output of the memory cell of the volatile memory to the shift register.
  • the writing direction is understood to mean the data transfer from the register cell of the shift register to the memory cell or an input of the memory cell of the volatile memory.
  • a write transistor which is connected to a write input by its control input and which couples the register cell to the memory cell by its controlled path
  • a read transistor is provided. hen, which is connected with its control input to a read input and which couples an output of the memory cell with the shift register with its controlled path.
  • a control circuit for controlling the programmable connection with an energy pulse, the control circuit being coupled to the memory cell of the volatile memory for transmitting a data signal.
  • the control circuit enables simple reading of a data item from the volatile memory and supply of this data signal to the control circuit. Depending on whether a zero or a one has been read out, the fuse can be burned or programmed with the energy pulse or not.
  • control circuit for controlling the energy pulse is coupled to the shift register for transmitting an activation signal.
  • the shift register can also be used to activate a fuse burning process. This makes it possible to shoot fuses in a targeted manner, which, for example, could not be programmed during a first programming attempt.
  • the targeted selection of individual or several programmable connections for burning with the shift register can prevent an inadmissibly high combustion current by burning too many programmable connections at the same time.
  • the described double function of the shift register enables a particularly space-saving circuit structure.
  • control circuit has an AND logic circuit which ANDs a data input to an activation input and which has an output which is programmable Connection is coupled.
  • the programmable connection is only burned in the control circuit when a burning voltage is present if both an activation signal is present at an activation input and a data signal is present at a data input, which signal is present, for example, in the memory. of volatile memory can be provided.
  • the drive circuit has a combustion transistor which is coupled on the input side to the volatile memory and which provides an energy pulse at an output which is connected to the programmable connection. Accordingly, three conditions may be required to provide the energy pulse: the data signal must have a logic one, the activation signal must have a logic one and a burning voltage must be applied to the burning transistor. If all three conditions are met, the programmable connection, which can be designed, for example, as an anti-fuse, can be fired.
  • the shift register has on the input side and on the output side a switch which is connected to a clock signal input for its control.
  • a switch which is connected to a clock signal input for its control.
  • 25 bits may be required to address a 256 megabit SD-RAM chip.
  • 25 circuit arrangements of the type described can be provided for addressing and storing the address of a defective memory cell in the SD-RAM chip.
  • the shift registers can be serially connected to each other to form a shift register chain by means of switches provided on the input side and on the output side. This enables clock-controlled reading of data into the respective memory cells of the volatile memories, reading of data from the volatile memories with the register chain and activation of control circuits or Firing transistors for firing programmable connections also using the shift register chain.
  • the switches in the shift register are CMOS transfer gates. These enable particularly fast serial transmission for writing and reading.
  • the shift register has a further memory cell which is connected on the output side to the switch connected downstream of the register cell.
  • the further memory cell can be coupled to the output of the memory cell of the volatile memory in order to read out the volatile memory.
  • the circuit arrangement is constructed using CMOS circuit technology. This makes it possible to implement the circuit arrangement with a particularly low power requirement and area requirement.
  • the figure shows an embodiment of the present invention based on a block diagram.
  • the figure shows a programmable connection 1 designed as an antifuse, which is connected with a connection to a supply voltage connection 16 and with a further connection to a control circuit 2.
  • the control circuit 2 is connected to a shift register 3 for supplying an activation signal B, B '.
  • a volatile ger memory 4 is provided, which is connected on the one hand to read out the state of the antifuse 1 to the further connection thereof and on the other hand is connected to the control circuit 2 for supplying a data signal A, A 'to a data input 11, 12.
  • the control circuit 2 comprises an AND logic circuit 7, which combines data signal A, A 'and activation signal 3, B' in a logical AND operation.
  • two parallel connected NMOS transistors Nl, N2 are provided, of which a first NMOS transistor Nl has a control input which is connected to a data input 11 and a second NMOS transistor N2 has a control input which has an activation input for supplying the activation signal B. 14 has.
  • additional NMOS transistors N3, N4 are provided in the AND logic circuit 7 for the supply of complementary or inverse data and activation signals A 1 , B ', which are connected in series with their controlled paths, and of which a first NMOS transistor N3 has a control input which is connected to a data input 12 for supplying the complementary data signal A 'and a second NMOS transistor N4 has a control input which is connected to an activation input 13 for supplying a complementary activation signal B'.
  • the NMOS transistors Nl, N3 with the data input 11, 12 are also part of a circuit for increasing the level, which is connected to the control transistor 6 on the control side.
  • the circuit for increasing the level, which is part of the control circuit 2 has two cross-coupled PMOS transistors P1, P2, which are connected to the AND logic circuit 7 via further NMOS transistors N5, N6.
  • P1, P2, N5, N6 On the output side of the circuit for increasing the level P1, P2, N5, N6, a combustion transistor 6 designed as a PMOS transistor is connected, which is connected to the load of the antifuse 1 and of the volatile memory 4 for reading out the state of the antifuse 1.
  • the volatile memory 4 comprises a memory cell 5, which consists of two interconnected inverters II; P3, N7 is formed.
  • a first inverter II is provided, at the input of which the data signal A can be derived and at the output of which a complementary or inverse data signal.
  • a ' can be derived.
  • the inverters II and P3, N7 thus form a feedback latch with latching as a memory cell.
  • Auxiliary inputs 19, 20, 21 are provided on the memory cell 5 for the purpose of reading out the current state of the antifuse 1.
  • auxiliary input 19 and a PMOS transistor P4 connected to it with its control input for reading out the state of the antifuse 1
  • a logic 1 is written into the memory cell 5 and held there.
  • auxiliary inputs 20, 21, which control complementary CMOS (Complementary Metal-Oxide Semiconductor) transistors P5, N8 of the memory cell 5 a tristate state is formed in the memory cell 5, which the memory cell 5, in particular the memory cell 5
  • Inverters P3, N7 are connected to the supply voltage connections 15, 16 with high impedance.
  • an NMOS transistor N9 which is also connected to the auxiliary input 21 for its control and is connected between a connection of the antifuse 1 and an input of the memory cell 5, is opened.
  • the input node of the first inverter II which provides the data signal A, discharges via transistor N9 and the antifuse 1, which in this case is conductive.
  • the antifuse 1 that is, whether the antifuse is low-resistance conductive or high-resistance, is read out as logical 0 or 1 in the memory cell 5
  • the signals applied for this purpose at the auxiliary inputs 20, 21 are removed and the memory cell 5 goes back to self-holding.
  • an inverter 12 which is connected to the output of the first iter II with its input, the data signal A or the inverse data signal A 'can be read from an output 22 from memory cell 5.
  • the memory cell 5 is coupled to an address input ADDR, which is connected on the input side to three inverters 17, 18, 19 connected in series.
  • NMOS transistors N9, N10; Nil, N12 provided, the control inputs of which are connected to a strobe input STR and to a pointer input PTR.
  • strobe and pointer signals on the selection lines strobe STR, pointer PTR a bit of an address of a memory cell, for example of an SDRAM, can be written into the memory cell 5, the memory cell in the SD-RAM to which the address points, of which one bit can be fed at the ADDR input, may be faulty. If the address is faulty, the strobe, pointer STR, and PTR selection lines, which can be activated for this purpose, can be used to write the bit of the relevant faulty memory cell address present at the address input ADDR into the memory cell 5.
  • the actuating signal B, B ' can now be provided with the shift register 3 in the register cell 9, which likewise has two negative-feedback inverters 13, 14, which form a latch circuit.
  • a switch 8, 10 designed as a PMOS transfer gate is connected to the input of the register cell 9 as well as to the output of the register cell 9. While the switch 8 connected on the input side can be controlled with a first clock signal CL1, CL1 ', the switch 10 arranged on the output side can be controlled with a second clock signal CL2, CL2', which can be fed to the switch 10.
  • the memory content of the register cell 9 can be reset via an NMOS transistor N13, which connects the input of the memory cell 9 to a supply voltage connection 16 and is connected on the control side to a reset input RES.
  • the shift register 3 Downstream of the register cell 9 and the output side switch 10, the shift register 3 has a further latch circuit, which is implemented with two inverters 15, 16, which are also coupled against one another, and which couples the switch 10 to an output 18 of the shift register 3.
  • the input of the shift register 3, which is connected to an input of the input-side switch 8, is denoted by 17.
  • memory cells in SD-RAM chips which can have, for example, 256 megabits of memory space, are selected via addresses.
  • Such an address can have 25 bits, for example.
  • the invention offers the advantage that not only an impermissibly high B: .nstrom can occur due to simultaneous burning of too many antifuses, but also that any number of antifuses 1 can be burned simultaneously and in any order by bit patterns that can be generated and pushed through the register cells 9 can be.
  • the control connections of two read transistors R1, R2 are also connected to a read input RD.
  • the controlled path of the first read transistor R1 couples the input of the further memory cell 15, 16 of the shift register 3 to the input of the second inverter 12 at the output of the memory cell 5.
  • the controlled path of the second read transistor R2 couples the output of the further memory cell 15 , 16 of the shift register 3 with the output of the second inverter 12 and thus the output 22 of the volatile memory 4.
  • a control input of a first and a second write transistor W1, W2 is connected to a write input WR, which, like the read transistors R1, R2, are designed as NMOS transistors.
  • the controlled path of the first write transistor W1 couples the input of the register cell 9 with an input of the memory cell 5 and the second write transistor W2 couples with its controlled path the output of the register cell 9 of the rail registers 3 with an input of memory cell 5 in volatile memory 4.
  • shift register 3 thus fulfills a double function: on the one hand, simple and fast reading and writing of the
  • the shift register can be used to transmit information for activating the firing transistor 6 for firing the programmable connection 1 designed as an antifuse.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung einer programmierbaren Verbindung (1), aufweisend eine flüchtige Speicherzelle (5), die mit der Fuse (1) zum dauerhaften Speichern von im Flüchtigen Speicher (5) gespeicherten Daten gekoppelt ist, sowie ein Schieberegister (3), welches ein Auslesen von Daten aus der flüchtigen Speicherzelle (5) sowie ein Schreiben von Daten in die Speicherzelle (5) ermöglicht. Dabei können zur Ansteuerung mehrerer Fuses (1) mehrere Schieberegister (3) zu einer Schieberegisterkette zusammengeschaltet sein. Diese Schieberegisterkette (3) ermöglicht somit mit geringem Schaltungsaufwand eine schnelles Schreiben und Lesen zum/vom flüchtigen Speicher (4).

Description

Beschreibung
Schaltungsanordnung zur /Ansteuerung einer programmierbaren Verbindung
Die vorliegende Erfindung betrifft eine Schaltung Lordnung zur Ansteuerung einer programmierbaren Verbindung sowie deren Verwendung in einem Speicherchip.
In Speicherchips, beispielsweise SD-RAMs (Synchronous Dynamic Random Access Memory) , welche beispielsweise einen Speicherplatz von 256 Megabit aufweisen, sind üblicherweise zur Bereitstellung einer Redundanz Speicherzellen vorgesehen, welche fertigungsbedingte Ausfälle einzelner Speicherzellen aus- gleichen können. Hierzu sind programmierbare Verbindungen, die auch als Fuses bezeichnet werden, vorgesehen, mit denen ein Ersetzen von defekten Speicherzellen mit intakten Ersatzzellen ermöglicht ist. Beispielsweise bei 256 MegaBit-RAMs sind einige tausend Fuses vorgesehen.
Die Fuses können in bekannter Weise entweder mit einem Energieimpuls in Form eines Lasers oder durch einen elektrischen Impuls, beispielsweise einen Spannungs- oder einen Stromimpuls, dauerhaft bezüglich ihres Leitzustandes umprogrammiert werden. Dabei unterscheidet man die sogenannten Fuses, welche mit dem beschriebenen Energieimpuls von einem leitenden (niederohmigen) in einen nichtleitenden (hochohmigen) Zustand versetzt werden können, und Antifuses, welche durch Beaufschlagen mit einem Energieimpuls von einem nichtleitenden in einen leitenden Zustand gebracht werden können.
Das sogenannte Programmieren, Aktivieren, Brennen oder Schießen von Fuses, welches ein einmaliger Vorgang ist, mit dem die Fuse dauerhaft von einem niederohmigen in einen hochoh i- gen oder von einem hochohmigen in einen niederohmigen Zustand gebracht wird, erfolgt bei Halbleiterspeicherchips bisher üblicherweise mittels Laser vor einem Vergießen des Speicher- chips. Damit ist jedoch der Nachteil verbunden, daß keine Reparatur defekter Speicherzellen nach Vergießen des Chips mehr möglich ist.
Weiterhin ist es üblich, die Speicherzellen einer ganzen
Wortleitung in einem Speicherchip zu ersetzen, wü -henswert ist jedoch das Ersetzen einzelner Adressen von Speicherzellen, das sogenannte Single Address Repair.
Bei einem Brennen von Fuses mittels Strom- oder Spannungsim- pulsen, welches prinzipiell auch nach Vergießen eines Chips möglich ist, kann das Problem auftreten, daß das gleichzeitige Brennen mehrerer Fuses eine unzulässig hohe Stromaufnahme der Schaltung mit sich bringt.
In einem Massen-Speicherchip ist es normalerweise einerseits wünschenswert, ein Ersetzen defekter Speicherzellen durch redundante, intakte Speicherzellen in Echtzeit zu programmieren, da bei heutigen Speicherchip-Taktraten von über 100 MHz ein Brennen von Fuses innerhalb einer Taktperiode, das heißt vor dem nächsten potentiellen Zugriff auf die reparierte Speicherzelle, nicht möglich ist. Andererseits sind derart schnelle Speicher üblicherweise flüchtige Speicher, folglich ist zusätzlich ein dauerhaftes Programmieren einer Fuse er- forderlich.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Ansteuerung einer programmierbaren Verbindung, insbesondere mittels eines Energieimpulses, anzugeben, bei der ein schnelles Auslesen und Beschreiben von mit der Ansteuerschaltung für die programmierbare Verbindung gekoppelten flüchtigen Speichern ermöglicht ist.
Erfindungsgemäß wird die Aufgabe gelöst mit einer Schaltungs- anordnung zur Ansteuerung einer programmierbaren Verbindung, aufweisend - eine flüchtige Speicherzelle, die mit einem Adreß-Eingang zur Zuführung einer Adreß-Information verbunden ist, - die programmierbare Verbindung, die mit dem flüchtigen Speicher zur permanenten Speicherung eines Datums aus der flüchtigen Speicherzelle gekoppelt ist und - ein Schieberegister mit einer Registerzelle, welches mit der flüchtigen Speicherzelle zum einen in einer L .richtung und zum anderen in einer Schreibrichtung zur Datenübertragung zwischen Registerzelle und Speicherzelle g ' Dppelt ist.
Die programmierbaren Verbindung kann als Fuse oder als Anti- fuse ausgebildet sein.
Eine als Fuse ausgebildete programmierbare Verbindung geht bei Beaufschlagen mit einem Energieimpuls von einem nieder- ohmigen in einen hochohmigen Leitzustand über. Eine als Anti- fuse ausgebildete programmierbare Verbindung geht bei Beaufschlagen mit einem Energieimpuls von einem hochohmigen in einen niederohmigen Leitzustand über. Der Übergang von einem Leitzustand in einen anderen ist dabei in beiden Fällen nor- malerweise ein irreversibler Vorgang.
Zum Adressieren einer fehlerhaften Speicherzellen eines SDRAM oder eines anderen Speicherbausteins können beispielsweise mehrere Bit vorgesehen sein, von denen für jedes eine be- schriebene Schaltungsanordnung vorgesehen ist. Die jeweiligen Schieberegister können dabei zur Bildung einer Schieberegisterkette seriell miteinander verbunden sein. Das heißt, daß ein Eingang eines Schieberegisters an einen Ausgang eines anderen Schieberegisters angeschlossen sein kann. Mit dem Schieberegister, welches in einer Leserichtung und in einer Schreibrichtung mit der Registerzelle des Schieberegisters gekoppelt ist, ist es möglich, die Speicherzellen der jeweiligen flüchtigen Speicher, welche jeweils einer Programmierbaren Verbindung zugeordnet sind, seriell auszulesen und zu beschreiben. Hierfür ist ein besonders geringer Schaltungsaufwand erforderlich. Das Schreiben und Lesen kann mit der beschriebenen Schaltungsanordnung besonders schnell erfolgen. Mit der programmierbaren Verbindung wird die in der flüchtigen Speicherzelle vorübergehend gespeicherte Information permanent gespeichert. Mit dem beschriebenen Schieberegister werden beispielsweise die dauerhaft zu speichernden Informationen in die jeweiligen Speicherzellen der zugeo leten programmierbaren Verbindungen geschrieben. Weiterhin ermöglicht die beschriebene Schaltungsanordnung ein s " lelles Auslesen der in den programmierbaren Verbindungen gespeicherten Infor- mationen über den flüchtigen Speicher, der mit der programmierbaren Verbindung zu deren Auslesen gekoppelt ist, sowie mittels des Schieberegisters oder einer aus mehreren Schieberegistern gebildeten Schieberegisterkette.
In der Speicherzelle des flüchtigen Speichers kann beispielsweise ein Bit einer Adresse einer defekten, zu reparierenden Speicherzelle eines SD-RAM gespeichert sein.
Die Kopplung zwischen flüchtigem Speicher und programmierba- rer Verbindung zur permanenten Speicherung eines Datums aus der Speicherzelle des flüchtigen Speichers kann beispielsweise mittels einer Ansteuerschaltung erfolgen, welche einen zum Brennen oder Programmieren der programmierbaren Verbindung (Fuse) erforderlichen Energieimpuls bereitstellt. Unter der Leserichtung wird dabei die Datenübertragung von der Speicherzelle oder einem Ausgang der Speicherzelle des flüchtigen Speichers in das Schieberegister verstanden. Unter der Schreibrichtung wird dabei die Datenübertragung von der Registerzelle des Schieberegisters zur Speicherzelle oder einem Eingang der Speicherzelle des flüchtigen Speichers verstanden.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist ein Schreibtransistor vorgesehen, der mit seinem Steuereingang mit einem Schreibeingang verbunden ist und der mit seiner gesteuerten Strecke die Registerzelle mit der Speicherzelle koppelt, und es ist ein Lesetransistor vorgese- hen, der mit seinem Steuereingang an einen Lese-Eingang angeschlossen ist und der mit seiner gesteuerten Strecke einen Ausgang der Speicherzelle mit dem Schieberegister koppelt.
In einer weiteren, bevorzugten Ausführungsform der Erfindung ist eine Ansteuerschaltung vorgesehen zur Ansteue ig der programmierbaren Verbindung mit einem Energieimpuls, wobei die Ansteuerschaltung mit der Speicherzell äes flüchtigen Speichers zur Übermittlung eines Datensignals gekoppelt ist. Die Ansteuerschaltung ermöglicht ein einfaches Auslesen eines Datums aus dem flüchtigen Speicher und ein Zuführen dieses Datensignals zur Ansteuerschaltung. Je nachdem, ob beispielsweise eine Null oder eine Eins ausgelesen ist, kann mit dem Energieimpuls die Fuse gebrannt beziehungsweise programmiert werden oder nicht.
In einer weiteren, bevorzugten Ausführungsform der Erfindung ist die Ansteuerschaltung zur Steuerung des Energieimpulses mit dem Schieberegister zur Übermittlung eines Aktiviersi- gnals gekoppelt. Neben der Möglichkeit, mit dem Schieberegister die Speicherzelle im flüchtigen Speicher zu beschreiben und auszulesen, kann das Schieberegister zugleich zur Aktivierung eines Brennvorgangs der Fuse verwendet sein. Hiermit ist ein gezieltes Nachschießen von Fuses möglich, welche bei- spielsweise bei einem ersten Programmierversuch nicht programmiert werden konnten. Zudem kann durch das gezielte Auswählen einzelner oder mehrere programmierbarer Verbindungen zum Brennen mit dem Schieberegister ein unzulässig hoher Brennstrom durch Brennen zu vieler programmierbarer Verbin- düngen gleichzeitig verhindert werden. Zudem ermöglicht die beschriebene Doppelfunktion des Schieberegisters einen besonders platzsparenden Schaltungsaufbau.
In einer weiteren, bevorzugten Ausführungsform der Erfindung weist die Ansteuerschaltung eine UND-Logik-Schaltung auf, die einen Dateneingang mit einem Aktiviereingang UND-verknüpft und die einen Ausgang aufweist, der mit der programmierbaren Verbindung gekoppelt ist. Die programmierbare Verbindung wird bei der beschriebenen UND-Logik-Schaltung in der Ansteuerschaltung lediglich dann bei Anliegen einer Brennspannung gebrannt, wenn sowohl an einem Aktiviereingang ein Aktiviersi- gnal anliegt als auch an einem Dateneingang ein Datensignal anliegt, welches beispielsweise in der Speicherze . des flüchtigen Speichers bereitgestellt sein kann.
In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung weist die AnsteuerSchaltung einen Brenntransistor auf, der eingangsseitig mit dem flüchtigen Speicher gekoppelt ist und der an einem Ausgang, der mit der programmierbaren Verbindung verbunden ist, einen Energieimpuls bereitstellt. Zur Bereitstellung des Energieimpulses können demnach drei Bedingungen erforderlich sein: Es muß das Datensignal eine logische Eins haben, es muß das Aktiviersignal eine logische Eins haben und es muß am Brenntransistor eine Brennspannung anliegen. Wenn alle drei Bedingungen erfüllt sind, kann die programmierbare Verbindung, welche beispiels- weise als Anti-Fuse ausgebildet sein kann, geschossen werden.
In einer weiteren, bevorzugten Ausführungsform der Erfindung weist das Schieberegister eingangsseitig und ausgangsseitig je einen Schalter auf, der zu seiner Steuerung mit je einem Taktsignal-Eingang verbunden ist. Beispielsweise zur Adressierung eines 256 Megabit SD-RAM-Chips können 25 Bit erforderlich sein. Zur Adressierung und Speicherung der Adresse einer fehlerhaften Speicherzelle im SD-RAM-Chip können demnach 25 Schaltungsanordnungen der beschriebenen Art vorgese- hen sein. Die Schieberegister können dabei über jeweils eingangsseitig und ausgangsseitig vorgesehene Schalter miteinander zu einer Schieberegisterkette seriell verbunden sein. Dies ermöglicht ein taktgesteuertes Einlesen von Daten in die jeweiligen Speicherzellen der flüchtigen Speicher, ein Ausle- sen von Daten aus den flüchtigen Speichern mit der Registerkette sowie ein Aktivieren von Ansteuerschaltungen bezie- hungsweise Brenntransistoren zum Brennen von programmierbaren Verbindungen ebenfalls mittels der Schieberegisterkette.
In einer weiteren, bevorzugten Ausführungsform der Erfindung sind die Schalter im Schieberegister CMOS-Transfergates . Diese ermöglichen eine besonders schnelle, serielle -enüber- tragung zum Schreiben und Lesen.
In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung weist das Schieberegister eine weitere Speicherzelle auf, die ausgangsseitig an dem der Registerzelle nachgeschalteten Schalter angeschlossen ist. Die weitere Speicherzelle kann zum Auslesen des flüchtigen Speichers mit dem Ausgang der Speicherzelle des flüchtigen Speichers gekop- pelt sein.
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist die Schaltungsanordnung in CMOS-Schaltungs- technik aufgebaut. Hierdurch ist es möglich, die Schaltungs- anordnung mit besonders geringem Strombedarf und Flächenbedarf zu realisieren.
Weitere Einzelheiten der Erfindung sind Gegenstand der Unteransprüche .
Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnung näher erläutert . Es zeigt :
Die Figur ein Ausführungsbeispiel der vorliegenden Erfindung anhand eines Blockschaltbildes.
Die Figur zeigt eine als Antifuse ausgebildete programmierbare Verbindung 1, welche mit einem Anschluß an einen Versor- gungsSpannungsanschluß 16 und mit einem weiteren Anschluß an eine Ansteuerschaltung 2 angeschlossen ist. Die Ansteuerschaltung 2 ist zur Zuführung eines Aktiviersignals B, B' mit einem Schieberegister 3 verbunden. Weiterhin ist ein flüchti- ger Speicher 4 vorgesehen, der zum einen zum Auslesen des Zu- standes der Antifuse 1 mit dem weiteren Anschluß derselben verbunden ist und zum anderen zur Zuführung eines Datensignals A, A' an einen Dateneingang 11, 12 mit der Ansteuer- Schaltung 2 verbunden ist.
Die Ansteuerschaltung 2 umfaßt eine UND-Logikschaltung 7, welche Datensignal A, A' und Aktiviersigna 3, B' in einer logischen UND-Verknüpfung miteinander verknüpft. Hierfür sind zwei parallelgeschaltete NMOS-Transistoren Nl, N2 vorgesehen, von denen ein erster NMOS-Transistor Nl einen Steuereingang aufweist, der an einen Dateneingang 11 angeschlossen ist und ein zweiter NMOS-Transistor N2 einen Steuereingang aufweist, der zur Zuführung des Aktiviersignals B einen Aktiviereingang 14 aufweist. Weiterhin sind zur Zuführung jeweils komplementärer oder inverser Daten- und Aktiviersignale A1 ,B' weitere NMOS-Transistoren N3 , N4 in der UND-Logikschaltung 7 vorgesehen, welche mit ihren gesteuerten Strecken in Serie geschaltet sind, und von denen ein erster NMOS-Transistor N3 einen Steuereingang aufweist, der an einen Dateneingang 12 angeschlossen ist zur Zuführung des komplementären Datensignals A' und ein zweiter NMOS-Transistor N4 einen Steuereingang aufweist, der mit einem Aktiviereingang 13 zur Zuführung eines komplementären Aktiviersignals B' angeschlossen ist.
Die NMOS-Transistoren Nl, N3 mit dem Dateneingang 11, 12 sind zugleich Teil einer Schaltung zur Pegelerhöhung, welche steu- erseitig an den Brenntransistor 6 angeschlossen ist. Die Schaltung zur Pegelerhöhung, welche Teil der Ansteuerschal- tung 2 ist, weist zwei kreuzgekoppelte PMOS-Transistoren Pl, P2 auf, welche über weitere NMOS-Transistoren N5, N6 mit der UND-Logikschaltung 7 verbunden sind. Ausgangsseitig an der Schaltung zur Pegelerhöhung Pl, P2 , N5 , N6 ist ein als PMOS- Transistor ausgeführter Brenntransistor 6 angeschlossen, der mit einem Lastanschluß mit der Antifuse 1 sowie mit dem flüchtigen Speicher 4 zum Auslesen des Zustands der Antifuse 1 verbunden ist. Der flüchtige Speicher 4 umfaßt eine Speicherzelle 5, welche aus zwei miteinander verbundenen Invertern II; P3 , N7 gebildet ist. Dabei ist ein erster Inverter II vorgesehen, an des- sen Eingang das Datensignal A ableitbar ist und an dessen Ausgang ein komplementäres oder inverses Datensig . A' ableitbar ist. Ein PMOS-Transistor P3 sowie ein NMOS-Transistor N7 , deren Steuereingänge miteinander und m'' dem Ausgang des ersten Inverters II verbunden sind, bilden den zweiten Inver- ter, dessen Ausgang mit dem Eingang des ersten Inverters II verbunden ist. Die Inverter II sowie P3 , N7 bilden somit als Speicherzelle ein rückgekoppeltes Latch mit Selbsthaltung.
An der Speicherzelle 5 sind zum Zweck des Auslesens des aktu- eilen Zustands der Antifuse 1 Hilfseingänge 19, 20, 21 vorgesehen. Zunächst wird mit Hilfseingang 19 und einem daran mit seinem Steuereingang angeschlossenen PMOS-Transistor P4 zum Auslesen des Zustands der Antifuse 1 eine logische 1 in die Speicherzelle 5 geschrieben und dort selbstgehalten. An- schließend wird mit Hilfseingängen 20, 21, die zueinander komplementäre CMOS (Complementary Metal-Oxide Semiconductor) - Transistoren P5 , N8 der Speicherzelle 5 ansteuern, ein Tri- state-Zustand in der Speicherzelle 5 gebildet, welcher die Speicherzelle 5, insbesondere den Inverter P3 , N7 hochohmig mit den Versorgungsspannungsanschlüssen 15, 16 verbindet. Zugleich wird ein ebenfalls an Hilfseingang 21 zu seiner Steuerung angeschlossener NMOS-Transistor N9 , welcher zwischen einem Anschluß der Antifuse 1 und einem Eingang der Speicherzelle 5 angeschlossen ist, geöffnet. Hierdurch ist bewirkt, daß der Schaltungsknoten am Eingang des ersten Inverters II in der Speicherzelle 5 hochohmig bleibt, wenn die Antifuse 1 ebenfalls hochohmig ist, und in einen niederohmigen Zustand übergeht, wenn die als Antifuse ausgebildete Antifuse 1 nie- derohmig, das heißt bereits geschossen ist. Im letzteren Fall entlädt sich der Eingangsknoten des ersten Inverters II, welcher das Datensignal A bereitstellt, über Transistor N9 und die in diesem Fall leitende Antifuse 1. Sobald der Zustand der Antifuse 1, das heißt, ob die Antifuse niederohmig leitend oder hochohmig ist, als logische 0 oder 1 in die Speicherzelle 5 ausgelesen ist, werden die hierfür an den Hilfseingängen 20, 21 angelegten Signale entfernt und die Speicherzelle 5 geht wieder in Selbsthaltung über. Mit einem Inverter 12, welcher an den Ausgang des ersten I ters II mit seinem Eingang angeschlossen ist, kann das Datensignal A beziehungsweise das inverse Datensignal A' einem Ausgang 22 aus Speicherzelle 5 ausgelesen werden. Weiterhin ist die Speicherzelle 5 mit einem Adresseingang ADDR gekoppelt, der eingangsseitig an drei hintereinandergeschalteten Invertern 17, 18, 19 angeschlossen ist. Zur Kopplung des Adresseingangs ADDR mit der Speicherzelle 5 sind weiterhin zwei Paare von NMOS-Transistoren N9 , N10 ; Nil, N12 vorgesehen, deren Steuer- eingänge mit einem Strobe-Eingang STR und mit einem Pointer- Eingang PTR verbunden. Mittels Strobe- und Pointer-Signalen auf den Auswahl1eitungen Strobe STR, Pointer PTR kann ein Bit einer Adresse einer Speicherzelle beispielsweise eines SDRAMs in die Speicherzelle 5 geschrieben werden, wobei die Speicherzelle im SD-RAM, auf die die Adresse zeigt, von der ein Bit am Eingang ADDR zuführbar ist, fehlerhaft sein kann. Ist die Adresse fehlerhaft, so kann mit Auswahl1eitungen Strobe, Pointer STR, PTR, welche hierzu aktivierbar sind, das am Adress-Eingang ADDR anliegende Bit der betreffenden feh- lerhaften Speicherzellenadresse in die Speicherzelle 5 geschrieben werden.
Mit Speicherzelle 5 kann jedoch, da diese lediglich einen flüchtigen Speicher bildet, keine dauerhafte Speicherung des Bits der Adresse der fehlerhaften Speicherzelle ermöglicht sein. Deshalb ist mit der beschriebenen Ansteuerschaltung 2 das Auslesen der Speicherzelle 5, das heißt des Datensignals A, A' über die bereits beschrieben UND-Steuerlogik 7 sowie das dauerhafte Speichern des ausgelesenen Datums mit dem Brenntransistor 6 in der Antifuse 1 möglich. Die UND-Logikschaltung 7 verknüpft dabei das Datensignal A, A' mit einem Aktiviersignal B, B' in einer UND-Verknüpfung. Folglich wird die Antifuse 1 nur dann gebrannt oder geschossen, wenn sowohl in Speicherzelle 5 eine logische 1 gespeichert ist, als auch zusätzlich am Aktiviereingang 13, 14 eine logische 1 durch das Aktiviersignal B, B' bereitgestellt ist. Schließlich ist für einen Brennvorgang der Antifuse 1 gemäß Ausführungsbei- spiel noch erforderlich, daß eine Brennspannung C den die bereits beschriebene Pegelerhöhungsschaltung bildenden PMOS- Transistoren Pl , P2 sowie am Brenntransistc 6 anliegt.
Das Aktviersignal B, B' kann nun gemäß der vorliegenden Erfindung mit dem Schieberegister 3 in der Registerzelle 9 bereit gestellt sein, welche ebenfalls zwei gegengekoppelte Inverter 13, 14 aufweist, welche eine Selbsthalteschaltung bilden. Am Eingang der Registerzelle 9, sowie am Ausgang der Re- gisterzelle 9 ist jeweils ein als PMOS-Transfergate ausgeführter Schalter 8, 10 angeschlossen. Während der eingangsseitig angeschlossene Schalter 8 mit einem ersten Taktsignal CLl, CL1 ' ansteuerbar ist, kann der ausgangsseitig angeordnete Schalter 10 mit einem zweiten Taktsignal CL2 , CL2 ' , wel- ches dem Schalter 10 zuführbar ist, angesteuert werden. Über einen NMOS-Transistor N13, welcher den Eingang der Speicherzelle 9 mit einem Versorgungsspannungsanschluß 16 verbindet, und der steuerseitig an einen Rücksetz-Eingang RES angeschlossen ist, kann der Speicherinhalt der Registerzelle 9 zurückgesetzt werden. Ausgangsseitig an Registerzelle 9 und dem ausgangsseitigen Schalter 10 nachgeschaltet weist das Schieberegister 3 eine weitere Selbsthalteschaltung auf, welche mit zwei ebenfalls gegengekoppelten Invertern 15, 16 realisiert ist und den Schalter 10 mit einem Ausgang 18 des Schieberegisters 3 koppelt. Der Eingang des Schieberegisters 3, welcher an einen Eingang des eingangsseitigen Schalters 8 angeschlossen ist, ist mit 17 bezeichnet.
Wie bereits beschrieben, werden Speicherzellen in SD-RAM- Chips, welche beispielsweise 256 Megabit Speicherplatz haben können, über Adressen selektiert. Eine solche Adresse kann beispielsweise 25 Bit aufweisen. Zur Adressierung einer ein-
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dauerhaft geschrieben werden, wofür die Ansteuerschaltungen 2 und die Antifuse 1 vorgesehen sind. Somit ist ein Brennen von Antifuses 1 zur dauerhaften Speicherung fehlerhafter Adressen, genauer Adressen fehlerhafter Speicherzellen, ermög- licht. Dieses ist auch nach Vergießen und Umhäusen des Mas- senspeicherchips noch möglich, da die Antifuse 1 < ktrisch ansteuerbar ist. Schließlich bietet die Erfindung den Vorteil, daß nicht nur ein unzulässig hoher B: .nstrom durch gleichzeitiges Brennen zu vieler Antifuses auftreten kann, sondern daß zudem durch beliebig generierbare und durch die Registerzellen 9 schiebbare Bitmuster eine beliebige Anzahl Antifuses 1 gleichzeitig sowie in beliebiger Reihenfolge gebrannt werden können.
An einen Lese-Eingang RD sind weiterhin die Steueranschlüsse zweier Lesetransistoren Rl, R2 angeschlossen. Dabei koppelt die gesteuerte Strecke des ersten Lesetransistors Rl den Eingang der weiteren Speicherzelle 15, 16 des Schieberegisters 3 mit dem Eingang des zweiten Inverters 12 am Ausgang der Spei- cherzelle 5. Der zweite Lesetransistor R2 koppelt mit seiner gesteuerten Strecke den Ausgang der weiteren Speicherzelle 15, 16 des Schieberegisters 3 mit dem Ausgang des zweiten Inverters 12 und damit dem Ausgang 22 des flüchtigen Speichers 4. Bei Aktivieren der Leseleitung am Lese-Eingang RD können somit in einfacher Weise die in der Speicherzelle 5 gespeicherten Daten beziehungsweise das in Speicherzelle 5 gespeicherte Bit ausgelesen und in das in Selbsthaltung betriebene Latch 15, 16 geschrieben werden. Zur Datenübertragung in umgekehrter Richtung ist an einen Schreib-Eingang WR je ein Steuereingang je eines ersten und zweiten Schreib-Transistors Wl, W2 angeschlossen, die ebenso wie die Lesetransistoren Rl, R2 als NMOS-Transistoren ausgebildet sind. Dabei koppelt die gesteuerte Strecke des ersten Schreib-Transistors Wl den Eingang der Registerzelle 9 mit einem Eingang der Speicherzelle 5 und der zweite Schreib-Transistor W2 koppelt mit seiner gesteuerten Strecke den Ausgang der Registerzelle 9 des Schie- beregisters 3 mit einem Eingang der Speicherzelle 5 im flüchtigen Speicher 4.
Mit den beschriebenen Schreib- und Lese-Transistoren ist in einfacher Weise eine Kopplung zur bidirektionalen Datenübertragung zwischen Speicherzelle 5 und Registerzell<_ J, das heißt zwischen flüchtigem Speicher 4 und Schieberegister 3 bewirkt. Bei besonders geringem Flächenbed. : erfüllt das Schieberegister 3 somit eine Doppelfunktion: zum einen ist ein einfaches und schnelles Auslesen und Beschreiben der
Speicherzelle 5 möglich, und zum anderen ist mit dem Schieberegister eine Information zum Aktivieren des Brenntransistors 6 zum Brennen der als Antifuse ausgebildeten programmierbaren Verbindung 1 übermittelbar.
Bezugszeichenliste
A, A' Datensignal ADDR Adress-Eingang
B, B' Aktiviersignal C Brennspannung CLl, CL1' Taktsignal CL2 , CL2 ' Taktsignal
11 bis 19 CMOS-Inverter
Nl bis N13 NMOS-Transistor
Pl bis P5 PMOS-Transistor
PTR Pointer-Eingang
RD Lese-Eingang
WR Schreib-Eingang
RES Rücksetz-Eingang
Rl Lesetransistor
R2 Lesetransistor
STR Strebe-Eingang
1 Programmierbare Verbindung
2 Ans euerSchaltung
3 Schieberegister
4 Flüchtiger Speicher
5 Speicherzelle
6 Brenntransistor
7 Und-Logikschaltung
8 Schalter
9 Registerzeile
10 Schalter
11, 12 Dateneingang
13, 14 Aktiviereingang
15 Versorgungsspannungsanschluß
16 Versorgungsspannungsanschluß
17 Eingang
18 Ausgang
19, 20, 21 Hilfseingang
22 Ausgang

Claims

Patentansprüche
1. Schaltungsanordnung zur Ansteuerung einer programmierbaren Verbindung (1) , aufweisend - eine flüchtige Speicherzelle (5), die mit einem Adreß-
Eingang (ADDR) zur Zuführung einer Information ve mden ist, - die programmierbare Verbindung (1) , die mit dem flüchtigen Speicher zur permanenten Speicherung eines ~ itums aus der flüchtigen Speicherzelle (5) gekoppelt ist und - ein Schieberegister (3) mit einer Registerzelle (9), welches mit der flüchtigen Speicherzelle (5) zum einen in einer Leserichtung und zum anderen in einer Schreibrichtung zur Datenübertragung zwischen Registerzelle (9) und Speicherzelle (5) gekoppelt ist.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß ein Schreibtransistor (Wl) vorgesehen ist, dessen Steuereingang mit einem Schreib-Eingang (WR) der Schaltungsanordnung verbunden ist und über dessen gesteuerte Strecke die Registerzelle (9) mit der Speicherzelle (5) in Schreibrichtung gekoppelt ist, und daß ein Lesetransistor (Rl) vorgesehen ist, dessen Steuereingang an einen Lese-Eingang (RD) der Schaltungsanordnung angeschlossen ist und über dessen gesteu- erte Strecke ein Ausgang der Speicherzelle (5) mit dem Schieberegister (3) gekoppelt ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, daß eine Ansteuerschaltung (2) vorgesehen ist zur Ansteuerung der programmierbaren Verbindung (1) mit einem Energieimpuls, wobei die Ansteuerschaltung (2) mit der flüchtigen Speicherzelle (5) zur Übermittlung eines Datensignals (A, A' ) gekoppelt ist.
4. Schaltungsanordnung nach Anspruch 3 , d a d u r c h g e k e n n z e i c h n e t, daß die Ansteuerschaltung (2) zur Steuerung einer Bereitstellung des Energieimpulses mit dem Schieberegister (3) zur Übermittlung eines Aktiviersignals (B, B") gekoppelt ist.
5. Schaltungsanordnung nach Anspruch 4, d a du r c h g e k e n n z e i c hn e t, daß die Ansteuerschaltung eine UND-Logikschaltung (7) aufweist, die einen Dateneingang (11, 12) mit einem i :iviereingang (13, 14) in einer logischen UND-Verknüpfung verknüpft und die einen Ausgang aufweist, der mit der programmierbaren Verbindung (1) gekoppelt ist.
6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, d a d u r c h g e k e n n z e i c hn e t, daß die Ansteuerschaltung (2) einen Brenntransistor (6) aufweist, der eingangsseitig mit der flüchtigen Speicherzelle (5) gekoppelt ist und der an einem Ausgang, der an die programmierbaren Verbindung (1) angeschlossen ist, in Abhängigkeit von Daten- und Aktiviersignal (A, A' ; B, B') einen Energieimpuls bereitstellt.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß das Schieberegister (3) eingangsseitig und ausgangsseitig je einen Schalter (8, 10) aufweist, die zu ihrer Steuerung mit je einem Taktsignal-Eingang (CLl, CL2 ) verbunden sind.
8. Schaltungsanordnung nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Schalter (8, 10) im Schieberegister (3) CMOS- Transfergates sind.
9. Schaltungs anordnung nach Anspruch 7 oder 8, d a d u r c h g e k e n n z e i c h n e t, daß das Schieberegister (3) eine weitere Speicherzelle (15, 16) aufweist, die ausgangsseitig an dem der Registerzelle (9) nachgeschalteten Schalter (10) angeschlossen ist.
10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß die Schaltungsanordnung in CMOS-Schaltungstechnik aufgebaut ist .
11. Verwendung zumindest einer Schaltungsanordnung nach einem der Ansprüche 1 bis 10, in einem Speicherchip zum Ersetzen einer defekten Speicher- zelle durch eine redundante Speicherzelle.
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