WO2001025902A1 - Prozessorsystem, insbesondere ein prozessorsystem für kommunikationseinrichtungen - Google Patents

Prozessorsystem, insbesondere ein prozessorsystem für kommunikationseinrichtungen Download PDF

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WO2001025902A1
WO2001025902A1 PCT/EP2000/009741 EP0009741W WO0125902A1 WO 2001025902 A1 WO2001025902 A1 WO 2001025902A1 EP 0009741 W EP0009741 W EP 0009741W WO 0125902 A1 WO0125902 A1 WO 0125902A1
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processor system
execution unit
execution
data
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PCT/EP2000/009741
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Xiaoning Nie
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Infineon Technologies Ag
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Definitions

  • processor system in particular a processor system for communication devices
  • Communication controllers are used in m communication terminals, routers or gateways, which for the sake of simplicity are referred to below as the host system.
  • the reception and transmission of communication information is generally managed or controlled.
  • the communication information present in the form of digital data is fetched from a buffer and then, possibly packaged with further information bits, a transmission buffer is written.
  • the content of the transmit buffer is then passed on to a modulator or transceiver, which modulates the digital transmit data onto a carrier signal, converts it to D / A and sends it to a receiver via a communication channel.
  • the processing of communication information takes place in accordance with so-called communication protocols, which are constructed in the form of layers called "layers".
  • layers layers
  • the input data of the respective layer must be packed in each layer with a so-called protocol header and passed on to the subordinate layer.
  • the protocol header must be taken from the respective input data and the data passed on to the respective higher-level layer.
  • Header information from a received bit stream adding the header information to one to be sent Bitstream and the transfer of the respective data to another layer (ie the data transfer).
  • a typical communication controller architecture is, for example, m "A 16Mb / s adapter chip for the IBM Token-Rmg Local Area
  • US Pat. No. 5,434,976 proposes a communication controller which has two independent central processor units (CPUs), each processor unit having its own path for fetching or reading out a command to be executed and for decoding and executing the command read out.
  • CPUs central processor units
  • MAC layer Medium Access Control
  • the other processor unit essentially executes host commands and manages the buffer memory functions associated with the reception or transmission of data.
  • this architecture has the disadvantage that two separate processor units are used, which increase the required chip area and the power consumption.
  • the present invention is therefore based on the object of proposing a processor system which on the one hand has a small chip area requirement and power consumption and on the other hand enables the functions required for processing communication information to be carried out effectively and quickly.
  • the processor system according to the invention in particular in the form of a communication controller, only comprises a central processor unit (CPU) for executing instructions stored in a program memory, the processor unit comprising a single path for reading an instruction from the program memory and decoding the read instruction. Furthermore, a plurality of execution paths that can be operated in parallel are provided for the parallel execution of different commands or program sequences, each of which access the path used jointly for reading out and decoding a command.
  • CPU central processor unit
  • execution path It is advantageous if only one execution path has the normal computing and addressing functions of the CPU perceives, while another execution path only executes certain special functions, so that this execution path can be implemented more easily and the implementation effort can be further reduced. It is particularly advantageous if the last-mentioned execution path can only carry out a function that is required particularly frequently, and this can be, for example, moving data blocks, ie data transfer, when processing communication protocols.
  • the command set of the processor system can advantageously be expanded in such a way that the corresponding "block move" command simultaneously specifies a programmable offset value with which the data block is written, for example, in an output port or read out from an output port.
  • a bit offset can in particular be used as the offset value.
  • Transfer rates can also be performed less frequently required or slower functions on the data bus with the lower transfer rate, while functions that are required more frequently or can be carried out quickly, such as in particular data transfers, can be carried out via the data bus with the higher transfer rate.
  • This exemplary embodiment according to the invention thus differs from the known solutions, which either suggest the use of a single data bus in combination with a single processor unit or the use of two separate data buses in combination with two separate processor units.
  • fast transfers of the so-called payload data can be carried out in this way on the data bus provided with a sufficient bandwidth and which has the higher transmission rate. while the protocol header data is processed via the slower data bus.
  • FIG. 1 shows a simplified block diagram of a central processor unit or central unit (CPU) according to an exemplary embodiment of the present invention
  • FIG. 2 shows the connection of the processor unit shown in FIG. 1 to a processor system according to the invention
  • 3A-3C show enlarged representations of the input / output ports and registers shown in FIG.
  • the processor unit 1 serving as a communication controller for a communication terminal, for example, comprises a path for reading out and decoding a command from a program memory 8 of the processor system, which in FIG. 1 in the form of function blocks 2 and 3 is shown.
  • a parallel command execution is provided, wherein the parallelism is given only after the function blocks 2 and 3 and is formed by several execution units 5, 7 which can be operated in parallel.
  • two such parallel execution units 5, 7 are provided for the independent processing of various commands or program sequences, with each execution unit being assigned a buffer memory or register 4 or 6 after decoding stage 3.
  • These buffer memories 4, 6 each serve to store information which the subsequent execution unit 5 or 7 requires for executing the command.
  • the execution units 5 and 7 are advantageously constructed or structured differently. To reduce the implementation effort, one of these execution units should be constructed as simply as possible so that only a limited number of functions or commands can be carried out, while at least one other execution unit can be kept as generally as desired and in particular can carry out all possible functions or commands should. In the illustrated
  • the execution unit 7 is even simplified to such an extent that it is designed only for the execution of a specific command, preferably the command for moving a data block, while the execution unit 5 executes the entire command set of
  • Processor system can run. In this way, the structure of the buffer 6 and the execution unit 7 can be compared the structure of the buffer 4 and the execution unit 5 can be simplified.
  • the buffers 4 and 6 each serve to temporarily store information which is necessary for the execution of the command to be executed in the respective execution path.
  • the information required in each case is stored in the buffers 4 and 6, in order in this way the path with the function blocks 2 and 3 for the parallel execution to release another command. If the execution unit 7 is only used to execute the command to move a data block, only one bit has to be in the corresponding buffer 6
  • the execution path of the execution unit 5 can be carried out in parallel with another
  • Program sequence can be assigned.
  • Each program flow is assigned its own state variables, which form the state space of the respective program flow, also referred to as the "context”.
  • separate hardware such as program counters and registers for storing the respective status variables (zero bits, carry bits, address pointer etc.)
  • a command set is required for the so-called multitasking or parallel operation, which includes, among other things, commands for starting and stopping a program run, for setting a program run-specific priority or for waiting for a signal for program run synchronization.
  • the execution unit 7 is preferably only used to carry out a data block move command, while the execution unit 5 can be designed as generally as possible in order to be able to execute all possible functions or commands.
  • the execution unit 7 can thus carry out Data transfers are used while the execution unit 5 takes over the remaining protocol processing in parallel. Since the data transfers have to run relatively quickly compared to the protocol processing, it is advantageous to connect the execution unit 7 to a data bus with a relatively high transmission rate. This will be explained in more detail below with reference to FIG. 2.
  • the central processor unit 1 is within the central processor unit 1
  • the processor unit 1 can only access the data bus 9 with its execution unit 7, while the generally constructed execution unit 5 can use both data buses 5, 7 ,
  • Input and output ports 11 and buffers or registers 12 are connected to the fast data bus 9 in order to implement the fast data transfers, in particular to shift the so-called payload data of communication protocols which have the actual communication information.
  • the ports 11 are implemented as more complex special registers and serve as an interface to a transceiver 14 of the corresponding communication terminal, also referred to as a modulator, via which data are sent or received.
  • An interrupt controller 16 evaluates, in particular, interrupt signals generated by the ports 11 and, depending on this, controls the central processor unit 1 in accordance with a predetermined interrupt handling.
  • the buffers 12 form the interface to the respective host system 15 (ie the respective communication terminal, router or gateway), which writes or reads out the buffers 12 from the bit stream m to be transmitted or received.
  • the buffers 12, which are implemented, for example, as RAM memory, can be controlled via DMA controllers that can be configured by the processor unit 1, so that the data transfers between the buffers 12 and the host system 15 do not impose any significant load on them 11
  • FIG. 3B shows the signals applied to a port 11 with parallel data input and serial data output, this port differing from the port shown in FIG. 3A only in that n-bits are read in parallel on the input side and the output data are output serially.
  • FIG. 3C also shows the signals applied to a buffer or a register 12, data words preferably being written and read out in the form of bytes in the buffers 12.
  • an address signal ADR is applied, which in each case denotes the address of the buffer 12 which is to be accessed.
  • the slower data bus 10 is connected to the actual data memory 13 of the processor system, which is designed in the form of a RAM mass memory and primarily for the intermediate storage of control information and
  • Header information of a communication protocol is used.
  • the components 11, 12 provided for the processing of communication protocols for the transfer of the so-called payload data are separated from the section provided for the processing of the protocol header data, and the execution unit 7 and the fast data bus 9 can be used for the quick payload data transfers are processed, while the processing of the header data of the respective communication protocol can run in parallel over the slower data bus 10 (and the embodiment 5).
  • FIG. 3A shows the signals fed to a port 11 with serial data input and parallel data output.
  • This port 11 receives input data D_IN serially, which are written to port 11 in accordance with a clock signal CLK n.
  • the port 11 receives a 3-bit control information BP, which denotes the bit position of the data to be written, and a further 3-bit control information BW, which denotes the width or length of the bit field to be written.
  • BP 3-bit control information
  • BW which denotes the width or length of the bit field to be written.
  • a data block of Lange BW is written in port 11 with a bit offset of Lange BP relating to the first bit position of port 11.
  • A is used as a further control signal
  • the data are read out in parallel with n bits, the reading of the data being enabled via a further control signal D_READ.
  • an interrupt signal D_READY is provided, which generates an interrupt when data is stored in port 11. 11
  • FIG. 3B shows the signals applied to a port 11 with parallel data input and serial data output, this port differing from the port shown in FIG. 3A only in that n-bits are read in parallel on the input side and the output data are output serially.
  • the signals applied to a buffer or a register 12 are also shown in FIG. 3C, data words in the form of bytes preferably being written and read into the buffers 12.
  • an address signal ADR is applied, which in each case denotes the address of the buffer 12 which is to be accessed.

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Abstract

Ein insbesondere in Form eines Kommunikationscontrollers ausgebildetes Prozessorsystem umfasst eine zentrale Prozessoreinheit (1) zur Ausführung von in einem Programmspeicher (8) abgelegten Befehlen, wobei die Prozessoreinheit (1) lediglich einen Pfad (2, 3) zum Auslesen eines Befehls aus dem Programmspeicher (8) und zum Decodieren des Befehls umfasst. Des weiteren sind mehrere parallel betreibbare Ausführungspfade (4, 5; 6, 7) zum parallelen Ausführen verschiedener Programmabläufe vorgesehen, welche jeweils auf den zum Auslesen und Decodieren eines Befehls gemeinsam genutzten Pfad (2, 3) zugreifen.

Description

Beschreibung
Prozessorsystem, insbesondere ein Prozessorsystem für Kommunikationseinrichtungen
Kommunikationscontroller werden m Kommunikationsendgeraten, Routern oder Gateways verwendet, welche nachfolgend der Einfachheit halber als Hostsystem bezeichnet werden. Mit Hilfe der Kommunikationscontroller wird m der Regel der Empfang und das Senden von Kommuikationsinformationen verwaltet bzw. gesteuert. Zum Senden werden die m Form von digitalen Daten vorliegenden Kommunikationsinformationen aus einem Puffer geholt und anschließend, eventuell verpackt mit weiteren Informationsbits, m einen Sendepuffer geschrieben. Der Inhalt des Sendepuffers wird anschließend an einen Modulator oder Transceiver weitergereicht, welcher die digitalen Sendedaten auf ein Tragersignal aufmoduliert, D/A- wandelt und über einen Kommunikationskanal an einen Empfanger sendet .
Die Verarbeitung von Kommunikationsinformationen erfolgt in Übereinstimmung mit sogenannten Kommumkationsprotokollen, welche in Form von jeweils als "Layer" bezeichneten Schichten aufgebaut sind. In Senderichtung müssen m jedem Layer die Eingangsdaten des jeweiligen Layers mit einem sogenannten Protokollheader verpackt und m den untergeordneten Layer weitergereicht werden. In Empfangsπchtung muß hingegen den jeweiligen Eingangsdaten der Protokollheader entnommen und die Daten an den jeweils übergeordneten Layer weitergereicht werden. Somit sind neben der Auswertung und Ausfuhrung von beispielsweise über einen Hostrechner oder Microcontroller extern zugefuhrten Steuerbefehlen die Hauptaufgaben eines Kommunikationscontrollers die Extraktion der
Headerinformationen aus einem empfangenen Bitstrom, das Hinzufugen der Headerinformationen zu einem zu sendenden Bitstrom und das Weiterreichen der jeweiligen Daten an einen anderen Layer (d.h. der Datentransfer).
Hinsichtlich der Architektur von Kommunikationscontrollern sind verschiedene Vorschlage bekannt, welche im wesentlichen durch die jeweils verwendete zentrale Prozessoreinheit (CPU) , die Speicherstruktur, die Busstruktur oder den Befehlssatz charakterisiert werden können. Eine typische Kommunikationscontroller-Architektur ist beispielsweise m "A 16Mb/s Adapter Chip for the IBM Token-Rmg Local Area
Network", J.D. Blair et. al., IEEE Journal of Solid-State Circuits, vol. 24, Dezember 1989, beschrieben. Der oben beschriebene Datentransfer stellt regelmäßig den Flaschenhals des Kom unikationscontrollers darstellt. Dies hat bei der zuvor erwähnten bekannten Architektur zur Folge, daß das auch als "Task Switch" bezeichnete Umschalten von einem Programmablauf auf einen anderen Programmablauf relativ lange dauert .
Aus diesem Grund wurden Kommunikationscontroller vorgeschlagen, deren Architektur die parallele Abarbeitung verschiedener Befehle oder Programmablaufe ermöglicht. So wird beispielsweise m der US-Patentschrift 5,434,976 ein Kommunikationscontroller vorgeschlagen, welcher zwei voneinander unabhängige zentrale Prozessoreinheiten (CPUs) aufweist, wobei jede Prozessoreinheit ihren eigenen Pfad zum Holen oder Auslesen eines auszuführenden Befehls und zum Decodieren und Ausfuhren des ausgelesenen Befehls besitzt. Mit Hilfe der einen Prozessoreinheit wird im wesentlichen die Funktion des sogenannten MAC-Layers ("Medium Access Control") wahrgenommen, wahrend die andere Prozessoreinheit im wesentlichen Hostbefehle ausfuhrt und die mit dem Empfang oder dem Senden von Daten verbundenen Pufferspeicherfunktionen verwaltet .
Obwohl mit Hilfe dieser bekannten Architektur eine wirkungsvolle Verarbeitung der Kommunikationsinformationen, insbesondere ein relativ schneller Datentransfer, möglich ist, besitzt diese Architektur den Nachteil, daß zwei getrennte Prozessoreinheiten verwendet werden, welche die benotigte Chipflache sowie den Leistungsverbrauch erhohen.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Prozessorsystem vorzuschlagen, welches einerseits einer geringen Chipflachenbedarf und Leistungsverbrauch aufweist und andererseits eine wirkungsvolle und schnelle Ausfuhrung der bei der Verarbeitung von Kommunikationsinformationen erforderlichen Funktionen ermöglicht.
Diese Aufgabe wird erfmdungsgemaß durch ein Prozessorsystem mit den Merkmalen des Anspruches 1 gelost. Die Unteranspruche definieren bevorzugte und vorteilhafte Ausfuhrungsformen der vorliegenden Erfindung.
Das insbesondere m Form eines Kommunikationscontrollers ausgebildetes erfmdungsgemaße Prozessorsystem umfaßt lediglich eine zentrale Prozessoreinheit (CPU) zur Ausfuhrung von m einem Programmspeicher abgelegten Befehlen, wobei d e Prozessoreinheit einen einzigen Pfad zum Auslesen eines Befehls aus dem Programmspeicher und zum Decodieren des ausgelesenen Befehls umfaßt. Des weiteren sind mehrere parallel betreibbare Ausfuhrungspfade zum parallelen Ausfuhren verschiedener Befehle oder Programmablaufe vorgesehen, welche jeweils auf den gemeinsam zum Auslesen und Decodieren eines Befehls genutzten Pfad zugreifen.
Auf diese Weise ist prinzipiell die parallele Abarbeitung unterschiedlicher Programmablaufe möglich, wobei der Chipflachenbedarf und Leistungsverbrauch durch den gemeinsam genutzten Pfad zum Auslesen und Decodieren der Befehle minimiert werden kann.
Vorteilhaft ist es, wenn lediglich einer üer Ausfuhrungspfade die normalen Rechen- und Adressiertunktionen der CPU wahrnimmt, wahrend ein anderer Ausfuhrungspfad nur bestimmte spezielle Funktionen ausfuhrt, so daß dieser Ausfuhrungspfad einfacher implementiert und der Realisierungsaufwand weiter verringert werden kann. Besonders vorteilhaft ist es, wenn der zuletzt genannte Ausfuhrungspfad nur eine besonders häufig benotigte Funktion ausfuhren kann, wobei dies bei der Verarbeitung von Kommunikationsprotokollen beispielsweise das Verschieben von Datenblocken, d.h. der Datentransfer, sein kann .
Zum Verschieben, d.h. Laden oder Speichern, von Datenblocken kann der Befehlssatz des Prozessorsystems vorteilhafterweise derart erweitert werden, daß mit dem entsprechenden "Block Move"-Befehl zugleich ein programmierbarer Offsetwert vorgegeben wird, mit dem der Datenblock beispielsweise m einen Ausgabeport geschrieben oder aus einem Emgabeport ausgelesen wird. Dabei kann als Offsetwert insbesondere ein Bitoffset verwendet werden.
Durch die Verwendung von Datenbussen unterschiedlicher
Ubertragungsraten können zudem weniger häufig benotigte oder langsamere Funktionen auf dem Datenbus mit der niedrigeren Ubertragungsrate ausgeführt werden, wahrend häufiger benotigte oder schnell auszuführende Funktionen, wie beispielsweise insbesondere Datentransfers, über den Datenbus mit der höheren Ubertragungsrate ausgeführt werden können. Dieses erfmdungsgemaße Ausfuhrungsbeispiel unterscheidet sich somit von den bekannten Losungen, welche entweder die Verwendung eines einzelnen Datenbus m Kombination mit einer einzigen Prozessoreinheit oder die Verwendung von zwei separaten Datenbussen m Kombination mit zwei separaten Prozessoreinheiten vorschlagen.
Im Falle eines Kommunikationscontrollers können auf diese Weise auf dem mit einer ausreichenden Bandbreite versehenen Datenbus, der die höhere Ubertragungsrate aufweist, schnelle Transfers der sogenannten Payloaddaten ausgeführt werden, wahrend die Verarbeitung der Protokoll-Headerdaten über den langsameren Datenbus erfolgt.
Weitere Vorteile der vorliegenden Erfindung, welche aus der zuvor beschriebenen Architektur des erfmdungsgemaßen Prozessorsystems resultieren, sind u.a. die Verwendung unterschiedlicher Bitbreiten für die einzelnen Datenbusse und einer heterogenen Speicherhierarchie für die Ports, Register und den RAM-Datenspeicher des Prozessorsystems sowie die Möglichkeit der Implementierung unterschiedlicher
Energiesparmodi für jeden Ausfuhrungspfad und jeden Datenbus.
Die vorliegende Erfindung wird nachfolgend unter Bezugnahme auf die beigefugte Zeichnung anhand bevorzugter Ausfuhrungsbeispiele naher erläutert.
Fig. 1 zeigt e n vereinfachtes Blockschaltbild einer zentralen Prozessoreinheit oder Zentraleinheit (CPU) gemäß einem Ausfuhrungsbeispiel der vorliegenden Erfindung,
Fig. 2 zeigt die Anbmdung der m Fig. 1 gezeigten Prozessoreinheit an ein erfmdungsgemaßes Prozessorsystem, und
Fig. 3A-3C zeigen vergrößerte Darstellungen von m Fig. 2 gezeigten Eιn-/Ausgabeports und Registern.
Wie m Fig. 1 gezeigt ist, umfaßt die als Kommunikationscontroller für beispielsweise ein Kommumcationsendgerat dienende Prozessoreinheit 1 (CPU) einen Pfad, um aus einem Programmspeicher 8 des Prozessorsystems einen Befehl auszulesen und zu decodieren, was in Fig. 1 in Form von Funkt onsblocken 2 und 3 dargestellt ist.
Um die bei der Verarbeitung von Kommunikationsdaten durchzuführenden Datentransfers sowie die Protokollverarbeitung zu optimieren, ist eine parallele Befehlsausführung vorgesehen, wobei die Parallelität erst nach den Funktionsblocken 2 und 3 gegeben und durch mehrere parallel betreibbare Ausfuhrungseinheiten 5, 7 gebildet ist. Insbesondere sind bei dem in Fig. 1 gezeigten Ausfuhrungsbeispiel zwei derartige parallele Ausfuhrungseinheiten 5, 7 zur unabhängigen Abarbeitung verschiedener Befehle oder Programmablaufe vorgesehen, wobei jeder Ausfuhrungseinheit nach der Decodierstufe 3 ein Pufferspeicher oder Register 4 bzw. 6 zugeordnet ist. Diese Pufferspeicher 4, 6 dienen jeweils zum Speichern von Informationen, welche die nachfolgende Ausfuhrungseinheit 5 bzw. 7 zur Befehlsausführung benotigt.
Gemäß der m Fig. 1 gezeigten Architektur wird somit lediglich ein einziger Pfad 2, 3 zum Holen bzw. Auslesen und Decodieren eines Befehls verwendet, der von sämtlichen parallel betreibbaren Ausfuhrungseinheiten 5, 7 gemeinsam genutzt wird, wodurch die Implementierung und Programmierung vereinfacht wird.
Die Ausfuhrungseinheiten 5 und 7 sind vorteilhafterweise unterschiedlich aufgebaut bzw. strukturiert. Eine dieser Ausfuhrungseinheiten sollte zur Reduzierung des Realisierungsaufwands so einfach wie möglich aufgebaut sein, um lediglich eine begrenzte Anzahl von Funktionen oder Befehle ausfuhren zu können, wahrend mindestens eine andere Ausfuhrungseinheit so allgemein wie gewünscht gehalten werden kann und insbesondere alle möglichen Funktionen bzw. Befehle ausfuhren können sollte. Bei dem dargestellten
Ausfuhrungsbeispiel ist die Ausfuhrungseinheit 7 sogar so weit vereinfacht, daß sie nur zur Durchfuhrung eines bestimmten Befehls, vorzugsweise des Befehls zum Verschieben eines Datenblocks, ausgestaltet ist, wahrend die Ausfuhrungseinheit 5 den gesamten Befehlssatz des
Prozessorsystems ausfuhren kann. Auf diese Weise kann der Aufbau des Puffers 6 und der Ausfuhrungseinheit 7 gegenüber dem Aufbau des Puffers 4 und der Ausfuhrungseinheit 5 vereinfacht werden.
Wie bereits erwähnt worden ist, dienen die Puffer 4 und 6 jeweils zum Zwischenspeichern von Informationen, welche für die Durchfuhrung des m dem jeweiligen Ausfuhrungspfad auszuführenden Befehls erforderlich sind. Bei der Ausfuhrung von Befehlen, welche mehrere Zyklen dauern (wie z.B. bei einem Datenblock-Verschiebebefehl), werden die jeweils benotigten Informationen m den Puffern 4 bzw. 6 gespeichert, um auf diese Weise den Pfad mit den Funktionsblocken 2 und 3 für die parallele Durchfuhrung eines anderen Befehls freizumachen. Dient die Ausfuhrungseinheit 7 lediglich zur Ausführung des Befehls zur Verschiebung eines Datenblocks, muß in den entsprechenden Puffer 6 lediglich ein Bit zur
Unterscheidung zwischen einem Lade- und einem Speicherbefehl, die Adresse der Datenquelle bzw. der Datensenke, die Anzahl der zu verschiebenden Datenworter (z.B. Bytes) sowie gegebenenfalls eine nachfolgend noch naher erläuterte Offsetmformation (z.B. eine Bitoffsetmformation) gespeichert werden.
Ist die Ausfuhrungseinheit 7 zur Durchfuhrung eines Datentransfers aktiv, kann der Ausfuhrungspfad der Ausfuhrungseinheit 5 parallel mit einem weiteren
Programmablauf ("Task") belegt werden. Jedem Programmablauf sind seine eigenen Zustandsvariablen zugeordnet, welche den auch als "Kontext" bezeichneten Zustandsraum des jeweiligen Programmablaufs bilden. Für jeden aktiven Programmablauf sollte eine eigene Hardware, wie z.B. Programmzahler und Register zum Speichern der jeweiligen Zustandsvariablen (Zero-Bits, Carry-Bits, Adress Pointer etc.), vorgesehen sein, so daß beim Umschalten von einem Programmablauf auf einen anderen die jweils vorhandene Hardware mit den entsprechenden Zustandsvariablen umgeschaltet wird und eine Kontext-Umschaltung ohne Zyklenverlust möglich ist. Für den sogenannten Multitasking- oder Parallelbetrieb wird ein Befehlssatz benotigt, der u.a. Befehle zum Starten und Stoppen eines Programmablaufs, zum Setzen einer programmablaufspezifischen Priorität oder zum Warten auf ein Signal zur Programmablauf-Synchronisation umfaßt. Für den Fall, daß die Ausfuhrungseinheit 5 keinen Befehl mehr auszufuhren hat, soll vorgesehen sein, daß der gesamte Pfad vom Funktionsblock 2 bis zum Funktionsblock 5 sowie die entsprechenden Register für die Zustandsvariablen abgeschaltet werden können, was ebenfalls über einen expliziten Befehl zur Taktabschaltung geschehen kann.
Da ede der beiden Ausfuhrungseinheiten 5, 7 unterschiedlichen Programmablaufen zugeordnet sind, wird die Kommunikation zwischen der ALU ("Algorithmic Logical Unit"), den Registern, RAM-Speichern und Datenbusses etc. des Prozessorsystem vereinfacht. Da der Datentransfer eines Programmablaufs m der Ausfuhrungseinheit 7 parallel zu einem anderen Programmablauf, welcher von der Ausfuhrungseinheit 5 abgearbeitet wird, ablaufen kann, kann im Vergleich zu einem DMA-basierten Prozessorsystem ("Direct Memory Access") auch dann eine bessere Kontrolle innerhalb der Software erzielt werden, wenn der Datenverschiebebefehl unterbrechen werden mußte. Zudem ist keine Verwaltung von DMA-Controllern erforderlich, was zu einer Reduzierung des Programmcodes und des Energiebedarfs beitragt. Zudem werden die Hardwarekosten verringert, da die Register oder Puffer 4, 6 mehrmals verwendet werden können und keine zusätzlichen Register für die DMA-Controller erforderlich sind.
Wie bereits erwähnt worden ist, dient die Ausfuhrungseinheit 7 bevorzugt lediglich zur Durchfuhrung eines Datenblock- Verschiebebefehls, wahrend die Ausfuhrungseinheit 5 so allgemein wie möglich ausgestaltet sein kann, um alle möglichen Funktionen oder Befehle ausfuhren zu können. Bei der Verarbeitung von Kommunikationsdaten kann die Ausfuhrungseinheit 7 somit zur Durchfuhrung von Datentransfers verwendet werden, wahrend die Ausfuhrungseinheit 5 parallel dazu die restliche Protokollverarbeitung übernimmt. Da die Datentransfers im Vergleich zu der Protokollverarbeitung relativ schnell ablaufen müssen, ist es vorteilhaft, die Ausfuhrungseinheit 7 an einen Datenbus mit relativ hoher Ubertragungsrate anzuschließen. Dies soll nachfolgend naher anhand Fig. 2 erläutert werden.
Die zentrale Prozessoreinheit 1 ist innerhalb des
Prozessorsystem mit zwei Datenbussen 9 und 10 verbunden, wobei der Datenbus 9 eine höhere Ubertragungsrate aufweist als der Datenbus 10. Die Prozessoreinheit 1 kann mit ihrer Ausfuhrungseinheit 7 lediglich auf den Datenbus 9 zugreifen, wahrend die allgemein aufgebaute Ausfuhrungseinheit 5 beide Datenbusse 5, 7 nutzen kann. Zur Realisierung der schnellen Datentransfers, insbesondere zur Verschiebung der sogenannten Payloaddaten von Kommumkationsprotokollen, welche die eigentlichen Kommunikationsinformationen aufweisen, sind Ein- und Ausgabeports 11 sowie Puffer oder Register 12 an den schnellen Datenbus 9 angeschlossen. Die Ports 11 sind als aufwendigere Spezialregister realisiert und dienen als Schnittstelle zu einem auch als Modulator bezeichneten Transceiver 14 des entsprechenden Kommunikationsendgerats, über den Daten gesendet bzw. empfangen werden. Ein Interrupt Controller 16 wertet insbesondere von den Ports 11 generierte Interruptsignale aus und steuert davon abhangig in Übereinstimmung mit einer vorgegebenen Interruptbehandlung die zentrale Prozessoreinheit 1 an. Die Puffer 12 bilden die Schnittstelle zu dem jeweiligen Hostsystem 15 (d.h. dem jeweiligen Kommunikationsendgerat , Router oder Gateway) , welches den zu übertragenden bzw. empfangenden Bitstrom m die Puffer 12 schreibt bzw. ausliest. Die beispielsweise als RAM-Speicher realisierten Puffer 12 können über von der Prozessoreinheit 1 konfigurierbare DMA-Controller gesteuert werden, so daß die Datentransfers zwischen den Puffern 12 und dem Hostsystem 15 keine nenneswerte Belastung für die 11
In Fig. 3B sind die einem Port 11 mit parallelem Dateneingang und seriellem Datenausgang angelegten Signale dargestellt, wobei sich dieser Port von dem in Fig. 3A gezeigten Port lediglich dadurch unterscheidet, daß eingangsseitig n-Bits parallel eingelesen und die Ausgangsdaten seriell ausgegeben werden .
Schließlich sind in Fig. 3C auch die an einen Puffer oder ein Register 12 angelegten Signale dargestellt, wobei in die Puffer 12 vorzugsweise Datenwόrter in Form von Bytes geschrieben und ausgelesen werden. Zudem wird ein Adreßsignal ADR angelegt, welches jeweils die Adresse des Puffers 12 bezeichnet, auf die zugegriffen werden soll.
10
Prozessoreinheit 1 darstellen. Der langsamere Datenbus 10 ist hingegen mit dem eigentlichen Datenspeicher 13 des Prozessorsystems verbunden, der m Form eines RAM- Massenspeichers ausgestaltet ist und vornehmlich zum Zwischenspeichern von Steuerinformationen und
Headerinformationen eines Kommunikationsprotokolls dient.
Auf diese Weise sind die bei der Verarbeitung von Kommunikationsprotokollen für den Transfer der sogenannten Payloaddaten vorgesehenen Komponenten 11, 12 von dem für die Verarbeitung der Protokoll-Headerdaten vorgesehenen Abschnitt getrennt, und für die schnell durchzuführenden Payloaddatenttransfers kann die Ausfuhrungseinheit 7 sowie der schnelle Datenbus 9 genutzt werden, wahrend über den langsameren Datenbus 10 (und die Ausfuhrungsemheit 5) dazu parallel die Verarbeitung der Headerdaten des jeweiligen Kommunikationsprotokolls ablaufen kann.
In Fig. 3A sind die einem Port 11 mit seriellem Dateneingang und parallelem Datenausgang zugefuhrten Signale dargestellt. Dieser Port 11 empfangt seriell Eingangsdaten D_IN, welche entsprechend einem Taktsignal CLK n den Port 11 geschrieben werden. Zudem empfangt der Port 11 eine 3 Bit- Steuennformation BP, welche die Bitposition des einzuschreibenden Daten bezeichnet, sowie eine weitere 3 Bit- Steuennformation BW, welche die Breite oder Lange des einzuschreibenden Bitfeldes bezeichnet. Auf diese Weise wird m den Port 11 ein Datenblock der Lange BW mit einem auf die erste Bitposition des Ports 11 bezogenen Bitoffset der Lange BP geschrieben. Als weiteres Steuersignal wird ein
Resetsignal RESET dem Port 11 zugeführt. Ausgangsseitig werden die Daten mit n Bits parallel ausgelesen, wobei über ein weiteres Steuersignal D_READ das Lesen der Daten freigegeben wird. Darüber hinaus ist ein Interruptsignal D_READY vorgesehen, welches einen Interrupt erzeugt, wenn in dem Port 11 Daten gespeichert sind. 11
In Fig. 3B sind die einem Port 11 mit parallelem Dateneingang und seriellem Datenausgang angelegten Signale dargestellt, wobei sich dieser Port von dem in Fig. 3A gezeigten Port lediglich dadurch unterscheidet, daß eingangsseitig n-Bits parallel eingelesen und die Ausgangsdaten seriell ausgegeben werden .
Schließlich sind in Fig. 3C auch die an einen Puffer oder ein Register 12 angelegten Signale dargestellt, wobei in die Puffer 12 vorzugsweise Datenwörter in Form von Bytes geschrieben und ausgelesen werden. Zudem wird ein Adreßsignal ADR angelegt, welches jeweils die Adresse des Puffers 12 bezeichnet, auf die zugegriffen werden soll.

Claims

12Patentansprüche
1. Prozessorsystem, mir einer Prozessoreinheit (1) zur Ausfuhrung von n einem Programmspeicher (8) abgelegten Befehlen, wobei die Prozessoreinheit (1) Befehlsauslesemittel (2) zum Auslesen eines Befehls aus dem Programmspeicher (8), Bef ehlsdecodiermittel (3) zum Decodieren des Befehls und Bef ehlsausfuhrungsmittel (4-7) zum Ausfuhren des Befehls umfaßt, d a d u r c h g e k e n n z e i c h n e t, daß die Befehlsausfuhrungsmittel (4-7) mehrere parallel betreibbare Ausfuhrungseinheiten (5,7) zum parallelen Ausfuhren verschiedener Befehle umfassen, und daß die Befehlsauslesemittel und die Befehlsdecodiermittel (3) für sämtliche Ausfuhrungseinheiten (5,7) gemeinsam vorgesehen sind.
2. Prozessorsystem nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß jeder Ausfuhrungseinheit (5,7) Zwischenspeichermittel (4,6) zum Speichern von für die Ausfuhrung des von der jeweiligen Ausfuhrungseinheit (5,7) auszuführenden Befehls erforderlichen Informationen zugeordnet sind.
3. Prozessorsystem nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß eine erste Ausfuhrungseinheit (5) der
Befehlsausfuhrungsmittel (4-7) zur Ausfuhrung aller möglichen Befehle des Prozessorsystems ausgestaltet ist, und daß eine zweite Ausfuhrungseinheit (7) der Befehlsausfuhrungsmittel (4-7) zur Ausfuhrung lediglich einiger spezieller Befehle ausgestaltet ist.
4. Prozessorsystem nach Anspruch 3, d a d u r c h g e k e n n z e i c n n e t, 13
daß die zweite Ausfuhrungseinheit (7) zur Ausfuhrung einiger häufig verwendeter Befehle ausgestaltet ist.
5. Prozessorsystem nach Anspruch 3 oder 4, d a d u r c h g e k e n n z e i c h n e t, daß d e zweite Ausfuhrungseinheit (7) zur Ausfuhrung lediglich eines speziellen Befehls ausgestaltet ist.
6. Prozessorsystem nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Ausfuhrungseinheit (7) lediglich zur Ausfuhrung eines Befehls zur Verschiebung eines Datenblocks ausgestaltet ist.
7. Prozessorsystem nach Anspruch 6 und Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß die m den der zweiten Ausfuhrungseinheit (7) zugeordneten Zwischenspeichermitteln (6) gespeicherten Informationen eine Speicher- bzw. Ladeadresse des zu speichernden bzw. zu ladenden Datenblocks, die Anzahl der zu verschiebenden Datenworter des Datenblocks, einen Offsetwert, mit dem der Datenblock gespeichert bzw. gelesen werden soll und/oder Steuerinformationen, welche angeben, ob es sich bei dem auszuführenden Befehl um einen Speicher- oder Lesebefehl handelt, umfassen.
8. Prozessorsystem nach einem der Ansprüche 3-7, d a d u r c h g e k e n n z e i c h n e t, daß die Prozessoreinheit (1) derart ausgestaltet ist, daß der von den Befehlsauslesemitteln (2) über die
Befehlsdecodiermittel (3) zu der ersten Ausfuhrungseinheit (5) fuhrende Pfad vorübergehend deaktiviert wird, falls von der ersten Ausfuhrungseinheit (5) augenblicklich kein Befehl auszufuhren ist.
9. Prozessorsystem nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, 14
daß eine Ausfuhrungseinheit (5) der Bef ehlsausfuhrungsmittel (4-7) mit einem ersten Datenbus (10) und eine zweite Ausfuhrungseinheit (5) mit einem zweiten Datenbus (9) verbunden ist, wobei die Ubertragungsgeschwindigkeit des ersten Datenbus (10) niedriger als die
Ubertragungsgeschwindigkeit des zweiten Datenbus (9) ist.
10. Prozessorsystem nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß das Prozessorsystem (8) zur Verarbeitung von Telekommunikationsprotokollen vorgesehen ist, und daß der erste Datenbus (10) zur Verarbeitung von Headerdaten der Telekommunikationsprotokolle vorgesehen ist, wahrend der zweite Datenbus (11) für einen schnellen Transfer von Payloaddaten vorgesehen ist.
11. Prozessorsystem nach Anspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t, daß an den ersten Datenbus (10) ein Datenspeicher (13) des Prozessorsystems angeschlossen ist, und daß an den zweiten Datenbus (9) mindestens ein Ein- und/oder Ausgabeport (11) und/oder mindestens ein Register oder Puffer (12) angeschlossen ist.
12. Prozessorsystem nach Anspruch 10 und 11, d a d u r c h g e k e n n z e i c h n e t, daß der an den zweiten Datenbus (9) angeschlossene Ein- und/oder Ausgabeport mit einer Sende- und/oder Empfangseinheit (14) eines Kommunikationsendgerats verbunden
daß das an den zweiten Datenbus (9) angeschlossene Register oder Puffer (12) zum Zwischenspeichern eines von dem Ko munikationsendgerat zu sendenden bzw. zu empfangenden Bitstroms vorgesehen ist.
13. Prozessorsystem nach einem der Ansprüche 9-12 und einem der Ansprüche 3-8, 15
d a d u r c h g e k e n n z e i c h n e t, daß die mit dem ersten Datenbus (10) verbundene Ausfuhrungseinheit der Befehlsausfuhrungsmittel (4-7) der ersten Ausfuhrungseinheit (5) und die mit dem zweiten Datenbus (9) verbundene Ausfuhrungseinheit der zweiten Ausfuhrungseinheit (7) entspricht.
14. Prozessorsystem nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß die erste Ausfuhrungseinheit (5) zudem mit dem zweiten
Datenbus (9) verbunden ist, um auch auf den zweiten Datenbus
(9) zugreifen zu können, wahrend die zweite
Ausfuhrungseinheit (7) nur mit dem zweiten Datenbus (9) verbunden ist.
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