WO1997008876A1 - CODEUR ET DECODEUR HDBn - Google Patents

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WO1997008876A1
WO1997008876A1 PCT/FR1996/001319 FR9601319W WO9708876A1 WO 1997008876 A1 WO1997008876 A1 WO 1997008876A1 FR 9601319 W FR9601319 W FR 9601319W WO 9708876 A1 WO9708876 A1 WO 9708876A1
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PCT/FR1996/001319
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Inventor
Alain Vergnes
Original Assignee
T.R.T. Telecommunications Radioelectriques Et Telephoniques
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes

Definitions

  • a coder formed from sequential coding elements to establish, from the data, signals coded according to said kind of coding having either bipolar pulses or no pulses and. an output to supply the coded signals
  • an input for receiving the coded signals from the propagation medium for receiving the coded signals from the propagation medium
  • a decoder formed from sequential decoding elements, to restore from the coded signals after propagation of the restored data
  • a system of this kind is known from German patent document No. 2k 30760.
  • This system formed by a binary coder HDB3 and an HDB3-binary decoder comprises, both at coder and decoder level, two shift registers formed by five sequential elements each for the coder and four sequential elements for the decoder.
  • This number of flip-flops is considered to be a drawback when it is desired to integrate such coders and decoders.
  • the flip-flops constituting these sequential elements occupy a large area on the integrated circuit and, moreover, this drawback is exacerbated if one wishes to integrate a multitude of these decoder coders on the same chip. What happens when we are dealing with high density multiplex telecommunication systems such as S.D.H. described in standards G.707. ITU G.708, G.709 - ...
  • the present invention provides a system of the kind mentioned in the preamble for which the coders and decoders comprise a minimum number of sequential elements.
  • Figure 2 is a time diagram showing the HDB3- encoding
  • FIG. 3 shows a diagram of an encoder suitable for a system according to the invention.
  • Figure H shows a time diagram explaining the operation of the encoder of Figure 3-
  • Figure 5 shows an embodiment of a decoder suitable for a system according to the invention.
  • Figure 6 shows a time diagram explaining the operation of the decoder of Figure 5-
  • the system shown in FIG. 1 comprises a transmission part TR essentially formed by an encoder 1 and a reception part RE. These parts are connected by a transmission medium 5 which can be of any kind: multiplex system by wire or radio link or even a recording medium ...
  • the line LA shows, in binary value, the data to be transmitted from the terminal 11.
  • This data can be represented in bipolar code on the line LB.
  • a data item of binary value "1” results in a pulse P1, P2, P3.
  • PH, P5 of alternating value so that the signal representing this bipolar code contains no DC component.
  • Data of value "0" results in an absence of pulse.
  • the LC line shows these data coded according to the HDB3 code. This code is established on the following bases:
  • a sequence of four successive zeros "0000” is replaced: ⁇ either by a sequence "B00V” where B represents a stuffing bit and is coded as a "1" and where "V” is a violation pulse which is of the same sign that B or that the previous impulse, - either by a "000V” sequence.
  • the violation pulse VI has a different polarity from the previous violation pulse not shown in this figure.
  • this violation pulse VI of negative polarity follows a positive pulse P2 a pulse B1 is inserted.
  • the violation pulse V2 which is of different polarity from the last transmission pulse P'H of "1" and which must be of opposite polarity to the polarity of pulse VI.
  • the pulse B2 is added so that the pulse V2 is indeed a violation pulse.
  • the coding in HDBn is carried out by means of n + 2 sequential elements BT ⁇ , BT ⁇ , .... ⁇ n + 2 & ⁇ a Figure 1 while the decoding is carried out by n + 2 of these elements BR ⁇ , BR ⁇ , .... BR n + 2 *
  • the HDB3 code will be described in more detail and it will be within the reach of any person skilled in the art to generalize the circuits which will be described for any value of n.
  • These sequential elements are type D flip-flops preferably.
  • a value "1" of these signals SI, S2 and S3 means that the signal T previously recorded had the value "0" which indicated that a sequence of 4 zeros had been transmitted.
  • a first decoder circuit is provided, coupled to the register 34 which takes into account the signals T, SI, S2 and S3. This decoder circuit is formed by a decoder 33 proper and the NOR gate 32. The inputs of the decoder 33 receive the signals SI, S2 and S3. Therefore, it provides a signal of value "1" at its output when no pulse presence is contained in the shift register. In this case, whatever the value of the signal T, a "0" is injected at the input of the flip-flop BT ...
  • the input of the inverter 47 is connected to the output of a second decoder circuit coupled to the shift register 34.
  • This second decoder circuit is formed by a NOR gate 52, provided with three inputs connected respectively to the output from the processing circuit 31 " to the inverting output of the LV flip-flop * and to the inverting output of the BT flip-flop p .
  • the output of this door 52 is connected to the input of a NOR gate 53 with two inputs.
  • the other input of this gate 53 is connected to the inverting output of the flip-flop BT ⁇ . It is the output of this door 53 which is connected to the input of the inverter 47-
  • a polarity control circuit 58 established on the basis of the fifth sequential element BT, - which is also a type D flip-flop.
  • This circuit 58 provides signals U and U respectively on the outputs Q and Q of the flip-flop BT , -.
  • the input D of this flip-flop is connected to the output of an EXCLUSIVE gate 60, one of the inputs of which is connected to the inverting output of the flip-flop BT C and of which another
  • the NAND gate 76 has three inputs for receiving, in addition to the signal II, logic signals 12 and 13.
  • the signals 12 come from the output of a NAND gate 81.
  • the signals 13 come from the output of a inverter 79, the input of which receives the clock signals H.
  • the gate 81 is provided with two inputs, the first of which receives the signal S3 and the second of which a signal J from the flip-flop BTh.
  • An AND gate 82 with two inputs receives the signal J from the inverting output of this flip-flop BTh and its input the signal S.
  • the output of this AND gate is connected to one of the two inputs of the gate NON- AND 62 whose other input is connected to the output of the NOR gate 53- 2 °) OPERATION.
  • the parity counter is set to " even "and when V appears, the parity counter goes to the" odd "state. If there are pulses, the door 53 is opened so that the inputs 43 and 44 receive the signals S3 and ⁇ 3 respectively and the state of parity switches at the rate of these signals. b) Operation of the polarity control circuit 58.
  • the input 61 when it receives a "1" causes a change in value of the output signal. This "1” can only occur if the two inputs of gate 62 receive "0". This "1" occurs:
  • I2 "l" notably translates the fact that: although there is no pulse, the NAND gate is open, the state of the parity counter imposes "1" at the output of gate 8l . d) Operation of the output circuit.
  • the amplifier 71 supplies a voltage when the signal at the output of the gate 73 is a "1" and the amplifier 72 operates in the same way when the signal at the output of the gate 74 is a "1". There is no voltage when the signals at the outputs of these doors are "0". e) Explanations of the time diagram in Figure 4.
  • FIG. 5 shows an embodiment diagram of a decoder 2 suitable for a system according to the invention. It is formed by a converter circuit 85 whose input receives the bipolar signals present on the input terminal 22, which provides on a line 86 a logic signal P of value "1" when the voltage received at terminal 22 is positive and which provides on a line 87 a logic signal N of value "1" when the voltage received at terminal 22 is negative. This circuit 85 also reproduces the HD clock signals which give the rhythm of the data received. The logic signals N and P remain at “0" when no voltage is received at terminal 22.
  • the three flip-flops BRI, BR2 and BR3 are mounted so to form a shift register 89 and supply signals RI, R2 and R3 respectively at their output.
  • the flip-flop BR4 supplies a signal St which changes state with each appearance of pulse on terminal 22 and therefore tests whether two pulses which follow each other have the same polarity.
  • a first two-position multiplexer 110 receives signals E1 and E2 on two inputs.
  • the signal El comes from a NAND gate 112 and the signal E2 comes from an OR gate 113-
  • the first inputs of these gates 112 and 113 receive the signal St while the second are connected to line 86.
  • the position control is connected to line 87.
  • the output of the multiplexer 110 is connected to the input D of the flip-flop BRI which constitutes the input of the shift register 89.
  • the signal R3 which appears at the output of this shift register is applied to one of the two inputs of a NOR gate 115 whose output is connected to terminal 12.
  • the other input of this door 115 is connected to the output of a second two-position multiplexer 120.
  • This multiplexer receives two signals FI and F2 on two inputs.
  • the signal FI comes from the NAND gate 100 via an inverter 122 and the signal F2, from the output of gate 97-
  • the change of position of the multiplexer 120 is determined by the signals N. 2 °) OPERATION OF THE DECODER.
  • the value "1" of the signal St is imposed at each appearance of the value "1" of the signal N on the line 87 (time t6 ⁇ , t6l, t62 and t63) which forces to the clock following the signal of the flip-flop BR4 to take this value "1" (time t65. t66, t67 and t68 respectively).
  • a value "1" of the signal N implies that the signal P is equal to "0” therefore that the signal at the output of the gate 100 is equal to "1".
  • the gate 95 receives on its two inputs a signal of value "1".
  • the signal at its output therefore has the value "0” which therefore results in the application of a signal of value "1” to the input D of the flip-flop BR4.
  • the value of the signal St does not change when the signals P and N are inactive. Indeed, in this case, the value of St is found at the input D of the flip-flop BR4 passing through the gate 97. the inverter 93 and the gate 92. b) decoding of a violation of polarity.
  • This violation of polarity is detected at the level of the two multiplexers 110 and 120.

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Abstract

Ce système comporte: une partie émission (TR) munie d'une entrée (11) pour recevoir des données, d'un codeur (1), formé à partir d'éléments séquentiels, d'une sortie (21) pour fournir les signaux codés, un milieu de transmission (5); une partie réception (RE) munie d'une entrée pour recevoir les signaux, d'un décodeur (1), formé à partir d'éléments séquentiels de décodage, d'une sortie (12). Les codeur et décodeur comportent un nombre d'éléments séquentiels minimal.

Description

CODEUR ET DECODEUR HDBn
La présente invention concerne un système de transmission de données impliquant un codage du genre HDBn, système comportant :
- au moins un émetteur muni : d'une entrée pour recevoir des données à transmettre se présentant sous forme de zéros et de uns,
. d'un codeur, formé à partir d'éléments séquentiels de codage pour établir, à partir des données, des signaux codés selon ledit genre de codage présentant soit des impulsions bipolaires soit des absences d'impulsion et . d'une sortie pour fournir les signaux codés,
- un milieu de transmission pour propager lesdits signaux codés,
- au moins un récepteur muni :
. d'une entrée pour recevoir les signaux codés issus du milieu de propagation, . d'un décodeur, formé à partir d'éléments séquentiels de décodage, pour rétablir à partir des signaux codés après propagation des données rétablies et
. d'une sortie pour fournir lesdites données rétablies. Un système de ce genre est connu du document de brevet allemand n° 2k 30760. Ce système formé d'un codeur binaire HDB3 et d'un décodeur HDB3-binaire comporte, tant au niveau codeur que décodeur, deux registres à décalage formés de cinq éléments séquentiels chacun pour le codeur et de quatre éléments séquentiels pour le décodeur. Ce nombre de bascules est considéré comme un inconvénient lorsque l'on veut intégrer de tels codeurs et décodeurs. En effet, les bascules constituant ces éléments séquentiels occupent une surface importante sur le circuit intégré et en outre cet inconvénient est exacerbé si l'on veut intégrer une multitude de ces codeurs décodeurs sur la même puce. Ce qui arrive lorsqu'on a affaire à des systèmes de télécommunication à haute densité de multiplexage comme par exemple les systèmes S.D.H. décrits dans les normes G.707. G.708, G.709-..de l'UIT.
La présente invention propose un système du genre mentionné dans le préambule pour lequel les codeurs et décodeurs comportent un nombre minimal d'éléments séquentiels.
Pour cela, un tel système est remarquable en ce qu'au moins un desdits codeur et décodeur comporte au plus n+2, n+1 éléments séquentiels respectivement.
La description suivante faite en regard des dessins ci-annexés, le tout donné à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. La figure 1 montre un système de transmission de données conforme à l'invention.
La figure 2 est un diagramme temporel montrant le codage HDB3-
La figure 3 montre un schéma de réalisation d'un codeur convenant à un système conforme à l'invention. La figure H montre un diagramme-temps explicitant le fonctionnement du codeur de la figure 3-
La figure 5 montre un schéma de réalisation d'un décodeur convenant à un système conforme à l'invention.
La figure 6 montre un diagramme-temps explicitant le fonctionnement du décodeur de la figure 5-
Le système montré à la figure 1 comporte une partie émission TR formée essentiellement d'un codeur 1 et une partie réception RE. Ces parties sont reliées par un milieu de transmission 5 qui peut être de nature quelconque : système multiplex par liaison filaire ou radio ou même un milieu d'enregistrement...
Par ce système de transmission, des données peuvent être transmises d'une borne d'entrée 11 à une borne de sortie 12 en passant par le milieu de transmission 5 qui est connecté à la sortie 21 du codeur 1 et à l'entrée 22 du décodeur 2. A la figure 2, la ligne LA montre, en valeur binaire, les données à transmettre depuis la borne 11. Ces données peuvent être représentées en code bipolaire à la ligne LB. Selon ce codage bipolaire, une donnée de valeur binaire "1" se traduit par une impulsion Pl, P2, P3. PH, P5 de valeur alternée de sorte que le signal représentant ce code bipolaire ne comporte aucune composante continue. Une donnée de valeur "0" se traduit par une absence d'impulsion.
La ligne LC montre ces données codées selon le code HDB3. Ce code est établi sur les bases suivantes :
Une séquence de quatre zéros successifs "0000" est remplacée : ~ soit par une séquence "B00V" où B représente un bit de bourrage et est codé comme un "1" et où "V" est une impulsion de violation qui est du même signe que B ou que l'impulsion précédente, - soit par une séquence "000V".
Le choix entre ces deux séquences s'effectue de la façon suivante : "0000" → "B00V" si le nombre de "1" entre deux violations est impair ou si l'impulsion précédente était une impulsion de violation. "0000" - "000V" si le nombre de "1" entre deux violations est pair ou si l'impulsion précédente n'était pas une impulsion de violation. En d'autres termes, on choisit B ou 0 pour assurer l'absence de composante continue.
Ainsi, l'impulsion de violation VI a une polarité différente de la précédente impulsion de violation non montrée sur cette figure. Comme cette impulsion de violation VI de polarité négative suit une impulsion P2 positive on insère une impulsion Bl. Il en est de même pour l'impulsion de violation V2 qui est de polarité différente de la dernière impulsion P'H de transmission de "1" et qui doit être de polarité inverse de la polarité de l'impulsion VI. Dans ce cas encore, on ajoute l'impulsion B2 de sorte que l'impulsion V2 soit bien une impulsion de violation.
Selon l'invention, le codage en HDBn est réalisé au moyen de n+2 éléments séquentiels BT^, BT^, .... ^n+2 & ^a figure 1 tandis que le décodage est réalisé par n+2 de ces éléments BR^, BR^, .... BRn+2* Dans la suite du présent exposé, on décrira plus en détail le code HDB3 et il sera à la portée de tout homme de l'art de généraliser les circuits qui vont être décrits pour toute valeur de n. Ces éléments séquentiels sont des bascules de type D de préférence. A) LE CIRCUIT CODEUR. 1°) DESCRIPTION.
Le circuit codeur 1 montré à la figure 3 comporte un circuit de traitement 31 dont l'entrée constitue l'entrée 11 pour recevoir les éléments binaires présentés à la ligne LA. Ce signal est traité par le circuit 31 pour fournir des signaux logiques en conformité avec les éléments binaires reçus. A la valeur "1", on associera la notion d'impulsion et à la valeur "0", son absence. La sortie de ce circuit 31 est reliée, par l'intermédiaire d'une porte NON-OU 32, à l'entrée D de la bascule BT^ qui constitue, avec les deux autres bascules BTp et BTo, un registre à décalage 3H fonctionnant au rythme d'une horloge 35 fournissant des signaux H. Ces trois bascules délivrent respectivement des signaux logiques SI, S2 et S3- Par suite de la présence de la fonction inverseur de la porte 32, une valeur "1" de ces signaux SI, S2 et S3 signifie que le signal T précédemment enregistré avait la valeur "0" ce qui indiquait qu'une séquence de 4 zéros avait été transmise. Il est prévu un premier circuit décodeur couplé au registre 34 qui prend en compte les signaux T, SI, S2 et S3- Ce circuit décodeur est formé d'un décodeur 33 proprement dit et de la porte NON-OU 32. Les entrées du décodeur 33 reçoivent les signaux SI, S2 et S3- De ce fait, il fournit un signal de valeur "1" à sa sortie lorsqu'aucune présence d'impulsion n'est contenue dans le registre à décalage. Dans ce cas, quelle que soit la valeur du signal T, un "0" est injecté à l'entrée de la bascule BT... Cette valeur se retrouvera à la sortie de la bascule BTo et provoquera une impulsion de violation à la sortie 21. Au bout de quelques coups de l'horloge 35. cette impulsion de violation finira par se retrouver dans la bascule BTn. II est prévu un compteur de parité 40 pour fournir des signaux J et J . Ce circuit est formé à partir de l'élément séquentiel BTj,, une bascule de type D, couplé avec un multiplexeur 42 à deux entrées 43 et 44 dont la sortie est reliée à l'entrée D de la bascule BTj,. La commande de positions de ce multiplexeur est reliée à la sortie Q de la bascule BTn. L'entrées 43 de ce multiplexeur reçoit le signal S3 et l'entrée 44, un signal II fourni par un inverseur 47- Les signaux J et J sont rendus disponibles aux sorties Q et Q de la bascule BT/,.
L'entrée de l'inverseur 47 est reliée à la sortie d'un deuxième circuit décodeur couplé au registre à décalage 34. Ce deuxième circuit décodeur est formé d'une porte NON-OU 52, muni de trois entrées reliées respectivement à la sortie du circuit de traitement 31» à la sortie inverseuse de la bascule BT* et à la sortie inverseuse de la bascule BTp. La sortie de cette porte 52 est reliée à l'entrée d'une porte NON-OU 53 à deux entrées. L'autre entrée de cette porte 53 est reliée à la sortie inverseuse de la bascule BT^. C'est la sortie de cette porte 53 qui est reliée à l'entrée de l'inverseur 47-
Il est prévu un circuit de commande de polarité 58 établi sur la base du cinquième élément séquentiel BT,- qui est aussi une bascule de type D. Ce circuit 58 fournit respectivement des signaux U et U sur les sorties Q et Q de la bascule BT,-. L'entrée D de cette bascule est reliée à la sortie d'une porte OU-EXCLUSIF 60 dont une des entrées est reliée à la sortie inverseuse de la bascule BTC et dont une autre
5 entrée constituant l'entrée 61 du circuit 58 est reliée à la sortie d'une porte NON-OU 62. Il est à remarquer que si un signal de valeur "1" est présent à la sortie de cette porte 62, la bascule BT,- change d'état, sinon, elle garde son état antérieur. II est prévu encore un circuit de sortie 70 rattaché à la borne de sortie 21. A cette borne de sortie, est reliée une ligne bibilaire. Chacun des fils de cette ligne est connecté à la sortie d'amplificateurs de ligne 71 et 72 respectivement dont les entrées sont reliées aux sorties de portes NON-OU 73 et 74 à deux entrées. Les premières entrées de ces portes 73 et 74 sont reliées à la sortie d'une porte NON-ET 76 et les deuxièmes entrées de ces portes sont reliées respectivement aux sorties inverseuses et non inverseuse du circuit de commande de polarité 58.
La porte NON-ET 76 comporte trois entrées pour recevoir, outre le signal II, des signaux logiques 12 et 13. Les signaux 12 proviennent de la sortie d'une porte NON-ET 81. Les signaux 13 proviennent de la sortie d'un inverseur 79 dont l'entrée reçoit les signaux d'horloge H. La porte 81 est munie de deux entrées dont la première reçoit le signal S3 et la deuxième un signal J issu de la bascule BTh. Une porte ET 82 à deux entrées reçoit, elle, le signal J issu de la sortie inverseuse de cette bascule BTh et son entrée le signal S. La sortie de cette porte ET est reliée à l'une des deux entrées de la porte NON-ET 62 dont l'autre entrée est reliée à la sortie de la porte NON-OU 53- 2°) FONCTIONNEMENT.
Il est possible maintenant d'expliquer le fonctionnement d'un tel codeur. a) Fonctionnement du codeur de parité 4θ. - Ce compteur fournit un signal J=0 pour indiquer un état pair de la parité. Cette valeur est forcée lorsque quatre zéros sont détectés dans le registre à décalage (soit T=0, S1=0, S2=0, S3=0) . Dans ce cas, à l'entrée du multiplexeur 42 se trouvent deux signaux de valeur "1" un qui est le signal S3 et l'autre qui découle du fait que la porte NON-OU 52 détectant 3 zéros ferme la porte 53- A sa sortie, on a un signal de valeur "0". Ce "0" est transformé en "1" par l'inverseur 47 fournissant le signal II.
- Au coup d'horloge suivant, une valeur de violation est introduite dans le registre à décalage 34. On se trouve alors dans la configuration T=X, S1=V, S2=0, S3=0 où V indique la violation à effectuer V=l. X est une valeur sans intérêt pour les explications qui suivent. Du fait de la présence de ce V, au moins un "1" se trouve appliqué à l'entrée de la porte 52 ce qui amène qu'un "0" est présent sur l'entrée 44 du multiplexeur 42. Comme en plus S3=0, un "1" se trouve à l'entrée 44. L'état de parité ne change donc pas de valeur. Il n'en sera pas de même lorsque V sera contenu dans la bascule BT,. Dans ce cas, l'état de parité va indiquer une parité impaire, quelles que soient les valeurs appliquées à l'entrée 44. En résumé, à chaque détection de quatre "0" successifs le compteur de parité est mis à l'état "pair" et à l'apparition de V, le compteur de parité se met à l'état "impair". S'il y a des impulsions, la porte 53 est ouverte de sorte que les entrées 43 et 44 reçoivent respectivement les signaux S3 et §3 et que l'état de parité commute au rythme de ces signaux. b) Fonctionnement du circuit de commande de polarité 58.
L'entrée 61, lorsqu'elle reçoit un "1" provoque un changement de valeur du signal de sortie. Ce "1" ne peut survenir que si les deux entrées de la porte 62 reçoivent des "0". Ce "1" survient :
- lorsque la bascule BT, contient une impulsion (S3=0), donc la porte 85 est fermée. Comme S=l, il y a un "0" à la sortie de la porte 53»
- lorsqu'il y a une succession d'absences d'impulsions (T=0, S1=0, §2=0, S3=0) et que le compteur de parité est à l'état pair ("0"). La condition (T=0, §1=0, §2=0, §3=0) entraîne que l'on obtient un "0" à la sortie de la porte 53- La condition relative à l'état de parité du compteur de parité 40 entraîne la fermeture de la porte 85. c) Commande du circuit de sortie.
Pour qu'une impulsion soit émise par le circuit 70, il faut que la porte 76 soit ouverte aux impulsions d'horloge issues de l'inverseur 79• Pour cela, les signaux II Et 12 doivent avoir simultanément la valeur "1".
Il="l" traduit notamment le fait que :
T=0, §1=0, §2=0. I2="l" traduit notamment le fait que : bien qu'il n'y ait pas d'impulsion, la porte NON-ET est ouverte, l'état du compteur de parité impose "1" à la sortie de la porte 8l. d) Fonctionnement du circuit de sortie.
L'amplificateur 71 fournit une tension lorsque le signal à la sortie de la porte 73 est un "1" et l'amplificateur 72 opère de la même façon lorsque le signal à la sortie de la porte 74 est un "1". Il n'y a aucune tension lorsque les signaux aux sorties de ces portes sont des "0". e) Explications du diagramme temps de la figure 4.
La ligne LA est à rapprocher de la ligne LA de la figure 2 et représente une séquence d'éléments binaires "0100001100..." à coder. On commence à s'intéresser à l'instant tl où T=S1=S2=0 qui correspond à l'apparition du troisième "0" consécutif de la séquence. Ceci a pour effet de mettre à "1" le signal de sortie de la porte 52. A l'instant t2, qui suit, du fait que S1=S2=S3=1, le signal de sortie de la porte 33 prend la valeur "1". Ceci entraîne aussitôt que le signal à la sortie de la porte 32 prend la valeur "0". Ainsi, on constitue l'impulsion de violation V qui va se propager dans le registre à décalage 34. Comme le signal S3=0 (S3=l) et comme le signal à la sortie de la porte 33 est égal à "1", ceci va mettre, à l'instant t3, à l'état pair (Pa) le compteur de parité 40 puisque deux "1" se trouvent aux entrées 43 et 44.
A cet instant t3, du fait que J=l, le signal 12 devient une copie du signal S3, il en est de même du signal II puisque le signal à la sortie de la porte 52 ouvre la porte 53- Ces copies simultanées continuent tant que J=l. Ainsi, la porte 76 est fermée pour les signaux H lorsque S3=0 et ouverte lorsque S3=l ce qui arrive à l'instant t5 et était arrivé aux instants tl et t2. La ligne (76) montre les impulsions fournies à la sortie de la porte 76, en ces instants. Les signaux aux entrées 43 et 44 ont respectivement pour valeurs : "0" et "1" de sorte qu'à l'instant t6 la valeur de J change et prend la valeur "0" pour indiquer un état impair (Im) du compteur de parité.
A cet instant t6, du fait que J a pris la valeur "0", le signal 12 a la valeur "1", ce qui rend la porte 76 encore ouverte. Une impulsion est alors délivrée à la sortie de la porte 76. A cet instant t6, aux entrées 43 et 44 on a respectivement "1" et "0" ce qui va faire changer l'état de parité du compteur de parité 40. J va donc prendre la valeur "1" à l'instant t7. A l'instant t7, J=l et le signal 12 est la recopie du signal S3. Mais à cet instant, le signal à la sortie de la porte 52 prend la valeur "1", ce qui fait que le signal II prend la valeur "1". Comme S3=l, une impulsion est délivrée. Aux entrées 43 et 44, on a respectivement "0" et "1" alors le compteur de parité 40 change d'état, il va passer à l'état impair (Im), à l'instant t8.
A l'instant tδ, du fait que J=0 le signal 12 a pour valeur "1" et comme le signal II a aussi la valeur "1", une impulsion B2 va être délivrée à la sortie de la porte 76. Aux entrées 43 et 44 on a respectivement "1" et "1" ce qui fait qu'à l'instant t9 le compteur de parité va être forcé à l'état pair.
A cet instant t9, comme S3=0 alors aucune impulsion ne va être délivrée donc c'est un "0" qui est codé.
On pourra maintenant faire facilement le même raisonnement pour les impulsions Bl et VI en s'aidant du diagramme-temps de la figure 4. On examine maintenant la commande du circuit de commande de polarité 58. On rappelle que la polarité change lorsqu'un signal de valeur logique "1" est délivré en sortie de la porte 62. Ceci n'arrive que si deux "0" sont fournis aux entrées de cette porte. Or cette porte reçoit sur ses entrées le signal II et le signal de sortie de la porte 82. Ces signaux sont représentés sur le diagramme de la figure 4. On admet que le signal U imposait une impulsion positive avant l'instant tl. Le fait que le signal à la sortie de la porte 62 prend la valeur 1, implique qu'à l'instant t2 la polarité de l'impulsion pourrait être négative, ce qui arrive pour l'impulsion Bl. Lorsque le signal à la sortie de la porte 61 devient nul, alors il y a conservation de la polarité ce qui arrivera pour l'impulsion de violation VI qui survient à l'instant tl.
Le reste de l'explication se déduit facilement du diagramme- temps de la figure 4.
B) LE CIRCUIT DECODEUR. Ie) DESCRIPTION.
La figure 5 montre un schéma de réalisation d'un décodeur 2 convenant à un système conforme à l'invention. II est formé d'un circuit convertisseur 85 dont l'entrée reçoit les signaux bipolaires présents sur la borne d'entrée 22, qui fournit sur une ligne 86 un signal logique P de valeur "1" lorsque la tension reçue à la borne 22 est positive et qui fournit sur une ligne 87 un signal logique N de valeur "1" lorsque la tension reçue à la borne 22 est négative. Ce circuit 85 restitue, en outre, les signaux d'horloge HD qui donnent le rythme des données reçues. Les signaux logiques N et P restent à "0" lorsqu'aucune tension n'est reçue au niveau de la borne 22. Parmi les quatre bascules de type D que comporte ce décodeur, les trois bascules BRI, BR2 et BR3 sont montées de sorte à former un registre à décalage 89 et fournissent respectivement à leur sortie des signaux RI, R2 et R3- La bascule BR4 fournit un signal St qui change d'état à chaque apparition d'impulsion sur la borne 22 et teste donc si deux impulsions qui se suivent ont même polarité.
L'entrée D de la bascule BR4 est reliée à la sortie d'une porte NON-ET 92 à deux entrées dont une est connectée à la sortie d'un inverseur 93 et l'autre à la sortie d'une porte NON-ET 95 à deux entrées. Une porte NON-OU 97 à deux entrées fournit des signaux à l'entrée de cet inverseur 93• Une des entrées de cette porte 97 est reliée à ligne 86 et l'autre, à la sortie St de la bascule BR4. Une première entrée de la porte NON-ET 95 est reliée à la ligne 87 et l'autre à la sortie d'une autre porte NON-ET 100 dont une des deux entrées reçoit le signal St de la bascule BR4 et l'autre est reliée à la ligne 86.
Un premier multiplexeur 110 à deux positions reçoit sur deux entrées des signaux El et E2. Le signal El est issu d'une porte NON-ET 112 et le signal E2 est issu d'une porte OU 113- Les portes 112 et
113 ont chacune deux entrées. Les premières entrées de ces portes 112 et 113 reçoivent le signal St tandis que les secondes sont reliées à la ligne 86. La commande de position est reliée à la ligne 87. La sortie du multiplexeur 110 est reliée à l'entrée D de la bascule BRI qui constitue l'entrée du registre à décalage 89. Le signal R3 qui apparaît à la sortie de ce registre à décalage est appliqué à une des deux entrées d'une porte NON-OU 115 dont la sortie est reliée à la borne 12. L'autre rentrée de cette porte 115 est connectée à la sortie d'un deuxième multiplexeur 120 à deux positions. Ce multiplexeur reçoit sur deux entrées deux signaux FI et F2. Le signal FI provient de la porte NON-ET 100 par l'intermédiaire d'un inverseur 122 et le signal F2, de la sortie de la porte 97- Le changement de position du multiplexeur 120 est déterminé par les signaux N. 2°) FONCTIONNEMENT DU DECODEUR.
Ce fonctionnement est expliqué à l'aide du diagramme-temps de la figure 6. a) changement d'état de la bascule BR4.
La valeur "0" du signal St est imposée à chaque apparition de la valeur "1" du signal P sur la ligne 86 (temps t50, t51. t52 et t53 à la figure 6) qui force au coup d'horloge suivant le signal St à la sortie de la bascule BR4 à prendre cette valeur "0" (temps t55. t56, t57 et t5δ respectivement) . En effet une valeur "1" du signal P fait apparaître un signal de valeur "1" à la sortie de l'inverseur 93- Le fait que le signal P soit actif exclut que le signal N soit actif sur la ligne 87. ce qui entraîne que le signal à la sortie de la porte 95 a la valeur "1". De ce fait un signal de valeur "0" est présenté à l'entrée D de la bascule BR4.
La valeur "1" du signal St est imposée à chaque apparition de la valeur "1" du signal N sur la ligne 87 (temps t6θ, t6l, t62 et t63) qui force au coup d'horloge suivant le signal de la bascule BR4 à prendre cette valeur "1" (temps t65. t66, t67 et t68 respectivement). En effet, une valeur "1" du signal N implique que le signal P soit égal à "0" donc que le signal à la sortie de la porte 100 soit égal à "1". Ainsi, la porte 95 reçoit sur ses deux entrées un signal de valeur "1". Le signal à sa sortie a donc la valeur "0" ce qui entraîne donc l'application d'un signal de valeur "1" à l'entrée D de la bascule BR4.
La valeur du signal St ne change pas lorsque les signaux P et N sont inactifs. En effet dans ce cas, la valeur de St se retrouve à l'entrée D de la bascule BR4 en passant par la porte 97. l'inverseur 93 et la porte 92. b) décodage d'une violation de polarité.
Cette violation de polarité est détectée au niveau des deux multiplexeurs 110 et 120.
Les signaux logiques El et E2 ont pour expression : El = P + St E2 = P + St
Si N = 0, alors, l'entrée D de la bascule BR4 reçoit les signaux El. S'il y a viol de polarité, on a P = 1 et St = 0. injecté dans le registre à décalage 89. Ce "1" sera traduit en "0" à la sortie 12 par suite de l'effet inverseur de la porte NON-OU 115-
Si N = 1, alors, l'entrée D de la bascule BR4 reçoit les signaux E2. S'il y a viol de polarité, on a N = 1 (P=0) et St = 1. Alors un "1" est injecté dans le registre à décalage 89 qui sera traduit comme le précédent en "0" à la sortie 12. Ceci survient à l'instant t6l.
Les signaux FI et F2 aux entrées du multiplexeur 120 ont pour expression : FI = P . St F2 = P . St
Si N = 0, alors, le signal de sortie du multiplexeur 120 est FI. S'il y a viol de polarité, on a P = 1 et St = 0. Alors un "1" apparaît à la sortie du multiplexeur 120 qui va bloquer la porte 115 de sorte qu'un "0" est délivré à la borne de sortie 12. S'il n'y a pas de viol, c'est un "0" qui est à la sortie du multiplexeur 120 et ce sont donc les signaux de sortie du registre à décalage 89 qui sont délivrés.
Si N = 1, alors, le signal de sortie du multiplexeur 120 est F2. S'il y a viol de polarité, on a P = 0 et St = 1. Alors un "1" apparaît à la sortie du multiplexeur 120 qui va bloquer la porte 115 de sorte qu'un "0" est délivré à la borne de sortie 12. S'il n'y a pas de viol, c'est un "0" qui est à la sortie du multiplexeur 120 et ce sont donc les signaux de sortie du registre à décalage 89 qui sont délivrés.
Il est à noter que des schémas similaires peuvent être réalisés à partir d'un modèle en description VHDL standard. Les réseaux combinatoires ainsi fournis font partie de l'invention.

Claims

REVENDICATIONS.
1 - Système de transmission de données impliquant un codage du genre HDBn, système comportant :
- au moins un émetteur muni :
. d'une entrée pour recevoir des données à transmettre se présentant sous forme de zéros et de uns,
. d'un codeur, formé à partir d'éléments séquentiels de codage pour établir, à partir des données, des signaux codés selon ledit genre de codage présentant soit des impulsions bipolaires soit des absences d'impulsion et . d'une sortie pour fournir les signaux codés,
- un milieu de transmission pour propager lesdits signaux codés,
- au moins un récepteur muni :
. d'une entrée pour recevoir les signaux codés issus du milieu de propagation, . d'un décodeur, formé à partir d'éléments séquentiels de décodage, pour rétablir à partir des signaux codés après propagation des données rétablies et
. d'une sortie pour fournir lesdites données rétablies, système caractérisé en ce qu'au moins un desdits codeur et décodeur comporte au plus n+2, n+1 éléments séquentiels respectivement.
2 - Codeur convenant au système de la revendication 1 caractérisé en ce qu'il comporte n + 2 éléments séquentiels.
3 - Décodeur convenant au système de la revendication 1 caractérisé en ce qu'il comporte n + 1 éléments séquentiels. 4 - Codeur selon la revendication 1 comportant :
- un circuit de décodage pour détecter n zéros fournis par la source de données, caractérisé que ce que :
- n éléments séquentiels sont utilisés pour former un registre à décalage des données à émettre, - un élément séquentiel est utilisé pour établir la polarité des impulsions à transmettre,
- un élément séquentiel est utilisé pour établir la parité de la somme des impulsions transmises.
5 - Décodeur selon la revendication 3 comportant un circuit de détection de violation de polarité des données reçues pour fournir un signal de violation en réponse à la réception de deux impulsions consécutives ayant une polarité identique caractérisé en ce que :
- n éléments séquentiels sont utilisés pour former un registre à décalage, registre à décalage prévu pour décaler des données reçues et prévu pour recevoir ledit signal de violation afin de forcer à zéro son entrée et sa sortie, et en ce que le circuit de détection de violation est constitué par un élément séquentiel.
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Publication number Priority date Publication date Assignee Title
US6016348A (en) * 1996-11-27 2000-01-18 Thomson Consumer Electronics, Inc. Decoding system and data format for processing and storing encrypted broadcast, cable or satellite video data

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