WO1995016952A1 - Superscalar microprocessor instruction pipeline including instruction dispatch and release control - Google Patents

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WO1995016952A1
WO1995016952A1 PCT/JP1994/002108 JP9402108W WO9516952A1 WO 1995016952 A1 WO1995016952 A1 WO 1995016952A1 JP 9402108 W JP9402108 W JP 9402108W WO 9516952 A1 WO9516952 A1 WO 9516952A1
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floating
integer
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PCT/JP1994/002108
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Joseph P. Bratt
Peter Yan-Tek Hsu
Chandra S. Joshi
Monica R. Nofal
Paul Rodman
Joseph T. Scanlon
Man Kit Tang
Original Assignee
Silicon Graphics Inc.
Kabushiki Kaisha Toshiba
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Definitions

  • the present invention relates generally to a pie-lined, super-sparse, micro-microprocessor.
  • the present invention relates to instruction dispatch processing in a pipelined superscalar processor during normal processing and after exception processing.
  • the microprocessor has a limited on-chip supply for addressing, executing and controlling operations. In other words, there is a certain trade-off between the cost of a microprocessor (both in terms of economy and speed of execution) and the amount of supply. Also, if the microprocessor designer designs a specific combination of sources, these sources are used at the highest rate to achieve the best performance. It is fully considered.
  • the only valid source restriction would be on chip effectiveness because it is extracted from memory and sent to the ALU. No.
  • the ALU operates on the data and provides the output, and then, when another operand is sent from memory, other operations are performed. Take one action to respond.
  • ALU is a critical element (critical element), it can be easily recognized that it is not put into a rest state.
  • a pipeline structure has been added in front of the ALU to improve performance. In other words, the pipeline structure allows the ALU to process operands as quickly as possible, eliminating the need to wait for operands. The performance is improved.
  • the Lamic mouth processor will have a pipeline that can have many instructions per stage.
  • Supercomputers often employ a supercar-like structure, often like a supercomputer, and in this case too, the trade-off between performance and cost is an important issue. In addition, it is extremely important to get the most computational power from the sources provided by the microprocessor. Key points in getting the best performance include fast and efficient pipelines that can handle exceptional situations quickly. In this case, routine instructions to make the function unit respond as quickly as possible require a fast analysis of busy sources.
  • the present invention provides an apparatus and method for providing a high-speed and high-efficiency pipeline in a super scalar micro-processor with multiple execution capabilities.
  • the pipeline of the present invention quickly adapts to the instructions being dispatched within the available source pipeline. In addition, all exceptions that occur during this pipeline are handled efficiently in the same manner at the same pipeline stage.
  • a five-step superscalar — — An integer pipeline is provided, which fetches, decodes, addresses, and executes data, and provides a register pipeline. Write on the note.
  • the blade coder pre-processes the instructions at the futility stage to determine supplier conflicts and adds a code containing a specific classification code to each instruction. To improve instruction dispatch processing (delivery processing).
  • integer instructions are sent to the function unit in the order of the program sequence according to the supplier's scoreboard and other source-related conditions.
  • four floating-point instructions are re-formatted and cycled through the given source code order, resulting in four instructions. These instructions are simultaneously cycled through the first-in-first-out (FIF0) queue corresponding to the floating-point unit during the write stage.
  • all of the exceptional processing in the case of an instruction execution error various kinds of cache hit mistakes, branch prediction errors, and the like are determined in the above-mentioned execution stage. .
  • the instruction priority bit can ensure that instructions with higher precedence than exception factors are executed. Exceptional and low priority instructions and their effects are offset.
  • Figure 1 shows a unit with integer unit 12 and floating-point unit 14
  • FIG. 2 is a block diagram showing a set of functional instruction flow paths (pipelines) in SMU10.
  • Figure 3 shows the SMU10. The block diagram to illustrate the functions performed in the individual stages, while showing the five-stage integer pipeline portion 250 in the pipeline structure.
  • Figure 4 is a plot showing the anti-coupling of the floating-point pipeline 300 in the integer structure of the SMU 10 and the integer length of the pipeline 250. .
  • Figure 5 shows a combined pipeline 350 that includes an integer pipeline 250, an external cache pipeline 300, and a floating-point pipeline 300. It is a flowchart.
  • FIG. 6 is a detailed block diagram of the disk tuner 202 shown in FIG.
  • FIG. 7 is a diagram showing a template in the case of the reformatting instruction 450 after the predecode processing.
  • FIG. 8 is a block diagram of the data flow through the integer dispatcher unit 402 shown in FIG.
  • Figure 9 shows the registry for setting and determining supplier conflicts It is a schematic diagram for explaining how to use the task core port 480.
  • FIG. 10 is a simplified block diagram of a footswitch system 500 based on the preferred embodiment.
  • C FIG. FIG. 11 is a diagram showing the operation of the instruction queue shown in FIG. 10 over four cycles.
  • Figure 12 shows the template for the reformatted floating-point operation instruction 550 and the reformatted floating-point memory after the reformatting processing. It is a figure which shows the template in the case of one operation
  • FIG. 13 is a schematic diagram showing a dispatch process in the SMU 10 for performing a floating-point load (supply) operation.
  • FIG. 14 is a schematic diagram C 'showing a dispatch process in the SMU 10 for performing a floating-point store operation.
  • Figure 1 is a block diagram of a super scalar mic processor processor 10 with an integer unit 12 and a floating point unit 14.
  • integer unit 12 and floating point unit 14 cooperate to form a single microprocessor.
  • the microprocessor suite 10 has a global external cache (GS) 16 which is accessed via the tag memory unit 18 You. That is, external cache 16 is global in that it is used for both integer unit 12 and floating point unit 14.
  • GS global external cache
  • the integer unit 12 has a number of functional units. These function units have an integer processing execution unit 50 that is linked to the integer register staff 52.
  • the execution unit 50 includes two integer arithmetic logic units (IALUs), a shifter, and a multiply-by-one addition unit. This execution unit 50 operates on the data received from the register store 52 and writes back the result. ,.
  • Integer unit 12 is an on-board data cache
  • DS 54 loads the integer data into the register store 52, and then puts the data into the register store 52 Also, via floating point unit 14 Store in cache memory.
  • the address generator 56 supplies a virtual address to the DS 54, and generates an address using data from the register register 52. .
  • the data stored in this DS 54 only represents a portion of the total available memory, and the data required by the integer unit 12 is the DS 54 In some cases, it may be invalid. In such a case, the integer unit 12 accesses the external cache 16 to provide the desired data to the DS 54. In order to access the external cache 16, the integer unit 12 transmits the virtual address supplied from the address generator 56. Use a translation look-aside buffer (TLB) 58 to convert to a physical address. Thus, the TLB 58 provides a physical address to both the external cache 16 and the tag memory unit 18. Thereafter, the external cache 16 fills the DS 54 with the desired data.
  • TLB translation look-aside buffer
  • the integer unit 12 uses instructions to control data flow and operation. Therefore, the integer unit 12 is composed of an instruction cache (IS) 70, a branch prediction cache (BS) 72, an instruction cache 74, a discno, 'It has a Tutu 80 and Floating Point Instruction Queue (FPQ) 82, which is a super-scalar processor that collects instructions and supplies them to appropriate suppliers. Do this in the appropriate order within the samunit 10.
  • IS instruction cache
  • BS branch prediction cache
  • 74 instruction cache
  • 74 a discno
  • 'It has a Tutu 80 and Floating Point Instruction Queue (FPQ) 82, which is a super-scalar processor that collects instructions and supplies them to appropriate suppliers. Do this in the appropriate order within the samunit 10.
  • FPQ Floating Point Instruction Queue
  • IS 70 stores and supplies instructions. Some instructions are in minutes It is a branch instruction and creates a discontinuity in the program flow.
  • the BS 72 is connected to the IS 70, and stores a pointer to a branch target corresponding to each branch instruction in the IS 70.
  • the instruction buffer 74 is also connected to the output of the IS 70, and loads the instructions from the IS 70 in a desired order.
  • the disk tuner 80 reads the instructions, etc., the instructions, checks them, and provides the necessary hardware supply sources. Verify that the validity is valid, and also provide instructions to the appropriate function units in the microprocessor suite 10.
  • This dispatch unit 80 directs the instructions to be sent to the floating point unit 14 to the floating point queue 82.
  • the dispatcher unit 80 sends integer operation instructions to the execution unit 50 and memory addresses to the address generator 56. -Give an order.
  • the floating-point unit 14 is a floating-point execution unit (FPXU) 100, a floating-point register file (FREG) 102, and a floating-point load queue ( (LDQ) 104 and storage queue 106.
  • FPXU100 has two floating-point execution units that operate on data read from FREG102, and writes the processing result back to FREG102.
  • the integer unit 12 Since this FPU 14 does not include any address control structures, the integer unit 12 must have an external cache 16 ⁇ _
  • the load instruction for FPU 14 reads the appropriate data from LDQ 104 and writes it to FREG 102.
  • the stored information is sent via the STQ 106 to the external cache 16 from the FREG 102.
  • the integer unit 12 will store the data to the external cache 6 as the store instruction in FPU 14 will work to transport the data STQ 106. Control your memory.
  • SMU 10 f is often preferred in a preferred embodiment.
  • a route pipeline structure is provided.
  • instruction buffer 74 fetches four instructions per cycle from the IS 70 output.
  • the Dispute Tuning 80 sends up to two memory instructions to the Address Generation Unit 56 in each cycle.
  • send up to two integer operation instructions to the execution unit 50 and send up to four floating point instructions to the FPQ 82.
  • the pipeline is used in the continuous operation mode. In other words, the pipeline does not stop and causes instructions to progress continuously from one stage to another in the pipeline. It should be noted that, for detailed information on their control and re-filling of de office 0 Tsu thousand processing pie bra Lee down _ _
  • Figure 2 is a block diagram showing a set of function instruction flow paths (pi-planes) in SMU10.
  • integer unit 12 sends a set of appropriate instructions from external cache 16 to data bus 200. Through to IS70. Each of these instructions is 32 bits wide. Since the integer unit 12 loads four instructions at a time into the IS 70, the data node 200 has 12.8 bits. Width.
  • Dispatching unit 202 has a fixed blade decoding function, instruction buffer 74, dispatching unit 80, and fixed floating point formatting function. In addition, it is equipped with an FPQ 82, all of which are shown in FIG. Therefore, the dispatcher 202 receives four instructions at a time via the data bus 204, and adds 18 bits to each instruction to perform routine processing. Facilitate, marshall these instructions, and order them from zero to four instructions per cycle. In this case, the excess bit addition processing is part of the blade decoding operation.
  • the dispatch unit 202 is configured to be able to send commands with a large number of pipelines.
  • These 'lines' include memory pipelines 210, integer pipelines 212, and floating point 'lines' 214.
  • the memory pipeline 2 210 and the integer pipeline 2 212 each have two independent pipelines, but the floating-point pipeline 2 14 Has four instruction widths, with widths for two floating-point operations and two floating-point memory operations.
  • the dispatcher unit 202 sends a memory instruction to the address generator 56 through the memory pipeline 210. Sends an integer operation instruction to the execution unit 50, and sends a floating-point instruction to the FPU 14.
  • the dispatcher 202 has some floating memory in both the memory-by-plane 210 for address generation and the floating-point pipeline 220. Sending a memory command.
  • the dispatch unit 202 has an integer pipeline 212 and a floating-point unit for executing some floating-point instructions such as floating-point comparison and conditional movement. Send to both planes 2 1 and 4.
  • FIG. 1 In addition to the components described with reference to FIG. 1, in FIG.
  • an integer storage pipeline 220 that couples the output of the DS54 to the dispatcher 202 and a tag memory Included is an address key 224 coupled between the nit 18 and the external cache 16.
  • Integer storage pipeline 22 allows integer unit 12 to update external cache 16 after a store operation to DS54. As a result, the integer unit 12 packages the integer storage instruction and its associated data together in the dispatch unit 202. In addition, after packaging, integer unit 12 sends instructions and data to floating point pipeline 214 to external cache 1 to FPU 14. Store the data for 6.
  • An appropriate address for storing the data from STQ 106 is provided from integer unit 12 via address key 222.
  • it is the dispatcher that matches the instruction sent to the FPU 14 with the appropriate data in the LDQ 104 and the address queue 24. It is a part of the function of 202.
  • Figure 3 shows the five-stage integer pipeline 2.50 part of the pipeline structure of the SMU 10 and simultaneously describes the functions performed in the individual stages.
  • the advantage of this integer pipeline 250 is that it has low latency between instruction fetching and execution and no load delay slots. , The same cycle in the case of dependent load processing after storage This includes the characteristic that data transmission and branching and delay slots can be executed simultaneously in the same cycle.
  • SMU 10 provides a processor for use in a reduced instruction set computer (RISC). This RISC structure affects many aspects of the design and implementation described here.
  • RISC reduced instruction set computer
  • the integer pipeline 250 is composed of a pitch stage 252, a decode stage 2554, an address stage 2556, an execution stage 2558, and a light level. Including Step 260.
  • the integer pipeline 250 includes both the memory pipeline 210 and the integer instruction pipeline 211.
  • Fetch stage 25 2 has integer unit 12 and feeds external cache 16 through data node 200 to IS 70 .
  • the dispatcher unit 202 has a certain predecode function. In other words, the predecoder obtains four 32-bit instructions from IS 70, and then adds 18 bits to each instruction to facilitate dispatch processing.
  • the Brake Decoder sends the pre-decoded instruction to the instruction buffer 74. Also, a certain branch prediction operation is performed in the funiting stage 252. In the branch prediction operation in the flip stage 25, one branch prediction is performed for every four words.
  • the decod stage 25 4 is executed from the instruction buffer 74. Access the instructions and decode them to determine the type of these instructions. Since the SMU 10 can process up to four instructions per cycle, it defines a mechanism for recognizing the relative order of instructions in each cycle. This is very important .
  • the dispatch unit 202 expresses these instructions on a scoreboard, and responds to the request of the instruction with an effective function reduction. Thus, the dispatch unit 202 sends out only the instructions corresponding to the effective functions.
  • the register register 52 is accessed by a memory instruction to extract address register specifying information.
  • decode stage 2554 sets the relative priority among instructions by reading a program counter that operates on the next instruction to be executed. decide .
  • the dispatcher 202 associates the relative priority of the instructions with the control code dispatched with each instruction.
  • the advantage of the present invention is that instructions are reordered in the order of the source code in the instruction buffer when less than four words are parsed from the instruction buffer. C and ⁇ are not required
  • the address step 2556 uses the address generator 56 to generate a load address and a memory address.
  • Execution stage 258 has the majority of functions.
  • the execution unit 50 is all integer arithmetic logic units. IALU operation, except that it performs multiplication and division (which take many cycles) and multiplies this one cycle. And the actions in the division are performed during the execution phase. That is, the execution unit 50 supplies data to the register fin- er 52 during the execution phase 25 to the register 54.
  • integer unit 12 determines the branch during execution phase 25 58, performs a TLB 58 lookup, and detects an exceptional condition.
  • the writeback stage 260 concludes the execution stage 258 followed by the integer pipeline 250 portion of the SMU10 eveline.
  • the necessary write operation to the register register 52 is arbitrarily performed.
  • writing to the register register 52 is irreversible. Therefore, integer unit 12 executes the instruction properly, and the higher priority instruction (ie, the instruction that should have higher priority in the instruction flow) is executed in execution stage 2. Enable writing only if it does not occur in any kind of exception condition detected during 5.8. A more detailed explanation of exception handling and decisions follows.
  • FIG. 4 shows the integer-line 250 to the floating-point pipeline 300 in the SMU10 pipeline structure.
  • FIG. 4 is a block diagram showing separation of parts. The description of FIG. 4 will be made with respect to the components of FIG.
  • integer unit 12 supplies address control information to external cache 16 to accumulate data corresponding to floating point unit 14. Access. This is because floating-point loads and store instructions pass through integer pipeline 250, especially memory pipeline 210, to TLB 58, where external This means generating the physical address of the required data in hash 16.
  • the data path of the TLB 58, the external cache 16 and the external cache 16 to the LDQ 104 is the external cache pipeline shown in FIG. 322. This external cache pipeline 302 operates in five cycles.
  • the external cache 16 has an interleaved structure to improve bandwidth. That is, the even address is arranged in the first bank indicated by 16a, and the odd address is arranged in the second bank 16b.
  • the tag memory 18 is similarly divided into an even tag memory 18a and an odd memory tag 18b.
  • the external cache, 'e-line 302 generates data corresponding to the FPU 14 by supplying the data to the LDQ 104.
  • LDQ 104 has even LDQ (LDQE) 104 a and odd LDQ (LDQE) 104 b It is divided into and.
  • the integer units 1 and 2 are addresses _ One
  • bellows 304 It has a bellows 304, and the bellows operates in an "interleave structure with multiple parallel access processing" filed on February 15, 1993.
  • address bellows 304 will return when two instructions that need to flow on the same side of integer pipeline 250 come from the pipeline. Improves the performance of the interleaved external cache 302. That is, address bellow 304 holds one of the instructions, proceeds with the higher priority, and supplies the held instruction in the next cycle. be able to.
  • the integer pipeline 250 will not issue instructions to the FPQ 82 until all higher-order instructions have executed and any exceptions or dependencies have been resolved. No. Therefore, once an instruction is sent to FPQ 82, all of these instructions will be supplied. Therefore, the instructions are not aligned in FPQ 82 until writeback stage 260.
  • the SMU 10 also provides a separate level cache as described in a merged U.S. patent application entitled "Separation Level Cache," filed February 15, 1993. Adopt structure.
  • the use of a five-stage external cache 302 creates problems for floating-point instructions, and in a simple implementation a floating-point load followed by a five-cycle (or two) cycle. Up to 0 instructions). Prevents sending of any floating-point instructions. Can be powerful.
  • FPQ 82 will be implemented as a first-in-first-out (FIFO) queue. Therefore, a floating-point instruction that uses the result of a floating-point load instruction can immediately follow the floating-point load instruction in FPQ82. For this reason, the dispatch unit 202 ignores the potential of the external cache 302. Thereafter, the integer pipeline 250 continues operation on other instructions quickly and automatically. This is a memory instruction. Proceed to the external cache plane 302 via the line 210, and after 5 cycles, store the mouth data in the LDQ 104.
  • FIFO first-in-first-out
  • the floating-point load instruction waits at FPQ 82 until it becomes valid at load data LDQ 104, and is sent to FPU 14 when ready. Further, the arithmetic instruction waits behind the floating-point instruction in the FPQ 82 until the load data power FREG file 102 is supplied.
  • FPU 14 results in out-of-order execution of floating point instructions for integer instructions. Also, the potential of the external cache pipeline 304 does not require execution in the order of the floating-point and integer instructions, and thus the integer pipeline 25 Hidden from zero.
  • Figure 5 shows the integers, the pipeline 250, the external cache pipe.
  • This is a flowchart showing a combination pipeline 350 including a brine 302 and a floating-point pipeline 350.
  • the combination pipeline 350 has F, D, and D, respectively, corresponding to the Fetch, Decode, Address, Run, and Lightback stages. 'Recognize each stage of integer pipeline 250 using A, E, and W cycles.
  • combinatorial pipeline 350 includes an S stage that indicates an excess cycle to grant floating point instructions from FPQ 82. That is, floating point dispatches occur in the S phase based on supplier conflicts and register dependencies.
  • the steps indicated by G, H, I, J, and K are part of the external cache pipeline 302.
  • the combination pipeline 350 includes an L stage representing a cycle for writing load data to the LDQ 104.
  • the stages denoted by T, R, X, Y, Z, U, and V define the floating-point pipeline 300.
  • the T stage is a T bus transfer stage, in which an instruction is passed from the integrated circuit package including the integer unit 12 to the integrated circuit package including the FPU 14. Allow the time required to do so. Therefore, it corresponds to a chip configuration that traverses the SMU 10 such as transfer from the integer unit 12 to the tag memory 18 and the external cache 16. All cycles are acceptable.
  • the R stage reads FREG102 when needed. This place In this case, FPU 14 has four stages, X stage, Y stage, Z stage and U stage. These steps jointly perform floating point operations. Execution Stages X—A complex operation that requires several paths through Y may be performed, but the result is determined iteratively.
  • the V-stage writes to the FREG file 102 to complete the floating-point pipeline 300.
  • the floating-point pipeline 300 is one cycle per two floating-point instructions and two floating-point memory instructions. It has a supply source to operate simultaneously.
  • FIG. 3 is a detailed block diagram of Tututu 202. That is, the dispatcher unit 202 is a blade decoder 400, an instruction buffer 74, an integer disparity unit 402, and a floating-point instruction format. It has a matting unit 404, a floating-point disc unit tuner 406 and an FPQ 82. Of these, the integer dispatch unit 402, the floating-point prepackaging unit 104, and the floating-point dispatch unit 106 are shared. As a result, the dispatching unit 80 of FIG. 1 is configured.
  • the pre-decoder 400 reads four instructions at a time from IS 70. Thereafter, Predecoder 400 checks the instructions read from IS 70 against general supplier requests. Then, they are reformatted and converted into a format that is convenient for register scoring and supply of data. . At this point, it is better to analyze the instructions, make preliminary decisions on the sourcing requirements, and search individual instructions to extract the information contained in each instruction. Many valid times exist in the flow of instructions. Then, during the decoding stage, there is little time available to perform some of these functions
  • FIG. 7 shows a template in the case of the reformatted instruction 450 after the predecode processing.
  • This reformatting instruction 450 has an instruction area 452, a register designation area 454, a validity area 456 and a 0P code.
  • the instruction area 452 is an original instruction with a width of 32 bits.
  • the register designation area 454, the validity area 456, and the 0P code category one area 458 are areas to which the brake decoder 400 adds.
  • the designated register area 454 is a 5-bit area that represents the designated register corresponding to the instruction in the instruction area 452.
  • the set of instructions used in the SMU 10 is the same as that of the case where each instruction is composed of 32 bits when the specified register exists. Can be placed in a number of different locations. Therefore, locating the designated register during the pre-recording process and placing it in a known location can save a great deal of time later. Wear . In other words, it is necessary to set a fixed position corresponding to an important register value.
  • the validity area 456 encodes a number of features that the predecoder can extract from the instruction. Effectiveness area 4
  • the validity region 456 includes multiple 8-bit positions. That is, these positions correspond to r d valid, instruction valid, int Z fp instruction, int and fp instructions, r s valid, rt valid, prediction bit, and delay bit, respectively.
  • the rd valid bit acts as a switch to indicate whether the five bits in the specified register area 454 are valid for the instruction. .
  • each integer instruction can have up to three registers, a designated register, and up to two source registers.
  • 'SMU 10 defines the first source register as the rs register and the second register as the rt register.
  • Each instruction can use any of zero, one, or two source registers.
  • Effectiveness area 4 5 The rs valid bit in 6 indicates whether or not the command rs register is used.
  • the rt valid bit in the validity field 456 indicates whether or not the instruction rt register is being used.
  • the rs and rt registers can be easily located in the instruction set in the case of SMU10, it is necessary to extract these registers during predecode processing. No. That is, it is the designated register that can appear at many positions in the instruction.
  • the instruction valid bit is the integer dispatch unit 4
  • the 1 nt / fp instruction valid bit indicates whether the accompanying instruction is a floating point instruction for the dispatch unit 402, and the int and fp valid bits are Indicates whether the accompanying instruction is both a floating point instruction and an integer instruction.
  • the 5-bit 0P code category area 458 is composed of a dispatch instruction 402 or a group of instructions or a plurality of instructions separately from other instructions. Combining sets of instructions together according to the specific supplier's requirements or other factors that require processing. Table I below defines the set of OP codes used in the integer dispatcher 402. O
  • Cat at pc is a category list of integer OP codes selected for the preferred embodiment.
  • the bit pattern corresponding to C at 0 pc corresponds to the instruction represented by the specific category in the 0P code category area 458 of the above instruction. Attached.
  • the numbers in parentheses in the head of the bit pattern indicate the position numbers of the bits, and "0" indicates the lower bit number.
  • “4” indicates a high-order bit number.
  • the discussion above refers to floating point units in the preferred embodiment of the coprocessor. Even if the 0P code category above was selected to group instructions with similar sourcing requirements, the 0P code cards would share common features. There are groups of categories.
  • the decod processing and the subsequent decod processing and despatch processing were performed as efficiently as possible.
  • common features distributed in different 0P code categories are meaningful to the assignment of suppliers and have similar pit patterns.
  • the last six 0P code categories all represent instructions of the memory type, and therefore bit positions 2 and 3 are set. . That is, only the 0P code category of the memory type instruction sets both bits in positions 2 and 3.
  • the dispatch unit 402 quickly determines a memory instruction by means of the masking bits 2 and 3 so that both of them can be used. It is possible to know whether the position is "1" or not. Similarly,
  • branching OP code categories i.e., bccdep, brbit, and mvccdep. These instructions all have bit positions that match "0 1 0". It has 2, 3 and 4.
  • the pre-decoder 400 re-formats and arranges the processed instructions in the instruction buffer 74.
  • the four types of instructions fetched from the IS 70 are 128 bits in total, but the four types of instructions stored in the instruction buffer 74 are 20 bits in total. It becomes 0 bit. That is, the requirement for excess memory for the instruction buffer 74 is due to the performance benefits obtained from the bleed processing during the decode stage 25 54. Significantly offset.
  • FIG. 8 is a block diagram of the data flow through the integer dispatcher 402 shown in FIG. In other words, the integer dispatcher 402 has five crossbars.
  • the crossbar receives instructions from the instruction buffer 74 (Kure Register).
  • These crossbars are two integer crossbars 470, 2 ⁇ memory crossbars 472, and one branch crossbar. Includes snowflakes 4 7 4.
  • the integer crossbar 470 selects the first two integer operation instructions and places them in the integer pipeline 2 Send to 1 2.
  • the one with the highest priority is attached to the left pipeline, according to the specification of the present invention. Sent to one of the pi-planes called.
  • crossbar 470 sends the lower priority of the two integer operation instructions to the right integer pipeline in integer pipeline 212.
  • the memory cross memory 472 selects the first two memory operation instructions from the four instructions sent from the instruction buffer 74. Send these to the memory pie plane 210.
  • the memory cross-connect 477 2 transfers the higher priority of these two memory operation instructions to the left memory pipe plane. And other things to the right memory pipeline.
  • branch crossbar 474 selects the first branch instruction and sends it to the branch logic. Note that all the five types of crossbars shown in FIG. 8 operate simultaneously and receive four types of instructions in parallel from the instruction buffer 74. In this case, there are more or less than two integer operation instructions and more than two among the four instructions received from instruction knocker 74. It is possible that there are fewer memory operation instructions and more or less than one branch instruction. As a result, these cross-nodes will extract less than their individual maximums when fewer than the appropriate type of instructions are valid. ing .
  • SMU10 is a snowboard that can execute up to four types of instructions in each cycle. It is a scalar processor. These instructions are always executed and sent in order. Therefore, in order to execute the processing in such an order, in each stage of the integer pipeline 250, the individual instructions in the specific stage have a relative priority. It is. That is, two types of priority bits expressing such relative priorities are attached to each instruction.
  • the priority is initially set by an instruction counter associated with the instruction buffer 74.
  • This instruction counter continuously points to the highest priority instruction among the four types of instructions sent to the dispatch unit 402. Thereafter, as the dispatcher unit 402 continues to send instructions to the pipeline, the instruction counter becomes the highest priority non-dispatcher in the instruction buffer 74. Will be attached to the switch instruction.
  • an integer cross bar operates in accordance with the value of the instruction power counter to select the first two integer operation instructions from the four types of instructions.
  • the dispatcher 402 is not a memory instruction, not a floating-point instruction, and the first two valid instructions. Find the instruction.
  • each instruction Valid bits in validity area 4 56 and fp / int validity bits point to instructions that are valid non-floating-point instructions.
  • the dispatch unit 402 determines the 0P code category of each instruction. Mask the second and third bits of the bit pattern in the area. That is, if these bits are not both "1", the instruction is not a single memory instruction.
  • valid, non-memory, non-floating point instructions are considered integer instructions.
  • selecting memory instructions is simple.
  • the instruction counter, the valid bits in the validity region 456, and the 0P code category regions 2 and 3 in the 458 According to the mask result of the position bit, the dispatcher 402 can quickly determine the first two memory instructions. .
  • the selection of the highest priority branch instruction to supply to the branch exit also includes an instruction counter, valid bits in validity area 456, and bit positions 2,3. It depends on the comparison between the masks of 4 and 4 and "0 1 0". Thus, if a proper match is obtained, the instruction is considered to be a branch instruction.
  • the instruction sent to the branch port is also J ⁇ 0 to the other pipeline. 0
  • timing is very important, especially in the case of memory instructions.
  • one memory instruction generates an address in the next cycle. It is important that the information used at the same time be dispatched to the register file 52 as soon as possible in order to access it. Therefore, dispatcher 402 exposes orders to pipelines prior to a supplier conflict decision.
  • the dispatch unit 402 can output a release control signal for each instruction. That is, this release signal is issued for an instruction that should not be sent.
  • the instruction counter proceeds only in response to a validly dispatched instruction. In other words, if, for any reason, no instruction should be dispatched in any decoding processing cycle, the dispatch unit 402 will A release signal is issued in response to a shipping instruction. In this case, the instruction counter does not proceed.
  • FIG. 9 is a diagram for schematically explaining how to use the register core board 480 for setting and determining supplier conflicts.
  • the register core board 480 shows the comparisons needed to prevent inappropriate access of the registers in the register store 52. It is.
  • the top of the array contains the five bit values for each of the four instructions in the two source registers, for a total of Eight lines are drawn.
  • the disk tuner 402 is the value corresponding to the source register arranged at the top again.
  • ard i 1 means the instruction register in the left integer pipe located at the address stage.
  • arddir is the left integer pipe specification register
  • ardml and ardmr are the command registers for the left and right memory pipes at the address stage, respectively.
  • each register has a corresponding valid bit from the validity area 456 of each instruction. Is attached. In addition, it holds five bit values that recognize the specified registers of four types of dispatched instructions, four already dispatched instructions, and two move instructions. There are 10 registers for this purpose. In addition, the registers that hold the specified register information have validity bits associated with them (the rd valid bit in the validity area 456, etc.). ).
  • the comparison between the designated register and the source register is performed when a circle appears at the intersection of the array. For example, a comparison is made to see if the designated register corresponding to the first instruction (rd0) is used as the source register corresponding to instructions 2, 3 or 4. Thus, in the case of the register core board 480, up to 72 types of comparisons are performed on five bit values in each cycle.
  • the dispatcher delays subsequent instructions requesting access to a busy supplier, while higher priority instructions use registers. Resolve conflicts by allowing you to That is, to delay an instruction dispatched in this manner, the dispatcher unit 402 issues a release signal corresponding to the instruction to be delayed.
  • the dispatch unit 402 sets the designated register of the instruction in the integer pipeline of the address stage 256.
  • One of the reasons for scoring the board is to use the register for the address to load the register immediately following in the next cycle. This is to protect against additions.
  • the FPU 14 does not have to wait. In other words, this is the configuration of the SMU 10 to eliminate the need to wait for the function unit after the operation is completed.
  • the dispatcher unit 402 not only uses the result of the register core board 480 to determine which instructions should be dispatched properly. Uses a lot of information. In other words, one of the goals in dispatch processing is to ensure that instructions are dispatched in order while resolving conflicts between suppliers.
  • the source restriction is one multiplier, one shifter, 2 corresponding to m V fti (move floating-point register to integer).
  • Specified registers, non-specific write port to register register 52 corresponding to mvfti, and cc includes the validity of the bit. For example, only one shift instruction can be sent out per cycle, so the second shift instruction in the four instruction groups has shifters enabled. I have to wait until it.
  • the dispatch unit 402 can take a number of states to cancel all integer dispatching processes.
  • This One oo state contains a qf 1 sh (cue flash), denoc gu mode, or floating-point cue following a mispredicted or exceptional branch condition. Includes when the full and memory pipes can no longer process memory operations
  • the register write port stores and merges instructions, and stores the integers, and stores the integers, mV itf and mvcitf in the FPQ 82 to carry the data associated with the instructions. Requesting the entire entry to be completed, sc progressing spontaneously, mvcitf progressing spontaneously when setting all cc bits in FPU 14 Includes making the job more concise.
  • FIG. 10 shows a fetch and a disk according to the present invention.
  • FIG. 3 is a simplified block diagram of the Tutsi system 500. That is, four 32-bit instructions are sent to the not-a-know 502. Thus, the supplied instruction is on a 128-bit boundary. _ One
  • the instructions that are arranged and sent out are always adjacent to each other. Further, the instruction sent to the buffer 502 is composed of an array of four words, and the instruction cache (not shown) buffers the instruction from the instruction cache (not shown). Enter the top of queue 502.
  • the dispatch unit 504 controls the dispatch of instructions, and includes a disk notch register 506 and a selector circuit 508. In addition, a group of on-dex registers 510 are used to output the output of the off-accumulator 502. Connected to Tu Tunit 504.
  • the dispatch register 506 functions as an "instruction register” up to the point where it is connected to the decoder and register register.
  • the dispatch register 506 is recirculated from the output register 510 or directly from the output of the buffer 502. Or refilled.
  • the buffer unit 502 is a disk from the instruction cache. It has a bypass (not shown) that provides a direct path to the register.
  • FIG. 11 is a diagram showing the operation of an instruction queue of four cycles as shown in FIG. In other words, in the first cycle, the knock-out register 502, the on-deck register 51, and the disc latch register 50 are used. 4 is filled with instructions that are represented by letters and executed in descending alphabetical order. Thus, the instruction pointer initially points to instruction "A".
  • “H” moves from the on-deck register 510 to the dispatch register 504.
  • the “I” is accessed directly from the Noffer 502, with the power of the power and the power of the power. In this way, when all the instructions from the on-deck register 51 0 expire, the buffer 502 starts to advance and additional instructions are taken. Be delivered. Such progression does not occur until the fourth cycle, and the force, disk, and temperature register 504 can be appropriately adjusted directly from the knockout table 502. Be filled. It can be seen that such a direct connection separates the fetch-pipe plane from the dispatch logic.
  • the patch logic only needs to operate the selector 508 which feeds each disnotch register.
  • the buffer 502 is advanced and the dump register 504 is filled at the same time. Instruction dispatching without continuous alignment (no realignment of instructions in source code order) is performed.
  • the floating-point instruction is not scorboarded or processed in the dispatch stage 25 4, but is simply passed through the integer dispatcher 402. Flows to floating-point instruction processing unit 404. In addition, during address stage 256, the floating point instructions are reformatted as appropriate for floating point dispatching.
  • FIG. 12 shows the template and the reformatting corresponding to the reformatted floating-point operation instruction 550 after the reformatting.
  • FIG. 18 is a diagram for representing a template corresponding to the floating-point memory operation 552 shown in FIG. In other words, the re-formatting of the floating-point instruction results in an instruction ⁇ 37-bit width.
  • the floating-point dispatcher 406 uses source conflicts and register scoreboards, similar to the dispatching process in decode stage 254. Controls the sending of fp-related instructions according to the command.
  • a 29-bit reformatted floating-point operation instruction 550 was sent to the T bus and only 9 bits were sent. Reformatted, matted floating-point memory instructions 55 2 Sent to the T bus.
  • Table II shows the floating-point 0P code and the accompanying 4-bit value representing the 0P code category. In this case, there is less category because the operation of the floating-point dispatch (S-cycle or FD stage) requires only 4-bit tags. It is shown . Again, the categories emphasize the demands of different sources. Table II shows two broad classes of subclasses: floating-point memory instructions and floating-point execution instructions. In this case, the highest bit of the OP code indicates a subclass. That is, a "0" at bit position 3 indicates a memory instruction, while a "1" indicates a floating point execution instruction.
  • FIG. 13 is a schematic diagram showing the dispatch processing in the SMU 10 for executing the floating-point read operation.
  • the register readout operation in unit 12 the address generation, and the TLB look-up function are performed by the address unit.
  • the live function is available for the Global Cache (GS) access unit.
  • the GS access unit 602 supplies the read data to both the LDQ 104 and the FPR 102. In addition, the GS access unit 602 emits an array signal on the LDQ 104 when data from the GS 16 is valid.
  • the integer unit 12 also has a load array counter (LDQ counter) 604.
  • the LDQ counter 604 operates in response to an increase signal from the GS access unit 602, which indicates the time that a hit exists in the GS tag memory. Also, the LDQ counter 604 sends the output to the FP disk-not-tuning unit 406. The output takes three states, which are 0, 1 or ⁇ 2.
  • the floating point load instruction starts at ISIU dispatcher unit 402.
  • the integer dispatch unit 402 uses this instruction for the integer pipeline (adresit unit 600) and the floating-point pipeline (FP disk patch unit 40). 6) Send to both.
  • the address unit 600 generates an effective address, which is Translate to a physical address. Further, the address unit 600 supplies the physical address to the GS access unit 602.
  • the integer unit 12 When the GS access unit detects a GS tag hit, the integer unit 12 knows that the corresponding data is valid, and the LDQ counts. It issues an additional signal to the parameter 604 and increases it by one. In addition, the GS access unit 602 sends an array signal to the LDQ 104 when the data is valid and writes it to the LDQ 104.
  • the FP dispatcher 406 holds the floating point load instructions in the FPQ 82 . If the LDQ power counter 604 indicates that the data corresponding to the floating point load operation is valid in the LDQ 104, then the FP disk, 'tu- Dispatch this instruction to FPU 14 via T-noss. Thereafter, FPU 14 reads the data from LDQ 104 and writes it to FPR 102.
  • FIG. 14 is a schematic diagram showing a dispatch process in the SMU 10 for executing a floating-point storage operation. That is, the integer unit 12 is a storage card that contains the register store 52, the address generator 56, the TLB 58, and the DS tag validity data. Equipped with a less-generating unit 610.
  • Storage data array counter (SDQ counter) 6 1 2 (SDQ counter corresponding to even addresses (SDQ counter)
  • the QE counter 6 1 2 a) and the SDQ counters (30 ⁇ 30 counters 6 1 2 13) corresponding to the odd addresses are two counters. Determines the state of STQ 106 with respect to force FPU 14.
  • the SDQ counters increase their stored values in response to additional signals from the FP dispatcher unit 406. Thereafter, the FP dispatch unit 406 receives a signal from the memory address generation unit 610, and instructs on which bank the storage process is to be performed. .
  • the floating-point store instruction starts at IS integer dispatch unit 402. That is, the dispatch unit 402 stores the floating-point storage instruction in the address generation unit 61 and the FP disk unit, the To both sides. Thereafter, the store address generation unit 610 receives the floating point store instruction and any address source register specific information. In addition, the FP dispatch tuner 406 receives the data source register specific information.
  • the storage address generation unit 610 determines the effective address and translates it into a physical address.
  • DS54 has tag memory and available memory (not shown) that are checked to ensure consistency between DS and GS.
  • the storage address generation unit 610 sends the physical address to the GS tag 18 and also sends the even / odd bank signal to the FP dispatcher unit. Send it to Unit 4 06.
  • hitting on the GS tag 18 causes the storage addresses to be arranged in the storage address 22c.
  • the external cache control logic Step 614 checks the status of the appropriate SDQ counter 612 to determine if the data force FPU 14 is valid in STQ106.
  • the FP dispatcher 406 will refrain from sending floating point store instructions until normal instructions and the dependencies of the supplier allow instructions to be dispatched. Also, upon receiving a store instruction, FPU 14 reads the data from FPR 102 and arranges it in STQ 106. At this time, the SDC counter 612 is incremented to indicate that it is valid at the data force STQ106. Thereafter, if the entries in SDQ 106 and the entries in the address cache 222 match, the external cache control logic 614 clears the data. Dequeue and send to external cache 16.
  • the pipeline described above is continually fetched in its preferred mode of operation and operates on instructions that are decoded and executed.
  • a number of situations can arise in the operation of a superscalar style mouthpiece that, due to the forces, can make the pie line operation discontinuous. These situations are generally referred to as exceptional conditions in the preferred embodiment, in which the SMU 10 operates the pipeline in a special state. One-let it work.
  • the methodology for handling the exceptional state adopted by the SMU 10 is referred to as exception handling.
  • the SMU 10 extends this notion of exception handling to exceptions and situations that are not generally defined as exceptions, to all of these. Provide a universal system that can respond.
  • exception handling logic coupled to virtually all of the functional units of the SMU 10 monitors and controls the exception handling.
  • the SMU 10 not only includes the exceptional situations of the conventional integer unit, but also the data cache miss, the TL Includes exception call system responses and exception handling in floating-point instruction exception situations, branch mispredictions, and recognizable exception situations.
  • SMU 10 provides a general way of handling exceptions in response to these exceptions.
  • SMU 10 handles all exceptions in effective stage 258. In this case, writing to the register information 52 is irreversible, and exceptions must be detected before the write-back stage 260. . SMU 10 also determines any exceptions associated with higher-priority instructions prior to dispatching the floating-point instruction to FPQ 82.
  • Another factor in the complexity of the exception handling system is the use of continuously running pipelines in the SMU 10. In other words, the SMU10 pipeline is executing instructions in each cycle without stopping. Therefore, due to the speed of the pie line, the small lifetime detected during the effective phase 258 after an exception, and the large chip size, all of the SMUs 10 can be used. It would be impractical to suspend the pie line by suspending the dispatch of instructions for the part.
  • exception handling uses a high-precision model.
  • SMU 10 is also less accurate by separating the higher latency external cache pipeline 302 from the integer pipeline 250.
  • 3 1 ⁇ 11 10 adopts a program counter in the execution stage 2 558 and raises an exception using the priority bit added to each instruction. Recognize the specific instruction that occurs.
  • the two bit priority codes added to each instruction indicate the relative priority of the instruction at the same stage in the pipeline.
  • priority bits serve a second function. That is, in the event of an exception, SMU 10 allows all instructions with a higher priority than the instruction that completes the exception. However, it cancels exception completion instructions as well as lower priority instructions.
  • the DS54 is a direct map cache that stores 16 KB data with 32 byte wiring.
  • DS 54 has tag memory and validity bit memory. In this case, each word in DS54 is accompanied by one validity bit.
  • the effectiveness bits of the DS54 have already described the separation level cache.
  • SMU10 uses the same efficacy bit to assist in the extinction of DS memory.
  • the SMU 10 always checks the DS54 data area before knowing whether there is a hit in the DS tag memory or what is overwritten. Remember. Therefore, If a DS tag is present, the exception handling logic treats the miss as an exception as described above.
  • the exception handling port erases the memory even if there is a hit in the DS tag. .
  • the exception handling logic clears the validity bit associated with the stored data code and invalidates the data. .
  • the next operation to read from this location will cause a D miss, which will cause the external cache 16 to read this location (exceptional situations). Is generated).
  • the next write to this location then stores the data and sets the associated validity bit indicating that the data is valid.
  • the dispatcher 202 flushes the integer pipeline 250 over two or three cycles. While this flashing occurs, the exception handling logic can still monitor what is happening to the DS54, and At that time, it is possible to make necessary corrections.
  • exceptions are handled in the following order: integer unit exception, TLB exception, FPU 14 execution unit exception, IS Miss, and DS Tag Miss. .
  • Integer unit exceptions generally occur in integer unit 50 in a form like overflow.
  • the SMU 10 Upon detecting this exception, the SMU 10 immediately starts handling the exception. In the first stage, which of the four possible instructions in the execution stage 258 caused the exception to be identified is identified. The result of this instruction identification process is known when the function unit that detects the exceptional situation reports a 2-bit priority code from the accompanying instruction. Note that such notification is made to the exception handling logic.
  • processing logic selects the highest-priority instruction that caused the exception as the exception instruction and allows the instruction with the higher priority to complete, In addition, all exception instructions and lower priority instructions are cancelled.
  • exception handling logic In order to cancel an instruction, the instruction must not be allowed to make irreversible changes to any memory location. Therefore, exception handling logic disables writing to the register file by the canceled instruction. In addition, in order to disable the writing of such instructions to the register file, the exception handling logic must check the instruction's validity bit. Release (that is, invalidate the instruction).
  • the register file has removed the validity bit It cannot be changed by the instruction.
  • the validity bit is different from the instruction valid bit in the validity area added to each instruction in the funitic stage. That is, the bits are used to indicate the validity of each instruction for each stage of the SMU 10 (ie, whether any particular stage can process the instruction). It is an accompanying 1-bit code. As the pipeline continues to progress through each cycle, instructions not selected in the next step are overwritten and lost from the pipeline.
  • exception handling logic not only prevents writes to the integer register file, but also allows exception instructions and all lower priority instructions to be written to the FPQ. 2 to prevent writing to these external cache pipes 302.
  • the exception handling logic sends a signal to the dispatch unit 202 indicating the existence of the exception condition. As a result, the dispatch unit 202 stops sending all instructions until it is known that operation can be resumed.
  • a program counter associated with the execution stage 258 is provided, and the counter uses the notified priority code and executes the program code.
  • the program code number corresponding to the exception instruction is determined by adding the number to the program counter.
  • the program code number corresponding to this exception instruction is the exception program counter (EPC).
  • EPC uses an instruction buffer 74 and instruction cache. Supplied to the logic that controls the queue 70. As a result, the instruction buffer 74 advances its instruction counter until it points to an exception instruction as the next instruction.
  • IS 70 fetches an instruction from the exception handling vector to handle the exception. In this way, when the instruction from the exception handling vector is fetched and the dispatching process is ready, the dispatching unit 202 reopens the dispatching unit. To resume exception handling. Thus, when the exception processing is completed, the “normal” operation of the SMU 10 resumes. For some types of exceptions, processing resumes with the exception instruction, and for other types, SMU 10 handles a completely different combination of instructions. Thus, an exception to the integer execution unit instruction cancels the action of this instruction and the instructions following it, dispatching and executing the exception vector instruction, and It is handled by resuming operation.
  • exception handling logic handles TLB exceptions in the same way.
  • the TLB exception occurs when the TLB 58 cannot look up the physical address corresponding to the effective address generated by the address generator 56. Occurs.
  • the physical address can also be determined by the SMU 10, but this process requires several cycles. Therefore, in response to the TLB exception, the exception handling logic recognizes the instruction causing the TLB exception as an exception instruction. The exception instruction and lower priority instructions can then be replaced with higher priority instructions. Cancel by completing the previous instruction
  • the EPC notifies the instruction buffer 74 of the indicated value for the instruction causing the TLB exception.
  • the TLB refill is handled by the software routine, even if there are no errors on its own. Thereafter, when the refilling process is completed, the program execution is resumed from the place where the TLB exception occurred.
  • a U.S. patent application entitled "Translation look-aside buffer with variable page size" filed on February 5, 1993 was filed. Please refer to it.
  • the instruction counter simply instructs the instruction at the time the TLB exception occurs and dispatches it to the dispatcher unit 202 for examination. Let me do it. Thereafter, the instruction counter does not move until TLB 58 is ready, and the dispatcher 202 continues to dispatch instructions continuously. Normal operation resumes as soon as the physical address becomes valid.
  • Exception handling logic handles exceptions in floating-point execution as well as exceptions in integer unit execution, with one notification. That is, as described above, SMU 10 employs a low-precision exception model for floating-point instructions. Therefore, when an exception occurs, the program counter does not direct the instruction that causes this exception. Therefore, handle floating-point instruction exceptions. To do this, the exception handling logic informs the current value of the program counter and the type of exception.
  • the advantages of the present invention are that exceptions can be quickly determined (within one cycle), specific exception instructions can be recognized with high accuracy, and higher priority instructions can be completed. It depends on the system function to be used. Next, the instruction flow shown in Table m Table m Instruction order Instruction Exception
  • a DS miss occurs in the process of executing the fourth instruction.
  • the exception handling logic allows the first, second, and third instructions to complete.
  • the dispatcher dispatches not only the fourth instruction, but also the fourth, fifth, sixth, and seventh instructions.
  • the dispatching process is a new command. Instructions are fetched from the instruction buffer 74 in the order starting from the instruction.
  • the present invention provides a simple and highly efficient method for solving the problems of instruction dispatching and exception handling in the Sino, Scalar Manore Reprocessor. provide .
  • the description of the use of a floating-point coprocessor in the preferred embodiment does not limit the invention to only one type of coprocessor. That is, other types of coprocessors are also effective, as is well known in the art.
  • the present invention provides a simple and efficient solution to the problem of instruction dispatching and exception handling in a superscalar multiprocessor. be able to.

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Description

明細書 命令デ ィ スパ ッ チお よび解除制御を含むス 一パース カ ー ラ マ イ ク ロ プロセ ッ サ命令パイ ブラ イ ン
技術分野
本発明は一般にパイ ブラ イ ンィ匕 し たス 一パー ス 力 一 ラ マ イ ク ロ プロ セ ッ サ に関す る 。 特に、 本発明は正常処理 中およ び例外処理後のパイ プラ イ ン化ス ーパ 一 ス カ 一 ラ マイ ク 口 プロ セ ッ サ にお け る命令ディ スパ ッ チ処理に関 する 。
背景技術
マイ ク ロ プ ロ セ ッ サはァ ド レ ス処理、 実行およ び制御 動作用 の限 ら れたオ ンチ ッ プ供給元を備えてい る。 つ ま り 、 マ イ ク ロ プロセ ッ サ （経済性およ び実行速度の両面 において） に掛かる費用 と 供給元の量 と の間には一定の ト レ ー ドオ フ が存在する。 ま た、 マイ ク ロ プ ロ セ ッ サの 設計者が特定の供給元の組合せを設計 し た場合、 こ れ ら の供給元は最高の性能を発揮す る よ う に最大高率で使用 される べ く 考慮 さ れる 。
例えば、 ス カ ー ラブロセ ッ サの場合、 有意義な供給元 の制限例 と して、 メ モ リ ー か ら取 り 出 さ れて A L U に送 られるためだ けのチ ッ プ上の有効性が挙げ られる 。 こ の A L U はデー タ に基づいて動作 して出力を供給 し、 そ の 後、 メ モ リ 一 か ら他のオペラ ン ドが送 られる と他の演算 一 を実行するべ く 対応す る 。
A L U は臨界要素 （ ク リ テ ィ カ ル要素） であ る た め、 休止状態におかれな い こ と が容易に認識で き る。 ま た、 性能を向上す る ため に、 A L U の前にパイ プラ イ ン状の 構造が加え ら れてい る 。 すなわ ち 、 パイ プラ イ ン構造に よ り 、 A L U はオペラ ン ドを可能な限 り 高速で処理で き る よ う にな り 、 オペラ ン ドにつ いての待機が不要と な る ために性能が向上す る のであ る 。
し 力、 し なが ら 、 パイ プラ イ ン に不正デー タ が含ま れる よ う な状態においては種々 の問題が発生 し た。 こ の よ う な状態の一例は状態分岐か ら生 じ る 。 つ ま り 、 パイ ブラ ィ ンは分岐状態にお け る可能性の一のみに対応する デー 夕 を含む こ と が可能であ る が、 時と してデー タ が不正で あ る場合があ る 。 そ こ で、 例外ま たは ト ラ ッ プ と い う 用 語が当 シ ス テ ム に よ り 実行 さ れる例外的な処理の要求を 認識す る ため に用い られる よ う にな っ た。
さ ら に、 こ の よ う な例外的事態に対処する ために種々 の対策が開発 され、 新 し い対策に新 し い問題が伴 う と い う 繰 り 返 しが現在 も続いてい る 。 し力、 し な力 ら 、 こ の よ う な引 き続いて行われる新 し く 改良さ れた シ ス テム の開 発の中で、 性能を最大発揮 さ せ る こ と は本来の 目 的であ ス ーノ、。一ス カ 一 ラ マィ ク 口 プ ロセ ッ サ も ま た同種の問 題を抱えてお り 、 こ れ ら の問題は さ ら に大掛か り で よ り 複雑な 問題ば力、 り であ っ た。 ス 一パー ス カ ー ラ マイ ク ロ プロ セ ッ サは多機能ュニ ッ ト を備えてお り 、 同ュニ ッ ト は命令を寒行する だ けでな く 他の機能ュニ ッ ト と して他 の動作を実行す る こ と が可能であ る。 例えば、 ス カ ー ラ プロ セ ッ サが 1 パイ プラ イ ンス テー ジ 当た り 1 個の命令 を有す るパイ プラ イ ンを備えてい る場合、 ス ーパ一 ス カ
— ラ マ イ ク 口 プ ロセ ッ サは 1 ス テー ジ 当た り に多数個の 命令を有 し得 るパイ プラ イ ンを備え る こ と に な る。
スーパー コ ン ピュ ー タ は し ば しばこ の よ う なス ーパ ー ス カ 一 ラ構造を採用 し、 こ の場合 も性能 と費用 と のかね 合わせが重要な問題 と な る 。 さ ら に、 マ イ ク ロ プロ セ ッ ザに備え られ る供給元か ら最大の計算能力を引 き 出すこ とが極めて重要であ る。 ま た、 最高性能を引 き 出す上で の要点には例外事態を迅速に処理 し得 る高速で高効率な パイ プラ イ ンが含ま れる。 こ の場合、 機能ュニ ッ ト を可 能な限 り 迅速に対応 さ せる ためのルー チ ン命令は ビ ジー 状態に あ る供給元の高速解析を必要 と す る 。
発明の開示
本発明は多数の実行能力を有する ス ーパー ス カ ー ラ マ ィ ク ロ ブロセ ッ サに高速かつ高効率なパイ プラ イ ンを備 え る ための装置およ び方法を提供する 。 本発明のパイ プ ラ イ ン は利用可能な供給元のパイ プラ イ ン内でディ スパ ツ チ さ れる命令に迅速に適応す る。 さ ら に、 当パイ ブラ ィ ン中 に発生する例外事態はすべて同一のパイ ブラ イ ン ス テー ジ において同一の方法で効率良 く 処理 さ れる 。
本発明の一態様に よれば、 5 段階の ス ーパ ー ス カ ー ラ — — 整数パイ プラ イ ンが備え ら れ、 パイ プラ イ ン はデー タ を フ ェ ッ チ し、 デコ ー ド し、 ア ド レス処理 し、 実行 し 、 か つ、 レ ジ ス タ フ ア イ ノレに書 き込む。 こ の場合、 ブ レ デ コ ー ダがフ ユ ツ チ段階において命令を前処理 し て供給元競 合の決定を行い、 特異的な分類 コ 一 ドを含む コ 一 ドを各 命令に付加 し て命令のディ スパ ッ チ処理 （配送処理） を 改善す る。
デコ ー ド段階にお いては、 供給元の ス コ ア ボー ドおよ び他の供給元関連状態に従 っ て整数命令がプ ロ グラ ム シ 一ケ ンスの順に機能ュニ ッ 卜 に送 られる 。 ま た、 ァ ド レ ス処理およ び実行段階にお いて は、 浮動小数点命令が再 フ ォ ー マ ツ ト 化さ れて与え られる供給元コ ー ド順内 に循 環さ れ、 4 個の命令が同時に書 き込み段階において浮動 小数点ュニ ッ ト に対応する フ ァ ー ス ト イ ン · フ ァ ー ス ト ァ ゥ ト （ F I F 0 ) キ ュ ー 内に循環さ れる。
本発明の他の態様によれば、 命令実行エラ ー、 多種の キ ヤ ッ シ ュ ヒ ッ ト ミ スおよ び分岐予測エラ 一等の場合の 例外処理のすべてが上記実行段階において決定さ れる。 すなわ ち、 ス ー ノく ー ス カ ー ラ ノヽ。 ィ プラ イ ン に お いて は、 命令優先性 ビ ッ ト に よ り 例外因子よ り も高い優先性を有 する命令が確実に実行さ れる よ う にする こ と が可能であ る一方で、 例外的命令およ び低い優先命令と それ ら の効 果が相殺さ れ る。
加えて、 図面およ び請求の範囲を含む本明細書の残 り の部分によ り.、 本発明の他の特徴およ び利点が理解 さ れ る o
図面の簡単な説明
図 1 は整数ュニ ッ 卜 1 2 と 浮動小数点ュニ ッ ト 1 4 と を有す る ス 、°ー ス 力 一 ラ マ イ ク ロ プ ロ セ ッ サュニ ッ ト
( S M U ) 1 0 のブ ロ ッ ク 図であ る。
図 2 は S M U 1 0 にお け る機能的命令フ ロ ー経路 （パ イ ブラ イ ン） の一式を示すプロ ッ ク 図であ る 。
図 3 は S M U 1 0 の ノ、。 ィ プラ イ ン構造にお け る 5 段階 整数パイ プラ イ ン部 2 5 0 を示す と 同時に、 個々 の段階 において実行 さ れる機能を説明する た めの プ ロ ッ ク 図で
'あ 0
図 4 は整数 ' ィ プラ イ ン 2 5 0 力、 ら の S M U 1 0 の イ ブラ イ ン構造にお け る浮動小数点パイ ブラ イ ン 3 0 0 の反結合を示すプロ ッ グ図であ る。
図 5 は整数パ イ プラ イ ン 2 5 0 、 外部キ ャ ッ シ ュ パ イ ブラ イ ン 3 0 2 およ び浮動小数点パイ プラ イ ン 3 0 0 を 含む組み合わせパイ プラ イ ン 3 5 0 を示すフ ロ ー チ ヤ 一 ト であ る。
図 6 は図 2 に示 し たディ ス ノ、 ' ツ チュニ ッ ト 2 0 2 の詳 細な ブロ ッ ク 図であ る。
図 7 はプ レデコ ー ド処理後の再フ ォ ーマ ツ 卜 化命令 4 5 0 の場合のテ ンプ レー ト を示す図であ る。
図 8 は図 6 に示す整数デ ィ スパ ッ チュニ ッ ト 4 0 2 を 介する デー タ ノヽ "ス フ ロ ー の ブロ ッ ク 図であ る 。
図 9 は供給元競合を設定 し かつ決定する ための レ ジス 一 一 タ ス コ ア ポ一 ド 4 8 0 の使用方法を説明す る た めの概略 図であ る。
図 1 0 は好ま し い実施例に基づ く フ エ ツ チおよ びディ ス ノ、 ° ツ チ シ ス テム 5 0 0 の簡単化 し た ブロ ッ ク 図であ る c 図 1 1 は図 1 0 に示 し た命令キ ュ ー の動作を 4 サイ ク ルにわた つ て示す図であ る 。
図 1 2 は再フ ォ ー マ ツ ト 化浮動小数点動作命令 5 5 0 の場合のテ ンプ レー ト と再フ ォ ーマ ツ ト 処理後の再フ ォ 一マ ツ ト 化浮動小数点メ モ リ 一動作 5 5 2 の場合のテ ン プ レー ト を示す図であ る 。
図 1 3 は浮動小数点ロ ー ド （供給） 動作を実行す る た めの S M U 1 0 にお け る デ ィ スパ ッ チ処理を示す概略図 £、あ る 。
図 1 4 は浮動小数点ス ト ァ （記憶） 動作を実行す る た めの S M U 1 0 にお け る デ ィ スパ ッ チ処理を示す概略図 C'め る 。
発明を実施す る ため の最良の形態
以下、 本発明を図面に基づいて以下の内容の順で説明 する。
内容 ：
I · 説
Π . パ イ プラ イ ン構造
in . ディ スパ ッ チ処理
IV . パ イ プ ラ イ ン の再充填お よ び例外処理
V . #π πΒΗ 一
I · 説
図 1 は整数ュニ ッ ト 1 2 と 浮動小数点ュニ ッ ト 1 4 を 備え る ス ーパー ス カ ー ラ マ イ ク 口 プロ セ ッ サュニ ッ ト 1 0 の ブロ ッ ク 図であ る 。 こ の好ま し い実施例においては、 整数ュニ ッ ト 1 2 と 浮動小数点ュニ ッ ト 1 4 が共同的に 相互作用 して単一のマイ ク ロ プ ロ セ ッ サを構成 してい る が、 こ れ ら の機能は 2 種の分離 し た集積回路装置の間で 物理的に分割 さ れてい る 。 マイ ク ロ プ ロ セ ッ サュニ ッ ト 1 0 は タ グメ モ リ 一 ュニ ッ ト 1 8 を介 してア ク セス さ れ る グロ ーバル外部キ ャ ッ シ ュ （ G S ) 1 6 を備えてい る。 すなわ ち、 外部キ ャ ッ シ ュ 1 6 は整数ュニ ッ ト 1 2 と 浮 動小数点ュニ ッ ト 1 4 と の両方に対 して利用 さ れる点で グロ ーバルであ る。
整数ュニ ッ ト 1 2 は多数の機能ュニ ッ ト を備えてい る。 こ れ ら の機能ュニ ッ ト は整数 レ ジス タ フ ア イ ノレ 5 2 に連 結する整数処理実行ユニ ッ ト 5 0 を備えてい る。 さ ら に、 実行処理ュニ ッ ト 5 0 は 2 個の整数演算ロ ジ ッ ク ュニ ッ ト （ I A L U s ) と シ フ タ と乗算一加算ユニ ッ ト を備え てい る 。 こ の実行ュニ ッ ト 5 0 は レ ジ ス タ フ ア イ ノレ 5 2 か ら受け取っ たデー タ に基づいて動作 し、 結果を書 き戻 す。 ， .
整数ュニ ッ ト 1 2 はオ ン 一 ボー ドデー タ キ ャ ッ シ ュ
( D S ) 5 4 か ら整数デー タ を レ ジス タ フ ア イ ノレ 5 2 に ロ ー ド し、 さ ら に、 デー タ を レ ジス タ フ ア イ ノレ 5 2 力、 ら D S 5 4 に、 ま た、 浮動小数点ュニ ッ ト 1 4 を介 して外 部キ ャ ッ シ ュ メ モ リ ー にス ト ア さ せ る 。 ま た、 ア ド レス ジ ェ ネ レー タ 5 6 は D S 5 4 に仮想ァ ド レス を供給 し、 レ ジス タ フ ア イ ノレ 5 2 か ら のデー タ を用いてァ ド レスを 発生す る。
こ の D S 5 4 内に記憶さ れたデー タ は全有効メ モ リ ー の一部を示すのみであ り 、 整数ュニ ッ ト 1 2 によ り 必要 と さ れる デー タ が D S 5 4 において無効であ る場合 も あ る。 こ の よ う な場合は、 整数ュニ ッ ト 1 2 が外部キ ヤ ッ シ ュ 1 6 にア ク セス して所望のデー タ を D S 5 4 に供給 する よ う にす る 。 なお、 外部キ ャ ッ シ ュ 1 6 をア ク セス する ために、 整数ュニ ッ ト 1 2 はァ ド レ ス ジ ェ ネ レ ー タ 5 6 か ら供給 さ れる仮想ァ ド レ スを ト ラ ン ス レ ー シ ョ ン ル ッ ク アサイ ドバ ッ フ ァ （ T L B ) 5 8 を用 いて物理ァ ド レス に変換する 。 而 して、 T L B 5 8 は外部キ ヤ ッ シ ュ 1 6 と タ グメ モ リ ーュニ ッ ト 1 8 の双方に物理ァ ド レ スを供給する 。 その後、 外部キ ャ ッ シ ュ 1 6 は D S 5 4 を所望デー タ で充填する。
整数ュニ ッ ト 1 2 はデー タ フ ロ ー と 動作を制御す る た めに命令を使用する 。 それゆえ、 整数ュ ニ ッ ト 1 2 は命 令キ ャ ッ シ ュ （ I S ) 7 0 、 分岐予測キ ャ ッ シ ュ （ B S) 7 2 、 命令ノく ッ フ ァ 7 4 、 ディ ス ノ、 ' ツ チュニ ッ ト 8 0 お よび浮動小数点命令キ ュ ー （ F P Q ) 8 2 を備えてお り、 命令の収集お よ び適当な供給元への供給をス ー パ ー ス カ ー ラ プ ロセ ッ サュ ニ ッ ト 1 0 の 内で適当な順序で行う 。
I S 7 0 は命令を記憶 して供給する 。 一部の命令は分 岐命令であ り 、 プロ グラ ム フ ロ ー にお け る不連続点を生 成す る 。 B S 7 2 は I S 7 0 と 連結 してお り 、 I S 7 0 にお け る各分岐命令に対応す る 分岐タ ー ゲ ッ 卜 に対す る ポ イ ン タ を記憶する 。 命令バ ッ フ ァ 7 4 も ま た I S 7 0 の出力 と連結 しており 、 I S 7 0 か ら の命令を所望の順 に ロ ー ドする 。
デ ィ ス ノ、° ツ チュニ ッ ト 8 0 は命令ノく ッ フ ァ Ί 4 力、 ら の 命令を読み取 り 、 こ れ ら をチ ェ ッ ク し 、 必要 と する ハー ド ウ エ ア供給元が有効であ る かを検証 し、 さ ら に、 マ イ ク ロ プ ロ セ ッ サュニ ッ ト 1 0 にお け る適当な機能ュニ ッ ト に命令を供給する 。 こ の デ ィ スパ ッ チユニ ッ ト 8 0 は 浮動小数点ュニ ッ ト 1 4 に送 ら れる予定の命令を浮動小 数点キ ュ ー 8 2 に向 け る 。 さ ら に、 デ ィ スパ ッ チュニ ッ ト 8 0 は実行ユニ ッ ト 5 0 に対 して整数動作命令を、 ま た、 ァ ド レ ス ジ ェ ネ レー タ 5 6 に対 してメ モ リ ー命令を 付与す る。
ま た、 浮動小数点ュニ ッ ト 1 4 は浮動小数点実行ュニ ッ ト （ F P X U ) 1 0 0 、 浮動小数点 レ ジス タ フ ァ イ ル ( F R E G ) 1 0 2 、 浮動小数点ロ ー ドキ ュ ー （ L D Q) 1 0 4 および記憶キ ュー 1 0 6 を備えてい る 。 F P X U 1 0 0 は F R E G 1 0 2 か ら読み取 られたデー タ に基づ いて動作する 2 個の浮動小数点実行ュニ ッ ト を備えてお り 、 処理結果を F R E G 1 0 2 に書き 戻す。
こ の F P U 1 4 はァ ド レ ス制御構造を何 ら 含んでいな いため、 整数ュニ ッ ト 1 2 が外部キ ャ ッ シ ュ 1 6 力、 ら必 ― _
要な デー タ を ア ク セ ス し て こ れ ら を L D Q 1 0 4 に ドす る 。 そ の後、 F P U 1 4 に対す る ロ ー ド命令が L D Q 1 0 4 か ら の適当 なデー タ を読み取 つ て こ れを F R E G 1 0 2 に書 き込む。 同様に、 F R E G 1 0 2 力、 ら外部 キ ャ ッ シ ュ 1 6 に対 して記憶情報が S T Q 1 0 6 を介 し て送 ら れる 。 こ の場合、 F P U 1 4 にお け る記憶命令が デー タ を S T Q 1 0 6 移送する べ く 作用する に り 、 整数ュニ ッ ト 1 2 はデー タ の外部キ ヤ ッ シ ュ 6 へ の記憶を制御す る 。
こ の よ う な S M U 1、0 の ス ー ス カ ー ラ 特性は上述 し た実行機能の複雑 さ に寄与す る 。 し か し なが ら 、 共同 動作の ために有効な多数の実行ュニ ッ ト と ァ ド レス発生 ュニ ッ ト が存在する ために、 好ま し い実施例におい ては S M U 1 0 fこ多経路パイ プラ イ ン構造が備え られる。 例えば、 命令バ ッ フ ァ 7 4 は 1 サイ ク ノレ当た り 4 個の 命令を I S 7 0 力、 ら取 り 出す。 し た力 つ て、 デ ィ ス ッ チュニ ッ ト 8 0 は、 各サイ ク ノレに お いて、 2 個 ま で の メ モ リ 一命令をァ ド レ ス発生ュニ ッ ト 5 6 に送 り 、 ま た、 2個ま での整数動作命令を実行ュニ ッ 卜 5 0 に送 り 、 さ ら に、 4個ま での浮動小数点命令を F P Q 8 2 に送る o さ ら に、 好ま し い実施例ではそ のパイ プラ イ ンが連続動 作モー ドで使用 さ れる 。 換言すれば、 パイ プラ イ ン は停 止する こ と がな く 、 パイ プラ イ ン中の一の段階か ら他の 段階に命令を連続的に進行 さ せ る。 なお、 デ ィ ス 0 ッ 千 処理 パイ ブラ イ ン の制御およ び再充填の詳細につ いて _ _
は後述す る 。
Π . パイ プラ イ ン構造
図 2 は S M U 1 0 にお け る機能命令フ ロ ー経路 （パイ プラ イ ン） の一式を示すブ ロ ッ ク 図で あ る 。 図 2 におい て、 図 1 と 同一参照番号で示 さ れる部分は同一成分を示 す。 すなわち 、 S M U 1 0 を用 い る シ ス テ ム の初期化後、 整数ュニ ッ ト 1 2 は外部キ ヤ ッ シ ュ 1 6 か ら一組の適当 な命令をデー タ バス 2 0 0 を介 して I S 7 0 に ロ ー ドす る。 こ れ ら の命令は各々 3 2 ビ ッ ト 幅であ る 。 なお、 整 数ュニ ッ ト 1 2 は I S 7 0 に対 して一度に 4 個の命令を ロ ー ドする た めに、 デ一 タ ノくス 2 0 0 は 1 2 . 8 ピ ッ ト 幅であ る。
ディ スパ ッ チュニ ッ ト 2 0 2 は一定のブ レデコ ー ド機 能、 命令バ ッ フ ァ 7 4 、 デ ィ スパ ッ チュニ ッ ト 8 0、 一 定の浮動小数点フ ォ ーマ ッ ト 化機能、 さ ら に、 F P Q 8 2 を備えてお り 、 .こ れ ら はすべて図 1 に示 さ れてい る 。 それゆえ、 デ ィ スパ ッ チュニ ッ ト 2 0 2 はデー タ バス 2 0 4 を介 して一度に 4 個の命令を受け取 り 、 各命令に 1 8 ビ ッ ト を付加 してルーチ ン処理を容易に し、 こ れ ら の 命令を整列化 し、 さ ら に、 1 サイ ク ノレ当た り 0 か ら 4 個 の命令に順序付け る 。 こ の場合、 超過 ビ ッ 卜 の付加処理 はブ レデコ ー ド動作の一部 と な る。
こ の よ う な命令のディ スパ ッ チ動作においては常に命 令が順に発送 される 。 すなわち、 上記ディ スパ ッ チュニ ッ ト 2 0 2 が.何 ら かの理由 （ こ れ ら の理由は後で さ ら に _ _
述べる ） でい かな る 特定の命令を も発送す る こ と が不可 能と な っ た場合は、 命令の流れの中に あ る そ の後の命令 はそれ以前のすべての命令が発送 さ れ る ま で発送不能に な る。
それゆえ、 ディ スパ ッ チュニ ッ 卜 2 0 2 は多数の 'ィ プラ イ ンを備えて命令を送る こ と がで き る よ う に構成さ れてい る。 こ れ ら の 'イ ブラ イ ン には、 メ モ リ ーパイ プ ラ イ ン 2 1 0 、 整数パイ プラ イ ン 2 1 2 およ び浮動小数 点 'イ ブラ イ ン 2 1 4 が含ま れる。 メ モ リ ーパイ ブラ イ ン 2 1 0 およ び整数パイ プラ イ ン 2 1 2 は各々 2 個の独 立 し たパイ ブラ イ ン を備えてい る が、 浮動小数点パィ プ ラ イ ン 2 1 4 は 4 個の命令幅を有 してお り 、 2 個の浮動 小数点動作と 2 個の浮動小数点メ モ リ ー動作に対応する 幅を備えてい る。
こ れに よ り 、 デ ィ スパ ッ チュニ ッ ト 2 0 2 は メ モ リ ー 命令を メ モ リ ーパイ ブラ イ ン 2 1 0 を介 してァ ド レ ス ジ エ ネ レ ー タ 5 6 に送 り 、 整数動作命令を実行ュニ ッ ト 5 0 に送 り 、 さ ら に、 浮動小数点命令を F P U 1 4 に送る。 こ の場合、 デ ィ スパ ッ チュニ ッ 卜 2 0 2 は ア ド レス発生 のための メ モ リ ーバイ プラ イ ン 2 1 0 と浮動小数点パイ プラ イ ン 2 1 4 の両方に一部の浮動メ モ リ ー命令を送る こ とであ る 。 ま た、 ディ スパ ッ チユニ ッ ト 2 0 2 は浮動 小数点比較お よ び条件付移動等の一部の浮動小数点命令 を実行動作の ための整数パイ ブラ イ ン 2 1 2 と 浮動小数 点 'ィ プラ イ ン 2 1 4 の両方に送る。 図 1 に基づいて説明 し た成分 に加えて、 図 2 では D S 5 4 の 出力をディ スパ ッ チ 2 0 2 に連結す る 整数記憶パ ィ プラ イ ン 2 2 0 と タ グメ モ リ 一ュニ ッ ト 1 8 と 外部キ ャ ッ シ ュ 1 6 と の間に連結 さ れたァ ド レスキ ュ ー 2 2 4 と が含ま れてい る。 整数記憶パ イ プラ イ ン 2 2 2 は整数 ュニ ッ ト 1 2 が D S 5 4への記憶動作後に外部キ ヤ ッ シ ュ 1 6 を更新する こ と を可能にする 。 こ れに よ り 、 整数 ュニ ッ ト 1 2 は整数記憶命令 と こ れに付随す る デー タ と をディ スパ ッ チュニ ッ ト 2 0 2 内で一体にパ ッ ケ ー ジ化 す る 。 さ ら に、 パ ッ ケ ー ジ化の後、 整数ュニ ッ ト 1 2 は 命令 と デー タ を浮動小数点パイ ブラ イ ン 2 1 4 に送 っ て F P U 1 4 に外部キ ャ ッ シ ュ 1 6 に対する デー タ を記憶 さ せる 。
S T Q 1 0 6 か ら のデー タ を記憶す る ための適当な ァ ド レスがァ ド レスキ ュ ー 2 2 4 を介 して整数ュニ ッ ト 1 2 か ら与え ら れる。 こ の場合、 F P U 1 4 に送 られ る命 令を L D Q 1 0 4 お よ びァ ド レ スキ ュ ー 2 2 4 にお け る 適当な デー タ と合致 さ せ る の はディ スパ ッ チュニ ッ ト 2 0 2 の機能の一部であ る 。
図 3 は S M U 1 0 のパイ プラ イ ン構造の 5 段階整数パ ィ プラ イ ン 2.5 0 の部分を示 してお り 、 同時に、 個々 の 段階で実行さ れる機能を説明 し てい る 。 こ の整数パ イ プ ラ イ ン 2 5 0 の利点には命令の フ ヱ ツ チ処理 と 実行処理 と の間の低い レーテ ン シを有 し 、 ロ ー ド遅延ス ロ ッ ト が 無い こ と 、 記憶後の従属 ロ ー ド処理の場合の同一サイ ク ルデー タ 送給、 およ び、 分岐お よ び遅延ス ロ ッ 卜 が同一 サイ ク ルにおいて同時実行で き る特性が含ま れる 。 さ ら に、 好ま し い実施例においては、 S M U 1 0 は減少命令 セ ッ ト コ ン ピ ュ ー タ （ R I S C ) において用 い る プ ロ セ ッ サを提供す る。 こ の R I S C構造は こ こ に記載す る設 計およ び実施の多 く の点に影響を及ぼす。
なお、 以下の図 3 の説明では図 1 お よび図 2 において 示 され る成分につ いて も言及す る 。 すなわ ち 、 整数パイ プラ イ ン 2 5 0 は フ ヱ ツ チ段階 2 5 2 、 デコ ー ド段階 2 5 4 、 ア ド レ ス段階 2 5 6 、 実行段階 2 5 8 お よびラ イ ト ノ ッ ク 段階 2 6 0 を含む。 整数パイ プラ イ ン 2 5 0 に は メ モ リ 一パイ ブラ イ ン 2 1 0 と整数命令パイ プラ イ ン 2 1 2 の両方が含ま れる。
フ エ ツ チ段階 2 5 2 は整数ュ ニ ッ ト 1 2 を備えてデー タ ノくス 2 0 0 を介 して外部キ ャ ッ シ ュ 1 6 力、 ら I S 7 0 に命令を供給する 。 既に述べた よ う に、 デ ィ スパ ッ チュ ニ ッ ト 2 0 2 は一定のプ レデコ 一 ド機能を備えてい る 。 すなわ ち、 プ レデコ ー ダは I S 7 0 力、 ら 4個の 3 2 ビ ッ ト 命令を得た後、 各命令に 1 8 ビ ッ ト を付加 してデ イ ス パ ッ チ処理を容易にする。 次いで、 ブ レデコ ー ダはプ レ デコ ー ド処理 さ れた命令を命令バ ッ フ ァ 7 4 に送る 。 ま た、 フ ニ ツ チ段階 2 5 2 では一定の分岐予測動作 も 実行 さ れる 。 こ の フ ヱ ツ チ段階 2 5 2 にお け る分岐予測動作 では 4 語につ き 1 回の分岐予測が行われる。
次に、 デコ 一 ド段階 2 5 4 は命令バ ッ フ ァ 7 4 か ら の 命令に ア ク セス して こ れ ら をデ コ ー ド し、 こ れ ら の命令 の種類を決定する 。 S M U 1 0 は 4 個 ま での命令を 1 サ ィ ク ル当た り に処理で き る ので、 各サ イ ク ノレにお け る命 令の相対順序を認識する た めの機構を定め る こ と が重要 であ る 。 こ のデコ ー ド段階では、 ディ スパ ッ チユニ ッ ト 2 0 2 がこ れ ら の命令をス コ ア ボー ド に表現 して命令の 要求に有効な機能減を対応 さ せ る 。 而 し て、 ディ スパ ッ チュニ ッ ト 2 0 2 は有効な機能減に対応す る命令だ けを 発送す る。 なお、 デコ ー ド段階においては、 レ ジス タ フ ア イ ノレ 5 2 がメ モ リ ー命令に よ り ア ク セス さ れてァ ド レ ス レ ジス タ特定情報を取 り 出す。
さ ら に、 デ コ一 ド段階 2 5 4 は実行 さ れる 次の命令に 対 して動作す る プロ グラ ム カ ウ ン タ を読み取 る こ と によ り 命令中の相対的な優先度を決定する 。 命令の発送時に は、 デ ィ スパ ッ チュニ ッ ト 2 0 2 は命令の相対的優先度 を各命令 と共に発送 さ れる 制御 ヮ ー ド に付随 さ せる 。
こ の場合、 本発明の利点は命令バ ッ フ ァ か ら 4 語よ り も少な いディ スパ ッ チ処理が行われる 時に命令バ ッ フ ァ 中の供給元コ ー ド順に命令を合わせ直す こ と が不要であ る と C? め ο
さ ら に、 ア ド レス段階 2 5 6 はア ド レス ジ ェネ レ ー タ 5 6 を用いて ロ ー ドア ド レスお よび記憶ァ ド レスを発生 する。
実行段階 2 5 8 は大多数の作用機能を備え る 。 すなわ ち、 実行ュニ ッ ト 5 0 はすべて の整数演算ロ ジ ッ ク ュニ 一 ― ッ ト （ I A L U ) の動作を行い、 例外的に、 乗算お よび 割算 （ こ れ ら は多 く のサイ ク ルを要す る ） を実行 し 、 こ の 1 サイ ク ルの乗算およ び割算にお け る動作が実行段階 中に行われる 。 すな わち、 実行ュニ ッ ト 5 0 が実行段階 2 5 8 中 に レ ジ ス タ フ ア イ ノレ 5 2 に D S 5 4 力、 ら デー タ を供給する。 加えて、 整数ュニ ッ ト 1 2 が、 実行段階 2 5 8 中 において、 分岐を決定 し 、 T L B 5 8 の ノレ ッ ク ァ ッ プを実行 し 、 例外的状態を検出する 。
ラ イ ト バ ッ ク 段階 2 6 0 は実行段階 2 5 8 に続いて S M U 1 0 の イ ブラ イ ン の整数パ イ プ ラ イ ン 2 5 0 の部 分を終結する 。 こ の よ う に実行段階 2 5 8 中 において命 令を有効に完了す る こ と に よ り 、 レ ジス タ フ ア イ ノレ 5 2 への必要な書 き込み動作が任意に行われる。 ま た、 実行 段階 2 5 8 にお け る例外検出の動作および結果に よ り レ ジ ス タ フ ァ イ ル 5 2 への書 き込みの可能時期を条件付け る こ と がで き る 。 こ の場合の レ ジ ス タ フ ア イ ノレ 5 2 への 書き込みは不可逆的であ る 。 それゆえ、 整数ュニ ッ ト 1 2 は命令が適正に実行さ れ、 よ り 優先度の高い命令 （す なわち 、 命令の流れの中で他に優先さ れるべ き 命令） が 実行段階 2 5 8 中に検出 さ れる いかな る種類の例外状態 において も発生する こ と の無い場合にのみ書 き込みを可 能にす る 。 例外処理および決定につ いての よ り 詳細な説 明を以下に行 う 。
図 4 は整数 イ ブラ イ ン 2 5 0 か ら S M U 1 0 の ィ プラ イ ン構造にお け る浮動小数点パ イ プラ イ ン 3 0 0 の 部分の分離を示すブ ロ ッ ク 図で あ る。 なお、 図 4 の説明 は図 2 の成分について行 う 。 既に述べた通 り 、 整数ュニ ッ ト 1 2 は ア ド レ ス制御情報を外部キ ャ ッ シ ュ 1 6 に供 給 して浮動小数点ュニ ッ ト 1 4 に対応する デー タ をァ ク セスす る。 こ の こ と は浮動小数点ロ ー ドおょ ぴ記憶命令 が整数パイ プラ イ ン 2 5 0 、 特に メ モ リ ーパイ プラ イ ン 2 1 0 を通過 して T L B 5 8 に至 り 、 外部キ ャ ッ シ ュ 1 6 において必要なデー タ の物理的ァ ド レスを生成す る こ と を意味する 。 T L B 5 8 力、 ら外部キ ャ ッ シ ュ 1 6 およ び外部キ ャ ッ シ ュ 1 6 か ら L D Q 1 0 4 のデー タ経路は 図 4 に示 さ れる外部キ ヤ ッ シ ュパイ プラ イ ン 3 0 2 を構 成 してい る 。 こ の外部キ ヤ ッ シ ュパイ ブラ イ ン 3 0 2 は 5 サイ ク ルで動作す る。 好ま し い実施例においては、 帯 域幅を改善す る ために、 外部キ ャ ッ シ ュ 1 6 がイ ン タ 一 リ ー ブ構造に な っ てい る 。 すな わ ち、 偶数ア ド レ ス 力 1 6 a で示 さ れる第 1 バ ン ク に配置 さ れ、 奇数ァ ド レ スが 第 2 バ ン ク 1 6 b に配 さ れ る。 ま た、 タ グメ モ リ ー 1 8 は偶数タ グメ モ リ ー 1 8 a と奇数メ モ リ ー タ グ 1 8 b と に同様に分割 さ れてい る 。
外部キ ヤ ッ シ ュ ノ、'イ ブラ イ ン 3 0 2 はデー タ を L D Q 1 0 4 に供給する こ と によ り F P U 1 4 に対応す る デー タ を生成する 。 こ こ で も 、 外部キ ャ ッ シ ュ 1 6 の イ ン タ 一 リ ー ブ機能のため に、 L D Q 1 0 4 は偶数 L D Q ( L D Q E ) 1 0 4 a と 奇数 L D Q ( L D Q E ) 1 0 4 b と に分割 さ れてい る 。 ま た、 整数ユニ ッ ト 1 2 はア ド レ ス _ 一
ベロ ー ズ 3 0 4 を備えてお り 、 ベ ロ ーズの動作は 1 9 9 3 年 1 2 月 1 5 日 出願の 「多数平行ア ク セス処理に よ る イ ン タ 一 リ ー ブ構造メ モ リ ー シ ス テム にお け る衝突解消 法」 と 題する 関連米国特許出願に記載 さ れてい る。 つ ま り 、 ア ド レスべ ロ ー ズ 3 0 4 は整数パイ プラ イ ン 2 5 0 の同一側で流れる こ と を要す る 2個の命令がパイ プラ イ ンか ら到達 し た時に ィ ン タ ー リ ー ブ式外部キ ヤ ッ シ ュ 3 0 2 の性能を改善す る。 すなわ ち、 ア ド レ ス べ ロ ーズ 3 0 4 は命令の一を保持 し、 よ り 優先性の高い も のを進行 さ せ、 次のサイ ク ルにおいて保持 し た命令を供給す る こ と がで き る。
整数パイ プラ イ ン 2 5 0 はすべての高位の命令が実行 しかつ いかな る例外状態ま たは依存状態を も解消 さ れる ま では F P Q 8 2 に対 して命令を発す る こ と はな い。 し 力、 し なが ら 、 1 個の命令が F P Q 8 2 に送 ら れる と 、 こ れ ら の命令はすべて供給さ れる よ う に な る。 それゆえ、 命令は ラ イ ト バ ッ ク 段階 2 6 0 ま で F P Q 8 2 において 配列 さ れな い。
ま た、 S M U 1 0 は 1 9 9 3 年 1 2 月 1 5 日 出願の 「分離 レベルキ ャ ッ シ ュ」 と題する併合米国特許出願に おいて記載さ れる よ う な分離 レベルキ ヤ ッ シ ュの構造を 採用す る 。 5 段階の外部キ ャ ッ シ ュ 3 0 2 の使用は浮動 小数点命令の場合に問題を生 じ 、 単純な実施では浮動小 数点の ロ ー ドに続いて 5 サイ ク ノレ （ま たは 2 0個ま での 命令） に対応.する い かな る 浮動小数点命令の発送を も妨 げ られ る こ と 力 あ り 得る 。
整数パ イ プ ラ イ ン 2 5 0 か ら の F P U 1 4 の分離は外 部キ ャ ッ シ ュ パ イ プ ラ イ ン 3 0 2 にお け る 5 サ イ ク ノレの 存在を隠す。 F P Q 8 2 は フ ァ ー ス ト イ ン ' フ ァ ー ス ト ア ウ ト （ F I F O ) キ ュ ー と して実施 さ れる 。 それゆえ、 浮動小数点ロ ー ド命令の結果を用い る 浮動小数点命令は F P Q 8 2 におけ る 浮動小数点 ロ ー ド命令に速やかに続 く こ と がで き る 。 こ の た め、 デ ィ スパ ッ チユニ ッ ト 2 0 2 は外部キ ャ ッ シ ュ 3 0 2 の潜在性を無視す る 。 その後、 整数パイ プラ イ ン 2 5 0 が他の命令につ いての動作を速 やかにかつ 自 動的に継続す る 。 こ の 口 一 ド命令は メ モ リ ー ノ、。イ ブラ イ ン 2 1 0 を介 して外部キ ヤ ッ シ ュ ノ ィ プラ イ ン 3 0 2 に進行 し 、 5 サ イ ク ノレ後に L D Q 1 0 4 に 口 ー ドデー タ を預け る 。 その後、 ロ ー ドデー タ 力 L D Q 1 0 4 において有効に な る ま で、 浮動小数点ロ ー ド命令は F P Q 8 2 において待機 し、 準備が調 っ た時点で F P U 1 4 に送 ら れ る 。 さ ら に 、 ロ ー ドデー タ 力 F R E G フ ァ ィ ル 1 0 2 に供給 さ れる ま で、 演算命令が F P Q 8 2 に おいて浮動小数点命令の後方に待機す る 。
F P U 1 4 の分離は整数命令に対す る浮動小数点命令 の順序外の実行を も た らす。 ま た、 外部キ ャ ッ シ ュパイ プラ イ ン 3 0 4 の潜在性は浮動小数点命令お よ び整数命 令の順序内の実行を要求 し な い こ と に よ り 整数パイ ブラ イ ン 2 5 0 か ら隠さ れる。
図 5 は整数ノ、' ィ プ ラ イ ン 2 5 0 、 外部キ ャ ッ シ ュ パ イ ブラ イ ン 3 0 2 およ び浮動小数点パイ プラ イ ン 3 0 0 を 含む組み合わせパイ プラ イ ン 3 5 0 を示すフ ロ ー チ ヤ一 ト であ る 。 こ の組み合わせパイ ブラ イ ン 3 5 0 はそれぞ れフ ヱ ツ チ段階、 デコ ー ド段階、 ア ド レス段階、 実行段 階およ びラ イ ト バ ッ ク 段階に対応する F 、 D 、 ' A 、 E 、 Wサイ ク ルに よ り 整数パイ ブラ イ ン 2 5 0 の各段階を認 識する 。 さ ら に、 組み合わせパイ ブラ イ ン 3 5 0 は F P Q 8 2 か ら の浮動小数点命令を付与す る ための超過サイ ク ルを示す S 段階を含む。 すな わち、 浮動小数点の発送 は供給元の衝突と レ ジス タ の従属性に基づいて S 段階に おいて生 じ る 。
さ ら に、 G 、 H、 I 、 J およ び Kで示 さ れる段階は外 部キ ヤ ッ シ ュパイ プラ イ ン 3 0 2 の一部であ る。 ま た、 組み合わせパ イ プラ イ ン 3 5 0 は L D Q 1 0 4 への ロ ー ドデー タ の書 き込みのためのサイ ク ノレを現す L 段階を含 んでい る。
ま た、 T、 R、 X、 Y、 Z、 U およ び Vで示 さ れる段 階は浮動小数点パイ プラ イ ン 3 0 0 を定め る 。 こ の う ち、 T段階は T バス移送段階であ り 、 整数ュニ ッ ト 1 2 を含 む集積回路パ ッ ケー ジか ら F P U 1 4 を含む集積回路パ ッ ケ ー ジに命令が通過する に要する時間を許容する 。 而 して、 整数ュニ ッ ト 1 2 か ら タ グメ モ リ ー 1 8 およ び外 部キ ャ ッ シ ュ 1 6 への移送等の S M U 1 0 を縦断す る チ ッ ブ構成に対応する 全サイ ク ルが許容 さ れる 。
R段階は必要時に F R E G 1 0 2 を読み取る。 こ の場 合、 F P U 1 4 は 4 個の段階、 X段階、 Y段階、 Z 段階 およ び U段階を有 し てい る 。 こ れ ら の段階は共同 し て浮 動小数点動作を実行す る 。 実行段階 X — Y を介す る幾つ かの経路を要する複雑な動作が行われ る場合 も あ る が、 結果は反復的に決定 さ れる 。 さ ら に、 V段階は F R E G フ ァ イ ル 1 0 2 に書 き込んで浮動小数点パイ プラ イ ン 3 0 0 を完了す る 。 以上の説明か ら分か る よ う に、 浮動小 数点パイ プラ イ ン 3 0 0 は 2 個の浮動小数点命令 と 2 個 の浮動小数点メ モ リ 一命令につ いて 1 サイ ク ルにつ き 同 時に動作する ための供給元を備えてい る。
m . デ ィ スパ ッ チ処理
図 6 は図 2 に示 し たデ ィ ス ノ、。 ツ チュニ ッ ト 2 0 2 の詳 細な ブ ロ ッ ク 図であ る 。 すなわ ち、 デ ィ スパ ッ チュニ ッ ト 2 0 2 はブ レデコ ー ダ 4 0 0 、 命令バ ッ フ ァ 7 4 、 整 数デ ィ スパ ッ チュニ ッ ト 4 0 2 、 浮動小数点命令フ ォ ー マ ツ ト 化ュニ ッ 卜 4 0 4 、 浮動小数点デイ スパ ツ チュニ ッ ト 4 0 6 お よ び F P Q 8 2 を備えてい る 。 こ の う ち、 整数デ ィ スパ ツ チユニ ッ ト 4 0 2 、 浮動小数点プ レパ ッ ケ ー ジ ン グュニ ッ ト 4 0 4 およ び浮動小数点デ イ スパ ッ チュニ ッ ト 4 0 6 は共同 して図 1 の デ ィ スパ ッ チュニ ッ ト 8 0 を構成 してい る 。
既に述べた よ う に、 フ ェ ッ チ段階 2 5 2 中 においては、 プ レデコ ー ダ 4 0 0 が I S 7 0 か ら一度に 4 個の命令を 読み取 る 。 そ の後、 プ レデ コ ー ダ 4 0 0 は I S 7 0 か ら 読み取 っ た命令を一般的な供給元の要請に照 ら して検査 し、 こ れ ら を再びフ ォ ーマ ツ ト 化 して レ ジス タ のス コ ア ボー ド処理および供給元の ィ ン タ 一 口 ッ ク に好都合な フ ォ 一マ ツ ト に変換す る 。 こ の時点において、 命令を解析 し、 供給元の要請について予備的な決定を成 し 、 さ ら に、 各命令に含ま れる情報を抽出す る ため に個々 の命令を探 索する ための よ り 多 く の有効な時間が命令の流れにおい て存在する 。 その後、 デコ ー ド段階においては、 こ れ ら の機能の一部を実行する た めに有効な時間は ほ と ん ど無 い
図 7 はプ レデコ ー ド処理後の再フ ォ ーマ ツ ト イ匕さ れた 命令 4 5 0 の場合の テ ンプ レー ト を示 してい る。 こ の再 フ ォ ーマ ッ ト 化命令 4 5 0 は命令領域 4 5 2 、 レ ジ ス タ 指定領域 4 5 4 、 有効性領域 4 5 6 お よび 0 P コ — ド
( o p c o d e ) カ テ ゴ リ ー領域 4 5 8 を含む。 命令 領域 4 5 2 は 3 2 ビ ッ ト 幅でオ リ ジナノレな命令であ る。 ま た、 レ ジス タ指定領域 4 5 4 、 有効性領域 4 5 6 およ び 0 P コ ー ドカ テゴ リ 一領域 4 5 8 はブ レデコ ー ダ 4 0 0が付加す る領域であ る。
レ ジス タ フ ア イ ノレ 5 2 に は 3 2個の有効な レ ジス タ 力 存在す る ため、 それ ら は各々 について 5 ビ ッ ト 領域によ り 個々 に識別で き る 。 すなわち 、 指定 レ ジス タ 領域 4 5 4 は命令領域 4 5 2 にお け る命令に対応 して指定 レ ジス タ を表現する 5 ビ ッ ト領域であ る。 而 して、 S M U 1 0 で使用 さ れる命令の組は指定 レ ジス タ の存在時に各命令 が 3 2 ビ ッ 卜 で構成 さ れてい る 場合において、 レ ジス タ が多数の異な る位置 に配さ れる こ と を可能にする 。 し た がっ て、 指定 レ ジス タ をプ レデ コ ー ド処理中 に配置 して 既知の場所に こ れを配置す る こ と に よ り 、 そ の後にお け る時間を大幅に節約で き る 。 つ ま り 、 重要な レ ジス タ 値 に対応 して固定位置を設定す る こ と が指定 レ ジス タ 領域
4 5 4 にお け る 目 的の一つであ る。
有効性領域 4 5 6 はプ レデコ ー ダが命令か ら引 き 出す こ と ので き る 多数の特徴を コ ー ド化す る 。 有効性領域 4
5 6 にお け る こ れ ら個々 の ビ ッ ト 値はデコ ー ド段階 2 5 4 にお け る デ ィ スパ ッ チ処理を促進す る 。 好ま し い実施 例においては、 有効性領域 4 5 6 は複.数の 8 ビ ッ ト 位置 を含んでい る 。 すなわち、 こ れ ら の位置はそれぞれ r d 有効、 命令有効、 i n t Z f p 命令、 i n t および f p 命令、 r s 有効、 r t 有効、 予測 ビ ッ ト およ び遅延 ビ ッ 卜 に対応する 。
r d 有効 ビ ッ ト は指定 レ ジス タ 領域 4 5 4 にお け る 5 個の ビ ッ ト が命令に対 して有効であ る か否かを示すため のス ィ ッ チ と して作用する 。 なお、 指定 レ ジス タ を有 し ていな い命令 も あ る 。 ただ し、 整数命令はそれぞれ 3 個 ま での レ ジス タ 、 すなわち 、 指定 レ ジ ス タ お よび 2 個ま での供給元 レ ジス タ を有す る こ と がで き る。 こ の場合、' S M U 1 0 は第 1 の供給元 レ ジス タ を r s レ ジス タ と し て、 ま た、 第 2 の レ ジス タ を r t レ ジス タ と して定めて い る。 ま た、 各命令は 0 個、 1 個ま た は 2 個の供給元 レ ジス 夕 のいずれを も使用で き る 。 なお、 有効性領域 4 5 6 にお け る r s 有効 ビ ッ ト は命令力 r s レ ジス タ を使用 してい る か否かを示す。 同様に、 有効性領域 4 5 6 にお け る r t 有効 ビ ッ ト は命令力 r t レ ジス タ を使用 し てい る か否かを示す。 ただ し、 S M U 1 0 の場合の命令の組 においては、 r s お よび r t レ ジス タ が容易に配置で き る のでプ レデ コ ー ド処理中 に こ れ ら の レ ジス タ を抽出す る必要はな い。 すな わち、 命令中にお け る 多数の位置に 現出する こ と がで き る のは指定 レ ジス タ であ る 。
ま た、 命令有効 ビ ッ ト は整数ディ スパ ッ チュニ ッ ト 4
0 2 に対 して命令が有効であ る か否かを示す。 さ ら に、
1 n t / f p 命令有効 ビ ッ ト はディ スパ ッ チュニ ッ ト 4 0 2 に対 して付随の命令が浮動小数点命令であ る か否か を示 し、 i n t およ び f p 有効 ビ ッ ト は付随の命令が浮 動小数点命令および整数命令の両方であ る か否かを示す。
さ ら に、 有効性 ビ ッ 卜 の 内の 2 個、 すなわ ち予測 ピ ッ ト と遅延 ビ ッ ト は分岐予測 ロ ジ ッ ク に よ り 用 い られる。 こ れ ら はプ レデコ ー ダ 4 0 0 に よ り 定め られる も ので も な く 、 ま た、 ディ ス ノ、 ' ツ チ シス テム に よ り 使用 さ れ る こ と も な いので、 こ こ では さ ら に説明す る こ と を省 く 。
ま た、 5 ビ ッ 卜 の 0 P コ ー ドカ テゴ リ ー領域 4 5 8 は ディ スパ ッ チュニ ッ ト 4 0 2 が他の命令と は別に一の命 令若 し く は複数の命令の群を処理する べ く 要求する特定 の供給元の要請ま た は他の因子に し たがっ て複数の命令 の組を一体に纏め る 。 以下の表 I は整数ディ スパ ッ チュ ニ ッ ト 4 0 2 において使用する O P コ ー ドの組を定義す る o
表 I
C a t 0 P c ビッ トパタ ン 内容説明
(4 3 2 1 0 )
m v c f i 0 0 1 0 1 制御レ ジ ス タ を C o P l から i n t に移動する
m v f i 0 0 1 0 0 レ ジ ス タ を C o P l カ ら i n t に移動する
s h i f t 0 0 0 0 1 シフ トする
m u 1 0 0 0 1 1 乗算する
m v h 1 0 0 0 1 0 h i / 1 0 r e g ^ /へ 移動する
f p c m p 1 0 1 0 1 C o P l の比較
s s n o p 0 0 1 1 0 スーハ。ー ス カ ーラ n 0 0 P m o v n z 0 0 1 1 1 条件付移動
b c e d e P 0 1 0 1 1 C C ビッ ト依存の分岐
b r b i t 0 1 0 0 1 分岐命令
m v c c d e p 0 1 0 1 0 C C ビッ ト依存の移動
c o p 0 s t 1 1 1 0 0 C o P l 無効命令
s c 0 1 1 0 0 条件付記億
c t c 1 1 1 1 0 1 制御レ ジス タ を C o P l に移動す f p m b i t 0 1 1 1 1 F P π—ド /記憶命令
m e r g e 0 1 1 1 0 左へロー ドする/ /右へ口一ドする
1 d b i t 1 1 1 1 0 π—ド命令 ― 表 I において、 C a t O p c は好ま し い実施例 に対 応 して選択 さ れた整数 O P コ 一 ドの カ テ ゴ リ ー リ ス 卜 で あ る 。 C a t 0 p c に対応 して ビ ッ ト パ タ ンが上記命 令の 0 P コ ー ドカ テ ゴ リ 一領域 4 5 8 にお け る特定カ テ ゴ リ ー によ り 表現 さ れる命令に添付さ れる 。 さ ら に、 ビ ッ ト パ タ ンの見出 し にお け る括弧内の数字は ビ ッ 卜 の位 置番号をそれぞれ示 してお り 、 「 0 」 は低位の ビ ッ 卜 番 号を、 ま た、 「 4 」 は高位の ビ ッ ト 番号を示 してい る。 ま た、 上述の内容説明においては、 コ プロ セ ッ サが好ま し い実施例にお け る 浮動小数点ュニ ッ 卜 に言及する 。 仮に、 上記 0 P コ ー ドの カ テ ゴ リ 一 が類似の供給元要 請を有する命令を群別する ため に選択 された と して も、 共通の特徴を分け合 う 0 P コ ー ドカ テ ゴ リ ー の群が存在 する。 すなわ ち、 最少量の添付 ビ ッ ト を用いて可能な限 り 効率良 く ブ レデコ 一 ド処理お よびこ れに続 く デコ 一 ド 処理お よ びデ ィ スパ ッ チ処理を行 う た めに、 供給元の割 り 当て に有意義であ り 、 かつ、 異な る 0 P コ ー ドカ テゴ リ ー中に分布する共通の特徴が類似の ピ ッ ト パ タ ンを有 してい る。 例えば、 最後の 6 個の 0 P コ ー ドカ テ ゴ リ ー はすべてメ モ リ ー タ イ プの命令を表 してお り 、 それゆえ、 ビ ッ ト 位置 2 および 3 が設定さ れてい る。 つ ま り 、 メ モ リ ー タ イ プ命令の 0 P コ ー ドカ テ ゴ リ ーのみが位置 2 お よび 3 にお け る両方の ビ ッ ト を設定する 。 而 して、 ディ スパ ッ チュニ ッ 卜 4 0 2 はマスキ ン グ ビ ッ 卜 2 およ び 3 によ り メ モ リ 一命令を速やかに決定 して こ れ ら の両方の 位置が 「 1 」 であ る か否かを知 る こ と がで き る 。 同様に、
3種類の分岐タ イ プ O P コ ー ドカ テ ゴ リ ー、 すなわ ち、 b c c d e p 、 b r b i t およ び m v c c d e p 力 有 り、 こ れ ら の命令はすべて 「 0 1 0 」 に合致する ビ ッ ト 位置 2 、 3 および 4 を有 してい る。
重要な相関関連性を維持 し なが ら異な る 0 P コ 一 ドカ テ ゴ リ ー に命令を十分に記憶さ せる こ と は数種の ビ ッ ト を用いて行 う の に困難であ る。 し か し な力 ら 、 各命令に 添付す る多数の ビ ッ ト を不要に増加す る こ と は コ ス 卜 お よ び処理速度の面で望ま し く な い。
そ こ で、 プ レデコ ー ド処理後に、 プ レデコ ー ダ 4 0 0 が再フ ォ ーマ ッ ト 化.しかつ処理 さ れた命令を命令バ ッ フ ァ 7 4 中に配列する 。 I S 7 0 か ら取 り 出 さ れた 4 種の 命令は合計で 1 2 8 ビ ッ 卜 であ るが、 命令バ ッ フ ァ 7 4 に記憶 さ れた 4種の命令は合計で 2 0 0 ビ ッ 卜 にな る 。 すなわ ち、 命令バ ッ フ ァ 7 4 に対する 超過メ モ リ ー の要 求はデ コ 一 ド段階 2 5 4 中 にお け る ブ レデコ 一 ド処理か ら得 ら れる性能の利点によ り 大幅にオ フ セ ッ ト さ れ る 。
図 8 は図 6 に示す整数デ ィ スパ ッ チュニ ッ ト 4 0 2 を 介する デー タ ノ、'ス フ ロ ーの ブロ ッ ク 図であ る 。 すなわち、 整数デ ィ スパ ッ チュニ ッ ト 4 0 2 は 5 個の ク ロ スバー
(マルチプ レ ク サ） を備えてお り 、 ク ロ スバー は命令バ ッ フ ァ 7 4 (キ ュ ー レ ジス タ ） か ら命令を受け取る 。 こ れ ら の ク ロ ス ノく一 は 2個の整数動作ク ロ スバー 4 7 0 、 2俩の メ モ リ 一 ク ロ スバー 4 7 2 およ び 1 個の分岐ク ロ ス ノく一 4 7 4 を含む。
ディ スパ ッ チュニ ッ ト 4 0 2 に与え られる 4 個の命令 の内、 整数ク ロ スバー 4 7 0 は最初の 2 個の整数動作命 令を選択 して こ れ ら を整数パイ ブラ イ ン 2 1 2 に送 る 。 さ ら に、 整数パイ プラ イ ン 2 1 2 に送 られた 2 個の整数 動作命令の内、 優先度の高い も のが、 本発明の仕様に し ナこ が っ て 、 左側パイ プラ イ ン と 称する パイ プラ イ ン の一 方に送 られる 。 し たがっ て、 ク ロ スバー 4 7 0 は 2 個の 整数動作命令の う ち の優先度の低い も のを整数パイ ブラ イ ン 2 1 2 にお け る右側整数パイ ブラ イ ン に送る。
ま た、 メ モ リ ー ク ロ ス ノく一 4 7 2 は命令ノく ッ フ ァ 7 4 か ら送 られる 4 個の命令か ら最初の 2 個の メ モ リ ー動作 命令を選択 してメ モ リ ーパイ プラ イ ン 2 1 0 に こ れ ら を 送る 。 こ の場合、 メ モ リ ー ク ロ ス ノく一 4 7 2 は こ れ ら 2 個の メ モ リ 一動作命令の う ちで優先度の高い も のを左側 メ モ リ ーパイ プラ イ ン に送 り 、 他の も のを右側メ モ リ 一 パイ ブラ イ ン に送る 。
さ ら に、 分岐ク ロ スバー 4 7 4 は最初の分岐命令を選 択 して こ れを分岐ロ ジ ッ ク に送る。 なお、 図 8 に示す 5 種の ク ロ スバー はすべて同時に動作 して命令バ ッ フ ァ 7 4 か ら 4 種の命令を平行 して受け取る 。 こ の場合、 命令 ノ ッ フ ァ 7 4 か ら受け取 ら れる 4 種の命令の中には、 2 個よ り も多い ま たは少な い整数動作命令およ び 2 個よ り も多い ま たは少な い メ モ リ ー動作命令およ び 1 個よ り も 多いま たは少な い分岐命令が存在する こ と も あ り 得る 。 こ の た め、 こ れ ら の ク ロ ス ノく一 は適当 な種類よ り も 少な い命令が有効であ る場合に個々 の最大値よ り も少な い値 を取 り 出すよ う にな っ てい る 。
S M U 1 0 は各サイ ク ルにお いて 4 種ま での命令を実 行 し得る ス ー ノ、。 一ス カ ー ラ プロ セ ッ サであ る 。 し 力、 し な 力 ら 、 こ れ ら の命令は常に順番に実行 さ れて送 られる 。 そ こ で、 こ の よ う な順番の処理を実行する た めに、 整数 パイ ブラ イ ン 2 5 0 の各段階において、 特定段階にお け る個々 の命令が相対優先度を有する よ う にな つ てい る 。 すなわ ち、 こ の よ う な相対優先度を表現する 2 種の優先 度 ビ ッ 卜 が各命令に添付さ れる 。
なお、 優先度は命令バ ッ フ ァ 7 4 に付随す る命令カ ウ ン タ に よ っ て初期的に設定 さ れる 。 こ の命令カ ウ ン タ は ディ スパ ッ チュニ ッ ト 4 0 2 に送 られる 4 種の命令の中 か ら最高優先度の命令に対 して継続的にボイ ン ト 付けを する。 その後、 ディ スパ ッ チユニ ッ ト 4 0 2 がパイ ブラ ィ ン に命令を送 り 続け る につれて、 命令カ ウ ン タ は命令 バ ッ フ ァ 7 4 にお け る最高優先度の非ディ スパ ッ チ命令 に ボイ ン ト 付けする よ う にな る 。
動作においては、 4 種の命令の中か ら最初の 2 個の整 数動作命令を選択す る ため に、 整数ク ロ スバーが命令力 ゥ ン タ の値に対応 し て動作する 。 整数命令を迅速に見つ け出すために、 ディ スパ ッ チュニ ッ ト 4 0 2 は メ モ リ ー 命令ではな く 、 浮動小数点命令で も な く 、 かつ、 有効で あ る最初の 2 個の命令を見つ け出す。 こ の場合、 各命令 にお け る有効性領域 4 5 6 の有効 ビ ッ ト およ び f p / i n t 有効性 ビ ッ ト が有効な非浮動小数点命令であ る命令 を指示する。 さ ら に、 こ の よ う な命令がメ モ リ ー命令で あ る か否かを決定す る ため に、 ディ スパ ッ チュニ ッ ト 4 0 2 は各命令の 0 P コ ー ドカ テ ゴ リ ー領域にお け る ビ ッ ト パ タ ンの第 2 およ び第 3 ビ ッ ト をマス ク す る。 すなわ ち、 こ れ ら の ビ ッ 卜 が両方 と も 「 1 」 でな い場合は命令 は メ モ リ 一命令では な い。 而 し て、 有効であ り 、 非メ モ リ 一かつ非浮動小数点命令は整数命令 と 見な さ れる 。 一方、 メ モ リ ー命令の選択は簡単であ る。 上述の よ う に、 命令カ ウ ン タ 、 有効性領域 4 5 6 にお け る有効 ビ ッ ト およ び 0 P コ 一 ドカ テ ゴ リ ー領域 4 5 8 にお け る 2 お よび 3 の位置 ビ ッ ト のマス ク 結果によ り 、 デ ィ スパ ッ チ ュニ ッ ト 4 0 2 は最初の 2 個の メ モ リ ー命令を迅速に決 疋す。 。
分岐 口 ジ ッ ク に供給する ための最高優先度の分岐命令 の選択 も ま た命令カ ウ ン タ 、 有効性領域 4 5 6 にお け る 有効 ビ ッ ト お よび ビ ッ ト位置 2 、 3 お よび 4 のマス ク と 「 0 1 0 」 と の比較に依存する 。 而 して、 適正な合致が 得 られれば命令が分岐命令であ る と 見な さ れる。 な お、 分岐口 ジ ッ ク に送 ら れる命令は他の一のパイ プラ イ ン に も J≤ れる 0
デコ ー ド段階 2 5 4 においては、 特に メ モ リ ー命令の 場合において、 タ イ ミ ン グが非常に重要であ る 。 すなわ ち、 メ モ リ 一命令は次のサ イ ク ノレ にお け る ァ ド レ ス発生 一 一 に用い られる情報をア ク セスす る ため に レ ジ ス タ フ ア イ ル 5 2 にで き る だけ速やかに発送さ れ る こ と が重要であ る。 それゆえ、 ディ スパ ッ チュニ ッ ト 4 0 2 は供給元競 合の決定前にパイ プラ イ ン に命令を暴露する のであ る。 ま た、 こ れに応 じて、 ディ スパ ッ チユニ ッ ト 4 0 2 は各 命令に対 して解除制御信号が出せる 。 つ ま り 、 こ の解除 信号は発送すべき でな い命令に対 して出 さ れる も のであ る。 さ ら に、 命令カ ウ ン タ は有効に発送さ れ る命令に対 応 してのみ進行する 。 換言すれば、 任意のデ コ ー ド処理 サイ ク ルにおいて何 ら かの理由 に よ り 命令が全 く 発送す べき でな く な っ た場合は、 ディ スパ ッ チユニ ッ ト 4 0 2 は各発送命令に対 して解除信号を発す る。 こ の場合、 命 令カ ウ ン タ は進行 し な い。
ディ スパ ッ チュニ ッ ト 4 0 2 は レ ジス タ のス コ ア ボー ド処理の結果に部分的ではあ る が基づいて解除制御信号 の状態を決定する。 図 9 は供給元の競合を設定 し かつ決 定する ための レ ジス タ ス コ ア ボー ド 4 8 0 の使用方法を 概略的に説明する た めの図であ る 。 レ ジス タ ス コ ア ボー ド 4 8 0 は レ ジ ス タ フ ア イ ノレ 5 2 にお け る レ ジ ス タ の不 適性な ア ク セ スを防止する ため に必要な比較を示すァ レ ィ であ る。 ア レ イ の再上部には、 2 個の供給元 レ ジ ス タ の 4 種の命令の各々 にお け る 5 個の ビ ッ ト 値が配置 さ れ てお り 、 ア レ イ 全体で合計 8 本の線が引かれてい る 。
さ ら に、 ア レ イ の下部に は、 ディ ス ノく ツ チュニ ッ ト 4 0 2 が再上部に配列 さ れた供給元 レ ジス タ に対応す る値 _ _
と の比較に用 い る種々 の レ ジス タ の 5 個の ビ ッ ト 値が配 置 さ れてい る 。 こ れ ら のア レ イ 下部の レ ジス タ は 4 種の 命令の各々 にお け る 指定 レ ジス タ 領域 4 5 4 か ら の 4個 の指定 レ ジス タ値を含む。 加えて、 レ ジ ス タ ス コ ア ボー ド 4 8 0 は直前サイ ク ルにおいて発送 さ れた命令に対応 する指定 レ ジ ス タ の値 も使用す る 。 こ れ ら の レ ジス タ 値 は a r d i 1 、 a r d i r 、 a r d m l およ び a r d m r と ラ ベル化 さ れる 。 こ の時、 直前サイ ク ルにおいて発 送さ れた命令はァ ド レ ス段階 2 5 6 に存する と考え られ る。 し た力 つ て、 a r d i 1 は ア ド レ ス段階に位置す る 左側整数パイ ブにお け る命令の指定 レ ジス 夕 を意味す る。 同様に、 a r d i r は左側の整数パイ ブ指定 レ ジス タ で あ り 、 a r d m l お よび a r d m r は それぞれア ド レス 段階にお け る左側および右側メ モ リ ーパイ ブの指令 レ ジ ス タ であ る。
ま た、 F P U 1 4 か ら デー タ を取 り 出 して こ れを レ ジ ス タ フ ア イ ノレ 5 2 にお け る レ ジ ス タ に加え る移動命令 も 存在す る。 こ の処理は時間がかか る た め、 デー タ を受け 取る た めの レ ジス タ はス コ ア ボー ド処理さ れてい る 。 こ れ ら の移動命令の内、 任意時間に係属する 2 個の命令が あ り 、 m v O は第 1 の移動命令の指定 レ ジス タ を記憶 し、 m V 1 は第 2 の移動命令の指定 レ ジス タ を記憶する 。
レ ジス タ ス コ ア ボー ド 4 8 0 を実行す る ために、 4個 あ る い はそれ以下の現在の デコ ー ドサイ ク ル中で発送さ れてい る命令.において認識 さ れ る供給元 レ ジス タ の 5 個 の ビ ッ ト 値を記憶す る ための 8 個の レ ジス タ が存在する c さ ら に、 各 レ ジス タ に は、 各命令の有効性領域 4 5 6 か ら対応す る有効 ビ ッ 卜 が付随す る。 加えて、 4 種の発送 さ れた命令、 4 個の既に発送 さ れた命令およ び 2 個の移 動命令の指定 レ ジ ス タ を認識す る 5 個の ビ ッ ト 値を保持 す る た めの 1 0 個の レ ジス タ が存在す る。 さ ら に、 指定 レ ジ ス タ情報を保持する レ ジ ス タ は こ れ ら に付随す る有 効性 ビ ッ ト を有する （有効性領域 4 5 6 の r d 有効 ビ ッ ト カ、 ら採 ら れ る ） 。
図 9 においては、 指定 レ ジス タ と供給元 レ ジス タ と の 比較がァ レイ の交点において円形が現れる場合に行われ る。 例えば、 第 1 命令 （ r d 0 ) に対応する指定 レ ジス 夕 が命令 2 、 3 ま た は 4 に対応する供給元 レ ジス タ と し て使用 さ れる かを知 る ため に比較が行われる 。 而 して、 レ ジ ス タ ス コ ア ボー ド 4 8 0 の場合、 各サ イ ク ルに おい て 5 個の ビ ッ ト 値につ いての 7 2 種ま での比較が行われ る 。 デ ィ スパ ッ チュニ ッ ト はそ の後の ビ ジー状態に あ る 供給元に対す る ア ク セ スを要求する命令を遅 ら せなが ら よ り 高い優先度の命令が レ ジス タ を使用する こ と を可能 にする こ と に よ っ て衝突を解消する。 すなわ ち、 こ の よ う に発送さ れた命令を遅 ら せる ために、 ディ スパ ッ チュ ニ ッ ト 4 0 2 は遅 ら せよ う と す る命令に対応する解除信 号を発する。
ま た、 ディ スパ ッ チュニ ッ ト 4 0 2 がア ド レ ス段階 2 5 6 の整数パイ プラ イ ン において命令の指定 レ ジス タ を 一 一 ス コ ア ボー ド処理す る理由 の一つ はァ ド レス用の レ ジス タ を用 いての ロ ー ドに よ り 次のサイ ク ルにおいて直に続 いてい る レ ジス タ への付加 に対 して保護をお こ な う こ と であ る 。 レ ジス タ 力 F P U 1 4 か ら移動命令を受け取る こ と を留保す る こ と によ っ て、 F P U 1 4 は待機す る必 要がな く な る 。 すな わ ち、 こ れが動作完了後にお け る機 能ュニ ッ 卜 の待機を不要にす る ための S M U 1 0 の構成 であ る 。
加えて、 デ ィ スパ ッ チュニ ッ ト 4 0 2 は どの命令を適 正に発送する べき かを決定する ために レ ジス タ ス コ ア ボ 一 ド 4 8 0 の結果だ けでな く さ ら に多 く の情報を使用す る。 すなわち 、 供給元の衝突を解消 し なが ら 命令を順序 通 り に発送す る こ と を確実にす る こ と がディ スパ ッ チ処 理にお け る 目 的の一つであ る。 整数ュニ ッ ト 1 2 の場合、 供給元の制限には、 1 個の乗算器、 1 個の シ フ タ 、 m V f t i (浮動小数点 レ ジス タ を整数に移動す る ） に対応 する 2 個の指定 レ ジ ス タ 、 m v f t i に対応す る レ ジス タ フ ア イ ノレ 5 2 への非特異的な書き込みポ ー ト およ び c c b i t 依存命令に対応 して ビ ジーであ る c c (状態コ ー ド） ビ ッ ト の有効性が含ま れ る。 例えば、 1 サイ ク ル 当た り に 1 個の シ フ ト 命令のみが発送で き る ので、 4 種 の命令群にお け る第 2 の シ フ ト 命令は シ フ タ が有効にな る ま で待機 し な く てはな ら な い。
ま た、 ディ スパ ッ チュニ ッ ト 4 0 2 はすべての整数デ イ スパ ッ チ処理を解除する 多数の状態を採 り 得る。 こ れ 一 o o 一 ら の状態には、 分岐予測の誤 り ま たは例外状態に続 く q f 1 s h (キ ュ ー フ ラ ッ シ ュ ） 、 デノく ッ グモ ー ド、 浮動 小数点キ ュ ーの完充およ びメ モ リ 一パ イ ブが も はや メ モ リ ー動作を処理 し得な く な っ た状態に な る こ と が含ま れ る
なお、 メ モ リ ー命令の場合に も解決する べ き制約があ る。 すなわ ち 、 こ れ ら の制約に は、 D S 5 4 に対す る 1 個のみの読み取 り ポ ー ト 、 D S 5 4 に対する書き込みの タ イ ミ ン グ、 整数に対応す る 1 個のみの レ ジ ス タ書 き込 みポ ー 卜 が命令を記憶 し併合す る こ と 、 整数の記憶、 m V i t f およ び m v c i t f が命令 と 共に関係する デ一 タ を担持する ために F P Q 8 2 にお け る記入全体を要求 する こ と 、 s c が自発的に進行する こ と 、 m v c i t f が F P U 1 4 においてすべての c c ビ ッ ト を設定す る時 に 自発的に進行 して c c ビ ッ ト ロ ジ ッ ク をよ り 簡潔にす る こ と が含ま れる。
こ れ ら の整数およ びメ モ リ ー の制約はディ スパ ッ チュ ニ ッ ト 4 0 2 によ る命令のディ スパ ッ チ処理を さ ら に制 限で き る ので、 レ ジス タ ス コ ア ボー ド 4 8 0 の結果のみ に基づいて発送される よ り も少な い命令が 1 サイ ク ルに おいて実際に発送さ れる '。
図 1 0 は本発明に よ る フ ェ ッ チおよ びディ ス ノ、。 ツ チ シ ス テム 5 0 0 の簡単化 し た ブロ ッ ク 図であ る 。 すな わち、 4 個の 3 2 ビ ッ ト 命令がノ ッ フ ア キ ユ ー 5 0 2 に送 られ る。 而 して、 .供給さ れる命令は 1 2 8 ビ ッ ト の境界線に _ 一
沿っ て配列 さ れ、 送出 さ れ る命令は常に それぞれ隣接 し てい る 。 さ ら に、 バ ッ フ ァ キ ュ ー 5 0 2 に送 り 込ま れる 命令は 4 語の配列か ら構成 さ れてお り 、 命令キ ャ ッ シ ュ (図示せず） か らバ ッ フ ァ キ ュ ー 5 0 2 の再上部に入る。 ディ スパ ッ チュニ ッ ト 5 0 4 は命令の発送を制御 し、 デ イ スノ ツ チ レ ジス タ 5 0 6 と セ レ ク タ 回路 5 0 8 を備え てい る 。 さ ら に、 一群のオ ンデ ッ キ レ ジス タ 5 1 0 がノ ッ フ ア キ ユ ー 5 0 2 の出力をデ ィ ス ノ、。 ツ チュニ ッ ト 5 0 4 に連結 してい る。
ディ スパ ッ チ レ ジス タ 5 0 6 はデコ ー ダお よび レ ジス タ フ ア イ ノレ に接続す る こ れま での 「命令 レ ジス タ」 と し て機能する。 ディ スパ ッ チ レ ジス タ 5 0 6 はオ ンデ ッ キ レ ジス タ 5 1 0 力、 ら 、 あ る いは、 バ ッ フ ァ キ ュ ー 5 0 2 の出力か ら 直接に再循環ま たは再充填さ れる 。 ま た、 バ ッ フ ア キ ユ ー 5 0 2 は命令キ ヤ ッ シ ュ か ら デ ィ ス ノ、。 ツ チ レ ジス タ に至 る ダイ レ ク ト パス を提供する バイ パス （図 示せず） を備えてい る 。
図 1 1 は図 1 0 に示すよ う な 4 サイ ク ノレの命令キ ュ ー の動作を示す図であ る。 すなわ ち、 第 1 のサイ ク ルにお いては、 ノく ッ フ ア キ ユ ー 5 0 2 、 オ ンデ ッ キ レ ジス タ 5 1 0 お よびデ ィ スパ ッ チ レ ジス タ 5 0 4 が文字によ り 現 さ れかつ下降する ア ル フ ァ べ ッ ト 順に実行さ れる命令で 充填さ れる。 而 して、 命令ポ イ ン タ は初期的に命令 「 A」 を指示す る。
さ ら に、 第.1 サイ ク ノレにおいて、 デ ィ ス ノ、 ' ツ チ ロ ジ ッ 一 ―
ク が潜在的に平行な第 1 の 4 個の命令 「 A」 な い し 「 D」 の う ちで 「 A 」 およ び 「 B 」 が同時に実行で き る こ と を 決定す る。 （例えば、 「 C 」 は 「 A 」 に従属可能であ る ために発送す る こ と がで き な い。 さ ら に、 シス テムが順 序通 り に発送を行う ために、 「 C 」 の発送不能によ り
「 D 」 の発送を行わな い こ と が必要に な る。 ）
その後、 第 2 サイ ク ノレにおいて、 デ ィ ス ノ、' ツ チ ロ ジ ッ ク か ら の信号がオ ン デ ッ キ レ ジス タ 5 1 0 力、 ら デイ スノ、' ツ チ レ ジス タ 5 0 4 に対 して 「 E 」 お よ び 「 F 」 に進行 し、 かつ、 「 C 」 およ び 「 D 」 を保持する 。 こ れに よ り、 命令カ ウ ン タ は最高優先度命令 と して 「 C 」 を指示 し、
「 C 」 か ら始ま る 「 D 」 な い し 「 F 」 に優先性を与え る。 而 して、 第 2 サイ ク ノレにおいては、 命令 「 C 」 な い し
「 E 」 が 「 F 」 を保持 し た状態で発送 さ れる 。
その後、 第 3 サイ ク ノレ において、 命令 「 G 」 およ び
「 H」 がオ ンデ ッ キ レ ジス タ 5 1 0 力、 ら ディ スパ ッ チ レ ジス タ 5 0 4 に移動する。 し力、 し な力 ら 、 「 I 」 はノ ッ フ ァ キ ュ ー 5 0 2 か ら直接にア ク セス さ れる 。 こ の よ う に してオ ンデ ツ キ レ ジス タ 5 1 0 か ら すべての命令が枯 渴する と バ ッ フ ァ キ ュ ー 5 0 2 の進行が始ま っ て付加的 な命令が取 り 出 さ れる。 こ のよ う な進行は第 4 サイ ク ル ま で発生 し な い力 、 ディ ス ノ、° ツ チ レ ジス タ 5 0 4 はノく ッ フ ァ キ ュ ー 5 0 2 か ら 直接適当 に充填 さ れる 。 こ の よ う な直接の接続によ り フ ェ ッ チパイ プラ イ ンがデイ スパ ッ チ決定ロ ジ ッ ク か ら 分離 してい る こ と がわか る。 デイ ス _ _
パ ツ チ ロ ジ ッ ク は各ディ ス ノ ツ チ レ ジ ス タ に供給す る セ レ ク タ 5 0 8 を操作する こ と の みを必要と す る 。
そ の後、 第 4 サ イ ク ノレに お い て、 バ ッ フ ァ キ ュ ー 5 0 2 の進行およ びディ スパ ッ チ レ ジ ス タ 5 0 4 の充填が同 時に行われて、 継続的な位置合わせ無 し の命令ディ スパ ツ チ処理 （供給元コ ー ド順にお け る命令の再位置合わせ が無い） が行われる 。
再び図 6 に基づいて以下の説明を行 う 。 デコ ー ド段階 2 5 4 の終点において、 2 個ま での整数命令が整数パイ ブラ イ ン に送 られ、 2 個ま での メ モ リ ー命令がメ モ リ ー パイ プラ イ ン に送 ら れる 。 こ の際、 浮動小数点命令はデ ィ スパ ッ チ段階 2 5 4 にお いて ス コ ア ボー ド化ま た は処 理さ れずに、 単に整数ディ スパ ッ チュニ ッ ト 4 0 2 を介 して浮動小数点命令処理ユニ ッ ト 4 0 4 に流れる。 さ ら に、 ア ド レス段階 2 5 6 に お いて は、 浮動小数点命令は 浮動小数点デ ィ スパ ッ チ処理の ために適宜に再フ ォ ーマ ッ ト イ匕 さ れる 。
図 1 2 は再フ ォ ー マ ツ ト 処理後の再フ ォ ー マ ツ ト 化さ れた浮動小数点動作命令 5 5 0 に対応する テ ン ブ レ ー ト と再フ ォ ー マ ツ ト 化 さ れた浮動小数点メ モ リ ー動作 5 5 2 に対応する テ ンプ レー ト を表現する ための図であ る。 すなわ ち、 浮動小数点命令の再フ ォ ーマ ツ ト 化によ り 命 令力《 3 7 ビ ッ ト 幅にな る。
さ ら に、 実行段階 2 5 8 においては、 こ れ ら の再フ ォ 一マ ツ ト 化さ れた浮動小数点命令が供給元の順番に し た _
がっ て巡回す る。 そ の後、 浮動小数点命令に関連す る命 令を含む 4 語が F P Q 8 2 に書 き込ま れる 。 こ の場合、 浮動小数点デ ィ スパ ッ チュニ ッ ト 4 0 6 はデコ ー ド段階 2 5 4 にお け る ディ スパ ッ チ処理 と 同様に供給元の競合 およ び レ ジス タ ス コ ア ボー ドに し たがっ て f p 関連命令 の発送を制御する。 ただ し 、 こ こ では、 再フ ォ ーマ ツ ト 化さ れた命令の一部のみが整数ュニ ッ ト 1 2 と F P U 1 4 と を連結 してい る T バス上に実際に送 り 出 さ れる 。 而 し て、 図 1 2 に示 さ れる よ う に 、 2 9 ビ ッ ト の再フ ォ ー マ ツ ト 化浮動小数点動作命令 5 5 0 が T バス に送 ら れ、 ま た、 僅か 9 ビ ッ ト の再フ ォ ー ,マ ツ ト 化浮動小数点メ モ リ ー命令 5 5 2 力 T バス に送 ら れる。
表 Π は浮動小数点 0 P コ ー ド と 0 P コ ー ドカ テ ゴ リ ー を表現する付随の 4 ビ ッ ト 値と を示 してい る 。 こ の場合、 浮動小数点デ ィ スパ ッ チ （ S サ イ ク ルま た は F D 段階） の動作が 4 ビ ッ ト タ グのみを必要 とす る ため に よ り 少な い カ テ ゴ リ ー が示 さ れて い る 。 こ こ で も 、 カ テ ゴ リ 一 は 異な る供給元の要請を強調 してい る。 表 Π では 2 種の広 範なサブク ラ ス、 すなわ ち 、 浮動小数点メ モ リ ー命令 と 浮動小数点実行命令が示 さ れてい る。 こ の場合、 O P コ ー ドの最高 ビ ッ ト がサブク ラ ス を示す。 すなわち、 ビ ッ ト 位置 3 にお け る 「 0 」 がメ モ リ ー命令を示す一方で 「 1 」 が浮動小数点実行命令を示す。
浮動小数点命令のディ スパ ッ チ ロ ジ ッ ク にお け る難点 の一つ は浮動小数点実行命令のス コ ア ボー ド化であ る。 つ ま り 、 浮動小数点実行命令の異な る 0 Ρ コ ー ドに よ り こ れ ら の潜伏期間の差がよ く 分かる 。 すなわ ち、 1 o n σ の 「 1 0 0 0 」 ビ ッ ト パ タ ン に よ り 示 さ れる も の よ り も下の表 Π の Ο Ρ コ 一 ド部分において、 カ テ ゴ リ 一 の命 令は完了する ために多 く のサイ ク ルを必要と する。 F P U 1 4 は実行用 に 2 個の対称的なパイ プラ イ ンを備えて い るが、 こ れ ら の命令の異な る潜伏期間のためにス コ ア ボ一 ドがは る かに複雑にな っ てい る。
(以下余白）
表 Π
0 Ρコ ー ド カ テ ゴ リ ー ビ ッ ト メ、0タ ン 内容説明
( 3 2 1 0 )
f p l o a d 0 1 0 0 p メ モ リ ー命令 f p s t o r e 0 1 0 1 p メ モ リ ー命令 i n t s t o r e 0 0 0 1 p メ モ リ ー命令 m o v e f r o m f p r 0 0 1 0 P メ.モ リ ー命令 m o v e f r o m c t l 0 0 1 1 p メ モ リ ー命令 ( c o n t r o l )
m o v e t o f p r 0 1 1 0 p メ モ リ ー命令 m o v e t o' c t l 0 1 1 1 p メ モ リ ー命令 l o n g 1 0 0 0 P実行命令 r e g c o p 1 1 0 1 0 P実行命令 s h o r t 1 1 0 0 実行命令 m o v e 1 1 0 1 P実行命令 c o m p 1 1 1 0 P実行命令 r e g c o p 1 X 1 0 1 1 P実行命令 図 1 3 は浮動小数点口 一 ド動作を実行する ための S M U 1 0 にお け る デ ィ スパ ッ チ処理を示す略図であ る 。 す なわち 、 ュ ニ ッ ト 1 2 にお け る レ ジス タ フ ア イ ノレの読み 取 り 動作、 ア ド レ ス発生お よ び T L B ル ッ ク ア ッ プ機能 はア ド レス ュ ニ ッ ト 6 0 0 に含ま れる 。 ま た、 タ グメ モ リ ー ア ク セスおよび G S デー タ ア ク セスの外部キ ヤ ッ シ ュ ノ、 'イ ブラ イ ン機能は グロ ーバルキ ャ ッ シ ュ （ G S ) ァ ク セス ユ ニ ッ ト 6 0 2 に含ま れる。 G S ア ク セ ス ュ ニ ッ ト 6 0 2 は読み取 り デー タ を L D Q 1 0 4 お よ び F P R 1 0 2 の双方に供給する 。 加えて、 G S ア ク セスュニ ッ ト 6 0 2 は G S 1 6 か ら のデー タ が有効であ る時に L D Q 1 0 4 に配列化信号を発する 。
整数ユニ ッ ト 1 2 はま た ロ ー ド配列カ ウ ン タ （ L D Q カ ウ ン タ ） 6 0 4 を備え る 。 L D Q カ ウ ン タ 6 0 4 は G S タ グメ モ リ ー に ヒ ッ ト が存在する時間を示す G S ァ ク セス ュ ニ ッ ト 6 0 2 か ら の増加信号に応 じて動作す る。 ま た、 L D Q カ ウ ン タ 6 0 4 は F Pデ ィ ス ノ ツ チュ ニ ッ ト 4 0 6 に出力を送る。 出力は 3種の状態を採 り 、 こ れ ら は 0 、 1 ま たは≥ 2 であ る。
浮動小数点ロ ー ド命令は I S I Uデ ィ スパ ッ チュニ ッ ト 4 0 2 において開始する 。 整数ディ スパ ッ チュ ニ ッ ト 4 0 2 は こ の命令を整数パイ プラ イ ン （ア ド レスュニ ッ ト 6 0 0 ) および浮動小数点パイ プラ イ ン （ F P デ イ ス パ ッ チユニ ッ ト 4 0 6 ) の双方に送る 。 こ の結果、 ア ド レ スユニ ッ ト 6 0 0 は実効ア ド レ スを発生 し 、 こ れを物 理ア ド レス に翻訳す る 。 さ ら に、 ア ド レスユニ ッ ト 6 0 0 は物理ァ ド レスを G S ア ク セ スュニ ッ 卜 6 0 2 に供給 する 。
ま た、 G S ア ク セ スユニ ッ ト が G S タ グ ヒ ッ ト を検出 す る と 、 整数ュニ ッ ト 1 2 は対応デー タ が有効であ る こ と を知 っ て、 L D Q カ ウ ン タ 6 0 4 に增加信号を発 して こ れを 1 だけ増加す る。 さ ら に、 G S ア ク セスユニ ッ ト 6 0 2 はデー タが有効な時に配列信号を L D Q 1 0 4 に 送 っ て L D Q 1 0 4 に こ れを書 き込む。
こ の よ う な ァ ド レス発生およ びデー タ ア ク セスサイ ク ルにおいて、 F Pデ ィ スパ ッ チュニ ッ ト 4 0 6 は F P Q 8 2 にお け る 浮動小数点ロ ー ド命令を保持す る。 L D Q 力 ゥ ン タ 6 0 4が浮動小数点 ロ ー ド動作に対応する デー 夕 が L D Q 1 0 4 において有効であ る こ と を示す と 、 F P ディ ス ノ、 ' ツ チュニ ッ ト 4 0 6 は F P U 1 4 に Tノ スを 介 して こ の命令を発送する 。 そ の後、 F P U 1 4 は L D Q 1 0 4 か ら のデー タ を読み取 っ て、 こ れを F P R 1 0 2 に書 き込む。
図 1 4 は浮動小数点記憶動作を実行する ための S M U 1 0 にお け る ディ スパ ッ チ処理を示す概略図であ る 。 す なわち、 整数ュニ ッ ト 1 2 は レ ジス タ フ ア イ ノレ 5 2 、 ァ ド レ ス ジ ェ ネ レー タ 5 6 、 T L B 5 8 および D S タ グ 有効性デー タ を含む記憶ァ ド レ ス発生ュニ ッ ト 6 1 0 を 備えてい る。 記憶デー タ 配列カ ウ ン タ （ S D Q カ ウ ン タ） 6 1 2 (偶数ア ド レス に対応す る S D Q カ ウ ン タ （ S D Q E カ ウ ン タ 6 1 2 a ) と 奇数ァ ド レ ス に対応する S D Q カ ウ ン 夕 （ 3 0 <3 0 カ ゥ ン タ 6 1 2 13 ) の 2 個の カ ウ ン タ と して物理的に実施さ れる ） 力 F P U 1 4 に関 して S T Q 1 0 6 の状態を決定する 。 S D Q カ ウ ン タ は F P ディ スパ ッ チュニ ッ ト 4 0 6 か ら の增加信号に応 じてそ れ ら の記憶値を増加する。 その後、 F P ディ スパ ッ チュ ニ ッ ト 4 0 6 は記憶ア ド レ ス発生ュニ ッ ト 6 1 0 力、 ら信 号を受け取 り 、 どのバ ン ク において記憶処理が行われる かを指示する 。
こ の場合、. 浮動小数点記憶命令は I S 整数ディ スパ ッ チュニ ッ ト 4 0 2 か ら 開始する 。 すな わち、 ディ ス パ ッ チュニ ッ ト 4 0 2 は浮動小数点記憶命令をァ ド レ ス発生 ュニ ッ ト 6 1 0 およ び F P デ ィ ス ノ、 ' ツ チュニ ッ ト 4 0 6 の双方に発送する。 その後、 記憶ア ド レス発生ュニ ッ ト 6 1 0 は浮動小数点記憶命令と 何 ら かのァ ド レ ス供給元 レ ジス タ特定情報 と を受け取る 。 さ ら に、 F P ディ スパ ツ チュニ ッ 卜 4 0 6 はデー タ供給元 レ ジス タ 特定情報を 受け取 る。
その後、 記憶ァ ド レ ス発生ュニ ッ ト 6 1 0 は実効ァ ド レ スを決定 して こ れを物理ァ ド レ ス に翻訳する。 D S 5 4 は D S およ び G S 間の一貫性を確実にする ためにチ エ ッ ク さ れる タ グメ モ リ ー と 有効メ モ リ ー （図示せず） を 備えてい る 。 而 して、 記憶ァ ド レ ス発生ュニ ッ 卜 6 1 0 は物理ア ド レ スを G S タ グ 1 8 に送 り 、 ま た、 偶数 /奇 数バ ン ク 信号を F P ディ スパ ッ チュニ ッ ト 4 0 6 に送る。 さ ら に、 G S タ グ 1 8 において ヒ ッ ト す る と 、 記憶ァ ド レスが記憶ァ ド レスキ ュ ー 2 2 4 において配列 さ れる c こ の時、 外部キ ヤ ッ シ ュ制御 ロ ジ ッ ク 6 1 4 が適当な S D Q カ ウ ン タ 6 1 2 の状態をチ ェ ッ ク してデー タ力 F P U 1 4 について S T Q 1 0 6 において有効で あ る か否か を決定する 。
F P ディ スパ ッ チュニ ッ ト 4 0 6 は正常な命令お よび 供給元の従属性によ っ て命令の発送が可能に な る ま で浮 動小数点記憶命令の発送を控え る 。 ま た、 記憶命令を受 け取る と 、 F P U 1 4 は F P R 1 0 2 か ら のデー タ を読 み取っ て こ れを S T Q 1 0 6 内 に配列する。 こ の時、 S D Q カ ウ ン タ 6 1 2 がデー タ力 S T Q 1 0 6 において有 効であ る こ と を指示する た めに増加す る。 その後、 S D Q 1 0 6 にお け る記入と ァ ド レ スキ ュ ー 2 2 4 にお け る 記入が一致す る と 、 外部キ ャ ッ シ ュ制御 ロ ジ ッ ク 6 1 4 がデー タ を解列 （ d e q u e u e ) し て外部キ ャ ッ シ ュ 1 6 に送る。
IV . パイ ブラ イ ン の再充填およ び例外処理
上述のパイ プラ イ ンはそ の好ま し い動作モ一 ドにおい て連続的に フ ヱ ツ チ さ れ、 デコ ー ド さ れかつ実行さ れる 命令につ いて動作す る。 し か し な力 ら 、 パイ ブラ イ ン動 作を不連続に し得る 多数の状況がス ー パ ー ス カ ー ラ 式プ 口セ ッ サの動作において生 じ る 。 一般に、 こ れ ら の状況 を好ま し い実施例において例外状態 と 称 し、 こ の状態に おいては、 S M U 1 0 がパ イ プラ イ ンを特別な状態で動 一 ― 作さ せ る。
そ こ で、 S M U 1 0 に よ り 採 られる例外状態を処理す る ための方法論を例外処理 と称する 。 而 して、 好ま し い 実施例においては、 S M U 1 0 は こ の例外処理の概念を 例外 と して一般に定義 さ れてい な い事態並びに状況に ま で拡張 して、 こ れ ら のすべてに対応 し得る普遍的な シ ス テムを提供す る。 こ の た め に、 S M U 1 0 の事実上すベ ての機能ュニ ッ ト に連結す る例外処理 ロ ジ ッ ク が例外処 理をモニ タ ー して制御する 。
すな わち、 S M U 1 0 は従来の整数ユニ ッ ト が持つ例 外事態の類いを含むだけでな く 、 デー タ キ ャ ッ シ ュ の ミ ス ヒ ッ ト 、 T L Β の例外事態、 浮動小数点命令の例外状 況、 分岐誤予測、 さ ら には、 認識可能な例外状況の類い にお け る例外処理の シス テ ム呼び出 しおよび応答を含む。 さ ら に、 S M U 1 0 は こ れ ら の例外事態に対応する一般 的な例外処理方法を提供す る 。
し力、 し なが ら、 S M U 1 0 の ス ー ノ ー ス カ ー ラ特性に よ り こ の よ う な例外処理方法は複雑にな る。 そ こ で、 好 ま し い実施例においては、 S M U 1 0 はすべての例外事 態を実効段階 2 5 8 において処理する 。 こ の場合、 レ ジ ス タ フ ア イ ノレ 5 2 への書き 込みが不可逆であ る ため、 例 外事態の検出をラ イ 卜 バ ッ ク 段階 2 6 0 の前に行 う 必要 があ る 。 ま た、 S M U 1 0 は浮動小数点命令を F P Q 8 2 に発送する前に浮動小数点命令に先立っ て優先度の高 い命令に関連するすべての例外事態を も決定する。 ま た、 例外処理 シ ス テム にお け る複雑さ の他の要因 と して、 S M U 1 0 において連続的に進行す る パイ プラ イ ン の使用が挙げ られ る 。 つ ま り 、 S M U 1 0 のパ イ ブラ ィ ンは停止す る こ と な く 命令を各サイ ク ルにおいて進行 さ せてい る 。 したが っ て、 パイ ブラ イ ン の速度、 例外事 態後に実効段階 2 5 8 の間に検出 さ れる少量の有効時間、 および、 大型チ ッ プサイ ズに よ り 、 S M U 1 0 のすベて の部分に対す る命令の発送停止によ っ てパイ ブラ イ ンを 休止 さ せ る こ と は非実用的 にな る。
整数命令の場合は、 例外'処理は高精度モデルを用 い る。 ま た、 浮動小数点命令の場合は、 整数パイ ブラ イ ン 2 5 0 か ら高い潜伏性の外部キ ヤ ッ シ ュパイ プラ イ ン 3 0 2 を分離する こ と によ り S M U 1 0 は低精度の例外処理モ デルを使用す る。
すな わ ち、 高精度モデル に お いては、 S M U 1 0 は例 外事態を引 き起こ す命令を高精度に認識する こ と が要求 さ れる 。 而 して、 3 1^ 11 1 0 は実行段階 2 5 8 にぉ ぃて プロ グラ ム カ ウ ン タ を採用 し、 かつ、 各命令に付加する 優先度 ビ ッ ト を用いて例外事態を引 き 起こ す特定の命令 を認識する。 こ の場合、 各命令に付加 さ れる 2 種の ビ ッ ト 優先度コ ー ドがパイ プラ イ ン中の同一段階にお け る命 令中の相対優先度を指示す る 。
さ ら に、 優先度 ビ ッ ト は第 2 の機能を果たす。 すなわ ち、 例外事態の発生時に、 S M U 1 0 は例外事態を完遂 さ せる 命令よ り も高い優先度を有する すべての命令を許 容 し、 例外事態完遂命令並びに よ り 低い優先度の命令を キ ヤ ン セルす る 。
すなわち、 こ の よ う に例外命令だけでな く 低優先度命 令を タ グ処理する こ と によ り 次段階への進行や メ モ リ ー 位置にお け る段階の変更が妨げ られる ので、 こ れ ら のキ ャ ンセ ル命令の影響を実行段階 2 5 8 においてキ ヤ ンセ ルする必要があ る。
例えば、 他のキ ャ ンセルすべ き動作に比 し てよ り 困難 な特定動作と して D S 5 4 に対する記憶が挙げ られる。 すなわ ち、 D S 5 4 に対す る命令記憶処理後に、 実行段 階 2 5 8 においてよ り 高い優先度を有する命令が例外事 態を発生 し得る 。 こ の場合、 D S 5 4 に対す る記憶動作 をキ ヤ ン セ ルす る 必要があ る 。
こ の よ う なキ ャ ンセル処理を説明す る ため に、 D S に つ いての付加的な説明を さ ら に行う 。 すなわ ち、 D S 5 4 は 3 2 バイ ト 配線を伴 う 1 6 K B デー タ を記憶す る直 接マ ッ プキ ャ ッ シ ュであ る 。 D S 5 4 は タ グメ モ リ ー と 有効性 ビ ッ ト メ モ リ ーを備えてい る。 こ の場合、 D S 5 4 にお け る各 ワ ー ドには 1 個の有効性 ビ ッ ト が付随 して い る 。 D S 5 4 の有効性 ビ ッ ト は既に分離 レ ベルキ ヤ ッ シ ュ について説明 し た。 すなわ ち、 S M U 1 0 は D S 記 憶の消滅の捕助に同一の有効性 ビ ッ ト を用いてい る 。
S M U 1 0 は D S の タ グメ モ リ ー にお け る ヒ ッ ト の有 無や重ね書 き さ れてい る も のが何かを知る前に D S 5 4 のデー タ領域に対 して常に記憶処理す る。 し たがっ て、 D S の タ グ ミ スが存在す る 場合に は、 例外処理 ロ ジ ッ ク がこ の ミ スを例外事態 と して前述の よ う に処理する 。
ま た、 よ り 高い優先度の命令か ら例外事態が起 き た場 合は、 D S タ グの ヒ ッ ト が存在 していて も 、 例外処理口 ジ ッ ク はそ の記憶を抹消す る。 さ ら に、 D S 書き込みを 訂正す る ため に、 例外処理 ロ ジ ッ ク は記憶さ れたデー タ ヮ ー ドに付随する有効性 ビ ッ ト を ク リ ア してデー タ を無 効にす る 。 而 して、 順序外の記憶に先立っ て記憶位置に デー タ が記憶 さ れた こ と は も はや問題にな ら な い。 さ ら に、 こ の位置か ら読み取る ための次の動作に よ り D ミ スが発生 し、 外部キ ャ ッ シ ュ 1 6 か ら の こ の位置の読み 取 り が生 じ る （例外事態が生 じ る ） 。 そ こ で、 こ の位置 への次の書き 込みに よ り デー タ を記憶 しデー タ が有効で あ る こ と を示す付随の有効性 ビ ッ ト を設定す る。
さ ら に、 一定の例外事態の後、 ディ スパ ッ チュニ ッ ト 2 0 2 は 2 な い し 3 サイ ク ノレにわた っ て整数パイ プラ イ ン 2 5 0 を フ ラ ッ シ ュ処理する 。 こ の フ ラ ッ シ ュ処理が 発生 してい る 間 も、 上記例外処理ロ ジ ッ ク は D S 5 4 に 何が起 こ っ てい る の かを監視す る こ と がで き 、 ま た、 そ の時に必要な訂正を加え る こ と が可能であ る 。
以下、 異な る種類の例外事態を説明 し、 かつ、 その よ う な命令を処理する ための段階について説明する。 すな わち、 例外事態は、 整数ュニ ッ 卜 の例外事態、 T L B の 例外事態、 F P U 1 4 実行ユニ ッ ト の例外事態、 I S ミ スおよ び D S タ グ ミ ス の順に処理される 。 整数ュニ ッ 卜 の例外事態は一般に整数ュニ ッ ト 5 0 に おいてオーバー フ ロ ーの よ う な形態で生 じ る 。 こ の例外 事態を検出する と 、 S M U 1 0 は速やかにそ の例外処理 を開始する。 そ の第 1 段階においては、 実行段階 2 5 8 にお け る 4 個の可能な命令の中で どの命令が例外事態を 引 き起 こ し たのかが識別さ れる 。 こ の命令の識別処理は 例外事態を検出する機能ュニ ッ ト が付随の命令か ら 2 ビ ッ ト の優先度コ ー ドを通知 し た時に結果が分かる。 なお、 こ の よ う な通知は例外処理 ロ ジ ッ ク に対 して行われる。
ま た、 実行段階 2 5 8 に多数の命令が存在する場合に は、 2 個以上の命令が例外事態を引 き 起 こ す こ と も あ り 得る 。 こ の場合、 処理ロ ジ ッ ク は例外事態を引 き起 こ し てい る最高優先度の命令を例外命令 と して選択 し、 それ よ り も高い優先度を有する命令の完了を許容 し、 かつ、 例外命令 と こ れよ り も低い優先度の命令をすベてキ ヤ ン セルする。
命令をキ ャ ン セルする ためには、 命令が任意の メ モ リ 一位置に対 して不可逆変化を成す こ と を禁止する必要が あ る。 それゆえ、 例外処理 ロ ジ ッ ク はキ ャ ン セ ルさ れた 命令に よ る レ ジス タ フ ァ イ ルへの書き 込みをディ ス エ ー ブルにする。 さ ら に、 こ の よ う な命令の レ ジス タ フ ア イ ルへの書き込みをデ ィ スエ ー ブルにす る ため に、 例外処 理ロ ジ ッ ク はその命令の有効性 ビ ッ ト を解除す る （すな わち、 同命令を無効にする ） 。
而 して、 レ ジ ス タ フ ァ イ ルは有効性 ビ ッ ト を解除 し た 命令に よ り 変更する こ と がな く な る 。 なお、 有効性 ビ ッ ト は フ ニ ツ チ段階において各命令に付加 さ れ る有効性領 域にお け る命令有効 ビ ッ ト と は異な る 。 すなわ ち、 ビ ッ ト は S M U 1 0 の各段階に対す る各命令の有効性 （すな わち、 任意の特定段階が命令を処理可能であ る か否か） を示すために命令に付随す る 1 ビ ッ ト コ 一 ドであ る 。 パ ィ プラ イ ンは各サイ ク ルに進行 し続け る ので、 次段階で 選択 さ れな い命令は重ね書 き さ れてパイ プラ イ ンか ら消 失する 。
さ ら に、 例外処理 ロ ジ ッ ク は整数 レ ジス タ フ ァ イ ルへ の書き 込みを防止す る だけでな く 、 例外命令 と それよ り も低い優先度の命令すベての F P Q 8 2 への書き込みを 防止 し、 かつ、 こ れ ら の外部キ ャ ッ シ ュパイ プ イ ン 3 0 2 への送入を妨げる 。 加えて、 例外処理ロ ジ ッ ク は例 外状態の存在を示す信号をディ スパ ッ チュニ ッ ト 2 0 2 に送る 。 こ の結果、 デ ィ スパ ッ チユニ ッ ト 2 0 2 は動作 の再開可能が知 ら さ れる ま ですベての命令の発送を停止 する。
ま た、 実行段階 2 5 8 に付随する プ ロ グラ ム カ ウ ン タ が備え られてお り 、 カ ウ ン タ は通知 さ れた優先度コ ー ド を用いかつプ ロ グラ ム コ ー ド番号をプロ グラ ム カ ウ ン タ に付加する こ と に よ り 例外命令に対応する プロ グラ ム コ 一 ド番号を決定する 。 こ の例外命令に対応す る プロ グラ ム コ ー ド番号は例外プロ グラ ム カ ウ ン タ （ E P C ) であ る 。 さ ら に、 E P C は命令バ ッ フ ァ 7 4 と命令キ ヤ ッ シ ュ 7 0 を制御する ロ ジ ッ ク に供給 さ れ る 。 こ の結果、 命 令バ ッ フ ァ 7 4 は次の命令 と し て例外命令を指示す る ま でその命令カ ウ ン タ を進行 さ せ る。
整数実行ユニ ッ ト の例外事態の場合は、 I S 7 0 が例 外事態を処理する ために例外処理べク タ ーか ら命令を取 り 出す。 こ の よ う に して例外処理ベク タ ーか ら の命令が 取 り 出 さ れてディ スパ ッ チ処理の準備が整う と 、 デ イ ス パ ッ チュニ ッ ト 2 0 2 はデ ィ スパ ッ チ処理を再開 して例 外事態を処理する。 而 して、 例外処理が完了する と 、 S M U 1 0 の 「正常」 な動作が再開する 。 あ る種類の例外 事態の場合、 処理は例外命令を伴っ て再開 し 、 ま た、 他 の種類の場合は、 S M U 1 0 が全 く 異な る命令の組み合 わせを処理す る。 し たがっ て、 整数実行ュニ ッ ト 命令の 例外事態は こ の命令 と こ れに続 く 命令の作用をキ ヤ ン セ ル し、 例外処理ベク タ ー命令の発送および実行 し、 さ ら に、 動作を再開する こ と に よ っ て処理 さ れる 。
ま た、 例外処理ロ ジ ッ ク が T L B の例外事態を同様に 処理す る 。 T L B の例外事態は T L B 5 8 がア ド レ ス ジ エ ネ レ ー タ 5 6 に よ り 発生する実効ァ ド レ ス に対応する 物理ァ ド レス をル ッ ク ア ッ プで き な い時に生 じ る。 S M U 1 0 で も物理ア ド レ スを決定で き る が、 こ の処理には 幾つかのサイ ク ルを要する 。 そ こ で、 T L B の例外事態 に応 じて、 例外処理 ロ ジ ッ ク は T L B 例外事態を引 き起 こ す命令を例外命令 と して認識する。 その後、 例外命令 および こ れよ り も低い優先度の命令を こ れよ り も高い優 先度の命令を実行完了す る こ と に よ っ てキ ヤ ンセル さ せ る
こ の場合、 E P C は命令バ ッ フ ァ 7 4 に対 して T L B 例外事態を引 き起 こ す命令につ いての指示値を通知す る。 こ の結果、 それ自体に何のエラ ーがな く て も 、 T L B の 例外事態の場合は、 T L B の再充填が ソ フ ト ウ ェ ア ルー チ ン に よ っ て処理さ れる 。 その後、 再充填処理が完了す る と 、 プロ グラ ム実行が T L B の例外事態 と な っ た場所 か ら再開す る 。 なお、 こ の こ と につ いては 1 9 9 3 年 1 2 月 5 日 出願の 「可変ペー ジサイ ズの ト ラ ン ス レー シ ョ ンル ッ ク アサイ ドバ ッ フ ァ 」 と題する米国特許出願を参 照さ れたい。 こ の場合、 命令カ ウ ン タ は T L B の例外事 態が引 き起 こ さ れる 時の命令について単純に指示 して、 ディ スパ ッ チュニ ッ ト 2 0 2 に こ れを調べさ せて発送さ せる。 その後、 T L B 5 8 の準備が整 う ま で命令カ ウ ン タ は移動せず、 ディ スパ ッ チュニ ッ ト 2 0 2 が連続的に 命令を発送 し続け る 。 而 して、 物理ア ド レ ス が有効にな る と す ぐ に正常動作が再開する 。
ま た、 例外処理ロ ジ ッ ク は浮動小数点実行におけ る例 外事態を、 1 回の通知処理を伴 っ て、 整数ュニ ッ ト 実行 の例外事態と 同様に処理す る。 すなわ ち、 上述 した ょ ゔ に、 S M U 1 0 は浮動小数点命令の場合に低精度例外モ デルを採用す る 。 それゆえ、 例外事態が生 じ る と 、 プロ グラ ム カ ウ ン タ は こ の例外事態を発生す る命令を指示 し ない。 し たが っ て、 浮動小数点命令の例外事態を処理す る ために、 例外処理 ロ ジ ッ ク がプロ グラ ム カ ウ ン タ の現 在値 と 例外事態の種類を通知す る。
こ の結果、 すべての命令がキ ャ ンセル さ れ、 ディ スパ ツ チュニ ッ ト 2 0 2 は整数パイ ブラ イ ン 2 5 0 をフ ラ ッ シ ュ処理 し、 I S 7 0 が命令の種類に適する命令をエ ラ 一処理ベク タ ーか ら取 り 出す。 こ のエ ラ 一処理ルー チ ン は浮動小数点エラ ー を発生する確かな命令につ いての情 報の欠乏を賄 う 必要があ る 。 浮動小数点の例外事態は ソ フ ト ウ ユ アの例外処理手段に特定の機能が依存する が、 一般に、 プロ グラ ムの実行を終わ ら せて、 エ ラ ー コ ー ド を伴っ て終了する。
ま た、 I S ミ スや D S ミ スの場合はエラ ー は全 く 生 じ な いが、 こ れ ら は例外事態が処理さ れる の と 同一方法、 すなわ ち、 パイ ブラ イ ンがフ ラ ッ シ ュ さ れて新 し い命令 が取 り 出 される式の方法で処理 される 。 ただ し、 I S ミ ス につ いては、 命令の取 り 出 し が新 し い I S ラ イ ンが見 い出 さ れる ま で留保 さ れ、 その後、 命令のデ ィ スパ ッ チ 処理が再開す る。 ま た、 D S ミ ス の場合は、 命令の取 り 出 しが D S ミ スを引 き起こ し た命令時において速やかに 再開す るが、 ディ スパ ッ チ処理は新 し い D S ラ イ ンが見 い出 さ れる ま で留保 さ れる 。
而 して、 本発明の利点は例外事態を迅速に （ 1 サイ ク ル以内で） 決定 し、 特定の例外命令を高精度に認識 し、 かつ、 よ り 優先度の高い命令の完遂を可能にする シ ス テ ム機能に よ る も のであ る。 次に、 表 m に示す命令の流れ を検討す る 表 m 命令の順番 命令 例外事態
A D D N 0
2 A D D N 0
3 L O A D N 0
4 L O A D Y E S 5 A D D ? ? ? 6 A D D ？ ? ? 7 L O A D 9 9 9
こ れ ら の命令は最 も優先度の高い も のが最上にな る よ う に配列さ れている 。 こ の中で、 ディ スパ ッ チユニ ッ ト
2 0 2 は第 1 の 4個の命令を発送する 。 こ の う ち、 4番 目 の命令を実行する過程において D S ミ スが発生す る 。 こ の場合、 例外処理 ロ ジ ッ ク は 1 、 2 、 3番目 の命令の 完遂を認める 。 その後、 4 番目 の命令の D S ミ スを処理 し た後に、 デ ィ スパ ッ チュニ ッ ト は 4番目の命令だ けで な く 、 4、 5 、 6 お よび 7 番目 の命令を発送する。 而 し て、 D S例外事態の後は、 ディ スパ ッ チ処理は新 し い命 一 - 令か ら始ま る順番に命令バ ッ フ ァ 7 4 か ら命令を取 り 出 す。
V . 結卿
以上よ り 、 本発明はス 一 ノ、'一ス カ ー ラ マノレチプロ セ ッ ザにお け る命令ディ スパ ッ チお よ び例外処理にお け る 問 題の簡単で高効率な解消方法を提供す る 。 上記は本発明 の好ま し い実施例につ いての完結 し た説明であ るが、 種 々 の変更、 変形並びに等価な態様の使用が可能であ る。 例えば、 好ま し い実施例におけ る 浮動小数点 コ プロ セ ッ ザの使用 につ いての記載は本発明を一の種類の コ プ ロセ ッ サの み に限定する も のではな い。 すなわ ち 、 当業界に おいて周知の よ う に、 他の種の コ プロ セ ッ サ も有効であ る 。 例えば、 浮動小数点の特定仕様要素の一部を他の種 の コ プ ロセ ッ サに専用す る特定仕様要素に よ り 置 き換え る こ と が可能であ る 。 それゆえ、 上述の記載は本発明の 範囲を限定す る も の ではな い。
以上よ り 、 本発明はス ー パ ー ス カ 一 ラ マルチプロ セ ッ ザにお け る命令ディ スパ ッ チおよび例外処理にお け る問 題の簡単で高効率な解消方法を提供す る こ と がで き る。

Claims

一 0 / ― 請求の範囲
1 . 命令デ コ ー ド段階に進行す る前に フ ェ ッ チ処理さ れた命令に第 1 の領域およ び第 2 の領域を付加 して、 フ ュ ツ チ処理さ れた命令をブ レデ コ ー ド処理す る段階にお いて、 前記第 1 領域は フ ニ ツ チ処理 さ れた命令か ら抽出 さ れた供給元情報を含んでお り 、 前記第 2 領域は フ ェ ツ チ処理 さ れた命令に類似す る タ イ プの命令に よ り 用い ら れる供給元の ク ラ ス を識別す る 供給元類別化領域を含ん でい る プ レデコ ー ド処理 と 、 そ の後、
前記フ ニ ツ チ処理 さ れた命令を、 デ コ ー ド命令を生成 する ための命令デコ ー ド段階に進行 さ せた後、 こ の命令 をディ スパ ッ チ処理する段階と か ら成 り 、
前記ディ スパ ッ チ処理段階は前記第 1 領域および第 2 領域を用い、 デコ ー ド処理 さ れた命令を処理する機能ュ ニ ッ 卜 へ導 く こ と
を特徴 と する 命令フ ニ ツ チ段階に続 く 命令デ コ ー ド段階 を有す る ス ー パ ース カ ー ラ マイ ク 口 プ ロ セ ッ サのための 命令ディ スパ ッ チ方法。
2 . 第 1 の命令内の第 1 の相対位置に位置す る第 1 の 行先レ ジス タ 情報領域を第 1 命令か ら抽出 し、 前記第 1 行先 レ ジス タ 情報領域を第 1 命令に関する所定位置に付 加する こ と に よ っ て、 デコ ー ド段階の前に前記第 1 命令 をブ レデコ ー ド処理する段階と 、
前記第 1 相対位置 と は異な る第 2 相対位置に位置す る 一 0 0 ― 第 2 の行先 レ ジス タ情報領域を第 2 の命令か ら抽出 し、 前記第 2 行先 レ ジ ス タ情報領域を第 2 命令に関する前記 所定位置に付加する こ と に よ っ て、 前記デコ ー ド段階の 前に前記第 2 命令をプ レデコ ー ド処理する段階と 、
前記デコ ー ド段階にお い て、 前記第 1 命令か ら第 1 の 供給元 レ ジス タ情報領域を抽出する段階と 、
前記デコ ー ド段階において、 前記第 2 命令か ら第 2 の 供給元 レ ジス タ情報領域を抽出する段階と 、 その後、 前記第 1 レ ジス タ 行先情報領域 と前記第 2 供給元 レ ジ ス タ情報領域 と を比較する 段階 と 、
前記第 2 レ ジ ス タ 行先情報領域と前記第 1 供給元 レ ジ ス タ情報領域 と を比較する 段階 と、
か ら成る こ と を特徴 と する複数の汎用 レ ジス タ を有する ス ー ー ス カ ー ラ マ イ ク 口 プ ロ セ ッ サの 'イ ブラ イ ン に おけ る デコ ー ド段階へ同時に周期付け られた第 1 の命令 と第 2 の命令 と の間にお け る レ ジス タ競合につ いてのチ ェ ッ ク 方法。
3 . 命令フ ユ ツ チ段階 と こ の フ ニ ツ チ段階に続 く 命令 デコ ー ド段階 と こ の命令デコ ー ド段階に続 く 次段階 と を 含み、 整数機能 ト お よび浮動小数点機能
を有する ス 、'一ス カ ー ラ マノレチチ ッ プ型マ イ ク 口 プロ セ ッ サ にお け る整数命令 と 浮動小数点命令をディ スパ ッ チ処理する方法において、
( a ) 整数命令を フ ェ ッ チ処理する段階と 、
( b ) 浮動小数点命令をフ ニ ツ チ処理する段階と 、 そ WO 95/16952 一 ^ g 一 PCT/JP94/02108
の後に、
( c ) 前記整数命令に第 1 の値が整数命令を整数型の 命令と して識別する情報を含んでい る 識別領域を付加す る こ と によ り 、 整数命令を前記命令デ コ ー ド段階に進行 さ せる前に前記整数命令をプ レデコ ー ド処理する段階 と か ら成 り 、 さ ら に、 ,
( d ) 前記浮動小数点命令に第 2 の値が浮動小数点命 令を浮動小数点型の命令 と して識別す る情報を含んでい る識別領域を付加す る こ と によ り 、 浮動小数点命令を前 記命令デコ ー ド段階に進行 さ せ る前に浮動小数点命令を プ レデコ ー ド処理す る段階か ら成 り 、 その後に、
( e ) 前記命令デコ ー ド段階で整数型命令のみをディ スパ ッ チ処理する段階と 、
( f ) 前記次段階で浮動小数点型命令をデ ィ スパ ッ チ 処理す る段階 と 、
か ら成る こ と を特徴 とす る整数命令と 浮動小数点命令を デ ィ スパ ッ チ処理す る方法。
4 . フ ヱ ツ チ段階、 デコ ー ド段階、 ア ド レス段階、 実 行段階、 および、 デー タ を汎用 レ ジス タ フ ア イ ノレに書き 込む レ ジス タ ラ イ ト バ ッ ク 段階順の 5 段階パイ プラ イ ン を有す る スー パ ース カ ー ラ マィ ク 口 プ ロ セ ッ サのための 例外処理方法において、
前記実行段階において同時実行処理のため に前記ス ー パース カ ー ラ マイ ク 口 プロ セ ッ サの機能ュニ ッ ト へ複数 命令の各々 が複数命令内の他の命令 と は異な る付随の実 行優先度 レベルを有す る前記複数の命令を同時にデ ィ ス パ ッ チ処理す る段階 と 、 そ の後に、
前記実行段階にお け る前記複数命令の中の特定の一の 命令の実行に よ り 生 じ る例外条件を検出する段階と 、 前記複数の命令の いずれが前記特定の一の命令であ る かを決定する段階と 、
前記特定の一の命令に付随す る前記優先度 レベルを決 定する段階と 、 その後に、
キ ヤ ンセル処理が レ ジス タ ラ イ ト バ ッ ク 段階の直後に お け る 汎用 レ ジス タ フ ァ イ ルへの書き 込みを禁止す る キ ャ ンセル処理を含む前記特定の一の命令および特定の一 の命令に付随の優先度 レベルよ り も低い付随の優先度 レ ベルを有する すべての命令をキ ヤ ンセル してい る間に、 前記複数命令の内でよ り 高い優先度 レベルの命令の前記 汎用 レ ジス タ フ ア イ ノレへの書き込みを レ ジス タ ラ イ ト ノく ッ ク 段階の直後に許容さ れた付随の優先度 レベルよ り も 高い付随の優先度 レベルを有す る も のを完遂する段階と、 か ら成る こ と を特徴 とする スーパース カ 一 ラ マイ ク ロ ブ ロ セ ッ サの た めの例外処理方法。
5 . マイ ク ロ プロ セ ッ サにお け る デ ィ スパ ッ チュニ ッ ト に対 して命令セ ッ ト 内におけ る命令の供給元要求を識 別する供給元識別タ グを提供す る方法において、
相互に排他的なマ イ ク ロ ブロ セ ッ サにお け る供給元の 割 り 当て制限につ いての複数の供給元分類を特定す る段 階と 、 ― b 1 一 前記命令セ ッ ト 内の各命令を前記複数の供給元分類内 の適当な一の分類に付随さ せる 段階 と 、
共通のディ スパ ッ チ特性を分配す る 前記複数の供給元 分類内の第 1 および第 2 の供給元分類の供給元分類のセ ッ ト を識別す る段階 と 、
前記複数の供給元分類の各々 に対 して特異的な 2 値を 割 り 当て る段階 と か ら成 り 、 前記第 1 の供給元分類およ び第 2 の供給元分類のそれぞれの 2 値が供給元セ ッ ト を 識別す る マス ク パ タ ンを分配 し 、 前記供給元セ ッ ト 内の 命令のみが前記マス ク バ タ ンを含む こ と を特徴とす る供 給元識別タ グを提供する方法。.
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