WO1990000772A3 - Circuit logique pour classement par rang en temps reel - Google Patents

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WO1990000772A3 PCT/US1989/003092 US8903092W WO9000772A3 WO 1990000772 A3 WO1990000772 A3 WO 1990000772A3 US 8903092 W US8903092 W US 8903092W WO 9000772 A3 WO9000772 A3 WO 9000772A3
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Abstract

Le circuit de classement par rang décrit, dont le fonctionnement en temps réel permet de classer par rang un ensemble de valeurs d'échantillons changeant périodiquement, comprend une série de registres de stockage synchronisées séquentiellement (VRH, VR1-VRN) servant à stocker séquentiellement les valeurs d'échantillons, une série de premiers comparateurs correspondants (CV1-CVN) servant à comparer chaque échantillon stocké avec l'échantillon entrant, un additionneur PAL1) servant à totaliser les sorties des premiers comparateurs afin d'attribuer un rang initial à l'échantillon entrant, une série de registres de rangs (RR1-RRN) servant à stocker la valeur de rang initiale et une valeur de rang correspondant à chaque échantillon contenu dans les registres d'échantillons VR1-VRN), une unité logique d'incrémentation/décrémentation (ID1-IDN-1) servant à régler chaque rang dans les registres de rangs respectifs (RR1-RRN) lors de la réception de chaque nouvel échantillon, une unité logique (CTT, RTH, RTN, ΣT) servant à exclure efficacement un échantillon cible du processus de classement par rang, ainsi qu'une unité logique (CT1-CTN) servant à extraire une valeur d'échantillon du rang sélectionné pendant chaque cycle de synchronisation. Une unité logique supplémentaire (Σ1-Sg(S)9, C1, C2, R1, R2, PROM1, PROM2) est éventuellement également prévue pour régler automatiquement le rang sélectionné sur la base des grandeurs relatives des échantillons classés.
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EP0382839B1 (fr) 1994-06-15
EP0382839A1 (fr) 1990-08-22
DE68916228D1 (de) 1994-07-21
DE68916228T2 (de) 1995-02-02
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IL90980A0 (en) 1990-02-09

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