UA124867C2

UA124867C2 - DEVICE OF POLYPHASE CONTROL OF PERIODICITY OF CLOCK SYNTIGNAL

Info

Publication number: UA124867C2
Application number: UAA202004189A
Authority: UA
Inventors: Валерій Вікторович Коваль; Назарій Володимирович Кметик; Дмитро Сергійович Лавінський; Олександр Леонідович Осінський; Олександр Всеволодович Самков
Original assignee: Національний Університет Біоресурсів І Природокористування України
Priority date: 2020-07-28
Filing date: 2020-07-28
Publication date: 2021-12-01

Abstract

Винахід належить до енергетики, метрології, інфокомунікацій та може застосовуватись в автоматиці, комп'ютерних, інформаційних технологіях для виявлення відсутності імпульсу в синхросигналі тактової частоти. Пристрій поліфазного контролю періодичності тактового синхросигналу містить другу вхідну шину тактової частоти, перший, другий та третій лічильники, перший, другий та третій D-тригери, додаткові перший, другий та третій лічильники, додатковий перший, другий, третій, четвертий, п’ятий, шостий, сьомий та восьмий логічний елемент І, додаткові перший, другий та третій D-тригери, додатковий розподілювач імпульсів, перший і другий логічні елементи НІ, першу, другу та третю вхідні шини тактової частоти. Технічним результатом винаходу є збільшення швидкодії процесу цифрового контролю періодичності тактового синхросигналу.The invention relates to energy, metrology, infocommunications and can be used in automation, computer, information technology to detect the absence of a pulse in the clock signal. The device of polyphasic control of periodicity of a clock signal contains the second input bus of a clock frequency, the first, second and third counters, the first, second and third D-triggers, additional first, second and third counters, additional first, second, third, fourth, fifth, sixth, seventh and eighth logic element I, additional first, second and third D-flip-flops, additional pulse distributor, first and second logic elements NO, first, second and third input buses of the clock frequency. The technical result of the invention is to increase the speed of the process of digital control of the periodicity of the clock clock.

Description

Винахід належить до галузі енергетики, метрології, телекомунікацій та може застосовуватись в автоматиці, комп'ютерних, інформаційних технологіях для виявлення відсутності імпульсу в синхросигналі тактової частоти. Пристрій може бути використано також в системах фазової і частотної синхронізації, в системах з резервованим генератором для швидкодіючого контролю сигналу тактової частоти.The invention belongs to the field of energy, metrology, and telecommunications and can be used in automation, computer, and information technologies to detect the absence of a pulse in the clock frequency synchronizing signal. The device can also be used in phase and frequency synchronization systems, in systems with a redundant generator for fast control of the clock frequency signal.

Найближчий аналог (Патент на корисну модель Мо 116809, опубл. 12.06.2017 р., бюл. Мо 11,The closest analogue (Patent for a utility model Mo 116809, publ. 12.06.2017, Bull. Mo 11,

Пристрій контролю періодичності імпульсної послідовності тактової частоти), що містить другу вхідну шину тактової частоти, з'єднану з входом розподілювача імпульсів, перший вихід якого з'єднаний з входом скидання першого лічильника і рахунковим входом першого ЮО-тригера, другий вихід розподілювача імпульсів з'єднаний з входом скидання другого лічильника і рахунковим входом другого ЮО-тригера, третій вихід розподілювача імпульсів з'єднаний з входом скидання третього лічильника і рахунковим входом третього Ю-тригера, виходи першого, другого і третього Ю-тригерів підключені до входів логічного елемента І. причому Ю-входи першого, другого і третього Ю-тригерів підключені до виходів другого розряду відповідно першого, другого і третього лічильника, рахункові входи яких об'єднані і підключені до першої вхідної шини, а третя вхідна шина тактової частоти, з'єднана з входом додаткового розподілювача імпульсів, перший вихід якого з'єднаний з входом скидання додаткового першого лічильника і рахунковим входом додаткового першого Ю-тригера, другий вихід додаткового розподілювача імпульсів з'єднаний з входом скидання додаткового другого лічильника і рахунковим входом додаткового другого Ю-тригера, третій вихід додаткового розподілювача імпульсів з'єднаний з входом скидання додаткового третього лічильника і рахунковим входом додаткового третього Ю0- тригера, виходи додаткового першого, додаткового другого і додаткового третього Ю-тригерів підключені до входів додаткового логічного елемента І, вихід якого підключений до входу другого додаткового логічного елемента І, другий вхід якого з'єднаний з виходом логічного елемента І, а виходом пристрою є вихід другого додаткового логічного елемента І.The device for controlling the periodicity of the pulse sequence of the clock frequency) containing the second input bus of the clock frequency connected to the input of the pulse distributor, the first output of which is connected to the reset input of the first counter and the counting input of the first SW flip-flop, the second output of the pulse distributor with connected to the reset input of the second counter and the counting input of the second U-flip-flop, the third output of the pulse distributor is connected to the reset input of the third counter and the counting input of the third U-flip-flop, the outputs of the first, second and third U-flip-flops are connected to the inputs of the logical element I. and the U-inputs of the first, second, and third U-flip-flops are connected to the outputs of the second digit, respectively, of the first, second, and third counters, the counting inputs of which are combined and connected to the first input bus, and the third input clock frequency bus is connected to the input additional pulse distributor, the first output of which is connected to the reset input of the additional first counter and counter by the auxiliary input of the additional first U-trigger, the second output of the additional pulse distributor is connected to the reset input of the additional second counter and the counting input of the additional second U-trigger, the third output of the additional pulse distributor is connected to the reset input of the additional third counter and the counting input of the additional third U0-trigger, the outputs of the additional first, additional second and additional third U-triggers are connected to the inputs of the additional logic element I, the output of which is connected to the input of the second additional logic element I, the second input of which is connected to the output of the logic element I, and the output of the device is the output of the second additional logic element I.

Недоліком аналога є затримка інформації про відсутність імпульсу в контрольованому тактовому синхросигналі типу "меандр", що може досягати тривалості тактового інтервалу, в залежності від часових співвідношень між сигналами на першій, другій та третій вхідній шині тактової частоти і, як наслідок, призводити до зменшення швидкодії процесу контролюThe disadvantage of the analogue is the delay of information about the absence of a pulse in the controlled clock synchronizing signal of the "meander" type, which can reach the duration of the clock interval, depending on the time relationships between the signals on the first, second and third input bus of the clock frequency and, as a result, lead to a decrease in speed control process

Зо періодичності тактового синхросигналу.From the periodicity of the clock synchronization signal.

Винаходом поставлено задачу забезпечити збільшення швидкодії процесу цифрового контролю періодичності тактового синхросигналу за рахунок зміни конструкції.The invention aims to increase the speed of the process of digital control of the periodicity of the clock synchronization signal by changing the design.

Поставлена винаходом задача вирішується тим, що пристрій поліфазного контролю періодичності тактового синхросигналу, що містить другу вхідну шину тактової частоти, з'єднану з входом розподілювача імпульсів, перший вихід якого з'єднаний з входом скидання першого лічильника і рахунковим входом першого ЮО-тригера, другий вихід розподілювача імпульсів з'єднаний з входом скидання другого лічильника і рахунковим входом другого ЮО-тригера, третій вихід розподілювача імпульсів з'єднаний з входом скидання третього лічильника і рахунковим входом третього Ю-тригера, виходи першого, другого і третього Ю-тригерів підключені до входів логічного елемента І, причому Ю-входи першого, другого і третього Ю-тригерів підключені до виходів другого розряду відповідно першого, другого і третього лічильників, рахункові входи яких об'єднані і підключені до першої вхідної шини, а третя вхідна шина тактової частоти з'єднана з входом додаткового розподілювача імпульсів, перший вихід якого з'єднаний з входом скидання додаткового першого лічильника і рахунковим входом додаткового першого Ю- тригера, другий вихід додаткового розподілювача імпульсів з'єднаний з входом скидання додаткового другого лічильника і рахунковим входом додаткового другого ЮО-тригера, третій вихід додаткового розподілювача імпульсів з'єднаний з входом скидання додаткового третього лічильника і рахунковим входом додаткового третього Ю-тригера, виходи додаткового першого, додаткового другого і додаткового третього Ю-тригерів підключені до входів додаткового логічного елемента І, вихід якого підключений до входу другого додаткового логічного елементаThe problem set by the invention is solved by the fact that the device for polyphase control of the periodicity of the clock synchronization signal, containing the second input bus of the clock frequency, connected to the input of the pulse distributor, the first output of which is connected to the reset input of the first counter and the counting input of the first SW flip-flop, the second the output of the pulse distributor is connected to the reset input of the second counter and the counting input of the second U-flip-flop, the third output of the pulse distributor is connected to the reset input of the third counter and the counting input of the third U-flip-flop, the outputs of the first, second and third U-flip-flops are connected to inputs of logic element I, and the Y-inputs of the first, second and third Y-flip-flops are connected to the outputs of the second digit of the first, second and third counters, respectively, the counting inputs of which are combined and connected to the first input bus, and the third input clock frequency bus with is connected to the input of an additional pulse distributor, the first output of which is connected to the reset input of the additional first counter and the counting input of the additional first U-trigger, the second output of the additional pulse distributor is connected to the reset input of the additional second counter and the counting input of the additional second U-trigger, the third output of the additional pulse distributor is connected to the reset input of the additional third counter and the counting input of the additional third U-flip-flop, the outputs of the additional first, additional second and additional third U-flip-flops are connected to the inputs of the additional logical element AND, the output of which is connected to the input of the second additional logical element

І, другий вхід якого з'єднаний з виходом логічного елемента І. а виходом пристрою є вихід другого додаткового логічного елемента І, згідно з винаходом, введений третій додатковий логічний елемент І, вихід якого підключений до рахункового входу першого Ю-тригера, а перший вхід третього додаткового логічного елемента І підключений до другого входу скидання третього лічильника, який з'єднаний з третім виходом розподілювача імпульсів, перший вихід якого з'єднаний з входом скидання першого лічильника і підключений до другого входу четвертого додаткового логічного елемента І, вихід якого підключений до рахункового входу другого ЮО- тригера, причому другий вихід розподілювача імпульсів, який з'єднаний з другим входом скидання другого лічильника, підключений до входу п'ятого додаткового логічного елемента |, бо вихід якого підключений до рахункового входу третього Ю-тригера, а перші входи третього,And, the second input of which is connected to the output of the logical element I. and the output of the device is the output of the second additional logical element And, according to the invention, a third additional logical element And is introduced, the output of which is connected to the counting input of the first U-trigger, and the first input of the third additional logic element AND is connected to the second reset input of the third counter, which is connected to the third output of the pulse distributor, the first output of which is connected to the reset input of the first counter and is connected to the second input of the fourth additional logic element AND, the output of which is connected to the counting input of the second U-trigger, and the second output of the pulse distributor, which is connected to the second reset input of the second counter, is connected to the input of the fifth additional logic element |, because its output is connected to the counting input of the third U-trigger, and the first inputs of the third ,

четвертого і п'ятого додаткових логічних елементів І об'єднані і підключені до виходу першого логічного елемента НІ, вхід якого підключений до другої вхідної шини тактової частоти, вихід шостого додаткового логічного елемента І підключений до рахункового входу першого додаткового Ю-тригера, а перший вхід шостого додаткового логічного елемента І підключений до другого входу скидання додаткового третього лічильника, який з'єднаний з третім виходом додаткового розподілювача імпульсів, перший вихід якого з'єднаний з входом скидання додаткового першого лічильника і підключений до другого входу сьомого додаткового логічного елемента І, вихід якого підключений до рахункового входу додаткового другого ЮО-тригера, причому другий вихід додаткового розподілювача імпульсів, який з'єднаний з другим входом скидання додаткового другого лічильника, підключений до входу восьмого додаткового логічного елемента І, вихід якого підключений до рахункового входу додаткового третього ЮО- тригера, а перші входи шостого, сьомого і восьмого додаткових логічних елементів І об'єднані і підключені до виходу другого логічного елемента НІ, вхід якого підключений до третьої вхідної шини тактової частоти.the fourth and fifth additional logical elements AND are combined and connected to the output of the first logical element NOT, the input of which is connected to the second input bus of the clock frequency, the output of the sixth additional logical element AND is connected to the counting input of the first additional U-flip-flop, and the first input of the sixth additional logic element AND is connected to the second reset input of the additional third counter, which is connected to the third output of the additional pulse distributor, the first output of which is connected to the reset input of the additional first counter and is connected to the second input of the seventh additional logic element AND, the output of which connected to the counting input of the additional second SW flip-flop, and the second output of the additional pulse distributor, which is connected to the second reset input of the additional second counter, is connected to the input of the eighth additional logical element AND, the output of which is connected to the counting input of the additional third SW flip-flop, and the first entry and the sixth, seventh and eighth additional logic elements AND are combined and connected to the output of the second logic element NOT, the input of which is connected to the third input bus of the clock frequency.

На Фіг. 1 приведена схема пропонованого пристрою; на Фіг. 2 - часові діаграми, що пояснюють роботу.In Fig. 1 shows the scheme of the proposed device; in Fig. 2 - time diagrams explaining the work.

Пристрій поліфазного контролю періодичності тактового синхросигналу містить: розподілювач імпульсів 1, перший, другий і третій лічильники відповідно 2-4, логічний елемент 5, перший, другий і третій синхронний О-тригер відповідно 6-8, додатковий перший, додатковий другий і додатковий третій лічильники відповідно 12-14, додатковий логічний елемент І 15, додатковий перший, додатковий другий і додатковий третій синхронний ЮО-тригер відповідно 16- 18, другий додатковий логічний елемент І 20, додатковий розподілювач імпульсів 21, перший і другий логічний елемент НІ відповідно 22 і 23, третій, четвертий, п'ятий, шостий, сьомий і восьмий додатковий логічний елемент І відповідно 24-29.The device for polyphase control of the periodicity of the clock synchronization signal contains: pulse distributor 1, first, second and third counters 2-4, respectively, logical element 5, first, second and third synchronous O-triggers 6-8, respectively, additional first, additional second and additional third counters 12-14, respectively, additional logical element AND 15, additional first, additional second and additional third synchronous SO-trigger, respectively 16-18, second additional logical element AND 20, additional pulse distributor 21, first and second logical element NO, respectively 22 and 23 , the third, fourth, fifth, sixth, seventh and eighth additional logic elements And 24-29, respectively.

Сигнал тактової частоти з опорного генератора подається на першу шину 9, сигнал тактової частоти з додаткового опорного генератора подається на третю шину 19, вихідний сигнал знімається з шини 10. Вхідний (контрольований) сигнал тактової частоти подається на другу вхідну шину 11.The clock frequency signal from the reference generator is fed to the first bus 9, the clock frequency signal from the additional reference generator is fed to the third bus 19, the output signal is removed from bus 10. The input (controlled) clock frequency signal is fed to the second input bus 11.

Пристрій поліфазного контролю періодичності тактового синхросигналу працює наступнимThe device for polyphase control of the periodicity of the clock synchronizing signal works as follows

Зо чином.In a way

Сигнал тактової частоти з опорного генератора надходить на першу шину 9. На виходах розподілювача імпульсів 1 формуються імпульси тривалістю, що дорівнює періоду тактової частоти, які між собою у часі не пересікаються (фіг. 2 в, г, д). Таким чином, на кожному виході розподілювача імпульсів 1 формуються границі часового інтервалу одного циклу роботи відповідного лічильника. Цикл роботи одного лічильника дорівнює трьом періодам тактової частоти, причому протягом першого періоду здійснюється зчитування інформації з виходу другого розряду лічильника у відповідний йому синхронний ЮО-тригер і установка початкового стану лічильника по входу скидання лічильника, а протягом двох останніх періодів здійснюється рахунок контрольованих імпульсів тактової частоти, що надходять на лічильний вхід лічильника.The clock frequency signal from the reference generator is sent to the first bus 9. At the outputs of the pulse distributor 1, pulses with a duration equal to the period of the clock frequency are formed at the outputs, which do not overlap each other in time (Fig. 2 c, d, e). Thus, at each output of the pulse distributor 1, the boundaries of the time interval of one cycle of the corresponding counter are formed. The operation cycle of one counter is equal to three periods of the clock frequency, and during the first period information is read from the output of the second digit of the counter into the corresponding synchronous SW flip-flop and the initial state of the counter is set by the reset input of the counter, and during the last two periods the count of controlled pulses of the clock frequency is carried out , which are received at the counting input of the meter.

При надходженні на лічильний вхід лічильника двох імпульсів протягом інтервалу часу, відведеного для підрахунку контрольованих імпульсів тактової частоти, на виході другого розряду даного лічильника формується сигнал "логічної 1", який свідчить про необхідну наявність контрольованих імпульсів тактової частоти. У випадку відсутності хоча б одного з цих двох імпульсів на виході другого розряду лічильника формується сигнал "логічного 0", який свідчить про відсутність періодичності імпульсної послідовності тактової частоти (відсутність хоча б одного імпульсу тактової частоти).When two pulses are received at the counting input of the counter during the time interval set aside for counting controlled clock frequency pulses, a "logic 1" signal is formed at the output of the second digit of this counter, which indicates the necessary presence of controlled clock frequency pulses. In the absence of at least one of these two pulses, a "logic 0" signal is generated at the output of the second digit of the counter, which indicates the absence of periodicity of the pulse sequence of the clock frequency (absence of at least one pulse of the clock frequency).

Отримана інформація на виході другого розряду лічильника зчитується до відповідного синхронного Ю-тригера і зберігається там до початку наступного циклу роботи відповідного лічильника. Сигнал зчитування синхронного ЮО-тригера формується введеним додатковим логічним елементом І, на перший і другий вхід якого надходить відповідно сигнал з того виходу розподілювача імпульсів 1, на якому встановлюється значення "логічної 1" після завершення часу відведеного лічильнику для підрахунку контрольованих імпульсів тактової частоти, та інверсний сигнал тактової частоти опорного генератора з першої шини 9. Підключений у такий спосіб введений додатковий логічний елемент | забезпечує зчитування інформації з виходу лічильника до відповідного синхронного Ю-тригера по фронту інверсного сигналу тактової частоти опорного генератора, який формується до завершення тактового інтервалу, тобто раніше. Отримана інформація про підраховану кількість контрольованих імпульсів тактової частоти, у разі відсутності хоча б одного імпульсу (Фіг. 2, а), відповідно забезпечує раніше формування на виході пристрою сигналу про порушення періодичності тактового синхросигналу бо (Фіг. 2, о), що збільшує швидкодію процесу цифрового контролю.The received information at the output of the second digit of the counter is read to the corresponding synchronous U-trigger and stored there until the start of the next cycle of the corresponding counter. The reading signal of the synchronous SW flip-flop is formed by the introduced additional logic element I, the first and second inputs of which receive, respectively, the signal from that output of the pulse distributor 1, on which the value of "logic 1" is set after the end of the time allotted to the counter for counting the controlled pulses of the clock frequency, and the inverse signal of the clock frequency of the reference generator from the first bus 9. An additional logic element connected in this way is introduced | provides reading of information from the output of the counter to the corresponding synchronous U-trigger along the edge of the inverse signal of the clock frequency of the reference generator, which is formed before the end of the clock interval, i.e. earlier. The received information about the calculated number of controlled pulses of the clock frequency, in the absence of at least one pulse (Fig. 2, a), accordingly ensures earlier formation of a signal at the output of the device about a violation of the periodicity of the clock synchronization signal bo (Fig. 2, o), which increases the speed of operation process of digital control.

Формування сигналу про порушення періодичності до кінця кожного періоду сигналу тактової части, що задається опорним генератором, досягається завдяки введенню трьох лічильників, цикли роботи яких зсунуті у часі один щодо одного на тактовий інтервал. Таким чином, в кінці кожного циклу на виході відповідного синхронного Ю-тригера формується інформація про контрольовану періодичність імпульсної послідовності тактової частоти (наявність необхідної кількості імпульсів тактової частоти або їх відсутність). Зсувом у часі на тактовий інтервал сигналу з опорного генератора і формуванням у такий спосіб трьох синхронних циклів, забезпечується поліфазність контролю.The generation of a periodicity violation signal until the end of each period of the clock part signal specified by the reference generator is achieved by introducing three counters, the cycles of which are shifted in time relative to each other by a clock interval. Thus, at the end of each cycle, the output of the corresponding synchronous U-trigger generates information about the controlled periodicity of the pulse sequence of the clock frequency (the presence of the required number of clock frequency pulses or their absence). Polyphasic control is ensured by the time shift by the clock interval of the signal from the reference generator and the formation of three synchronous cycles in this way.

Вихідні сигнали першого б, другого 7 і третього 8 синхронних ЮО-тригерів об'єднуються логічним елементом І 5 (Фіг. 2, м).The output signals of the first b, second 7 and third 8 synchronous SO-triggers are combined by the logical element I 5 (Fig. 2, m).

Аналогічно розглянутому процесу контролю періодичність імпульсної послідовності тактової частоти функціонує частина схеми, яка тактується сигналом з третьої шини 19 тактової частоти від додаткового опорного генератора. Сигнал тактової частоти, що надходить на третю шину 19 від додаткового опорного генератора, задає цикли роботи введених додаткових трьох лічильників 12-14. На виходах додаткового розподілювача імпульсів 21 формуються імпульси тривалістю, що дорівнює періоду тактової частоти додаткового опорного генератора, які між собою у часі не пересікаються. Таким чином, на кожному виході додаткового розподілювача імпульсів 21 формуються границі часового інтервалу одного циклу роботи відповідного лічильника. Цикл роботи одного додаткового лічильника дорівнює трьом періодам тактової частоти, причому протягом першого періоду здійснюється зчитування інформації з виходу другого розряду додаткового лічильника у відповідний йому додатковий синхронний О-тригер і установка початкового стану додаткового лічильника по входу скидання додаткового лічильника, а протягом двох останніх періодів здійснюється підрахунок контрольованихAnalogous to the considered control process, the periodicity of the pulse sequence of the clock frequency functions as a part of the circuit, which is clocked by a signal from the third bus 19 of the clock frequency from the additional reference generator. The clock frequency signal arriving at the third bus 19 from the additional reference generator sets the operating cycles of the additional three counters 12-14 entered. At the outputs of the additional pulse distributor 21, pulses with a duration equal to the period of the clock frequency of the additional reference generator are formed, which do not overlap in time. Thus, at each output of the additional pulse distributor 21, the boundaries of the time interval of one cycle of the corresponding counter are formed. The operation cycle of one additional counter is equal to three periods of the clock frequency, and during the first period, information is read from the output of the second digit of the additional counter into the corresponding additional synchronous O-trigger and the initial state of the additional counter is set by the reset input of the additional counter, and during the last two periods counting controlled

Імпульсів тактової частоти, що надходять на лічильний вхід додаткового лічильника.Clock frequency pulses entering the counter input of the additional counter.

При надходженні на лічильний вхід додаткового лічильника двох імпульсів протягом інтервалу часу, відведеного для підрахунку контрольованих імпульсів тактової частоти, на виході другого розряду даного додаткового лічильника формується сигнал "логічної 1", який свідчить про необхідну наявності контрольованих імпульсів тактової частоти. При відсутності хоча б одного з цих двох імпульсів на виході другого розряду додаткового лічильникаWhen two pulses are received at the counter input of the additional counter during the time interval set aside for counting controlled clock frequency pulses, a "logic 1" signal is formed at the output of the second digit of this additional counter, which indicates the necessary presence of controlled clock frequency pulses. In the absence of at least one of these two pulses at the output of the second digit of the additional counter

Зо формується сигнал "логічного 0", який свідчить про відсутність періодичності імпульсної послідовності тактової частоти (відсутність хоча-б одного імпульсу тактової частоти).A "logic 0" signal is generated from this, which indicates the absence of periodicity of the pulse sequence of the clock frequency (absence of at least one pulse of the clock frequency).

Сигнал зчитування додаткового синхронного ЮО-тригера формується введеним додатковим логічним елементом І, на перший і другий вхід якого надходить відповідно сигнал з того виходу додаткового розподілювача імпульсів 21, на якому встановлюється значення "логічної 1" після завершення часу відведеного додатковому лічильнику для підрахунку контрольованих імпульсів тактової частоти, та інверсний сигнал тактової частоти додаткового опорного генератора з другої шини 19. Підключений у такий спосіб введений додатковий логічний елемент забезпечує зчитування інформації з виходу додаткового лічильника до відповідного додаткового синхронного Ю-тригера по фронту інверсного сигналу тактової частоти додаткового опорного генератора, який формується до завершення тактового інтервалу, тобто раніше. Отримана інформація про підраховану кількість контрольованих імпульсів тактової частоти, у разі відсутності хоча б одного імпульсу (фіг. 2, а), відповідно забезпечує раніше формування на виході пристрою сигналу про порушення періодичності тактового синхросигналу (Фіг. 2, 0), що збільшує швидкодію процесу цифрового контролю.The reading signal of the additional synchronous SW flip-flop is formed by the introduced additional logic element I, the first and second inputs of which receive, respectively, the signal from the output of the additional pulse distributor 21, which is set to the value of "logical 1" after the end of the time allotted to the additional counter for counting controlled clock pulses frequency, and the inverse signal of the clock frequency of the additional reference generator from the second bus 19. The additional logic element connected in this way provides reading of information from the output of the additional counter to the corresponding additional synchronous U-flip-flop along the edge of the inverse signal of the clock frequency of the additional reference generator, which is formed to completion of the clock interval, i.e. earlier. The received information about the calculated number of controlled pulses of the clock frequency, in case of the absence of at least one pulse (Fig. 2, a), accordingly ensures earlier formation of a signal at the output of the device about the violation of the periodicity of the clock synchronization signal (Fig. 2, 0), which increases the speed of the process digital control.

Формування сигналу про порушення періодичності до кінця кожного періоду сигналу тактової части, що задається додатковим опорним генератором, досягається завдяки введенню трьох додаткових лічильників, цикли роботи яких зсунуті у часі один щодо одного на тактовий інтервал. Таким чином, в кінці кожного циклу на виході відповідного додаткового синхронного О- тригера формується інформація про контрольовану періодичність імпульсної послідовності тактової частоти (наявність необхідної кількості імпульсів тактової частоти або їх відсутність).The generation of a periodicity violation signal until the end of each period of the clock part signal given by an additional reference generator is achieved by introducing three additional counters, the cycles of which are shifted in time relative to each other by a clock interval. Thus, at the end of each cycle, at the output of the corresponding additional synchronous O-trigger, information is formed about the controlled periodicity of the pulse sequence of the clock frequency (the presence of the required number of clock frequency pulses or their absence).

Зсувом у часі на тактовий інтервал сигналу з додаткового опорного генератора і формуванням у такий спосіб трьох синхронних циклів, забезпечується поліфазність контролю.Polyphasic control is ensured by the time shift by the clock interval of the signal from the additional reference generator and the formation of three synchronous cycles in this way.

Вихідні сигнали додаткового першого 6, додаткового другого 7 і додаткового третього 8 синхронних О-тригерів об'єднуються додатковим логічним елементом І 15 (Фіг. 2, н).The output signals of the additional first 6, additional second 7 and additional third 8 synchronous O-triggers are combined by an additional logic element I 15 (Fig. 2, n).

Вихідні сигнали логічного елемента І 5 та додаткового логічного елемента І 15 об'єднуються у другому додатковому логічному елементі І 20 (Фіг. 2, о), вихід якого є виходом пристрою поліфазного контролю періодичності тактового синхросигналу.The output signals of the logic element I 5 and the additional logic element I 15 are combined in the second additional logic element I 20 (Fig. 2, o), the output of which is the output of the device for polyphase control of the periodicity of the clock synchronization signal.

Технічне рішення винаходу забезпечує формування на виході пристрою сигналу про порушення періодичності тактового синхросигналу за рахунок зчитування інформації по фронту інверсного сигналу, який формується до завершення тактового інтервалу, що збільшує швидкодію процесу цифрового поліфазного контролю періодичності тактового синхросигналу.The technical solution of the invention ensures the formation of a signal at the output of the device about a violation of the periodicity of the clock synchronization signal by reading information on the edge of the inverse signal, which is formed before the completion of the clock interval, which increases the speed of the process of digital polyphase control of the periodicity of the clock synchronization signal.

Claims

FORMULA OF THE INVENTION

A device for polyphase control of the periodicity of a clock synchronization signal, containing a second input bus of the clock frequency, connected to the input of a pulse divider, the first output of which is connected to the reset input of the first counter and the counting input of the first SW flip-flop, the second output of the pulse divider is connected to by the reset input of the second counter and the counting input of the second Y-trigger, the third output of the pulse distributor is connected to the reset input of the third counter and the counting input of the third Y-trigger, the outputs of the first, second and third Y-triggers are connected to the inputs of the logic element I. and Y - the inputs of the first, second and third U-flip-flops are connected to the outputs of the second digit of the first, second and third counters, respectively, the counting inputs of which are combined and connected to the first input bus, and the third input bus of the clock frequency is connected to the input of the additional pulse distributor , the first output of which is connected to the reset input of the additional first counter and the counting in by the course of the additional first U-trigger, the second output of the additional pulse distributor is connected to the reset input of the additional second counter and the counting input of the additional second U-trigger, the third output of the additional pulse distributor is connected to the reset input of the additional third counter and the counting input of the additional third U - flip-flop, the outputs of the additional first, additional second and additional third Y-triggers are connected to the inputs of the additional logical element AND, the output of which is connected to the input of the second additional logical element AND, the second input of which is connected to the output of the logical element AND, and the output of the device is the output of the second additional logical element AND, which differs in that the third additional logical element AND is introduced, the output of which is connected to the counting input of the first SW flip-flop, and the first input of the third additional logical element AND is connected to the second reset input of the third counter, which is connected to the third output of the distributor named after pulses, the first output of which is connected to the reset input of the first counter and is connected to the second input of the fourth additional logic element I, the output of which is connected to the counting input of the second Y-trigger, and the second output of the pulse distributor, which is connected to the second reset input of the second counter, connected to the input of the fifth additional logical element AND, the output of which is connected to the counting input of the third O-flip-flop, and the first inputs of the third, fourth and fifth additional logical elements AND are combined and connected to the output of the first logical element NO , the input of which is connected to the second input bus of the clock frequency, the output of the sixth additional logic element I! connected to the counting input of the first additional U-flip-flop, and the first input of the sixth additional logic element AND is connected to the second reset input of the additional third counter, which is connected to the third output of the additional pulse distributor, the first output of which is connected to the reset input of the additional first counter and is connected to the second input of the seventh additional logic element AND, the output of which is connected to the counting input of the additional second U-flip-flop, and the second output of the additional pulse distributor, which is connected to the second reset input of the additional second counter, is connected to the input of the eighth additional logic element AND , the output of which is connected to the counting input of the additional third U-flip-flop, and the first inputs of the sixth, seventh and eighth additional logical elements | combined and connected to the output of the second logic element NO, the input of which is connected to the third input bus of the clock frequency.