Аналізатор алгоритмічних перетворювачів має дві групи інформаційних входів, формувач адреси, двійковий лічильник, елемент І, керуючий вхід, елемент НІ, вихід наявності даних, мультиплексор, дешифратор, генератор імпульсів, шину результату. Перша група інформаційних входів з'єднана з інформаційними входами першого мультиплексора. Друга група інформаційних входів з'єднана з першою групою входів формувача адреси. Виходи першого двійкового лічильника з'єднані з другою групою входів формувача адреси. Виходи формувача адреси з'єднані з адресними входами першого мультиплексора. Виходи першого мультиплексора з'єднані з входами дешифратора. Керуючий вхід з'єднаний з першим входом елемента І, вихід переповнення першого двійкового лічильника з'єднаний з виходом наявності даних та через елемент НІ з другим входом елемента І, вихід якого з'єднаний з рахунковим входом першого двійкового лічильника. Вихід генератора імпульсів з'єднаний з третім входом елемента І. Аналізатор додатково містить другий мультиплексор, третю групу інформаційних входів, другий двійковий лічильник. Виходи дешифратора з'єднані з інформаційними входами другого мультиплексора. Третя група інформаційних входів з'єднана з адресними входами другого мультиплексора. Вихід другого мультиплексора з'єднаний з рахунковим входом другого двійкового лічильника, виходи якого з'єднані з шиною результату.Algorithmic Converter Analyzer has two groups of information inputs, address shaper, binary counter, element I, control input, NO element, data availability output, multiplexer, decoder, pulse generator, result bus. The first group of information inputs is connected to the information inputs of the first multiplexer. The second group of information inputs is connected to the first group of inputs of the address generator. The outputs of the first binary counter are connected to the second group of inputs of the address shaper. The outputs of the address shaper are connected to the address inputs of the first multiplexer. The outputs of the first multiplexer are connected to the inputs of the decoder. The control input is connected to the first input of the element I, the overflow output of the first binary counter is connected to the output of data availability and through the element NO to the second input of the element I, the output of which is connected to the counting input of the first binary counter. The output of the pulse generator is connected to the third input of element I. The analyzer further comprises a second multiplexer, a third group of information inputs, a second binary counter. The decoder outputs are connected to the information inputs of the second multiplexer. The third group of information inputs is connected to the address inputs of the second multiplexer. The output of the second multiplexer is connected to the counting input of the second binary counter, the outputs of which are connected to the result bus.