TWM612222U - 計算乘積和值之裝置 - Google Patents

計算乘積和值之裝置 Download PDF

Info

Publication number
TWM612222U
TWM612222U TW110200152U TW110200152U TWM612222U TW M612222 U TWM612222 U TW M612222U TW 110200152 U TW110200152 U TW 110200152U TW 110200152 U TW110200152 U TW 110200152U TW M612222 U TWM612222 U TW M612222U
Authority
TW
Taiwan
Prior art keywords
resistance
voltage
resistance unit
unit
group
Prior art date
Application number
TW110200152U
Other languages
English (en)
Inventor
洪自立
Original Assignee
神亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 神亞科技股份有限公司 filed Critical 神亞科技股份有限公司
Publication of TWM612222U publication Critical patent/TWM612222U/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45604—Indexing scheme relating to differential amplifiers the IC comprising a input shunting resistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mathematical Optimization (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

一種計算乘積和值之裝置，包含第一電阻單元、第二電阻單元、第一電流源、第二電流源及差動放大器。該第一電阻單元及該第二電阻單元之每一者包含兩並聯之電阻。該第一電流源耦接於該第一電阻單元，從而產生第一電壓。該第二電流源耦接於該第二電阻單元，從而產生第二電壓。該差動放大器接收該第一電壓及該第二電壓及據以產生差動訊號。該差動訊號對應於乘積和值。

Description

計算乘積和值之裝置
本創作關於計算乘積和值之裝置，尤指包含具有兩並聯之電阻的電阻單元的計算乘積和值之裝置。
根據當前技術，若欲相加多個乘積以求總和，則須先將多對係數予以相乘，以求得多個乘積，再將所得的多個乘積予以相加。因此，為了求得乘積和，須使用大量的乘法器及加法器。
然而，乘法器之電路常須佔據大量的電路面積，且功率不易縮減。以人工智慧為例，加權和模型(weighted sum model)常用以調整多個係數之每一者的重要性，以助人工智慧機器做出決策，故於人工智慧之相關電路中，常須執行大量的乘積和之計算，故該領域之電路常有面積及功率不易縮減的難題。當前尚缺適宜的解決方案，以計算乘積和，並兼及改善電路特性。
實施例提供一種計算乘積和值之裝置，包含第一電阻單元、第二電阻單元、第一電流源、第二電流源及差動放大器。該第一電阻單元包含兩並聯之電阻。該第二電阻單元包含兩並聯之電阻。該第一電流源，耦接於該第一電阻單元，從而產生第一電壓。該第二電流源耦接於該第二電阻單元，從而產生第二電壓。該差動放大器接收該第一電壓及該第二電壓及據以產生差動訊號，其中該差動訊號對應於一乘積和值。
另一實施例提供一種計算乘積和之裝置，包含一組操作單元及一放大器。該組操作單元之每一操作單元包含一第一電阻單元、一第二電阻單元、 一第一電流源、一第二電流源及一差動放大器。該第一電阻單元包含兩並聯之電阻。該第二電阻單元包含兩並聯之電阻。該第一電流源耦接於該第一電阻單元，從而產生一第一電壓。該第二電流源，耦接於該第二電阻單元，從而產生一第二電壓。該差動放大器，接收該第一電壓及該第二電壓及據以產生一差動訊號，其中該差動訊號對應於一乘積和值。該放大器耦接於該組操作單元，接收該組操作單元產生的一組差動訊號，以產生一結果訊號，該結果訊號對應於一組乘積和值之和。
另一實施例提供一種計算乘積和之裝置，包含一組操作單元及一放大器。該組操作單元之每個操作單元包含一第一電阻單元、一第二電阻單元、一第一電流源、一第二電流源及一取樣單元。該第一電阻單元包含兩並聯之電阻。該第二電阻單元包含兩並聯之電阻。該第一電流源耦接於該第一電阻單元，從而產生一第一電壓。該第二電流源，耦接於該第二電阻單元，從而產生一第二電壓。該取樣單元，耦接於該第一電阻單元及該第二電阻單元，以取樣該第一電壓及該第二電壓，其中該第一電壓及該第二電壓對應於一乘積和值。該放大器耦接於該複數個操作單元，接收該組操作單元輸出之一組第一電壓及一組第二電壓，以產生一結果訊號，該結果訊號對應於一組乘積和值之和。
200,300,400,500:裝置
410:放大器
ADC:類比轉數位轉換器
AP1至APN:差動放大器
CSy:電容
GND:地端
I1至I2N:電流源
RFB:回授電阻
RU至RU2N:電阻單元
S,S1,S2,node1至nodeN:節點
Sd:數位訊號
Sdiff1至SdiffN:差動訊號
Sr:結果訊號
SU1至SUN,SUy:取樣單元
SyH,Sy,S1H至SNH,S1至SN:訊號
T1至TN,Ty:時段
V1至V2N:電壓
CF:積分電容
510:差動轉單端轉換器
第1圖係實施例中，電阻單元的示意圖。
第2圖係實施例中，計算乘積和值之裝置的示意圖。
第3圖係另一實施例中，計算乘積和值之裝置的示意圖。
第4圖為另一實施例中，計算乘積和值之裝置的示意圖。
第5圖為另一實施例中，計算乘積和值之裝置的示意圖。
第6圖為第5圖中，第y取樣單元的電路示意圖。
第7圖為第5圖及第6圖中，控制各取樣單元的時序圖。
為了求得乘積和值，並兼及縮減電路之面積與功率，實施例提供計算乘積和值之裝置，如下所述。本文中，「*」及「．」符號皆為乘法符號。本文所述的乘積和值，可為單個乘積、或多個乘積相加的總和。
第1圖係實施例中，電阻單元RU的示意圖。電阻單元RU包含兩並聯的電阻，其中一電阻的阻值表示為R*X，另一電阻的阻值表示為R*(1-X)，其中R為預定阻值，X為參數，且0<X<1。故，若由節點S看入，等效電阻ROUT可如算式(1)所示：
Figure 110200152-A0305-02-0005-1
若給定兩參數A及B，其中0
Figure 110200152-A0305-02-0005-20
|A|
Figure 110200152-A0305-02-0005-21
1/4且0
Figure 110200152-A0305-02-0005-22
|B|
Figure 110200152-A0305-02-0005-23
1/4，設定變數X1如算式(2)所示：
Figure 110200152-A0305-02-0005-2
將X1帶入算式(1)的X，結果稱為ROUT,1，其可如算式(3)所示：
Figure 110200152-A0305-02-0005-3
又，若設定變數X2如算式(4)所示：
Figure 110200152-A0305-02-0005-4
將X2帶入算式(1)的X，結果稱為ROUT,2，其可如算式(5)所示：
Figure 110200152-A0305-02-0005-5
換言之，上述的ROUT,1及ROUT,1可為兩種不同設定下的電阻單元RU等效電阻。若比較算式(3)及(5)，可解析得到算式(6)及(7)如下：共同項(common term)：
Figure 110200152-A0305-02-0006-6
差異項(difference term)：2．A．B (7)
亦即，上述的等效電阻ROUT,1與ROUT,2具有一相同的常數項(6)，及一極性相反的常數項(7)。若應用在類比電路上，算式(6)及(7)可視為對應於共模訊號(common-mode signal)及差動訊號(differential signal)的概念。
上述原理可應用於下文所述的電路，以求得乘積和值。本文中，第2圖至第5圖提及的每個電阻單元，可相似於第1圖之電阻單元，包含兩並聯之電阻，其中一電阻的阻值表示為R*X，另一電阻的阻值表示為R*(1-X)，且R與X之值可隨需要而調整。
第2圖係實施例中，計算乘積和值之裝置200的示意圖。裝置200包含第一電阻單元RU1、第二電阻單元RU2、第一電流源I1、第二電流源I2及差動放大器AP1。第一電流源I1耦接於第1電阻單元RU1，從而產生第一電壓V1。第二電流源I2耦接於第2電阻單元，從而產生第二電壓V2。差動放大器AP1接收第一電壓V2及第二電壓V2，據以產生差動訊號Sdiff1。
第2圖中，第1電阻單元RU1由節點S1看入的等效電阻為算式(3)的ROUT,1，且第2電阻單元RU2由節點S2看入的等效電阻為算式(5)的ROUT,2，電壓V1及V2由電流源I1及電流源I2流入電阻單元RU1及RU2而分別產生，因差動放大器AP1可將電壓V1及V2的差異部分取出，故差動訊號Sdiff1對應於算式(7)的差異 項，正比於參數A與B之乘積A*B；於此文中，可將A*B定義為一乘積和值，因作，差動訊號Sdiff1可對應於乘積和值。
如第2圖所示，裝置200可另包含類比數位轉換器ADC，用以接收差動訊號Sdiff1，以產生數位訊號Sd，其中數位訊號Sd對應於乘積和值A*B。如上所述，可解析數位訊號Sd，以得知參數A、B的乘積A*B。
舉例而言，若欲計算8位元的兩數之乘積，例如64*17，可將64設定為參數A，將17設定另一參數B，即可使用第2圖之架構，根據數位訊號Sd，得知參數A*B的乘積，再查表得知64*17之結果。因此，可避免使用乘法器，從而減少電路的面積與功耗。
第1圖及第2圖之架構可用以計算乘積和值。現以人工智慧之應用為例，典型需求為多個乘積的相加，如算式(8)所示：
Figure 110200152-A0305-02-0007-7
舉例來說，Ai可為變數，Bi可為對應的權重，L為加權計算的結果。若欲執行例如算式(8)的計算，可根據第2圖之架構及原理，使用第3圖之裝置。
第3圖係另一實施例中，計算乘積和值之裝置300的示意圖。裝置300與裝置200之相同處不重述，比起裝置200，裝置300另包含第一組電阻單元G1與第二組電阻單元G2。如第3圖所示，第一組電阻單元G1以串接方式耦接於第一電阻單元RU1，且第二組電阻單元G2以串接方式耦接於第二電阻單元RU2。
如第3圖所示，第一組電阻單元G1可包含第三電阻單元RU3、第五電 阻單元RU5等序號為奇數的電阻單元；且第二組電阻單元G2可包含第四電阻單元RU4、第六電阻單元RU6等序號為偶數的電阻單元。第3圖之M為偶數。
第3圖中，差動放大器AP1之一輸入端耦接至(例如，位於左側的)第一電阻單元RU1與第一組電阻單元G1，其可用
Figure 110200152-A0305-02-0008-8
Bα)簡單描述之：而差動放大器AP1之另一輸入端耦接至(例如，位於右側的)第二電阻單元RU2與第二組電阻單元G2，其可用
Figure 110200152-A0305-02-0008-9
Bα)簡單描述之。因此，差動訊號Sdiff1對應之乘積累加值可正比於：Σα=1(Aα * Bα)=A1 * B1+A2 * B2+A3 * B3+...，其中變數α為正整數。根據實施例，α與M的關係可為1
Figure 110200152-A0305-02-0008-24
α
Figure 110200152-A0305-02-0008-11
。因此，第3圖之裝置可用以得到多個乘積累加的乘積和值。
第3圖之電路雖可用以得到乘積和值，但因多個電阻單元串接，當電流流過後，可能導致第一電壓V1及第二電壓V2過高，而超過差動放大器AP1可接收的範圍，因此，亦可使用第4圖之結構以求得乘積和值。
第4圖為另一實施例中，計算乘積和值之裝置400的示意圖。如第4圖所示，裝置400可包含一組操作單元PU1至PUN，及放大器410。第4圖之每一操作單元可包含相似的結構。以操作單元PU1為例，操作單元PU1可包含第一電阻單元RU1、第二電阻單元RU2、第一電流源I1、第二電流源I2及差動放大器AP1，其耦接方式、電阻的阻值配置、及相關操作原理，相似於第2圖，故不重述。
操作單元PU1至PUN分別產生差動訊號Sdiff1至SdiffN。差動訊號Sdiff1對應於乘積和值A1*B1，差動訊號Sdiff2對應於乘積和值A2*B2，以此類推，差動訊號SdiffN對應於乘積和值AN*BN。放大器410接收差動訊號Sdiff1至SdiffN，以產生結果訊號Sr，其中結果訊號Sr對應於乘積和值A1*B1至乘積和值 AN*BN之和，亦即A1*B1+A2*B2+...+AN*BN。
第4圖中，節點node1至nodeN的電壓，可根據重疊原理(superposition)疊加於放大器410的輸入端，各電壓扣除參考電壓VREF後，除以阻抗產生電流，電流之總和流過回授電阻RFB，於放大器410的輸出端產生電壓，亦即結果訊號Sr。相似於第2圖及第3圖，第4圖之類比數位轉換器ADC可根據結果訊號Sr，產生數位訊號Sd，數位訊號Sd可對應於所求之乘積和值。
第5圖為另一實施例中，計算乘積和值之裝置500的示意圖。裝置500中，使用的放大器數量更少，故可進一步減少消耗功率。裝置500包含操作單元PU1至PUN及放大器AP。第5圖的操作單元相異於第4圖的操作單元。第5圖之每個操作單元可具有相似結構，以操作單元PU1為例，操作單元PU1包含電阻單元RU1與RU2、電流源I1與I2，及取樣單元SU1。電阻單元RU1與RU2與電流源I1與I2的耦接與操作可相似於上述，故不重述。取樣單元SU1可取樣電阻單元RU1與電阻單元RU2產生的第一電壓V1與第二電壓V2，且將取樣結果輸出到放大器AP。
操作單元PU1至PUN之輸出，可分別對應於乘積和值A1*B1至AN*BN。第5圖中，放大器AP接收操作單元PU1至PUN之輸出，以產生結果訊號Sr。結果訊號Sr對應於乘積和值A1*B1至AN*BN的總和。
如第5圖所示，裝置500可另包含一組積分電容CF，耦接於放大器AP，以累加對應於操作單元PU1至PUN輸出之一組第一電壓(例如，電壓V1、V3...至V(2N-1))與一組第二電壓(例如，電壓V2、V4...至V2N)的電荷。裝置500可另包含差動轉單端轉換器510及類比轉數位轉換器ADC，差動轉單端轉換器510將放大器AP輸出的一對差動訊號轉為單端訊號，類比轉數位放大器ADC再將單端訊號轉為數位訊號Sd，數位訊號Sd可被解析以得到乘積和值。根據實 施例，差動轉單端轉換器510可為選擇性使用，若放大器AP為單端輸出，則不須使用差動轉單端轉換器510。
第6圖為第5圖中，第y取樣單元SUy的電路示意圖。Y為整數且1
Figure 110200152-A0305-02-0010-25
y
Figure 110200152-A0305-02-0010-27
N。第y取樣單元SUy可包含開關及電容CSy，且開關由訊號Sy及SyH控制。舉例來說，當訊號Sy為高態，則訊號Sy控制的開關導通，而當訊號Sy為低態，則訊號Sy控制的開關截止。當訊號SyH為高態，則訊號SyH控制的開關導通，而當訊號SyH為低態，則訊號SyH控制的開關截止。在此，控制訊號為高態可導通開關僅為舉例，隨開關種類不同，亦可能用低態之控制訊號導通開關。第6圖中，開關可耦接於地端GND。
換言之，當訊號Sy為高態時，取樣單元SUy之電容CSy可取樣電壓V(2y-1)及V2y；而當訊號SyH為高態時，取樣單元SUy可輸出已取樣之電壓V(2y-1)及V2y。
第5圖中，操作單元SU1至SUZ依序輸出第一電壓及第二電壓；換句話說，第y取樣單元SUy於第y時段Ty輸出第一電壓V(2y-1)及第二電壓V2y至放大器AP，如第7圖所示。
第7圖為第5圖及第6圖中，控制各取樣單元的時序圖。如第7圖所示，時段T1之前及之後，取樣單元SU1可取樣電壓V1及V2；而時段T1中，取樣單元SU1輸出已取樣的電壓V1及V2至放大器AP。同理，時段T2中，取樣單元SU2輸出已取樣的電壓V3及V4至放大器AP。依此類推，時段TN中，取樣單元SUN可輸出已取樣的電壓V(2N-1)及V2N至放大器AP。
換言之，可先得到單個乘積和值，先將各自得到的結果存在第6圖之電容CSy裡面，之後依時序分別把儲存的電荷逐一轉移到第5圖之積分電容CF 中，等依次把CS1到CSN的值取出後，再轉為數位信號Sd，以求得乘積和值。
總上，實施例提供的裝置可使用類比運算陣列，執行乘法與加法的運算，以計算乘積和值，從而避免使用大量乘法器及加法器，以縮減電路的面積與能耗，故實有助於處理本領域的難題。
200:裝置
ADC:類比轉數位轉換器
AP1:差動放大器
I1,I2:電流源
RU1,RU2:電阻單元
S1,S2:節點
Sd:數位訊號
Sdiff1:差動訊號
V1,V2:電壓

Claims (10)

  1. 一種計算乘積和值之裝置，包含：一第一電阻單元，包含兩並聯之電阻：一第二電阻單元，包含兩並聯之電阻；一第一電流源，耦接於該第一電阻單元，從而產生一第一電壓；一第二電流源，耦接於該第二電阻單元，從而產生一第二電壓；及一差動放大器，接收該第一電壓及該第二電壓及據以產生一差動訊號，其中該差動訊號對應於一乘積和值。
  2. 如請求項1所述之裝置，其中該第一電阻單元及該第二電阻單元之每一電阻單元中，一電阻的阻值為R*X，另一電阻的阻值為R*(1-X)，其中0<X<1。
  3. 如請求項1所述之裝置，另包含：一第一組電阻單元，以串接方式耦接於該第一電阻單元；及一第二組電阻單元，以串接方式耦接於該第二電阻單元；其中該第一組電阻單元及該第二組電阻單元之每一電阻單元包含兩並聯之電阻。
  4. 如請求項3所述之裝置，其中該第一組電阻單元及該第二組電阻單元之每一電阻單元中，一電阻的阻值為R*X，另一電阻的阻值為R*(1-X)，且0<X<1。
  5. 如請求項1所述之裝置，另包含： 一類比數位轉換器，接收該差動訊號，以產生一數位訊號，其中該數位訊號對應於該乘積和值。
  6. 一種計算乘積和值之裝置，包含一組操作單元及一放大器，其中：該組操作單元之每一操作單元包含：一第一電阻單元，包含兩並聯之電阻；一第二電阻單元，包含兩並聯之電阻；一第一電流源，耦接於該第一電阻單元，從而產生一第一電壓；一第二電流源，耦接於該第二電阻單元，從而產生一第二電壓；及一差動放大器，接收該第一電壓及該第二電壓及據以產生一差動訊號，其中該差動訊號對應於一乘積和值；且該放大器耦接於該組操作單元，接收該組操作單元產生的一組差動訊號，以產生一結果訊號，該結果訊號對應於一組乘積和值之和。
  7. 如請求項6所述之裝置，其中每一電阻單元中，一電阻的阻值為R*X，另一電阻的阻值為R*(1-X)，其中0<X<1。
  8. 一種計算乘積和值之裝置，包含一組操作單元及一放大器，其中：該組操作單元之每個操作單元包含：一第一電阻單元，包含兩並聯之電阻；一第二電阻單元，包含兩並聯之電阻；一第一電流源，耦接於該第一電阻單元，從而產生一第一電壓；一第二電流源，耦接於該第二電阻單元，從而產生一第二電壓；及一取樣單元，耦接於該第一電阻單元及該第二電阻單元，以取樣該第 一電壓及該第二電壓，其中該第一電壓及該第二電壓對應於一乘積和值；且該放大器耦接於該組操作單元，接收該組操作單元輸出之一組第一電壓及一組第二電壓，以產生一結果訊號，該結果訊號對應於一組乘積和值之和。
  9. 如請求項8所述之裝置，其中該組操作單元依序輸出該組第一電壓及該組第二電壓。
  10. 如請求項8所述之裝置，另包含一組積分電容，耦接於該放大器，以累加對應於該組第一電壓及該組第二電壓的電荷。
TW110200152U 2020-04-17 2021-01-07 計算乘積和值之裝置 TWM612222U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202063011315P 2020-04-17 2020-04-17
US63/011,315 2020-04-17

Publications (1)

Publication Number Publication Date
TWM612222U true TWM612222U (zh) 2021-05-21

Family

ID=75291065

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110200152U TWM612222U (zh) 2020-04-17 2021-01-07 計算乘積和值之裝置
TW110100528A TWI792143B (zh) 2020-04-17 2021-01-07 計算乘積和值之裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW110100528A TWI792143B (zh) 2020-04-17 2021-01-07 計算乘積和值之裝置

Country Status (3)

Country Link
US (1) US20210326113A1 (zh)
CN (2) CN112633020A (zh)
TW (2) TWM612222U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792143B (zh) * 2020-04-17 2023-02-11 神盾股份有限公司 計算乘積和值之裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768828B2 (en) * 2015-12-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Communication system and method of data communications
US20170366876A1 (en) * 2016-06-16 2017-12-21 Analog Devices Global Current sensing in two-dimensional area sensors
CN109214252B (zh) * 2017-07-06 2021-11-09 敦泰电子有限公司 一种指纹感测电路及指纹感测装置
JP7306725B2 (ja) * 2018-03-19 2023-07-11 ミシック，インコーポレイテッド 混合信号コンピューティングのためのシステムおよび方法
WO2020013103A1 (ja) * 2018-07-12 2020-01-16 ソニー株式会社 積和演算装置及び積和演算方法
JP2020126426A (ja) * 2019-02-04 2020-08-20 ソニー株式会社 演算装置、及び積和演算システム
TWM612222U (zh) * 2020-04-17 2021-05-21 神亞科技股份有限公司 計算乘積和值之裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792143B (zh) * 2020-04-17 2023-02-11 神盾股份有限公司 計算乘積和值之裝置

Also Published As

Publication number Publication date
CN112633020A (zh) 2021-04-09
CN213987512U (zh) 2021-08-17
US20210326113A1 (en) 2021-10-21
TW202141301A (zh) 2021-11-01
TWI792143B (zh) 2023-02-11

Similar Documents

Publication Publication Date Title
KR102462792B1 (ko) 아날로그 복소 벡터 매트릭스 곱셈을 수행하는 방법 및 시스템
Jerabek et al. Reconfigurable fractional-order filter with electronically controllable slope of attenuation, pole frequency and type of approximation
CN103178852B (zh) 一种高速采样前端电路
CN103414442B (zh) 基于斩波技术的高精度全差分放大器
JP3479506B2 (ja) 加重平均値演算回路
CN103559328A (zh) 一种忆容器的实现电路及其实现方法
TWI792143B (zh) 計算乘積和值之裝置
US10331409B2 (en) Sine wave multiplication device and input device having the same
US5408422A (en) Multiplication circuit capable of directly multiplying digital data with analog data
JPH06164320A (ja) フィルタ回路
Hwang et al. Systematic generation of current-mode linear transformation filters based on multiple output CCIIs
Soliman New inverting non-inverting bandpass and lowpass biquad circuit using current conveyors
CN107508575B (zh) 模拟有限脉冲响应滤波器
CN113054947B (zh) 一种ReLU型忆阻模拟器
CN101534097A (zh) 寄生效应不敏感、低功耗的小增益开关电容反相积分器
CN101295984B (zh) 用来补偿模拟/数字转换器偏移量的偏移补偿电路
CN211653633U (zh) 乘法器装置
TW202102862A (zh) 量測電流的產生電路
JPH0993086A (ja) スイッチトキャパシタ回路及びこれを用いた信号処理回路
CN217445338U (zh) 一种能抑制共模干扰的差分采样信号放大电路及空调器
CN101534098B (zh) 寄生效应不敏感、低功耗的小增益开关电容积分器
CN109214085B (zh) 一种模拟有限脉冲响应滤波器
CN107271501A (zh) 一种数字输出恒电位仪
Kurth Two‐Port Analysis of SC Networks with Continuous Input Signals
SE501604C2 (sv) Metod och anordning för sampling av elektriska signaler