TWM550907U - 半導體元件 - Google Patents

Description

半導體元件

本創作提供一種半導體元件，更特別地是有關於一種具有良好間距及線寬的重配置層的半導體元件。

隨著半導體製程技術之進步，以及晶片電路功能的不斷提昇，伴隨著通訊、網路及電腦等各式可攜式(portable)產品的大幅成長以及市場需求，因此可縮小積體電路(IC)面積且具有高密度與所接腳化特性的球柵陣列式(BGA)、覆晶式(Flip chip)與晶片尺寸封裝(CSP, chip size package)等半導體封裝技術為目前眾所皆知的主流技術。

然而，由於積體電路製程日趨朝向微型化，並且強調傳輸速率及結構的可靠度，在發展至晶圓級晶片尺寸封裝的潮流下，晶片接點之間距(pitch)勢必將小於焊錫凸塊的尺寸，導致相鄰的焊塊之間彼此接觸的問題。

雖然在後續發展出了重配置層(RDL, redistribution layer)來克服上述的問題。利用重配置層形成導通線路，並重新配置至適當的位置在形成凸塊下金屬層(UBM, under bump metallization)，使得在相鄰的焊錫凸塊之間具有適當的間距。

然而，現有技術中用來作為導通線路的重配置層為銅/鎳/金(Cu/Ni/Au)結構，在蝕刻之後，由於蝕刻比而造成在重配置層下方的做為凸塊下金屬層的銅和鈦由於蝕刻選擇比而產生底切(under cut)效應，使得整個重配置層下方的支撐點不足，相對來說，重配置層容易傾倒，而使整個半導體元件的結構崩潰。

為了解決先前技術的缺點，本創作的主要目的在於提供一種具有良好間距(pitch)及線寬的重配置層的半導體元件，其中重配置層為純銅，因此，在對重配置層於蝕刻步驟之後，在重配置層下方的凸塊下金屬層(UBM)的間距或線寬不會因為底切效應而縮小，仍可以給予重配置層足夠的支撐力，而使得整個半導體元件具有良好的完整性及可靠度。

根據上述目的，本創作揭露一種半導體元件，其結構包含有:半導體晶圓，於半導體晶圓上的主動面具有多個焊墊、第一保護層覆蓋在半導體晶圓的部份主動面，且將每一個焊墊的表面曝露出來、第一凸塊下金屬設置在部份的第一保護層上以及覆蓋每一個焊墊的表面、重配置層設置在第一凸塊下金屬層上、第二凸塊下金屬層設置在部份重配置層上且將重配置層的部份表面曝露出來、第二保護層，設置在半導體晶圓的部份表面上、部份的第二凸塊下金屬層及設置在重配置層所曝露出的部份表面上、金屬導線設置在除了焊墊以外的第二凸塊下金屬層所曝露出的表面上，藉此，金屬導線的一端透過第二凸塊下金屬層、重配置層及第一凸塊下金屬層與半導體晶圓上的焊墊電性連接，另一端可以與其他元件電性連接。

首先，請參考圖1。圖1表示本創作所揭露的半導體元件的截面示意圖。在圖1中，利用半導體晶圓(wafer)10做為底材，其中半導體晶圓10上配置有多個晶片(未在圖中表示)，每一個晶片具有主動面(未在圖中表示)及背面(未在圖中表示)，且於每一個晶片的主動面(未在圖中表示)上配置有多個焊墊(pad)102。要說明的是，在本創作中不針對晶片上的這些焊墊102的配置位置加以限制，因此，這些焊墊102可以設置在晶片的主動面的中間位置、晶片的主動面的四個周邊或是在晶片的主動面的任何一側邊均可以做為本創作的實施例，在此不加以限制。另外，對於做為底材的半導體晶圓10的製程為半導體技術領域者熟知的半導體製程技術，其製程流程及構成半導體晶圓10的材料並不在本創作所要討論的技術方案中，故不多加陳述。

請繼續參考圖1。在半導體晶圓10上形成第一保護層20，且第一保護層20覆蓋住半導體晶圓10的每一個晶片上的多個焊墊102。接著，對第一保護層20執行第一微影蝕刻製程，使得在第一保護層20內形成有多個第一開口(未在圖中表示)，而這些第一開口將配置在半導體晶圓10的每一個晶片上的多個焊墊102予以曝露出來。在本創作的實施例中，將第一保護層20形成在半導體晶圓10上的方法可以利用沉積的方式來完成，例如化學氣相沉積 (CVD, chemical vapor deposition)、常壓化學氣相沉積 (APCVD, atmospheric pressure CVD)或是低壓化學氣相沉積(LPCVD, low-pressure CVD)。另外，第一保護層20的材料可以是高分子材料，例如聚醯亞胺(PI, polyimide)或是環氧樹脂(epoxy)。

接著，將第一凸塊下金屬層(under bump metallization) 30形成在第一保護層20及覆蓋住多個焊墊102所曝露出的表面上。在本創作的實施例中，第一凸塊下金屬層30利用濺鍍(sputtering)的方式形成在第一保護層20及多個焊墊102的表面上，其中，在第一保護層20及多個焊墊102表面上的第一凸塊下金屬層30形成的厚度為0.05um-1um。此外，第一凸塊下金屬層30的材料為鈦/銅(Ti/Cu)。然後，將具有多個第一開口圖案(未在圖中表示)的第一光阻層40形成在第一凸塊下金屬層30上。

接著，請參考圖2。圖2表示在第一光阻層經微影蝕刻之後在第一凸塊下金屬層上形成重配置層的截面示意圖。在圖2中，對圖1中具有多個第一開口圖案(未在圖中表示)的第一光阻層40執行第一微影製程，以移除覆蓋在第一凸塊下金屬層30上的部份第一光阻層40，將部份經過第一微影製程後的第一光阻層40予以保留，並且將第一凸塊下金屬層30的表面曝露出來。

請繼續參考圖2。以殘留在第一凸塊下金屬層30上的第一光阻層40做為遮罩(mask)，將做為重配置層50(RDL, redistribution layer)的金屬，例如銅，形成在第一凸塊下金屬層30上，其中，將重配置層50形成在第一凸塊下金屬層30上的方法利用電鍍(plating)的方式來達成，且重配置層50形成在第一凸塊下金屬層30上的1um-10um 及寬度為1um-200um。

接著，請同時參考圖3及圖4。圖3表示將圖2中殘留在第一凸塊下金屬層上的部份第一光阻層移除之後，分別將具有多個第二開口圖案的第二光阻層形成在第一凸塊下金屬層的部份表面及將具有多個第二開口圖案的第二光阻層設置在重配置層的截面示意圖。圖4表示對具有多個第二開口圖案的第二光阻層執行第二微影製程的示意圖。在圖3中，先將在圖2中，殘留在第一凸塊下金屬層30上的部份第一光阻層40予以移除，以曝露出第一凸塊下金屬層30的部份表面以及將重配置層50的表面曝露出來。緊接著，將具有多個第二開口圖案(未在圖中表示)的第二光阻層60形成在第一凸塊下金屬層30曝露出的部份表面上，以及覆蓋在重配置層50的表面上。接下來，如圖4所示，對具有多個第二開口圖案的第二光阻層60執行第二微影製程，以移除覆蓋在重配置層50上的部份第二光阻層60，並且保留形成在第一凸塊下金屬層30的部份表面及重配置層50上的部份第二光阻層60，使得第二光阻層60內形成多個第二開口(未在圖中表示)，且這些第二開口將重配置層50的部份表面曝露出來。

接著，請參考圖5。圖5表示以第二光阻層為光罩，在重配置層上形成第二凸塊下金屬層的截面示意圖。在圖5中，以殘留在第一凸塊下金屬層30的部份表面上的第二光阻層60以及在重配置層50上的部份第二光阻層60做為遮罩，將第二凸塊下金屬層70形成在重配置層50上，其中，將第二凸塊下金屬層70形成在重配置層50上的方法是利用電鍍的方式來達成，且形成在重配置層50上的厚度為1um-10um 及寬度為1um-200um，在本創作的實施例中，第二凸塊下金屬層70的材料為鎳/金(Ni/Au)。

請接著參考圖6。圖6表示將圖5中的第二光阻層予以移除，且對第一凸塊下金屬層進行蝕刻的截面示意圖。在圖6，將圖5中位於第一凸塊下金屬層30及重配置層50上的部份第二光阻層60予以移除，使得第一凸塊下金屬層30的部份表面以及重配置層50的部份表面予以曝露出來。接著，再利用蝕刻的方式，例如乾式蝕刻(dry etching)，將位於第一保護層20上的部份第一凸塊下金屬層30予以移除，以曝露出第一保護層20的表面。在此，經蝕刻後的第一凸塊下金屬層30的寬度為 1um-200um。

接下來，請同時參考圖7及圖8。圖7表示在圖6的結構上形成第二保護層的截面示意圖。圖8表示對第二保護層執行微影製程以曝露出第二凸塊下金屬層的截面示意圖。在圖7中，將第二保護層80以沉積的方式覆蓋住第一保護層20、第一凸塊下金屬層30、重配置層50以及第二凸塊下金屬層70。在本創作中，將第二保護層80形成在第一保護層20、第一凸塊下金屬層30、重配置層50以及第二凸塊下金屬層70的方法同樣可以利用沉積的方式來完成，例如化學氣相沉積 (CVD, chemical vapor deposition)、常壓化學氣相沉積 (APCVD, atmospheric pressure CVD)或是低壓化學氣相沉積(LPCVD, low-pressure CVD)。另外，第二保護層80的材料同樣可以是高分子材料，例如聚醯亞胺(PI, polyimide)或是環氧樹脂(epoxy)。

接著請參考圖8。對第二保護層80執行微影製程，以移除部份的第二保護層80，且將第二凸塊下金屬層70的部份表面曝露出來。在此要說明的是，在圖8的右邊圖面，即圖8中虛線的區域，由第一凸塊下金屬層30及重配置層50所構成的結構，可視為後續做形成金屬導線90(如圖9所示)的打線焊墊(wire bonding pad)104。在本創作中，利用純銅做為重配置層50的材料，對第二凸塊下金屬層70進行蝕刻時，由於蝕刻選擇比的因素，使得在第二凸塊下金屬層70下方的重配置層50的線寬及間距較現有技術中的重配置層材料(Ti/Cu)來得寬，由於被底切的線寬較現有技術來得少，使得以純銅為主的重配置層50對於上方的第二凸塊下金屬層70能提供較佳的支撐能力，因此整個結構不會因為下方的支撐力不足而傾倒或崩潰，藉此可以提升半導體元件的良率及可靠度。

另外，在本創作的實施例中，第二凸塊下金屬層70和重配置層50由部份的第二保護層80所覆蓋，藉由第二保護層80可以增加重配置層50及第二凸塊下金屬層70的可靠度，以防止漏電流產生，而可以提升半導體元件的良率。

緊接著請參考圖9。圖9表示在圖8的虛線區域上形成金屬打線的截面示意圖。於圖9，以一般的打線製程(wire bonding process)將金屬導線90形成在除了多個焊墊102以外的第二凸塊下金屬層70所曝露出的表面上，藉此，金屬導線90的一端透過第二凸塊下金屬層70、重配置層50及第一凸塊下金屬層30與半導體晶圓10上的焊墊102電性連接，另一端可與其他元件電性連接，在本創作的實施例中，金屬導線90可以是銅、鈦、鎢或是金。

藉由本創作所揭露利用銅做為重配置層50，改善重配置50由於線寬不足造成元件傾倒的問題，由於在重配置層50為下方的第一凸塊下金屬層30的線寬為4um，此線寬大於現有技術的重配置層下方的第一凸塊下金屬層的線寬為3um或甚至小於3um，而重配置層50的線寬都是5um-6um的尺寸條件下，相對來說，解決了在現有技術中，因為重配置層50下方的第一凸塊下金屬30的線寬無法提供上方結構足夠的支撐力，使得整個結構傾倒或崩塌的問題。由此可知，根據本創作所揭露的技術，利用純銅來做為重配置層50的材料，可以減少在蝕刻過程中對重配置層下方的凸塊下金屬層所產生的底切效應，並進一步可以提供較佳的線寬而提升整個半導體元件的可靠度及良率。

10‧‧‧半導體晶圓
102‧‧‧焊墊
20‧‧‧第一保護層
30‧‧‧第一凸塊下金屬層
40‧‧‧第一光阻層
50‧‧‧重配置層
60‧‧‧第二光阻層
70‧‧‧第二凸塊下金屬層
80‧‧‧第二保護層
90‧‧‧金屬導線
104‧‧‧打線焊墊

圖1是根據本創作所揭露的技術，表示在具有多個焊墊的半導體晶圓上形成第一凸塊下金屬層及第一光阻層的截面示意圖； 圖2是根據本創作所揭露的技術，表示在第一光阻層經微影蝕刻之後在第一凸塊下金屬層上形成重配置層的截面示意圖；  圖3是根據本創作所揭露的技術，表示將圖2中殘留在第一凸塊下金屬層上的部份第一光阻層移除之後，再將具有多個第二開口圖案的第二光阻層形成在第一凸塊下金屬層的部份表面及設置在重配置層上的截面示意圖； 圖4是根據本創作所揭露的技術，表示對具有多個第二開口圖案的第二光阻層執行第二微影製程以曝露出重配置層的部份表面的截面示意圖； 圖5是根據本創作所揭露的技術，表示以第二光阻層為光罩，在重配置層上形成第二凸塊下金屬層的截面示意圖； 圖6是根據本創作所揭露的技術，表示將圖5中的第二光阻層予以移除曝露出第一凸塊下金屬層的部份表面，並對第一凸塊下金屬層進行蝕刻以曝出第一保護層的部份表面的截面示意圖； 圖7是根據本創作所揭露的技術，表示在圖6的結構上形成第二保護層的截面示意圖； 圖8是根據本創作所揭露的技術，表示對第二保護層執行微影製程以曝露出第二凸塊下金屬層的部份表面的截面示意圖；以及 圖9是根據本創作所揭露的技術，表示在圖8的虛線區域上形成金屬導線的截面示意圖。

10‧‧‧半導體晶圓

102‧‧‧焊墊

20‧‧‧第一保護層

30‧‧‧第一凸塊下金屬層

40‧‧‧第一光阻層

50‧‧‧重配置層

60‧‧‧第二光阻層

70‧‧‧第二凸塊下金屬層

80‧‧‧第二保護層

104‧‧‧打線焊墊

Claims (7)

1. 一種半導體元件，包含: 一半導體晶圓，該半導體晶圓上的一主動面上具有多個焊墊； 一第一保護層，覆蓋該半導體晶圓的部份主動面，且曝露出每一該些焊墊的一表面；       一第一凸塊下金屬層，設置在部份該第一保護層上及覆蓋每一該些焊墊的該表面； 一重配置層，設置在該第一凸塊下金屬層上； 一第二凸塊下金屬層，設置在部份該重配置層上且曝露出該重配置層的部份該表面；       一第二保護層，設置在該半導體晶圓的部份該表面、部份該第二凸塊下金屬層及設置在該重配置層所曝露出的部份該表面上；以及 多條金屬導線，設置在除了該些焊墊以外的該第二凸塊下金屬層所曝露出的部份該表面上，藉此該些金屬導線透過該第二凸塊下金屬層、該重配置層及該第一凸塊下金屬層與該些焊墊電性連接。
2. 如申請專利範圍第1項所述的半導體元件，其中該第一凸塊下金屬層為鈦/銅 (Ti/Cu)。
3. 如申請專利範圍第1項所述的半導體元件，其中該重配置層為銅(Cu)。
4. 如申請專利範圍第1項所述的半導體元件，其中該第二凸塊下金屬層為鎳/金(Ni/Au)。
5. 如申請專利範圍第1項所述的半導體元件，其中該第一保護層及第二保護層為聚醯亞胺樹脂 (polyimide resin)或環氧樹脂(Epoxy)。
6. 如申請專利範圍第1項所述的半導體元件，其中在該些焊墊以外的該第二凸塊下金屬層、該重配置層及該第一凸塊下金屬層的線寬分別為6 um、4um 及3um。
7. 如申請專利範圍第1項所述的半導體元件，其中該金屬導線為銅、鈦、鎢或是金。