TWM542223U - 可降低Ｃｐ值之電感結構 - Google Patents

Description

可降低Cp值之電感結構

本創作係為一種電感器，尤指一種能降低等效並聯電容值(Cp)而提升高頻濾波能力響應的電感結構。

電感器(Inductor)為被動電子元件的一種，在電子產品中時常運用之，其在電子電路裡面具抗拒電流變化，從而以過濾電流雜訊、穩定電路中的電流值、降低電磁干擾(EMI)、功率轉換等功能，但是目前電感器如為單一繞組之設置以對應現代化電子產品已達不到需求標準而不敷使用，從而演變出多繞組以及多繞組繞線方式之不同形式之電感器。

對此，中國專利授權公告第CN203746604U號揭露了一種「共模濾波器」，其CN203746604U號該案中圖1所示之大致結構，尤其共模濾波器以內、外層疊繞，並且內、外層個別分成三個繞線區域之15匝、1匝和15匝之繞線，而致使形成共模濾波器。

此一技術方案中，雖可形成多接腳之共模濾波器，但此內、外層之繞設方式及特定此匝數且又彼此接觸，固然共模濾波器設有空間區域，此整體繞設方式容易形成大的寄生電容(parasitic capacitance)，或稱雜散電容、並聯電容，此電容容易引起電路干擾，因此並聯等效電容值Cp，其值愈小愈好。故當共模濾波器或電感器產生高的Cp值，尤其運作於高頻率 時，將會失去高頻濾波的能力。是故，如何針對上述所言而降低等效並聯電容值Cp，即為本案申請人所欲解決之技術困難點所在。

有鑑於習用之缺失，因此本創作之目的在於發展一種能降低等效並聯電容值(Cp)而提升高頻濾波能力響應之可降低Cp值之電感結構。

為了達成以上之目的，本創作提供一種可降低Cp值之電感結構，其包含：一芯柱體，該芯柱體上依序設有一第一繞線區域、一第二繞線區域和一第三繞線區域，該芯柱體分別延伸設有一第一法蘭和一第二法蘭；一第一線圈，係於該第一繞線區域、第二繞線區域和第三繞線區域分別依序繞設固定m₁匝之第一繞線部、m₂匝之第二繞線部和m₃匝之第三繞線部；一第二線圈，係於該第一繞線區域、第二繞線區域和第三繞線區域之相鄰第一線圈分別依序繞設固定n₁匝之第四繞線部、n₂匝之第五繞線部和n₃匝之第六繞線部，該m₁匝等於n₁匝、該n₂匝等於m₂+1匝和該n₃匝等於m₃-1匝；其中，該第一繞線區域之第一繞線部和第四繞線部與該第二繞線區域之第二繞線部和第五繞線部之間設有一第一隔離區，該第二繞線區域之第二繞線部和第五繞線部與該第三繞線區域之第三繞線部和第六繞線部之間設有一第二隔離區和一第三隔離區，該第一隔離區和第二隔離區與該第三隔離區分別形成於該芯柱體上之相對側。

其中該第一繞線區域之第一繞線部和第四繞線部形成為相互層疊繞設，該第二繞線區域之第二繞線部和第五繞線部形成為相互水平繞設，且該第三繞線區域之第三繞線部和第六繞線部形成為相互層疊繞設，且該第二繞線區域之第二繞線部和第五繞線部形成為相互交替配置水 平繞設，或進一步設定繞線匝數，使得m₁匝等於19匝、m₂匝等於1匝、m₃匝等於11匝、n₁匝等於19匝、n₂匝等於2匝和n₃匝等於10匝。

因此本創作藉由設置第一隔離區、第二隔離區和第三隔離區，大幅減少第一線圈和第二線圈其繞設於芯柱體上後之整體的接觸面積，以及該第二繞線區域之第二繞線部和第五繞線部形成為相互水平繞設，或進一步使得第二繞線部和第五繞線部形成為相互交替配置水平繞設之形式，更能進一步的有效減少等效並聯電容值的產生，俾可使本創作達到能降低等效並聯電容值(Cp)而提升高頻濾波能力響應之功效。

〔本創作〕

3‧‧‧芯柱體

31‧‧‧第一繞線區域

32‧‧‧第二繞線區域

33‧‧‧第三繞線區域

34‧‧‧第一法蘭

35‧‧‧第二法蘭

4‧‧‧第一線圈

41‧‧‧第一繞線部

42‧‧‧第二繞線部

43‧‧‧第三繞線部

5‧‧‧第二線圈

51‧‧‧第四繞線部

52‧‧‧第五繞線部

53‧‧‧第六繞線部

6‧‧‧第一隔離區

7‧‧‧第二隔離區

8‧‧‧第三隔離區

91‧‧‧第一端電極

92‧‧‧第二端電極

93‧‧‧第三端電極

94‧‧‧第四端電極

第一圖係本創作較佳實施例之可降低Cp值之電感結構的示意圖。

第二圖係本創作較佳實施例之第二繞線部和第五繞線部的示意圖。

第三圖係本創作較佳實施例之第一隔離區、第二隔離區和第三隔離區的示意圖。

為了使 貴審查委員能清楚了解本創作之內容，係以下列實施例搭配圖式及符號加以說明，敬請參閱之。

請參閱第一圖所示，本創作提供一種可降低Cp值之電感結構，其包含：一芯柱體3、一第一線圈4和一第二線圈5。於本實施例中，該芯柱體3可為方柱或圓柱形狀，但不以此為限制。

該芯柱體3上依序設有一第一繞線區域31、一第二繞線區域32和一第三繞線區域33，該芯柱體3分別延伸設有一第一法蘭34和一第二法 蘭35。於本實施例中，該第一法蘭34上設有一第一端電極91和一第三端電極93，且該第二法蘭35上設有一第二端電極92和一第四端電極94。該第一端電極91、第二端電極92、第三端電極93和第四端電極94非本創作之技術特徵，在此不予贅述。

該第一線圈4係於該第一繞線區域31、第二繞線區域32和第三繞線區域33分別依序繞設固定m₁匝之第一繞線部41、m₂匝之第二繞線部42和m₃匝之第三繞線部43。再者，該第二線圈5係於該第一繞線區域31、第二繞線區域32和第三繞線區域33之相鄰第一線圈4分別依序繞設固定n₁匝之第四繞線部51、n₂匝之第五繞線部52和n₃匝之第六繞線部53。

於本實施例中，該第一繞線區域31之第一繞線部41和第四繞線部51形成為相互層疊繞設，以縮小芯柱體3的(使用)體積，該第二繞線區域32之第二繞線部42和第五繞線部52形成為相互水平繞設(搭配如第二圖所示)。較佳的是，該第二繞線區域32之第二繞線部42和第五繞線部52形成為相互交替配置水平繞設，其第一線圈4之第二繞線部42和第二線圈5之第五繞線部52之交替配置的方式如第一圖所示，但不以此為限制。除了第二繞線部42和第五繞線部52本身以水平排列繞設以降低兩者之間的繞線接觸面積，更能讓橫跨第一繞線部41和第四繞線部51與第二繞線部42和第五繞線部52之間產生的等效並聯電容因相對於第一線圈4和第二線圈5之兩者而均勻的產生，所以能夠抑制第一線圈4和第二線圈5的阻抗不平衡，因此能有效降低整體之等效並聯電容值Cp，故本創作特別的是能有效提升高頻濾波響應，且低頻濾波響應亦同，使得本創作成為高品質之共模濾波器或電感器。又該第三繞線區域33之第三繞線部43和第六繞線部53形成為相互層疊繞 設，亦為縮小芯柱體3的(使用)體積。

並搭配參閱第三圖所示，其中進一步的創作特點在於，該第一繞線區域31之第一繞線部41和第四繞線部51與該第二繞線區域32之第二繞線部42和第五繞線部52之間設有一第一隔離區6，該第二繞線區域32之第二繞線部42和第五繞線部52與該第三繞線區域33之第三繞線部43和第六繞線部53之間設有一第二隔離區7和一第三隔離區8，該第一隔離區6和第二隔離區7與該第三隔離區8分別形成於該芯柱體3上之相對側。該第一隔離區6、第二隔離區7及第三隔離區8的設置能明顯有效的大幅減少第一線圈4和第二線圈5兩者之間繞設於芯柱體3上後的接觸面積，避免產生額外的等效並聯電容，能有效降低整體之等效並聯電容值Cp。

較佳的是，該m₁匝等於n₁匝、該n₂匝等於m₂+1匝和該n₃匝等於m₃-1匝，且特別的是，當m₁匝等於19匝、m₂匝等於1匝、m₃匝等於11匝、n₁匝等於19匝、n₂匝等於2匝和n₃匝等於10匝(如第一圖中第一線圈4和第二線圈5)，而獲得最佳狀態之降低整體的等效並聯電容值，但不以此為限制。

綜上所述，因此本創作藉由設置第一隔離區6、第二隔離區7和第三隔離區8，大幅減少第一線圈4和第二線圈5其繞設於芯柱體3上後之整體的接觸面積，以及該第二繞線區域32之第二繞線部42和第五繞線部52形成為相互水平繞設，或進一步使得第二繞線部42和第五繞線部52形成為相互交替配置水平繞設之形式，更能進一步的有效減少等效並聯電容值的產生，俾可使本創作達到能降低等效並聯電容值(Cp)而提升高頻濾波能力響應之功效。

以上所論述者，僅為本創作較佳實施例而已，並非用以限定 本創作實施之範圍；故在不脫離本創作之精神與範疇內所作之等效形狀、構造或組合之變換，皆應涵蓋於本創作之申請專利範圍內。

3‧‧‧芯柱體

31‧‧‧第一繞線區域

32‧‧‧第二繞線區域

33‧‧‧第三繞線區域

34‧‧‧第一法蘭

35‧‧‧第二法蘭

4‧‧‧第一線圈

41‧‧‧第一繞線部

42‧‧‧第二繞線部

43‧‧‧第三繞線部

5‧‧‧第二線圈

51‧‧‧第四繞線部

52‧‧‧第五繞線部

53‧‧‧第六繞線部

6‧‧‧第一隔離區

7‧‧‧第二隔離區

8‧‧‧第三隔離區

91‧‧‧第一端電極

92‧‧‧第二端電極

93‧‧‧第三端電極

94‧‧‧第四端電極

Claims (4)

1. 一種可降低Cp值之電感結構，其包含：一芯柱體，該芯柱體上依序設有一第一繞線區域、一第二繞線區域和一第三繞線區域，該芯柱體分別延伸設有一第一法蘭和一第二法蘭；一第一線圈，係於該第一繞線區域、第二繞線區域和第三繞線區域分別依序繞設固定m₁匝之第一繞線部、m₂匝之第二繞線部和m₃匝之第三繞線部；一第二線圈，係於該第一繞線區域、第二繞線區域和第三繞線區域之相鄰第一線圈分別依序繞設固定n₁匝之第四繞線部、n₂匝之第五繞線部和n₃匝之第六繞線部，該m₁匝等於n₁匝、該n₂匝等於m₂+1匝和該n₃匝等於m₃-1匝；其中，該第一繞線區域之第一繞線部和第四繞線部與該第二繞線區域之第二繞線部和第五繞線部之間設有一第一隔離區，該第二繞線區域之第二繞線部和第五繞線部與該第三繞線區域之第三繞線部和第六繞線部之間設有一第二隔離區和一第三隔離區，該第一隔離區和第二隔離區與該第三隔離區分別形成於該芯柱體上之相對側。
2. 如申請專利範圍第1項所述之可降低Cp值之電感結構，其中該第一繞線區域之第一繞線部和第四繞線部形成為相互層疊繞設，該第二繞線區域之第二繞線部和第五繞線部形成為相互水平繞設，且該第三繞線區域之第三繞線部和第六繞線部形成為相互層疊繞設。
3. 如申請專利範圍第2項所述之可降低Cp值之電感結構，其中該第二繞線區域之第二繞線部和第五繞線部形成為相互交替配置水平繞設。
4. 如申請專利範圍第1或2或3項所述之可降低Cp值之電感結構，其中m₁匝等於19匝、m₂匝等於1匝、m₃匝等於11匝、n₁匝等於19匝、n₂匝等於2匝和n₃匝等於10匝。