TWM500915U

TWM500915U - 使用於多個ｃｐｕ之實時時鐘校時電路

Info

Publication number: TWM500915U
Application number: TW104201514U
Authority: TW
Inventors: Mu-Chun Lin
Original assignee: Chyng Hong Electronic Co Ltd
Priority date: 2015-01-30
Filing date: 2015-01-30
Publication date: 2015-05-11
Also published as: US20160224054A1; US9489011B2; DE202015103503U1; CN204695155U

Description

使用於多個CPU之實時時鐘校時電路

本創作係與一種校時電路有關，特別是指一種使用於多個CPU之實時時鐘校時電路。

按，由於實時時鐘(Real-Time Clock)係可透過時脈信號計算實際時間，因此，一般個人電腦、手機、伺服器等電子設備，通常皆會設置實時時鐘以計算實際時間。而習知的實時時鐘，一般係與電子設備之CPU電性相接，抑或直接內建於CPU中，當電子設備具有多個CPU時，該等CPU通常係分別具有獨立的實時時鐘計算實際時間，而該電子設備之周邊設備，通常亦設有實時時鐘供計算實際時間。

請參閱第1圖所示，係為習知使用於多個CPU之實時時鐘之電路方塊圖，習知電子設備中，各個CPU 1、4、7係分別供通信、控制以及面板之用，其中CPU 1更連接有外部網路200，另外該等CPU 1、4、7皆分別內建有一實時時鐘2、5、8，而該等實時時鐘2、5、8皆可分別進行計算實際時間，惟，該等實時時鐘2、5、8所計算之實際時間難免存在有誤差，是以隨著運作時間增加，誤差亦將日漸顯著，並影響使用者的操作使用，若欲針對該等實時時鐘2、5、8進行校時，則必須隨時分別對該等實時時鐘2、5、8逐一進行校時，因此容易干擾各CPU 1、4、7間之通信。且為使該等實時時鐘2、5、8於該電子設備關機或拔除電源之後依然可持續運作，俾維持正確時間，該等實時時鐘2、5、8係必須分別連接電池3、6、9，以供該等實時時鐘2、5、8運作，如此，係將致使該電子設備因廣設電池而造成成本上揚，有鑑於此，本案創作人在觀察到上述缺點後，認為習知實時時鐘之機制係有再改良之必要，而遂有本創作之產生。

本創作之主要目的係在提供一種使用於多個CPU之實時時鐘校時電路，其係透過單一外部實時時鐘供各個CPU統一校時，以消彌誤差，並減少各個CPU間之通訊干擾，另進一步減少電池之設置，以降低成本。

為達上述目的，本創作所提供之使用於多個CPU之實時時鐘校時電路，其係包含有：一外部實時時鐘，其連接有一供電用之電池；一第一CPU，係做為通信用，係可與外部網路進行連接，其中該第一CPU內建有一第一實時時鐘，且該第一CPU並與該外部實時時鐘相連接；一第二CPU，係做為控制用，其中該第二CPU內建有一第二實時時鐘，該第二實時時鐘與該第一CPU相連接；一第三CPU，係做為面板用，其中該第三CPU內建有一第三實時時鐘，該第三實時時鐘與該第一CPU相連接。

本創作所提供之使用於多個CPU之實時時鐘校時電路，藉由該第一CPU可對外部網路取得標準時間，再至外部實時時鐘進行校時，該外部實時時鐘再將標準時間提供給各個CPU內建之實時時鐘，藉此，透過該外部實時時鐘供各個CPU統一校時，以消彌誤差，並減少各個CPU間之通訊干擾，且還可進一步降低所需之電能，以減少電池之設置，從而降低成本。

1‧‧‧CPU

2‧‧‧實時時鐘

3‧‧‧電池

4‧‧‧CPU

5‧‧‧實時時鐘

6‧‧‧電池

7‧‧‧CPU

8‧‧‧實時時鐘

9‧‧‧電池

200‧‧‧外部網路

10‧‧‧外部實時時鐘

11‧‧‧電池

20‧‧‧第一CPU

21‧‧‧第一實時時鐘

22‧‧‧外部網路

30‧‧‧第二CPU

31‧‧‧第二實時時鐘

40‧‧‧第三CPU

41‧‧‧第三實時時鐘

第1圖係習知使用於多個CPU之實時時鐘之電路方塊圖。

第2圖係本創作連接有外部網路時之電路方塊圖。

第3圖係本創作未連接外部網路時之電路方塊圖。

請參閱第2圖所示，係為本創作連接有外部網路時之電路方塊圖，其係揭露有一種使用於多個CPU之實時時鐘校時電路，該實時時鐘校時機制係包含有：一外部實時時鐘10，其連接有一供電用之電池11，以供該外部實時時鐘10所需之電能，俾使該外部實時時鐘10可於失去外部電源訊號時，利用該電池11持續供應該外部實時時鐘10所需之電能，使該外部實時時鐘10持續不間斷地運作，於本創作，該電池11係為鋰電池。

一第一CPU 20，係做為通信用，係可與一外部網路22進行連接，以提供對外通信功能，其中該第一CPU 20內建有一第一實時時鐘21，該第一CPU 20與該外部實時時鐘10相連接。

一第二CPU 30，係做為控制用，該第二CPU 30與該第一CPU 20相連接，其中該第二CPU 30內建有一第二實時時鐘31。

一第三CPU 40，係做為面板用，該第三CPU 40與該第一CPU 20相連接，其中該第三CPU 40內建有一第三實時時鐘41。

為供進一步瞭解本創作構造特徵、運用技術手段及所預期達成之功效，茲將本創作使用方式加以敘述，相信當可由此而對本創作有更深入且具體之瞭解，如下所述：請繼續參閱第2圖所示，當開機時若有連網時，可先藉由第一CPU 20向外部網路22取得標準時間，並將標準時間送至外部實時時鐘10進行校正，使外部實時時鐘10獲得標準時間，外部實時時鐘10再將標準時間送回給第一CPU 20，使第一CPU 20自身之第一實時時鐘21獲得校時，再由第一CPU 20向第二CPU 30及第三CPU 40送出校正值，使第二CPU 30及第三CPU 40之第二實時時鐘31及第三實時時鐘41亦獲得校時，如此透過第一CPU 20對外部網路22取得標準時間，並將校正值送至外部實時時鐘10進行校正，再由該外部實時時鐘10將標準時間提供給第一CPU 20，再由第一CPU 20送出校正值給第二CPU 30及第三CPU 40，使各CPU 20、30、40內建之實時時鐘21、31、41皆具有一致的標準時間，從而消彌各個CPU 20、30、40之實時時鐘21、31、41間的誤差。

請繼續參閱第3圖所示，當僅開機而未連網時，外部實時時鐘10直接將時間之校正值送給第一CPU 20，使第一CPU 20自身之第一實時時鐘21進行校正，再由第一CPU 20向第二CPU 30及第三CPU 40送出校正值，使第二CPU 30及第三CPU 40之第二實時時鐘31及第三實時時鐘41完成校時，如此透過外部實時時鐘10將標準時間提供給第一CPU 20，再由第一CPU 20送出校正值給第二CPU 30及第三CPU 40，使各CPU 20、30、40內建之實時時鐘21、31、41同樣具有一致的標準時間。

由於關機時，該外部實時時鐘10係可利用該電池11維持運作，持續計算實際時間，而各個CPU 20、30、40內建之實時時鐘21、31、41則係於關機時停止運作，並於開機時再透過該外部實時時鐘10提供標準時間並進行校正，藉此，係可大幅節省所需消耗之電能，從而達到節約能源的效果，並使本創作僅需配置一電池11，即足以供應所需之電能，而可進一步降低成本，達經濟效益之増進。

值得一提的是，該外部實時時鐘10係可於每次開機均進行校正，並於一間隔時間後再次進行校正，俾使各個CPU 20、30、40內建之實時時鐘21、31、41可維持一致的標準時間，而毋須常常進行校正，以減少各個CPU 20、30、40間之通訊干擾。

茲，再將本創作之特徵及其可達成之預期功效陳述如下：

1、本創作之使用於多個CPU之實時時鐘校時電路，藉由該外部實時時鐘10將標準時間提供給各個CPU 20、30、40內建之實時時鐘21、31、41，俾供該等CPU 20、30、40之實時時鐘21、31、41進行校時，可使各CPU 20、30、40內建之實時時鐘21、31、41同樣具有一致的標準時間。

2、本創作僅需對外部實時時鐘10配置一電池11，即足以供應維持計算時間所需之電能，且外部實時時鐘10之耗電量僅為CPU內建之實時時鐘之耗電量之10%，故可進一步降低成本，符合環保節能、經濟效益，且因耗電量低，故可使用小型電池，而可減少體積。

3、由於該外部實時時鐘10係可於每次開機時再進行校正，即可使各個CPU 20、30、40內建之實時時鐘21、31、41可維持一致的標準時間，而毋須隨時進行校正，故可減少佔用各個CPU 20、30、40間之通訊頻寬或干擾。

綜上所述，本創作在同類產品中實有其極佳之進步實用性，同時遍查國內外關於此類結構之技術資料，文獻中亦未發現有相同的構造存在在先，是以，本創作實已具備新型專利要件，爰依法提出申請。

惟，以上所述者，僅係本創作之一較佳可行實施例而已，故舉凡應用本創作說明書及申請專利範圍所為之等效結構變化，理應包含在本創作之專利範圍內。