TWM417634U - 5T single port sram - Google Patents

Description

M417634 與每一行記億體晶胞各包括有複數個記憶體晶胞；複數條字元線（word line’ WLpWL2等），每一字元線對應至複數列記憶體晶胞中之一列； 以及複數位元線對（bit line pairs，BL丨、BLBi...BLm、BLBm 等），每 一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係 由一位元線（BLi...BLm)及一互補位元線（Βΐ^.,.ΒΙ^η)所組成。 第lb圖所示即是6Τ靜態隨機存取記憶體（SRAM)晶胞之電路示 意圖，其中’ PMOS電晶體Pi和P2稱為負載電晶體（1〇ad的仍㈣沉）， NMOS電晶體Ml和M2稱為驅動電晶體transist〇r)，丽⑽ 電晶體M3和M4稱為存取電晶體（access，wl為字元線 (word line)，而BL及BLB分別為位元線（bit line)及互補位元線 (complementary bit line)，由於該SRAM晶胞需要6個電晶體，且驅 動電晶體與存取電晶體間的電流驅動能力比（即單元比率（cdlrati〇)) 通常设定在2.2至3.5之間，而導致存在有高集積化困難及價格高等缺 失。 第1 b圖所示6T靜態隨機存取記憶體晶胞於寫入操作時之HSPICE 暫態刀析模擬結果，如第2圖所示，其係以ievei49模型且使用TSMC 0.18微米CMOS製程參數加以模擬。 用來減少6T靜態隨機存取記憶體（SRAM)晶胞之電晶體數之一 種方式係揭露於第3圖巾。第3醜示-種僅具單-位元線之5T靜態 It機存取記紐細之電騎如，鮮丨目之6Τ靜鑛赫取記憶 體晶胞相tt，此種5Τ靜驗财取記健晶触6Τ靜驗機存取記 憶體晶胞少-個電Μ及少—條位搞”_ 5Τ靜‘騎赫取記憶體 晶胞在不變更PM0S電晶體ρι和ρ2以及麵⑽電晶體奶、M2和 M3的通道寬長比的情況下存在寫人邏輯丨相當困難之問題。兹考慮記 憶晶胞左側節點八原本儲存邏輯Q的情況，由於節點A之電荷僅單獨 自位το線（BL)傳送，因此很難將節點A中先前寫人的邏輯G蓋寫成 4 M417634 邏輯卜S 3 ®所示5T靜紐機存取記憶體晶胞，於寫人操作時之 HSPICE暫態分析模擬結果，如第4圖所*，其係以_ 49模型且使 用TSMC0.18微米CM0S製程參數加以模擬，由該模擬結果可註實， 具單-位元叙5T靜驗赫取纖體晶齡在“賴丨相當困難 之問題。 田、 迄今’有許乡科-位元紅ST㈣賴存取記㈣晶胞之技術 被提出，例如非專利文獻1(Ι· Carlson et al.，，，A high如崎，—喊喂， 5T SRAM for embedded caches,» Solid-State Circuits Conference, 2004.

ESSCIRC 2004. Proceeding of the 30th European, ρρ·215-218,2004·)之 5T SRAM由於係藉由重新設計晶胞中之二驅動電晶體、二負載電晶體以 及一存取電晶體之通道寬長比以解決寫入邏輯丨困難之問題，而造成 破壞原有晶胞中之驅動電晶體與負載電晶體之對稱性關係並從而易受 製矛王變異的影響，非專利文獻2 (M. Wieckowski et al. ,，，A novel five-transistor (5T) SRAM cell for high performance cache/ΊΕΕΕ

Conference on S0C，pp.1001_1002 2005 )之 5T SRAM 由於係將一長通 道長度之存取電晶體設置於晶胞中之二負載電晶體之間以解決寫入邏 輯1困難之問題，而造成降低存取速度之缺失；專利文獻3 (98年6 月1日第TW M358390號）所提出之「寫入操作時降低電源電壓之單 埠SRAM」（其主要代表圖如第5圖所示）雖可有效解決寫入邏輯1困 難之問題’惟寫入操作時，由於高電壓節點（VH)在由高電源供應電 壓（HVdd)下降至低電源供應電壓（LVDD)的過程中缺乏有效的放電 路徑’而造成於高記憶容量及/或高速操作時存在低寫入速度之缺失； 專利文獻4 (90年5月16日第TW434537號）所提出之「適用於單位 元線同時讀寫之低電壓靜態隨機存取記憶體的六顆電晶體雙埠記憶單 元電路」由於係將晶胞中的左側驅動電晶體之源極由原本連接至接地 端變更為連接至相對應之寫入字元線以有效解決寫入邏輯1困難之問 5 M417634 【實施方式】 根據上述之主要目的，本創作提出一種5丁單埠靜態隨機存取記憶 體，其主要包括一記憶體陣列，該記憶體陣列係由複數個記憶體區塊 所組成’每一記憶體區塊更包括有複數個記憶體晶胞（丨）；以及複數 個控制電路（2) ’每一記憶體區塊設置—個控制電路（2) ^在此值 得注意的是，該記憶體區塊可簡單至僅為一列記憶體晶胞或一行記憶 體晶胞。 為了便於說明起見’第6圖所示之5T單埠SRAM僅以一個記憶體 晶胞（1)、一條字元線（WL)、一條位元線（BL)、以及一控制電路 (2)做為實施例來說明。該記憶體晶胞（1)係包括一第一反相器（由. 第一 PMOS電晶體P1與第一 NMOS電晶體Ml所組成）、一第二反相 器（由第二PMOS電晶體P2與第二NMOS電晶體M2所組成）以及 一第三NMOS電晶體（M3)，其中’該第一反相器和該第二反相器係 呈交互耦合連接，亦即該第一反相器之輸出（即節點A)係連接該第 二反相器之輸入，而該第二反相器之輸出（即節點B)則連接該第一反 相器之輸入，並且該第一反相器之輸出（節點A)係用於儲存SRAM 晶胞之資料，而該第二反相器之輸出（節點B)則用於儲存SRAM晶 胞之反相資料，該第三NMOS電晶體（M3 )，係連接在該儲存節點（A ) 與位元線（BL)之間，且閘極連接至字元線（WL)，以作為記憶體晶 胞之存取電晶體使用。 請再參考第6圖，該控制電路（2)係由一第四_〇8電晶體 (M21)、一第五NMOS電晶體（M22)、一第六NMOS電晶體（M23)、 一第七NMOS電晶體（M24 )、一第八NMOS電晶體（M25)、一第 九NMOS電晶體（M26)、一第十NMOS電晶體（M27)、一第十一 NMOS電晶體（M28)所組成，該第四NM〇s電晶體（M21)之源極 7 係連接至接地電壓，而閘極與汲極係連接在一起，並連接至一第一低 電壓節點（VL1);該第五nmos電晶體（M22)之源極、閘極與汲 極係分別連接至接地電壓、一反相待機模式控制信號（玄）與一第二低 電壓節點（VL2)，而該第六nm〇s電晶體（M23)源極、閘極與汲 極係分別連接至該第二低電壓節點（VL2)、一待機模式控制信號（s) 與該第—低電壓節點（VL1);該第七nM〇S電晶體（M24)之源極 連接至接地電壓，汲極連接至該第一低電壓節點（YLi)，而閘極則連 接至一第八NMOS電晶體（M25 )之汲極、一第九NMOS電晶體（M26) 之汲極與一第十NMOS電晶體（M27)之源極；該第八NMOS電晶體 (M25)之源極、閉極與汲極係分別連接至接地電壓、一寫入致能信號 (WE)與該第七nm〇s電晶體（M24)之閘極；該第九_〇3電晶 體（M26)之源極、閘極與汲極係分別連接至接地電壓、該待機模式控 制信號（S)與該第七nm〇s電晶體（M24)之閘極；該第十 電晶體（M27)之源極、閘極與汲極係分別連接至該第七nmos電晶 體（M24)之閘極、-反相寫入致能信號（两）與一第十一麵沉電 日日體（M28)之源極；該第一 NMOS電晶體（M28)之源極、閘極 與汲極則分別連接至該第十電晶體（M27)之汲極、該反相待 機模式控制信號（¾)與一電源供應電壓（Vdd)。在此值得注意的是， 該反相待機模式控制信號（亏）係由該待機模式控制信號（s)經一反 相器而獲得’而反相寫入雜信號（蔽）亦係由該寫入致能信號 經一反相器而獲得。 該控制電路（2)舰計成可因應不哪作模式而控制該第一低電 壓節點（VL1)與該第二低電鮮點（VL2)之電壓位準，於寫入模式 時’將該第-低電壓節點（VU)設定成較接地電壓為高之_預定電壓 且將該第二低電壓節點（VL2)設定成接地電壓，以便防止寫入邏輯i 困難之問題；於待機模式時，將該第_低電壓節點（VL1)與該第二低 8 電>1節點（VL2)設定成較接地電壓為高之該預定電壓，以便降低漏電 流；而於其他模式時則將該第一低電壓節點（YLU與該第二低電壓節 點（VL2)設定成接地電壓，以便維持讀取穩定度❶其詳細工作電壓位 準如表1所示’其中節點C之電壓即為該第七nM〇S電晶體（M24) 之間極電麼，Max Wtm28, Vtm27)表示\^7與V™28中之較大者，該 νΤΜ27與Vw28分別表示該第十丽〇3電晶體(M27 )及該第十一刪〇3 電晶體（M28)之臨界電壓（threshold voltage),而Vtm21則表示該第 四NMOS電晶體（M21)之臨界電壓，在此值得注意的是，於寫入J 時該第-低電壓節點（VL1)之電㈣Vm21，而寫人〇時該第一低電 壓節點（VL1)之電壓為〇v。。 表1 各種工作模式下之電壓位準 11 m. WE S 節點C VL1 VL2 模式 〇 ο VDD—Max(VTM28,VTM27) 0 0 其他 〇 vDD ---------— 0 VtM21 VtM21 待機 Vdd 〇 0 VtM21 或 0 0 寫入 茲依單埠SRAM之工作模式說明第6圖之本創作較佳實施例的工 作原理如下： (I )寫入模式（write mode) 此時該寫入致能信號（WE)為邏輯高位準，該待機模式控制信號 =(S)為邏輯低位準，而該反相待機模式控制信號（S )為邏輯高位準， 該邏輯高位準之該反相待機模式控制信號⑻可使得該控制電路⑵ 中之該第丑麵⑽電晶體（M22)導通（〇N)，而該邏輯低位準之 該待機模式控制信號⑻使得該第六麵⑽電曰曰曰體⑽3 )截止(〇FF )， 9 於疋可將該第二低電㈣點（VL2)之電壓拉低至接地電虔 ，而該第一 低電壓節點（VL1)之電壓位準於寫人操作制等於該第四画〇s電 晶體（贿）之臨界電壓之鱗，俾藉此以有效防止寫入邏輯 1困難之 問題β 接下來依單4靜鱗機存取記憶晶胞之4種寫人狀絲說明第6圖 之本創作較佳實施例如何完成寫入動作。 ()節點A原本儲存邏輯〇，而現在欲寫入邏輯〇 : 在寫入動作發生前（該字元線乳為接地電壓），該第_丽〇3 電晶體（Ml)為導通（on)。因為該第一圓〇3電晶體（M1)為 ON，所以當寫入動作開始時，該字元線（WL)由L〇w (接地電壓） 轉High (電源供應電壓vDD)。當該字元線d)的電壓大於該第三 NMOS電晶體（M3)(即存取電晶體）的臨界電壓時，該第三丽〇8 電晶體（M3)由截止（OFF)轉變為導通（on)，此時因為位元線（BL) 是接地電壓，所以會將該節點A放電，而完成邏輯〇的寫入動作，直 到寫入週期結束。 (二）節點A原本儲存邏輯〇,而現在欲寫入邏輯1: 在寫入動作發生前（該字元線WL為接地電壓），該第一 NM〇s 電晶體（Ml)為導通（ON)。因為該第一 NMOS電晶體（Ml)為 ON ’所以當寫入動作開始時，該字元線（wl)由L〇w (接地電壓） 轉High(該電源供應電壓VDD )，該節點A的電壓會跟隨該字元線(WL) 的電壓而上升。

當該字元線（WL)的電壓大於該第三NM〇S電晶體（M3)的臨 界電壓時’該第三NMOS電晶體(M3)由截止(OFF)轉變為導通(ON), 此時因為該位元線（BL)是High (該電源供應電壓VDD)，並且因為 該第一 NMOS電晶體（Ml )仍為ON且該節點B仍處於電壓位準為接 近於該電源供應電壓（VDD)之電壓位準的初始狀態，所以該第一 pm〇S M417634 電晶體P1仍為截止（OFF)，而該節點A則會朝一分壓電壓位準快速 充電，該分壓電壓位準等於（RM1 + RM21) / (RM3 + RM1 + RM21)乘以該 電源供應電壓（VDD)，其中該RM3表示該第三nmos電晶體（M3) 之導通等效電阻，該表示該第一 NMOS電晶體（Ml)之導通等效 電阻，而該Rm21表示該第四NMOS電晶體（M21)之導通等效電阻， 此時因為第三NMOS電晶體（M3 )仍工作於飽和區（saturation region ) 且該第一 NMOS電晶體（Ml)仍工作於線性區（triode region )，雖然 該第三NMOS電晶體（M3)之導通等效電阻（尺⑷）會遠大於該第一 NMOS電晶體（Ml)之導通等效電阻（R^)，但由於該第四NMOS 電晶體（M21)係呈二極體連接，因此可於該第一低電壓節點（vli) 處提供一等於該第四NMOS電晶體（M21)之閘源極電壓VGS之電壓 位準，結果節點A所呈現的該分壓電壓位準，其電壓值會比第4圖之 習知5T靜態隨機存取記憶體晶胞之該節點a之電壓位準還要高許多。 該還要高許多之分壓電壓位準足以使該第二NM〇S電晶體（M2)導 通，於是使得節點B放電至一較低電壓位準，該節點b之較低電壓位 準會使得該第一 NMOS電晶體（Ml)之導通等效電阻（Rmi)呈現較 咼的電阻值，該第一 NMOS電晶體（Ml)之該較高的電阻值會於該節 點A獲得較高電壓位準，該節點a之較高電壓位準又會經由一第二反 相器（由第二PMOS電晶體P2與第二NMOS電晶體M2所組成）， 而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經 由第一反相器（由第一 PMOS電晶體P1與第一 NMOS電晶體Ml 所紐成），而使得該節點A獲得更高電壓位準，依此循環，即可將該 節點A充電至該電源供應電壓（Vdd)，而完成邏輯丨的寫入動作。 在此值得注意的是，該第一低電壓節點（VL1)於寫入邏輯1後， 係具有等於該第四NMOS電晶體（M21)之臨界電壓之電壓位準。 (三）節點A原本儲存邏輯1，而現在欲寫入邏輯1 : M417634 在寫入動作發生前（該字元線WL為接地電壓），該第一 PM〇s 電aa體（P1)為導通（ON)。當該字元線（WL)由Low (接地電壓） 轉High (該電源供應電壓Vdd)，且該字元線（WL)的電壓大於該第 三_03電晶體（M3)的臨界電壓時，該第三NMOS電晶體（M3) 由截止（OFF)轉變為導通（ON);此時因為該位元線（BL)是High (該電源供應電壓VDD)，並且因為該第一 pm〇S電晶體（P1)仍為 ON ’所以該節點a的電壓會維持於該電源供應電壓（Vdd)之電壓位 準，直到寫入週期結束。在此值得注意的是，該第一低電壓節點 於寫入邏輯1後，係具有等於該第四NMOS電晶體（M21)之臨界電 壓之電壓位準。 (四）節點A原本儲存邏輯1,而現在欲寫入邏輯〇: 在寫入動作發生前（該字元線WL為接地電壓），該第一 pM〇s 電晶體為導通（0N)。當該字元線（WL)由Low (接地電壓） 轉High (該電源供應電壓Vdd)，且該字元線（μ)的電壓大於該第 —NMOS電晶體（m3)的臨界電壓時，該第三_〇8電晶體（M3) 由截止（〇FF)轉變為導通（ON)，此時因為該位元線（BL)是Low (接地電壓），所以會將該節點A以及該第一低電壓節點（VL1)放 電而完成邏輯G的寫人動作，直到寫人週麟t在此值得注意的是， 該第-低電壓雜（VL1)於寫人邏輯〇後，係具有接地電壓之位準。 第6圖所示之本創作較佳貫施例，於寫入操作時之HSpiCE暫態分 析模擬、纟σ果’如第7圖所不，其係以㈣49模型且使用㈣ 微米CMOS t程參數加賴擬’由賴擬結果可註實，本創作所提出 之5T單崞SRAM’能藉由寫人邏輯i時提高該第—低電壓節點π。 之電壓位準’以有效避免f知具單—位元線之單埠靜態隨機存取記憶 體晶胞存在寫入邏輯1相當困難之問題。 12 (II )待機模式（standbymode) 此時該待機模式控制信號⑻為邏輯高位準，而該反相待機模式 控繼號)為邏輯低位準，該邏輯低位準之該反相待機模式控制信 號（玄）可使得該控制電路⑵中之該第五刪〇3電晶體⑽2)截 止（OFF)，而該邏輯高位準之該待機模式控制信號（s)則使得該第 六NMOS電晶體（M23)導通（ON)，此時該第六丽〇8電晶體（M23) 係作為等化i( equalizer)錢，因此簡由呈導通㈣之麟六顧〇s 電晶體（M23)，以使得該第一低電壓節點（VL1)之電壓位準相等於 該第二低電壓節點（VL2)之電壓轉’因麟等電壓位準均會等於該 第四NMOS電晶體（M21)之臨界電壓位準。 接下來δ兑明本創作於待機模式（s^ndby m〇(je)時如何減少漏電 流，請參考第6圖，第6圖描述有本創作實施例處於待機模式時所產

生之各漏電流（subthreshold leakage current )1丨、12 和 13，其中假設 SRAM 晶胞中之該第一反相器之輸出（即節點A)為邏輯L〇w (在此值得注 意的是’由於待機模式時該第二低電壓節點（VL2)之電壓位準係維持 在第四NMOS電晶體（M21)之臨界電壓位準，因此節點a為邏輯Low 之電壓位準亦維持在該第四NM〇s電晶體（M21)之臨界電壓位準）， 而該第二反相器之輸出（即節點B)為邏輯High(電源供應電壓VDD)。 請參考第lb圖之先前技藝與第6圖之本創作實施例，來說明本創作所 提出之5T單埠SRAM與第lb圖之6T SRAM於漏電流方面之比較， 首先關於流經該第三NMOS電晶體（M3)之漏電流Ιι，由於本創作於 待機模式時節點A之電壓位準係維持在該第四NMOS電晶體（M21) 13 M417634 之臨界電綠準’且假設字元線（wl)於賴模式時係奴成接地 電愿’因此本創作之第三NMOS電晶體（M3)的閘源極電壓Vgs為負 值，反觀於待機模式時第lb圖先前技藝之·^電晶體⑽）的閘 源極電壓VGS等於〇，根制極引發_麟（Gate Indueed Drain

Leakage ’簡稱GIDL)效應或2005年3月8曰第US6865119號專利案 第3 (A)及3 (B)圖之結果可知，對於_〇3電晶體而言，閘源極 電壓為-G.1伏特時之次臨界電流約為閘源極電壓為Q伏特時之次臨界電 机的1 乂因此導因於GIDL效應所引發之流經本創作之該第三N^j〇s 電晶體(M3)之漏電流l遠小於第lb圖先前技藝之雇⑺電晶體(M3) 者；再者，本創作該第三NM0S電晶體（M3)之汲源極電壓Vds為該 電源供應電壓VDD扣減該第四圓〇3電b曰曰體（體）之臨界電壓位準， 反觀於待機模式時傳統第lb圖6T靜態隨機存取記憶體之_〇5電晶 體M3之汲源極電壓Vds係等於該電源供應電壓Vdd，根據汲極引發能 障下跌（Drain-Induced Barrier Lowering ’ 簡稱 DIBL)效應，由於 dibl 效應所引發之流經本創作之該第三NMOS電晶體（M3)之漏電流h 亦小於第lb圖先前技藝之NMOS電晶體（M3)者；結果，流經本創 作之該第三NMOS電晶體（M3)之漏電流1丨遠小於第lb圖先前技藝 之NMOS電晶體（M3)者。 接著關於流經該第一 PMOS電晶體（pi)之漏電流l2，由於待機 模式時該第一 PMOS電晶體（P1)之源極係為該電源供應電壓（Vdd )， 而該第一 PMOS電晶體（P1)之汲極係維持在該第四電晶體 (M21)之臨界電壓位準，因此本創作之該第一 pM〇s電晶體（ρι) 14 M417634 之源汲極電壓VSD為該電源供應電壓（VDD)扣減該第四NMOS電晶 體（M21)之臨界電壓位準，反觀於待機模式時第比圖先前技藝之 PMOS電晶體（P1)之源没極電壓Vsd係等於該電源供應電壓（VDD)， 根據DIBL效應，因此流經該第一 PMOS電晶體（P1)之漏電流l2會 小於第lb圖先前技藝之PMOS電晶體（P1)者；最後，關於流經該第 二NMOS電晶體（M2)之漏電流13，由於待機模式時該第二低電壓節 點（VL2)之電壓位準係維持在第四nm〇s電晶體（M21)之臨界電

壓，節點A之電壓位準亦維持在該第四電晶體（M21)之臨界 電壓位準，而節點B之電壓位準係等於該電源供應電壓（Vdd)且該第 二NMOS電晶體(M2 )之基底為接地電壓，因此本創作之該第二 電晶體（M2)的基源極電壓vBS為負值，且該第二丽〇§電晶體（M2) 之沒源極電壓vDS為該電源供應電壓（Vdd)扣減該第四匪〇8電晶 體（M21)之臨界電壓辦，反觀於顧模耕第&圖先前技藝之

NMOS電曰曰體（M2)的基源極電| Vbs等於〇，且圓〇5電晶體（M2) 之沒源極電壓vDS等於該電源供應電壓（Vdd)，根據本體效應（_ effect)及DIBL效應可知’流經本創作之該第二_〇3電晶體（M2) 之漏電抓I3遠小於第lb圖先前技藝之應〇§電晶體（M2)者。 ，由以上分析可知’本創作於待機模 有效減少漏電流》 (III )其他模式（othermode) 、龍由於所有記憶體晶胞中之驅動電晶體（Ml和M2)的 源極電壓自δ认成接地電壓，其工作 5Τ靜態隨機存取記憶體晶胞，於此不再累述早線 15 M417634 【創作功效】 本創作所提出之5T單埠SRAM，具有如下功效： ⑴避免寫入邏輯1困難之問題：本創作所提出之5丁單埠SRAM於寫入操作 時，可藉由提高該第一低電壓節點（VL1)之電壓位準以有效避免習知 具單一位元線之單埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困 難之問題； (2)低待機電流：由於本創作所提出之5T單埠SRAM於待機模式時，可藉由 呈導通狀態之該第六NM〇S電晶體（M23)，以使得該第一低電壓節點 (VL1)之電壓位準相等於該第二低電壓節點（VL2)之電壓位準，並 使得該等電壓位準均等於該第四丽〇8電晶體（M21)之臨界電愿的位 準，因此本創作所提出之5T單埠SRAM亦具備低待機電流之功效；以及 ⑶維持讀取穩定度：本創作所提出之5丁單埠SRAM於讀取操作時，係將所 有。己隐體aa胞中之驅動電晶體（Ml和M2)的源極電壓皆設定成接地電 壓，因此可有效維持讀取穩定度。 ,雖然本創作特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技 術之^士可日膽任何形式或是細節上可能的變化均未脫離本創作的精

神與範圍。因此，所有相關技術範疇内之改變都包括在本創作之 專利範圍内。 16 M417634 【圖式簡單說明】 第la圖係顯示習知之靜態隨機存取記憶體，第比圖係顯示习

靜態隨機存取記憶體晶胞之電路示意圖； ’、6T 第2圖係顯示習知6T靜態隨機存取記憶體晶胞之寫入 第3圖係顯示習知订靜態隨機存取記憶體晶胞之電路示意圖；圖； _示私5了靜紐機存取記題晶胞之寫人動作時序圖； 係顯示習知帛TW Μ35839〇號之5Τ靜態隨機存取記憶體晶 第·胞之電路示意圖； 第7 ··係顯示本創作較佳實施例所提出之之電路示意圖； •系.肩示第6圖之本創作較佳實施例之寫入動作時序圖。

17 M417634

【主要元件符號說明】 P1 第一 PMOS電晶體 P2 第二PMOS電晶體 Ml 第一 NMOS電晶體 M2 第二NMOS電晶體 M3 第三NMOS電晶體 WL 字元線 BL 位元線 A 儲存節點 B 反相儲存節點 V〇d 電源供應電壓 S 待機模式控制信號 S 反相待機模式控制信號 VL1 第一低電壓節點 VL2 第二低電壓節點 M21 第四NMOS電晶體 M22 第五NMOS電晶體 M23 第六NMOS電晶體 M24 第七NMOS電晶體 M25 第八NMOS電晶體 M26 第九NMOS電晶體 M27 第十NMOS電晶體 M28 第十一 NMOS電晶體 WE 寫入致能信號 WE 反相寫入致能信號 1 SRAM晶胞 2 控制電路 Ιι 漏電流 h 漏電流 I3 漏電流 BLr.BLm 位元線 BLB 互補位元線 MBi MBk 記憶體區塊 BLBi __BLBm互補位元線 WLj WLn 字元線 18

Claims (1)

1. M417634 六、申請專利範圍： 1. 一種5T單埠靜態隨機存取記憶體，包括： 一記憶體陣列’該記憶體陣列係由複數個記憶體區塊所組成，每一記憶 體區塊更包括有複數個記憶體晶胞（1); 以及複數個控制電路（2)，每一記憶體區塊設置一個控制電路（2); 其中，每一記憶體晶胞（1)更包含： 一第一反相器’係由一第一PMOS電晶體（Pi)與一第一電晶體 (Ml)所組成，該第一反相器係連接在一電源供應電壓與一第 一低電壓節點（VL1)之間； 一第一反相器，係由一第二PMOS電晶體（P2)與一第二nm〇s電晶體 (M2)所組成，該第二反相器係連接在該電源供應電壓與一第 二低電壓節點（VL2)之間； 一儲存節點（A)，係由該第一反相器之輸出端所形成； 一反相儲存節點（B)，係由該第二反相器之輸出端所形成；以及 -第三NMOSf：晶體（M3) ’係連接在該儲存節點⑷麟應之一位 元線（BL)之間，且閘極連接至對應之一字元線（^); 其中，該第一反相器和該第二反相器係呈交互耦合連接亦即該第一反 相器之輸出端（即儲存節點A)係連接至該第二反相器之輸入端，而該 第二反相器之輸出端（即反相儲存節點B)則連接至該第一反相器之輸 入端； 其中，每一控制電路（2)更包含： liaNMOS電晶體⑽"，該第四醒沉電晶體（M21)之源極係 連接至接地電壓，而閘極與汲極係連接在一起，並連接至該第一低電壓 節點（VL1); -第五NMOS電晶體（M22)，該第五NM〇s電晶體（M22)之源極、 閘極與没極係分別連接至接地電壓、一反相待機模式控制信號（互）盘 該第二低電壓節點（VL2); 、 一第六NMOS電晶體（M23 ) ’該第六画⑽電晶體（廳）之源極、間 ,、/及極係77別連接至該第一低電壓節點（几2)、—待模式控制信 19 M417634 號（S)與該第一低電壓節點（vli); 一第七NMOS電晶體（M24)，該第七NMOS電晶體（M24)之源極連接 至接地電壓，汲極連接至該第一低電壓節點（VLi),而閘極連接至一 第八NMOS電晶體（M25)之汲極、一第九NM〇s電晶體（M26)之没極 與一第十NMOS電晶體（M27)之源極； 該第八NMOS電晶體（M25 )，該第^VNMOS電晶體（M25 )之源極、閘 極與汲極係分別連接至接地電壓、一寫入致能信號（WE)與第七_〇5 電晶體（M24)之閘極； 該第九NMOS電晶體（M26)，該第九NMOS電晶體（M26)之源極、閘 極與沒極係分別連接至接地電壓、一待機模式控制信號(S )與第七nmOS 電晶體（M24)之閘極； 該第十NMOS電晶體（M27)，該第十NMOS電晶體（M27)之源極、閘 極與汲極係分別連接至第七NMOS電晶體（M24)之閘極、一反相寫入 致能信號（两）與一第十一NMOS電晶體（M28)之沒極；以及 該第十一NMOS電晶體（M28)，該第十一NMOS電晶體（M28)之源極、 閘極與汲極係分別連接至該第十NMOS電晶體（M27)之汲極、該反相 待機模式控制信號（¾)與該電源供應電壓（VDD); 其中，該反相待機模式控制信號（互）係由該待機模式控制信號（S)經 一第三反相器而獲得，而該反相寫入致能信號（寂）係由寫入致能信號 (WE)經一第四反相器而獲得。 2. 如申請專利範圍第1項所述之5T單埠靜態隨機存取記憶體，其中，該記 憶體區塊為一列記憶體晶胞。 3. 如申請專利範圍第1項所述之5T單埠靜態隨機存取記憶體，其中，該記 憶體區塊為一行記憶體晶胞。 20