TWI903573B - 記憶晶片、邏輯晶片、晶片堆疊結構和記憶體 - Google Patents

記憶晶片、邏輯晶片、晶片堆疊結構和記憶體

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Abstract

本公開提供了一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體，記憶晶片包括m個通道，m個通道沿第一方向依次排列且關於晶片軸線對稱；每一通道均具有通道訊號區域，每一通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，m個通道訊號區域的面積相同，且m個通道訊號區域中導電通孔組的分佈位置均相同。

Description

記憶晶片、邏輯晶片、晶片堆疊結構和記憶體
本公開涉及半導體領域，尤其涉及一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體。
隨著積體電路技術的發展，半導體器件的生產工藝取得了顯著進步。但是最近幾年，二維半導體技術的發展遇到了各種挑戰：物理極限、現有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決二維半導體器件遇到的困難以及追求更低的單位存儲單元的生產成本，可以利用鍵合工藝（例如：混合鍵合Hybrid bonding、凸塊接合Bumping、引線接合）將多個晶片堆疊以形成三維半導體器件。然而，對於三維半導體器件，不同晶片之間的連接結構仍然存在寄生電容大、寄生電阻大等問題，影響訊號傳輸品質。
本公開提供了一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體。
本公開的技術方案是這樣實現的：
第一方面，本公開實施例提供了一種記憶晶片，所述記憶晶片包括m個通道，m個所述通道沿第一方向依次排列，所述記憶晶片具有沿第二方向延伸的且穿過所述記憶晶片的中心的晶片軸線，m個所述通道關於所述晶片軸線對稱；每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域，且每一所述通道訊號區域的中心與所屬通道的中心重合，m為正整數；所述第一方向垂直於所述第二方向；每一所述通道訊號區域具有第一軸線和第二軸線，所述第一軸線沿所述第一方向或者所述第二方向延伸，所述第二軸線和所述第一軸線互相垂直且相交於所屬通道訊號區域的中心；每一所述通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，第一通孔區和第二通孔區沿所屬通道訊號區域的第一軸線對稱，第三通孔區和第四通孔區沿所屬通道訊號區域的第一軸線對稱，所述第一通孔區和所述第四通孔區沿所屬通道訊號區域的第二軸線對稱；每一所述通孔區均包括n個導電通孔組，n個所述導電通孔組沿垂直於所述記憶晶片的有源面的方向貫穿所述記憶晶片的基板，n為自然數；m個所述通道訊號區域的面積相同，且m個所述通道訊號區域中所述導電通孔組的分佈位置均相同；在同一所述通道訊號區域中，所述第一通孔區的n個導電通孔組和所述第二通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，第三通孔區的n個導電通孔組和第四通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，所述第一通孔區的n個導電通孔組和所述第四通孔區的n個導電通孔組關於所屬通道訊號區域的第二軸線對稱。
在一些實施例中，每一所述導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心；在每一所述導電通孔組包括呈2×2陣列分佈的第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱；在每一所述通道訊號區域中，所述第一通孔區中的n個所述第一導電通孔和所述第二通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第三導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的所述第二軸線對稱；所述第一通孔區中的n個所述第二導電通孔和所述第二通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第二軸線對稱；所述第一通孔區中的n個所述第三導電通孔和所述第二通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第三導電通孔和n個所述第四通孔區中的所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第四導電通孔和所述第二通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第二軸線對稱。
在一些實施例中，所述記憶晶片還包括（4×m×n）個第一驅動電路；（4×m×n）個所述第一驅動電路與（4×m×n）個所述第一導電通孔一一對應耦接，且所述第一驅動電路與所述第一導電通孔位於所述有源面的部分耦接；所述第一驅動電路，用於將對應連接的所述第一導電通孔傳輸的訊號發送至所述記憶晶片的內部電路；或者，將所述記憶晶片的內部電路產生的訊號發送至對應連接的所述第一導電通孔。
在一些實施例中，基於所屬通孔訊號區域的中心確定每一導電通孔的座標位置，座標位置相同的4所述個導電通孔所傳輸的訊號種類相同。
在一些實施例中，所述導電通孔通過先通孔工藝via-first、中間通孔工藝via-middle、後通孔工藝via-last、背後通孔工藝back side via-last的任意一種工藝或多種工藝進行製備；同一記憶晶片中的不同所述導電通孔電隔離。
第二方面，本公開實施例提供了一種邏輯晶片，所述邏輯晶片包括m個通道訊號區域，m個所述通道訊號區域沿第一方向依次排列，所述邏輯晶片具有沿第二方向延伸的且穿過所述邏輯晶片的中心的晶片軸線，m個所述通道訊號區域關於所述晶片軸線對稱； m為正整數；每一所述通道訊號區域具有第一軸線和第二軸線，所述第一軸線沿所述第一方向或者所述第二方向延伸，所述第二軸線和所述第一軸線互相垂直且相交於所屬通道訊號區域的中心；每一所述通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，第一通孔區和第二通孔區沿所屬通道訊號區域的第一軸線對稱，第三通孔區和第四通孔區沿所屬通道訊號區域的第一軸線對稱，所述第一通孔區和所述第四通孔區沿所屬通道訊號區域的第二軸線對稱；所述第二方向垂直於所述第一方向；每一所述通孔區均包括n個導電通孔組，n個所述導電通孔組沿垂直於所述邏輯晶片的有源面的方向貫穿所述邏輯晶片的基板，n為自然數；m個所述通道訊號區域的面積相同，且m個所述通道訊號區域中所述導電通孔組的分佈位置均相同；在同一所述通道訊號區域中，所述第一通孔區的n個導電通孔組和所述第二通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，第三通孔區的n個導電通孔組和第四通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，所述第一通孔區的n個導電通孔組和所述第四通孔區的n個導電通孔組關於所屬通道訊號區域的第二軸線對稱。
在一些實施例中，每一所述導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心；在每一所述導電通孔組包括呈2×2陣列分佈的第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，第一導電通孔與第二導電通孔關於所屬導電通孔組的第三軸線對稱，第三導電通孔和第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱；在每一所述通道訊號區域中，所述第一通孔區中的n個所述第一導電通孔和所述第二通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第三導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的所述第二軸線對稱；所述第一通孔區中的n個所述第二導電通孔和所述第二通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第二軸線對稱；所述第一通孔區中的n個所述第三導電通孔和所述第二通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第三導電通孔和n個所述第四通孔區中的所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第四導電通孔和所述第二通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第二軸線對稱。
在一些實施例中，所述邏輯晶片還包括（16×m×n）個第二驅動電路，（16×m×n）個所述第二驅動電路與（16×m×n）個所述導電通孔一一對應耦接，且所述第二驅動電路與所述導電通孔位於所述有源面的部分耦接；所述第二驅動電路，用於將對應的所述導電通孔傳輸的訊號發送至所述邏輯晶片的內部電路；或者，將所述邏輯晶片的內部電路產生的訊號發送至對應的所述導電通孔。
在一些實施例中，基於所屬通孔訊號區域的中心確定每一導電通孔的座標位置，座標位置相同的4所述個導電通孔所傳輸的訊號種類相同；所述導電通孔通過先通孔工藝via-first、中間通孔工藝via-middle、後通孔工藝via-last、背後通孔工藝back side via-last的任意一種工藝或多種工藝進行製備，且同一所述邏輯晶片中不同的所述導電通孔之間均相互電隔離。
第三方面，本公開實施例提供了一種晶片堆疊結構，所述晶片堆疊結構包括如第二方面所述的邏輯晶片和至少一個堆疊單元，所述邏輯晶片和至少一個所述堆疊單元沿第三方向依次堆疊，每一所述堆疊單元包括沿第三方向依次堆疊的第一記憶晶片、第二記憶晶片、第三記憶晶片和第四記憶晶片，所述第三方向與每一所述記憶晶片的有源面垂直，第一記憶晶片、第二記憶晶片、第三記憶晶片、第四記憶晶片均為如第一方面所述的記憶晶片； 所述邏輯晶片和所述第一記憶晶片以面對背或者背對背的方式堆疊； 所述第一記憶晶片和所述第二記憶晶片以面對面的方式堆疊； 所述第二記憶晶片和所述第三記憶晶片以背對背的方式堆疊； 所述第三記憶晶片和所述第四記憶晶片以面對面的方式堆疊。
在一些實施例中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域；在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的第一軸線均沿第一方向延伸的情況下，所述邏輯晶片中的第m-i個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第i+1通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第m-i通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
在一些實施例中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域；在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的所述第二軸線沿第一方向延伸的情況下，所述邏輯晶片中的第i+1個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第m-i通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第i+1通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
在一些實施例中，每一所述通道中的通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區；僅針對於沿第三方向對齊的多個所述通道訊號區域：屬於所述邏輯晶片的所述第四通孔區、屬於所述第一記憶晶片中的所述第一通孔區、屬於所述第二記憶晶片的所述第二通孔區、屬於所述第三記憶晶片的所述第三通孔區、屬於所述第四記憶晶片的所述第四通孔區沿第三方向對齊；屬於所述邏輯晶片的所述第三通孔區、屬於所述第一記憶晶片的所述第二通孔區、屬於所述第二記憶晶片的所述第一通孔區、屬於所述第三記憶晶片的所述第四通孔區、屬於所述第四記憶晶片的所述第三通孔區沿第三方向對齊；屬於所述邏輯晶片的所述第二通孔區、屬於所述第一記憶晶片的所述第三通孔區、屬於所述第二記憶晶片的所述第四通孔區、屬於所述第三記憶晶片的所述第一通孔區、屬於所述第四記憶晶片的所述第二通孔區沿第三方向對齊；屬於所述邏輯晶片的所述第一通孔區、屬於所述第一記憶晶片的所述第四通孔區、屬於所述第二記憶晶片的所述第三通孔區、屬於所述第三記憶晶片的所述第二通孔區、屬於所述第四記憶晶片的所述第一通孔區沿第三方向對齊。
在一些實施例中，每一所述通孔區均包括分佈位置相同的n個導電通孔組，每一導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心；在每一所述導電通孔組包括呈2×2陣列分佈的2×2個第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱；僅針對於沿第三方向對齊的多個所述通孔區：屬於所述邏輯晶片的所述第四導電通孔、屬於所述第一記憶晶片的所述第一導電通孔、屬於所述第二記憶晶片的所述第二導電通孔、屬於所述第三記憶晶片的所述第三導電通孔、屬於所述第四記憶晶片的所述第四導電通孔沿第三方向對齊；屬於所述邏輯晶片的所述第三導電通孔、屬於所述第一記憶晶片的所述第二導電通孔、屬於所述第二記憶晶片的所述第一導電通孔、屬於所述第三記憶晶片的所述第四導電通孔、屬於所述第四記憶晶片的所述第三導電通孔沿第三方向對齊；屬於所述邏輯晶片的所述第二導電通孔、屬於所述第一記憶晶片的所述第三導電通孔、屬於所述第二記憶晶片的所述第四導電通孔、屬於所述第三記憶晶片的所述第一導電通孔、屬於所述第四記憶晶片的所述第二導電通孔沿第三方向對齊；屬於所述邏輯晶片的所述第一導電通孔、屬於所述第一記憶晶片的所述第四導電通孔、屬於所述第二記憶晶片的所述第三導電通孔、屬於所述第三記憶晶片的所述第二導電通孔、屬於所述第四記憶晶片的所述第一導電通孔沿第三方向對齊；其中，沿第三方向對齊的多個導電通孔耦接以形成一條導電通道。
在一些實施例中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域；在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的所述第一軸線沿第一方向延伸的情況下，所述邏輯晶片中的第i+1個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第i+1通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第m-i通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
在一些實施例中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域；在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的所述第二軸線沿第一方向延伸的情況下，所述邏輯晶片中的第m-i個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第m-i通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第i+1通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
在一些實施例中，僅針對於沿第三方向對齊的多個所述通道訊號區域：屬於所述邏輯晶片的所述第二通孔區、屬於所述第一記憶晶片中的所述第一通孔區、屬於所述第二記憶晶片的所述第二通孔區、屬於所述第三記憶晶片的所述第三通孔區、屬於所述第四記憶晶片的所述第四通孔區沿第三方向對齊；屬於所述邏輯晶片的所述第一通孔區、屬於所述第一記憶晶片的所述第二通孔區、屬於所述第二記憶晶片的所述第一通孔區、屬於所述第三記憶晶片的所述第四通孔區、屬於所述第四記憶晶片的所述第三通孔區沿第三方向對齊；屬於所述邏輯晶片的所述第四通孔區、屬於所述第一記憶晶片的所述第三通孔區、屬於所述第二記憶晶片的所述第四通孔區、屬於所述第三記憶晶片的所述第一通孔區、屬於所述第四記憶晶片的所述第二通孔區沿第三方向對齊；屬於所述邏輯晶片的所述第三通孔區、屬於所述第一記憶晶片的所述第四通孔區、屬於所述第二記憶晶片的所述第三通孔區、屬於所述第三記憶晶片的所述第二通孔區、屬於所述第四記憶晶片的所述第一通孔區沿第三方向對齊。
在一些實施例中，每一所述通孔區均包括分佈位置相同的n個導電通孔組，每一導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心；在每一所述導電通孔組包括呈2×2陣列分佈的2×2個第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱；針對於沿第三方向對齊的多個所述通孔區：屬於所述邏輯晶片的所述第二導電通孔、屬於所述第一記憶晶片的所述第一導電通孔、屬於所述第二記憶晶片的所述第二導電通孔、屬於所述第三記憶晶片的所述第三導電通孔、屬於所述第四記憶晶片的所述第四導電通孔沿第三方向對齊；屬於所述邏輯晶片的所述第一導電通孔、屬於所述第一記憶晶片的所述第二導電通孔、屬於所述第二記憶晶片的所述第一導電通孔、屬於所述第三記憶晶片的所述第四導電通孔、屬於所述第四記憶晶片的所述第三導電通孔沿第三方向對齊；屬於所述邏輯晶片的所述第四導電通孔、屬於所述第一記憶晶片的所述第三導電通孔、屬於所述第二記憶晶片的所述第四導電通孔、屬於所述第三記憶晶片的所述第一導電通孔、屬於所述第四記憶晶片的所述第二導電通孔沿第三方向對齊；屬於所述邏輯晶片的所述第三導電通孔、屬於所述第一記憶晶片的所述第四導電通孔、屬於所述第二記憶晶片的所述第三導電通孔、屬於所述第三記憶晶片的所述第二導電通孔、屬於所述第四記憶晶片的所述第一導電通孔沿第三方向對齊；其中，沿第三方向對齊的多個導電通孔耦接以形成一條導電通道。
在一些實施例中，對於面對面連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的位置通過混合鍵合工藝實現電連接；對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的位置通過導電凸塊接合工藝實現電連接；或者，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的通孔均通過混合鍵合工藝實現電連接；或者，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的通孔均通過導電凸塊接合工藝實現電連接。
第四方面，本公開實施例提供了一種記憶體，該記憶體包括如第三方面所述的晶片堆疊結構。
本公開實施例提供了一種記憶晶片、邏輯晶片、晶片堆疊結構和記憶體，不僅減少了驅動電路、數據選擇器的設置數量，從而減少了寄生電容；另外，記憶晶片所形成的晶片堆疊結構通過通孔的直連構型實現了訊號旋轉傳輸效果，還減少了寄生電阻。
下面將結合本公開實施例中的圖式，對本公開實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關申請，而非對該申請的限定。另外還需要說明的是，為了便於描述，圖式中僅示出了與有關申請相關的部分。除非另有定義，本文所使用的所有的技術和科學術語與屬於本公開的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本公開實施例的目的，不是旨在限制本公開。在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。需要指出，本公開實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的對象，不代表針對對象的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本公開實施例能夠以除了圖示或描述的以外的順序實施。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）；
同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory，SDRAM）；
雙倍數據速率內存（Double Data Rate SDRAM，DDR）；
低功率DDR（Low Power DDR，LPDDR）。
在介紹本公開實施例之前，先定義以下實施例涉及到的平面可能用到的描述立體結構的三個方向，以笛卡爾座標系為例，三個方向可以包括第一方向dir1、第二方向dir2和第三方向dir3。
請參見圖1，半導體晶片E（具體可以為記憶晶片或邏輯晶片）可以包括處於正面的頂表面T1以及處於與正面相對的背面的底表面T2；在忽略頂表面T1和底表面T2的平整度的情況下，定義與半導體晶片E頂表面T1和底表面T2的相交（例如垂直）的方向為第三方向dir3。在半導體晶片E的頂表面T1上，定義兩個彼此垂直的方向，即第一方向dir1和第二方向dir2，且第一方向dir1與半導體晶片E的一邊緣垂直，第二方向dir2與半導體晶片E的另一邊緣垂直。
請參見圖1，半導體晶片E包括基板E1，基板E1用於製作器件E2（例如電晶體、電容等）的一面形成有源面T3（基板E1中與有源面T3相對的一面為非有源面，即圖1中底表面T2），其基板E1和頂表面T1之間分佈有多個金屬層，例如金屬層M1、金屬層M2、金屬層M3、金屬層M4……圖1中還示出了2種類型的導電通孔D（例如：矽通孔），均用於實現不同堆疊晶片之間的訊號連接。
如圖1所示，對於類型1 Type1的導電通孔D，其沿第三方向dir3貫穿底表面T2且貫穿頂表面T1，導電通孔D通過金屬層與晶片E的內部電路連接。
如圖1所示，對於類型2 Type2的導電通孔D，僅沿第三方向dir3貫穿基板E1（貫穿有源面T3和底表面T2），需要配合沿第三方向dir3貫穿頂表面T1的接觸結構SC共同實現訊號傳輸；接觸結構SC和導電通孔D並不直接電連接，而是通過金屬層實現間接電連接。例如：圖1中的接觸結構SC連接至金屬層M4，金屬層M4依次經由金屬層M3、金屬層M2連接至金屬層M1，金屬層M1連接至導電通孔D；又或者，圖1中的導電通孔D經由金屬層M1至金屬層 M4連接至晶片內部電路（圖1基板E1中的器件E2）的輸入端，晶片內部電路處理後的輸出訊號再經由金屬層M1至金屬層M4輸出至對應的接觸結構，同理，圖1中的接觸結構SC也可經由金屬層M1至金屬層M4連接至晶片內部電路（圖1基板E1中的器件E2）的輸入端，晶片內部電路處理後的輸出訊號再經由金屬層M1至金屬層M4輸出至對應的導電通孔D。當然，在其他實施例中接觸結構和導電通孔也可以設計為直接電連接。
同時，導電通孔D的類型並不局限於上述的2種，以上僅為示例。特別地，本公開中呈現的圖示並不意味著是任何特定微電子裝置或其組件的實際視圖，而僅僅是用於描述說明性實施例的理想化表示。因此圖式未必按比例。
下面將結合圖式對本公開各實施例進行詳細說明。
在一實施例中，提供了一種記憶晶片及邏輯晶片，記憶晶片/邏輯晶片均包括沿第三方向貫穿晶片的多個導電通孔，導電通孔用於實現不同晶片間的訊號傳輸，所有的導電通孔均可以位於任意的位置。特別的，每4個導電通孔在功能上可以視為一個導電通孔組，但是這4個導電通孔各自的位置並無限制。
在一種具體的實施例中，將8個上述的記憶晶片和1個邏輯晶片進行堆疊以形成3D記憶體件，同時8個記憶晶片各自的導電通孔沿第三方向dir3對齊，且沿第三方向dir3呈現對齊狀態的9個導電通孔連接形成一條電通路。請參見圖2A，其示出了一種晶片堆疊結構的訊號傳輸示意圖。如圖2A所示，該晶片堆疊結構70包括記憶晶片0~7以及邏輯晶片40，圖2A對於每一記憶晶片僅示出4個導電通孔D0~D3，且這4個導電通孔D0~D3屬於同一個導電通孔組，此時8個記憶晶片及1個邏輯晶片40中的導電通孔D0均是對齊的以形成1條電通路，8個記憶晶片及1個邏輯晶片40中的導電通孔D1均是對齊的以形成1條電通路……其餘的導電通孔類似。
同時，每個記憶晶片及邏輯晶片40還設置有多個驅動電路（圖2A中僅用虛線框示出其中1個驅動電路，其餘的驅動電路未框出），且每一個導電通孔都與一個驅動電路連接；每個記憶晶片還設置有多個數據選擇器（例如圖2A中的數據選擇器mux0~mux7），每個導電通孔組對應1個數據選擇器，即一個導電通孔組的所有導電通孔均通過各自的驅動電路連接到數據選擇器的數據端口。也就是說，數據選擇器可以選擇將哪一個導電通孔傳輸的訊號輸出至記憶晶片的內部或者將記憶晶片輸出的訊號輸出至哪一個導電通孔。
對於整體記憶體而言，不同的記憶晶片中的不同區域將分為不同的通道（例如：通道CH0、通道CH1、通道CH4、通道CH5）進行管理，通道CH0的訊號Signal_CH0通過“邏輯晶片中的導電通孔D0、記憶晶片0中的導電通孔D0——記憶晶片1中的導電通孔D0——記憶晶片2中的導電通孔D0——記憶晶片3中的導電通孔D0——記憶晶片4中的導電通孔D0——記憶晶片5中的導電通孔D0——記憶晶片6中的導電通孔D0——記憶晶片7中的導電通孔D0”所構成的電通路進行傳輸，而記憶晶片0中的數據選擇器mux0和記憶晶片4中的數據選擇器mux4的選擇訊號均為SEL_C0，即訊號Signal_CH0可以經由前述的電通路進入記憶晶片0和記憶晶片4；訊號的輸出過程可類似理解。
從以上可以看出，記憶晶片0僅需要從導電通孔D0獲取訊號，記憶晶片1僅需要從導電通孔D1獲取訊號……即每一記憶晶片僅需要從一個導電通孔組中的其中一個導電通孔獲取訊號，值得注意的是，不同的記憶晶片可能需要從不同的導電通孔獲取訊號。然而，由於在工藝製造時，所有的記憶晶片需要設計成完全相同的結構（這樣才能最大化節省成本和人力），所以記憶晶片中的所有導電通孔均需要設計相應的驅動結構和數據選擇器，以便達到結構一致性。進一步地，在採用圖2A所示的晶片堆疊結構時，每個導電通孔均對應一個驅動電路；在該晶片堆疊結構的工作過程中，需要驅動同一個通道中所有記憶晶片中的所有驅動電路，負載較大且寄生電容較大，嚴重影響其中晶片的性能，制約傳輸效率且增加功耗，同時也制約著三維立體器件中晶片堆疊的數量。
在另一種實施例中，請參見圖2B，其示出了另一種晶片堆疊結構70的訊號傳輸示意。特別的，圖2B僅對部分導電通孔進行標識（導電通孔D0~導電通孔D3），其他進行了省略，但是對於圖2B來說，沿第三方向dir3對齊的導電通孔的標識相同。如圖2B所示，晶片堆疊結構70同樣包括沿第三方向dir3對齊的8個記憶晶片和1個邏輯晶片40，但是每一記憶晶片中的導電通孔均旋轉連接到另一記憶晶片中不同位置的另一導電通孔，整體實現螺旋上升連接，即通道CH0的訊號Signal_CH0通過“邏輯晶片中的導電通孔D0——記憶晶片0中的導電通孔D1——記憶晶片1中的導電通孔D2——記憶晶片2中的導電通孔D3——記憶晶片3中的導電通孔D0——記憶晶片4中的導電通孔D1——記憶晶片5中的導電通孔D2——記憶晶片6中的導電通孔D3——記憶晶片7中的導電通孔D0”進行傳輸，其餘訊號類似。
這樣，記憶晶片0可以通過邏輯晶片中導電通孔D0的輸出端獲取訊號Signal_CH0，記憶晶片1可以通過記憶晶片0中導電通孔D0的輸入端獲取訊號Signal_CH1，記憶晶片2可以通過記憶晶片1中導電通孔D0的輸入端獲取訊號Signal_CH4，記憶晶片3可以通過記憶晶片2中導電通孔D0的輸入端獲取訊號Signal_CH5……對於每一記憶晶片來說，其每一導電通孔組中僅需要一個導電通孔連接驅動電路，而且不需要設置數據選擇器，能夠減少器件數量，從而減少寄生電容。然而，相比於圖2A的導電通孔直連構型，圖2B中導電通孔旋轉連接的工藝更加複雜，具體的，圖2B中每個記憶晶片中的相鄰導電通孔之間需要設置水平方向的互連結構（圖2B中僅以五角星標記出了其中一個），訊號互連結構可以是金屬互連線、導電通孔等，為了實現導電通孔旋轉連接，輸入訊號signal_CH0從邏輯晶片的導電通孔D0必須先向上傳輸至記憶晶片0的導電通孔D0下方的互連結構（並非接入記憶晶片0的導電通孔D0），再由記憶晶片0的導電通孔D0下方的互連結構水平傳輸至記憶晶片0的導電通孔D1。即：圖2B所示的結構在訊號過程中還需要通過每一記憶晶片中的互連結構，輸出訊號也是類似的，這必然導致會導致寄生電阻增加，同時也增加了工藝複雜程度。
特別的，在圖2A和圖2B的晶片堆疊結構中，所有晶片都是有源面向上的，也就是說不同的記憶晶片之間是背對面堆疊的，記憶晶片和邏輯晶片也是背對面堆疊的，即上方晶片的底表面與下方晶片的頂表面接觸。
綜合來說，一方面，圖2A的晶片堆疊結構需要設置較多的導電通孔傳輸對應的訊號，再加上相應的驅動電路和數據選擇器導致負載和寄生電容較大，圖2B的晶片堆疊結構由於旋轉構型導致寄生電阻較大；另一方面，圖2A和圖2B的堆疊結構都存在一定的問題，且不能直接適用於面對面的堆疊結構。具體來說，如果想要進一步實現面對面的晶片堆疊結構，一種方式為利用兩套遮罩做兩種不同的晶片分別作為有源面向上的晶片和有源面向下的晶片，這種方式工藝複雜度較高，且成本不可控；另外一種多做一組導電通孔，將兩組導電通孔均連接至記憶晶片內的同一個驅動電路，但是這樣會導致記憶晶片內部線道複雜，不僅增加工藝複雜度，也會增加功耗。
在本公開的又一實施例中，參見圖3，其示出了本公開實施例提供的一種記憶晶片10的結構示意圖。如圖3所示，記憶晶片10包括m個通道（圖3以m=4為例進行示意），m個通道沿第一方向dir1依次排列，記憶晶片10具有沿第二方向dir2延伸的且穿過記憶晶片的中心的晶片軸線YY’，m個通道關於晶片軸線YY’對稱；每一通道均包括沿第二方向dir2依次分佈第一存儲陣列區域R1、通道訊號區域和第二存儲陣列區域R2，且每一通道訊號區域的中心與所屬通道的中心重合。
需要說明的是，在晶片製造過程中，為了區分晶片的不同通道，可以在記憶晶片10的參考通道（例如：第一通道）製作定位結構，以便後續封裝時，通過定位結構識別出參考通道的位置，同時結合晶片的有源面朝向識別其他通道。
圖3以m=4為例進行示出，下文也以m=4為例進行說明，但是m可以為任意正整數。具體來說，如果m為偶數，那麼m/2個通道位於全域訊號區域沿第一方向dir1的一側，其餘m/2個通道位於全域訊號區域沿第一方向dir1的另一側；如果m為奇數，則第（m+1）/2個通道需要被分為兩部分分別位於全域訊號區域沿第一方向dir1的兩側，同時其他的（m-1）/2個通道位於全域訊號區域沿第一方向dir1的一側，其餘（m-1）/2個通道位於全域訊號區域沿第一方向dir1的另一側。
圖3可視為記憶晶片的有源面的剖視圖。如圖3所示，記憶晶片的有源面的中心及其臨近區域被定義為全域訊號區域，此時第一通道、第二通道、全域訊號區域、第三通道和第四通道沿第一方向dir1依次分佈。全域訊號區域所傳輸的訊號被記憶晶片的m個通道共同使用；而每一通道訊號區域所傳輸的訊號僅被所屬通道使用。
請參見圖4，其具體示出了第一通道的通道訊號區域11、第二通道的通道訊號區域12、第三通道的通道訊號區域13、第四通道的通道訊號區域14的示意圖。圖4省略了全域訊號區域。
如圖4所示，每一通道訊號區域具有第一軸線AA’和第二軸線BB’，第一軸線AA’沿第一方向dir1或者沿第二方向dir2延伸，第二軸線BB’與和第一軸線AA’互相垂直且相交於所屬通道訊號區域的中心。圖4以第一軸線AA’沿第一方向dir1延伸為例進行示意，其他情況請適應性理解。
每一通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，第一通孔區21和第二通孔區22沿所屬通道訊號區域的第一軸線AA’對稱，第三通孔區23和第四通孔區24沿所屬通道訊號區域的第一軸線AA’對稱，第一通孔區21和第四通孔區24沿所屬通道訊號區域的第二軸線BB’對稱。
每一通孔區均包括n個導電通孔組（圖4僅示出部分導電通孔組），n個導電通孔組沿垂直於記憶晶片10的有源面的方向貫穿記憶晶片10的基板，n為自然數。
同時，m個通道訊號區域的面積相同，且m個通道訊號區域中導電通孔組的分佈位置均相同。這樣，在製造記憶晶片10時，不同通道的通道訊號區域的佈局（Layout）完全一致，可以採用相同的遮罩板，減少製造成本。
具體來說，在同一通道訊號區域中，第一通孔區21的n個導電通孔組和第二通孔區22的n個導電通孔組關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23的n個導電通孔組和第四通孔區24的n個導電通孔組關於所屬通道訊號區域的第一軸線AA’對稱，第一通孔區21的n個導電通孔組和第四通孔區24的n個導電通孔組關於所屬通道訊號區域的第二軸線BB’對稱。
如圖4所示，將第一通孔區21中某一導電通孔組的中心與第一軸線AA’之間的距離記為V A，將第二通孔區22中與其對稱的導電通孔組的中心與第一軸線AA’之間的距離記為V C，將第三通孔區23中與其對稱的導電通孔組的中心與第一軸線AA’之間的距離記為V D，將第四通孔區24中與其對稱的導電通孔組的中心與第一軸線AA’之間的距離記為V B，則距離V A=距離V C=距離V D=距離V B；類似的，將第一通孔區21中某一導電通孔組的中心與通道訊號區域的沿第二方向dir2延伸的邊緣之間的距離記為H A，將第二通孔區22中某一導電通孔組的中心與通道訊號區域的沿第二方向dir2延伸的邊緣之間的距離記為H C，將第三通孔區23中某一導電通孔組的中心與通道訊號區域的沿第二方向dir2延伸的邊緣之間的距離記為H D，將第四通孔區24中某一導電通孔組的中心與通道訊號區域的沿第二方向dir2延伸的邊緣之間的距離記為H B，則距離H A=距離H C=距離H D=距離H B。
需要說明的是，導電通孔組中的導電通孔的數量、具體位置具有非常靈活的選擇，比如每一導電通孔組可以僅具有1個導電通孔，或者具有1×2個通孔，或者具有2×2個通孔，或者具有2×3個通孔，僅需要保證不同通孔區的導電通孔組遵循以上的對稱關係即可。
以下僅以每一導電通孔組包括呈陣列分佈的2×2個導電通孔（導電通孔D0、導電通孔D1、導電通孔D2、導電通孔D3）為例進行具體說明，其他情況還請適應性理解。
請參見圖5，每一導電通孔組具有第三軸線CC’和第四軸線DD’，第三軸線CC’與第一軸線AA’平行，第四軸線DD’和第三軸線CC’互相垂直且相交於所屬導電通孔組的中心；第一導電通孔D0與第二導電通孔D1關於所屬導電通孔組的第三軸線CC’對稱，第三導電通孔D2和第四導電通孔D3關於所屬導電通孔組的第三軸線CC’對稱，第一導電通孔D0和第四導電通孔D3關於所屬導電通孔組的第四軸線DD’對稱。
這樣，第一通孔區21中的一導電通孔組、第二通孔區22中對應的一導電通孔組、第三通孔區23中對應的一導電通孔組和第四通孔區24中對應的一導電通孔組所組成的整體關於第一軸線AA’對稱且關於第二軸線BB’對稱；對於每一導電通孔組，其中的第一通孔、第二通孔、第三通孔和第四通孔關於第三軸線CC’ 對稱且關於第四軸線DD’對稱，從而後續形成晶片堆疊結構時能夠形成點對點直連導電通路，減小寄生電容和寄生電阻，具體請參見後續描述。
在一些實施例中，請參見圖4，在每一通道訊號區域中，存在以下對稱關係：
（1）第一通孔區21中的n個第一導電通孔D0和第二通孔區22中的n個第二導電通孔D1關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第三導電通孔D2和第四通孔區24中的n個第四導電通孔D3關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第一導電通孔D0和第四通孔區24中的n個第四導電通孔D3關於所屬通道訊號區域的第二軸線BB’對稱；
（2）第一通孔區21中的n個第二導電通孔D1和第二通孔區22中的n個第一導電通孔D0關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第四導電通孔D3和第四通孔區24中的n個第三導電通孔D2關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第二導電通孔D1和第四通孔區24中的n個第三導電通孔D2關於所屬通道訊號區域的第二軸線BB’對稱；
（3）第一通孔區21中的n個第三導電通孔D2和第二通孔區22中的n個第四導電通孔D3關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第一導電通孔D0和第四通孔區24中的n個第二導電通孔D1關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第三導電通孔D2和n個第四通孔區24中的第二導電通孔D1關於所屬通道訊號區域的第一軸線AA’對稱；
（4）第一通孔區21中的n個第四導電通孔D3和第二通孔區22中的n個第三導電通孔D2關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第二導電通孔D1和第四通孔區24中的n個第一導電通孔D0關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第四導電通孔D3和第四通孔區24中的n個第一導電通孔D0關於所屬通道訊號區域的第二軸線BB’對稱。
在一些實施例中，請參見圖4或者圖5，記憶晶片10還包括（4×m×n）個第一驅動電路30；（4×m×n）個第一驅動電路30與（4×m×n）個第一導電通孔D0一一對應耦接；具體來說，第一驅動電路30與第一導電通孔D0位於有源面的部分耦接；第一驅動電路30，用於將對應連接的第一導電通孔D0傳輸的訊號發送至記憶晶片10的內部電路；或者，將記憶晶片10的內部電路產生的訊號發送至對應連接的第一導電通孔D0。
這樣，對於每一導電通孔組，僅有其中的第一導電通孔D0通過第一驅動電路30接入至記憶晶片的內部電路，無需設置數據選擇器進行通孔選擇，能夠減少器件數量，從而減少寄生電容。
在一些實施例中，基於所屬通孔訊號區域的中心確定每一導電通孔的座標位置，座標位置相同的4個導電通孔所傳輸的訊號種類相同。
例如，對於多個記憶晶片和邏輯晶片的晶片堆疊結構，其中存在多個片選訊號CS_0、CS_1、CS_2……，分別用於指示不同通道的存儲陣列區域是否被選中；此時，圖4中示出的位於通道訊號區域11中第一通孔區21的某個第一導電通孔D0、位於通道訊號區域12中第一通孔區21的同一位置的第一導電通孔D0、位於通道訊號區域13中第一通孔區21的同一位置的第一導電通孔D0、位於通道訊號區域14中第一通孔區21的同一位置的第一導電通孔D0均傳輸片選訊號CS，但是不同的通道訊號區域中的第一導電通孔D0所傳輸的片選訊號CS的值可能是不同的，例如通道訊號區域11中的第一通孔區21的第一導電通孔D0用於傳輸CS_0（對應第一記憶晶片中的第一通道）、通道訊號區域12中的第一通孔區21的第一導電通孔D0用於傳輸CS_1（對應第二記憶晶片的第一通道）、通道訊號區域13中的第一通孔區21的第一導電通孔D0用於傳輸CS_2（對應第三記憶晶片的第四通道）……。
除此之外，對於同一個通道訊號區域而言，其沿第一軸線且沿第二軸線對稱的4個導電通孔所傳輸的訊號種類相同，但是具體的訊號值可能不同。
在一些實施例中，導電通孔至少可以體現為矽通孔（Through Silicon Via，TSV），具體是一種穿透矽晶圓/記憶晶片的垂直互連結構，例如圖1中的類型1；當然，導電通孔也可以採用圖1中的類型2，其與接觸結構共同實現訊號傳輸。在其他實施例中，也可以選用其他的電連接結構作為導電通孔。
導電通孔通過先通孔工藝via-first、中間通孔工藝via-middle、後通孔工藝via-last、背後通孔工藝back side via-last的任意一種工藝或多種工藝進行製備；同一記憶晶片10中的不同導電通孔電隔離。
需要說明的是，先通孔工藝是指在器件，例如金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET或簡稱MOS管）器件結構製造之前，先進行通孔結構製造的一種通孔工藝方法。中間通孔工藝是在工藝流程的製造過程中形成的通孔結構，常常在形成器件之後，在製造疊層之前製造的通孔工藝。後通孔工藝是在後道（Back End of Line，BEOL）工藝處理結束後，從晶圓正面形成通孔的一種製造工藝。背後通孔工藝是在BEOL工藝處理結束後，從晶圓背面進行通孔結構的一種製造工藝。也就是說，先通孔工藝可以指先製作通孔，再製作電路；中間通孔工藝可以指先製作電路和部分金屬層，然後製作通孔，最後做剩餘的通孔；後通孔工藝和背後通孔工藝可以指先製作電路和金屬層，最後製作通孔。
這樣，本公開實施例提供了一種記憶晶片10，其中包括多個通道，多個通道關於晶片軸線對稱，每一通道的導電通孔關於第一軸線且關於第二軸線對稱性，可以直接適用於面對面堆疊結構，無需兩套遮罩或者兩套通孔；另外，每個導電通孔組中僅有一個導電通孔與驅動電路連接，而且無需設置數據選擇器進行通孔選擇，能夠減少器件數量，從而相比於圖2A的記憶晶片減少寄生電容，不僅節省了電路面積，而且減少了晶片製造成本；後續記憶晶片10在形成堆疊結構時形成點對點直連導電通路，還可以相比於圖2B的記憶晶片減少寄生電阻（具體原因參見後續說明）。
在本公開的再一實施例中，參見圖6，其示出了本公開實施例提供的一種邏輯晶片40的結構示意圖。如圖6所示，邏輯晶片40包括m個通道訊號區域（圖6以m=4為例進行示出），m個通道訊號區域沿第一方向dir1依次排列，邏輯晶片40具有沿第二方向dir2延伸的且穿過邏輯晶片40的中心的晶片軸線YY’，m個通道訊號區域關於晶片軸線YY’對稱。在這裡，邏輯晶片40中的通道訊號區域的面積與記憶晶片中的通道訊號區域的面積大小相同。
類似的，如圖6所示，邏輯晶片40的有源面的中心及其臨近區域同樣被定義為全域訊號區域。此時第1個通道訊號區域11、第2個通道訊號區域12、全域訊號區域、第3個通道訊號區域13、第4個通道訊號區域14沿第一方向dir1依次分佈，但是邏輯晶片並不具有存儲陣列區域，即邏輯晶片40的通道訊號區域的兩側並非存儲單元陣列，而是堆疊記憶體的一些邏輯控制電路。全域訊號區域所傳輸的被記憶晶片的m個通道共同使用；而每一通道訊號區域所傳輸的訊號僅被所屬通道使用。特別的，邏輯晶片40的有源面的面積和記憶晶片10的有源面的面積可能相同，或者，邏輯晶片40的面積可能大於記憶晶片10的面積。
如圖7A所示，每一通道訊號區域具有第一軸線AA’和第二軸線BB’，第一軸線AA’沿第一方向dir1或者第二方向dir2延伸（圖7A以第一軸線AA’沿第一方向dir1為例進行示出），第二軸線BB’和第一軸線AA’互相垂直且相交於所屬通道訊號區域的中心；每一通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，第一通孔區21和第二通孔區22沿所屬通道訊號區域的第一軸線AA’對稱，第三通孔區23和第四通孔區24沿所屬通道訊號區域的第一軸線AA’對稱，第一通孔區21和第四通孔區24沿所屬通道訊號區域的第二軸線BB’對稱；第二方向dir2垂直於第一方向dir1。
每一通孔區均包括n個導電通孔組，n個導電通孔組沿垂直於邏輯晶片40的有源面的方向貫穿邏輯晶片的基板，n為自然數；m個通道訊號區域的面積相同，且m個通道訊號區域中導電通孔組的分佈位置均相同；在同一通道訊號區域中，第一通孔區21的n個導電通孔組和第二通孔區22的n個導電通孔組關於所屬通道訊號區域的第一軸線AA’對稱，第三通孔區23的n個導電通孔組和第四通孔區24的n個導電通孔組關於所屬通道訊號區域的第一軸線AA’對稱，第一通孔區21的n個導電通孔組和第四通孔區24的n個導電通孔組關於所屬通道訊號區域的第二軸線BB’對稱。
類似的，對於邏輯晶片40，導電通孔組包含的導電通孔的數量和位置均可以靈活確定，以下僅以每一導電通孔組包括呈陣列分佈的2×2個導電通孔（導電通孔D0、導電通孔D1、導電通孔D2和導電通孔D3）為例進行說明。
如圖7B所示，每一導電通孔組具有第三軸線CC’和第四軸線DD’，第三軸線CC’與第一軸線AA’平行，第四軸線DD’和第三軸線CC’互相垂直且相交於所屬導電通孔組的中心；第一導電通孔D0與第二導電通孔D1關於所屬導電通孔組的第三軸線CC’對稱，第三導電通孔D2和第四導電通孔D3關於所屬導電通孔組的第三軸線CC’對稱，第一導電通孔D0和第四導電通孔D3關於所屬導電通孔組的第四軸線DD’對稱。
類似的，對於邏輯晶片40而言，m個通道訊號區域的面積相同，且m個通道訊號區域中導電通孔組的分佈位置均相同。這樣，在製造邏輯晶片40時，不同通道的通道訊號區域的佈局（Layout）完全一致，可以採用相同的遮罩板，減少製造成本。
在一些實施例中，請參見圖7A，在每一通道訊號區域中，存在以下對稱關係：
（1）第一通孔區21中的n個第一導電通孔D0和第二通孔區22中的n個第二導電通孔D1關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第三導電通孔D2和第四通孔區24中的n個第四導電通孔D3關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第一導電通孔D0和第四通孔區24中的n個第四導電通孔D3關於所屬通道訊號區域的第二軸線BB’對稱；
（2）第一通孔區21中的n個第二導電通孔D1和第二通孔區22中的n個第一導電通孔D0關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第四導電通孔D3和第四通孔區24中的n個第三導電通孔D2關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第二導電通孔D1和第四通孔區24中的n個第三導電通孔D2關於所屬通道訊號區域的第二軸線BB’對稱；
（3）第一通孔區21中的n個第三導電通孔D2和第二通孔區22中的n個第四導電通孔D3關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第一導電通孔D0和第四通孔區24中的n個第二導電通孔D1關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第三導電通孔D2和n個第四通孔區24中的第二導電通孔D1關於所屬通道訊號區域的第一軸線AA’對稱；
（4）第一通孔區21中的n個第四導電通孔D3和第二通孔區22中的n個第三導電通孔D2關於所屬通道訊號區域的第一軸線AA’對稱；第三通孔區23中的n個第二導電通孔D1和第四通孔區24中的n個第一導電通孔D0關於所屬通道訊號區域的第一軸線AA’對稱；第一通孔區21中的n個第四導電通孔D3和第四通孔區24中的n個第一導電通孔D0關於所屬通道訊號區域的第二軸線BB’對稱。
在一些實施例中，請參見圖7A或者圖7B，邏輯晶片40還包括（16×m×n）個第二驅動電路50，（16×m×n）個第二驅動電路50與（16×m×n）個導電通孔一一對應耦接，且第二驅動電路50與導電通孔位於有源面的部分耦接；第二驅動電路50，用於將對應的導電通孔傳輸的訊號發送至邏輯晶片40的內部電路；或者，將邏輯晶片40的內部電路產生的訊號發送至對應的導電通孔。
需要說明的是，對於邏輯晶片40，其導電通孔組中的每一個導電通孔均連接至邏輯晶片40的內部電路，從而為晶片堆疊結構中的不同存儲陣列部分（不同的通道）傳輸相應訊號。
在一些實施例中，基於所屬通孔訊號區域的中心確定每一導電通孔的座標位置，座標位置相同的4個導電通孔所傳輸的訊號種類相同。導電通孔通過先通孔工藝via-first、中間通孔工藝via-middle、後通孔工藝via-last、背後通孔工藝back side via-last的任意一種工藝或多種工藝進行製備，且同一邏輯晶片中不同的導電通孔之間均相互電隔離。
這樣，本公開實施例提供了一種邏輯晶片40，其中包括多個通道，每一通道的導電通孔具有特殊對稱性，可以直接適用於面對面堆疊結構，無需兩套遮罩或者兩套通孔；利用記憶晶片10和邏輯晶片40所形成的晶片堆疊結構相比於圖2A的記憶晶片減少寄生電容，不僅節省了電路面積，而且減少了晶片製造成本；另外，在形成晶片堆疊結構時可以形成點對點直連的導電通路，還可以相比於圖2B的記憶晶片減少寄生電阻（具體原因參見後續說明）。
在本公開的又一實施例中，參見圖8，其示出了本公開實施例提供的一種晶片堆疊結構70的結構示意圖。如圖8所示，晶片堆疊結構70包括前述的邏輯晶片40和至少一個堆疊單元U1，邏輯晶片40和至少一個堆疊單元U1沿第三方向dir3依次堆疊，每一堆疊單元U1包括沿第三方向dir3依次堆疊的第一記憶晶片10A、第二記憶晶片10B、第三記憶晶片10C和第四記憶晶片10D，第三方向dir3與每一記憶晶片的有源面垂直，第一記憶晶片10A、第二記憶晶片10B、第三記憶晶片10C、第四記憶晶片10D均為前述的記憶晶片10；邏輯晶片40和第一記憶晶片10A以面對背或者背對背的方式堆疊；第一記憶晶片10A和第二記憶晶片10B以面對面的方式堆疊；第二記憶晶片10B和第三記憶晶片10C以背對背的方式堆疊；第三記憶晶片10C和第四記憶晶片10D以面對面的方式堆疊。
在本公開實施例中，面對面堆疊是指：兩個晶片的頂表面與頂表面沿第三方向dir3約呈對齊狀態，且兩個晶片的中心點、頂表面的第一軸線和第二軸線均沿第三方向dir3對齊；背對背堆疊是指兩個晶片的底表面與底表面沿第三方向dir3約呈對齊狀態；面對背堆疊是指：一個晶片的頂表面與另一個晶片的底表面沿第三方向dir3約呈對齊狀態。在未指明邏輯晶片或記憶晶片時，“晶片”既可以指代邏輯晶片也可以指代記憶晶片。
需要說明的是，在一種可能中，對於面對面連接的2個晶片，兩者的接合表面（中導電通孔沿第三方向dir3對齊的位置）通過混合鍵合結構（Hyperbonding，也稱為鍵合柱）實現電連接；對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者的接合表面（中導電通孔沿第三方向dir3對齊的位置）通過導電凸塊（UBump，也稱為微凸點）實現電連接。
在另一種可能中，對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者的接合表面（中導電通孔沿第三方向dir3對齊的位置）均通過混合鍵合結構實現連接。也就是說，面對面連接的2個晶片之間的接合表面（中導電通孔沿第三方向dir3對齊的位置）通過混合鍵合結構實現電連接，背對背連接的2個晶片之間的接合表面（中導電通孔沿第三方向dir3對齊的位置）和面對背連接的2個晶片之間的接合表面（中導電通孔沿第三方向dir3對齊的位置）也通過混合鍵合結構實現電連接。
在又一種可能中，對於面對面連接的2個晶片或者對於背對背連接或者對於面對背連接的2個晶片，兩者的接合表面（中導電通孔沿第三方向dir3對齊的位置）均通過導電凸塊實現連接。也就是說，面對面連接的2個晶片之間的接合表面（中導電通孔沿第三方向dir3對齊的位置）通過導電凸塊實現連接，背對背連接的2個晶片之間的接合表面（中導電通孔沿第三方向dir3對齊的位置）和面對背連接的2個晶片之間的接合表面（中導電通孔沿第三方向dir3對齊的位置）也通過導電凸塊實現連接。
在這裡，以上晶片可以指邏輯晶片40，也可以是指記憶晶片10。
需要說明的是，相較於導電凸塊工藝，使用混合鍵合工藝的面對面連接能夠使相鄰晶片之間貼合更加緊密，基本上沒有空隙，從而大幅度減小晶片堆疊結構的高度，這也是面對面堆疊的優勢之一。當然，背對背連接的2個晶片也可以通過混合鍵合結構實現連接，但是其連接性能弱於通過導電凸塊工藝連接的情況。
需要說明的是，邏輯晶片40或記憶晶片可以劃分為高位傳輸區域和低位傳輸區域。後續的圖9A~圖12B中的箭頭統一位於晶片的高位傳輸區域。特別的，本公開實施例中的高位傳輸區域和低位傳輸區域僅僅是區分記憶晶片的兩個區域，並不具有附加的其他限制，與數據傳輸常說的高位數據和低位數據均沒有任何關係。
還需要說明的是，請參見圖9A，邏輯晶片40包括沿第一方向dir1排列的m個通道訊號區域，每一記憶晶片均具有沿第一方向dir1排列的m個通道（以m=4為例進行圖示），且每一通道均包括沿第二方向dir2依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域。
在邏輯晶片40和第一記憶晶片10A以背對背的方式堆疊，且邏輯晶片40和每一記憶晶片各自的第一軸線AA’均沿第一方向dir1延伸（即第一軸線AA’將所屬晶片劃分為高位傳輸區域和低位傳輸區域）的情況下，邏輯晶片40的高位傳輸區域、第一記憶晶片10A的高位傳輸區域、第二記憶晶片10B的低位傳輸區域、第三記憶晶片10C的低位傳輸區域、第四記憶晶片10D的高位傳輸區域沿第三方向dir3對齊；邏輯晶片40的低位傳輸區域、第一記憶晶片10A的低位傳輸區域、第二記憶晶片10B的高位傳輸區域、第三記憶晶片10C的高位傳輸區域、第四記憶晶片10D的低位傳輸區域沿第三方向dir3對齊。
具體的，各個晶片的通道訊號區域具有以下對稱關係：邏輯晶片40中的第m-i個通道訊號區域與第一記憶晶片10A中的第i+1通道中的通道訊號區域、第二記憶晶片10B中的第i+1通道中的通道訊號區域、第三記憶晶片10C中的第m-i通道中的通道訊號區域和第四記憶晶片10D中的第m-i通道中的通道訊號區域沿第三方向dir3對齊；其中，i為小於m的自然數。
圖9A以m=4為例進行示出，此時：
（1）邏輯晶片40中的第4個通道訊號區域14、第一記憶晶片10A中的第一通道中的通道訊號區域11沿第三方向dir3對齊、第二記憶晶片10B中的第一通道中的通道訊號區域11沿第三方向dir3對齊、第三記憶晶片10C中的第四通道中的通道訊號區域14沿第三方向dir3對齊、第四記憶晶片10D中的第四通道中的通道訊號區域14沿第三方向dir3對齊；
（2）邏輯晶片40中的第3個通道訊號區域13、第一記憶晶片10A中的第二通道中的通道訊號區域12沿第三方向dir3對齊、第二記憶晶片10B中的第二通道中的通道訊號區域12沿第三方向dir3對齊、第三記憶晶片10C中的第三通道中的通道訊號區域13沿第三方向dir3對齊、第四記憶晶片10D中的第三通道中的通道訊號區域13沿第三方向dir3對齊；
（3）邏輯晶片40中的第2個通道訊號區域12、第一記憶晶片10A中的第三通道中的通道訊號區域13沿第三方向dir3對齊、第二記憶晶片10B中的第三通道中的通道訊號區域13沿第三方向dir3對齊、第三記憶晶片10C中的第二通道中的通道訊號區域12沿第三方向dir3對齊、第四記憶晶片10D中的第二通道中的通道訊號區域12沿第三方向dir3對齊；
（4）邏輯晶片40中的第1個通道訊號區域11、第一記憶晶片10A中的第四通道中的通道訊號區域14沿第三方向dir3對齊、第二記憶晶片10B中的第四通道中的通道訊號區域14沿第三方向dir3對齊、第三記憶晶片10C中的第一通道中的通道訊號區域11沿第三方向dir3對齊、第四記憶晶片10D中的第一通道中的通道訊號區域11沿第三方向dir3對齊。
在另一些實施例中，請參見圖10A（以m=4為例進行圖示），在邏輯晶片40和第一記憶晶片10A以背對背的方式堆疊，且邏輯晶片40和每一記憶晶片各自的第二軸線BB’沿第一方向dir1延伸（即第二軸線BB’將所屬晶片劃分為高位傳輸區域和低位傳輸區域）的情況下，邏輯晶片40的低位傳輸區域、第一記憶晶片10A的高位傳輸區域、第二記憶晶片10B的高位傳輸區域、第三記憶晶片10C的低位傳輸區域、第四記憶晶片10D的低位傳輸區域沿第三方向dir3對齊；邏輯晶片40的高位傳輸區域、第一記憶晶片10A的低位傳輸區域、第二記憶晶片10B的低位傳輸區域、第三記憶晶片10C的高位傳輸區域、第四記憶晶片10D的高位傳輸區域沿第三方向dir3對齊。
具體的，各個晶片的通道訊號區域具有以下對稱關係：邏輯晶片40中的第i+1個通道訊號區域與第一記憶晶片10A中的第i+1通道中的通道訊號區域、第二記憶晶片10B中的第m-i通道中的通道訊號區域、第三記憶晶片10C中的第m-i通道中的通道訊號區域和第四記憶晶片10D中的第i+1通道中的通道訊號區域沿第三方向dir3對齊；其中，i為小於m的自然數。
圖10A以m=4為例進行示出，此時：
（1）邏輯晶片40中的第1個通道訊號區域11、第一記憶晶片10A中的第一通道中的通道訊號區域11、第二記憶晶片10B中的第四通道中的通道訊號區域14、第三記憶晶片10C中的第四通道中的通道訊號區域14、第四記憶晶片10D中的第一通道中的通道訊號區域11沿第三方向dir3對齊；
（2）邏輯晶片40中的第2個通道訊號區域12、第一記憶晶片10A中的第二通道中的通道訊號區域12、第二記憶晶片10B中的第三通道中的通道訊號區域13、第三記憶晶片10C中的第三通道中的通道訊號區域13沿第三方向dir3對齊、第四記憶晶片10D中的第二通道中的通道訊號區域12沿第三方向dir3對齊；
（3）邏輯晶片40中的第3個通道訊號區域13、第一記憶晶片10A中的第三通道中的通道訊號區域13、第二記憶晶片10B中的第二通道中的通道訊號區域12、第三記憶晶片10C中的第二通道中的通道訊號區域12、第四記憶晶片10D中的第三通道中的通道訊號區域13沿第三方向dir3對齊；
（4）邏輯晶片40中的第4個通道訊號區域14、第一記憶晶片10A中的第四通道中的通道訊號區域14、第二記憶晶片10B中的第一通道中的通道訊號區域11、第三記憶晶片10C中的第一通道中的通道訊號區域11、第四記憶晶片10D中的第四通道中的通道訊號區域14沿第三方向dir3對齊。
簡單來說，對於圖9A~圖10B，邏輯晶片40與第四記憶晶片10D的擺放方式相同。
還需要說明的是，無論是圖9B或者圖10B，記憶晶片和邏輯晶片的每一通道中的通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區。請參見圖9A或者圖9B，針對於沿第三方向dir3對齊的多個通道訊號區域，具有以下特點：
（1）屬於邏輯晶片40的第四通孔區24、屬於第一記憶晶片10A中的第一通孔區21、屬於第二記憶晶片10B的第二通孔區22、屬於第三記憶晶片10C的第三通孔區23、屬於第四記憶晶片10D的第四通孔區24沿第三方向dir3對齊；
（2）屬於邏輯晶片40的第三通孔區23、屬於第一記憶晶片10A的第二通孔區22、屬於第二記憶晶片10B的第一通孔區21、屬於第三記憶晶片10C的第四通孔區24、屬於第四記憶晶片10D的第三通孔區23沿第三方向dir3對齊；
（3）屬於邏輯晶片40的第二通孔區22、屬於第一記憶晶片10A的第三通孔區23、屬於第二記憶晶片10B的第四通孔區24、屬於第三記憶晶片10C的第一通孔區21、屬於第四記憶晶片10D的第二通孔區22沿第三方向dir3對齊；
（4）屬於邏輯晶片40的第一通孔區21、屬於第一記憶晶片10A的第四通孔區24、屬於第二記憶晶片10B的第三通孔區23、屬於第三記憶晶片10C的第二通孔區22、屬於第四記憶晶片10D的第一通孔區21沿第三方向dir3對齊。
在一些實施例中，在每一導電通孔組包括呈2×2陣列分佈的第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，請參見圖9B或者圖10B，記憶晶片和邏輯晶片40的每一通孔區均包括分佈位置相同的n個導電通孔組，每一導電通孔組具有第三軸線CC’和第四軸線DD’，第三軸線CC’與第一軸線AA’平行，第四軸線DD’和第三軸線CC’互相垂直且相交於所屬導電通孔組的中心；第一導電通孔D0與第二導電通孔D1關於所屬導電通孔組的第三軸線CC’對稱，第三導電通孔D2和第四導電通孔D3關於所屬導電通孔組的第三軸線CC’對稱，第一導電通孔D0和第四導電通孔D3關於所屬導電通孔組的第四軸線DD’對稱。
針對於沿第三方向dir3對齊的多個通孔區：
（1）屬於邏輯晶片40的第四導電通孔D3、屬於第一記憶晶片10A的第一導電通孔D0、屬於第二記憶晶片10B的第二導電通孔D1、屬於第三記憶晶片10C的第三導電通孔D2、屬於第四記憶晶片10D的第四導電通孔D3沿第三方向dir3對齊；
（2）屬於邏輯晶片40的第三導電通孔D2、屬於第一記憶晶片10A的第二導電通孔D1、屬於第二記憶晶片10B的第一導電通孔D0、屬於第三記憶晶片10C的第四導電通孔D3、屬於第四記憶晶片10D的第三導電通孔D2沿第三方向dir3對齊；
（3）屬於邏輯晶片40的第二導電通孔D1、屬於第一記憶晶片10A的第三導電通孔D2、屬於第二記憶晶片10B的第四導電通孔D3、屬於第三記憶晶片10C的第一導電通孔D0、屬於第四記憶晶片10D的第二導電通孔D1沿第三方向dir3對齊；
（4）屬於邏輯晶片40的第一導電通孔D0、屬於第一記憶晶片10A的第四導電通孔D3、屬於第二記憶晶片10B的第三導電通孔D2、屬於第三記憶晶片10C的第二導電通孔D1、屬於第四記憶晶片10D的第一導電通孔D0沿第三方向dir3對齊；其中，沿第三方向dir3對齊的多個導電通孔耦接以形成一條導電通道。
在又一些實施例中，請參見圖11A（以m=4為例進行圖示），在邏輯晶片40和第一記憶晶片10A以背對背的方式堆疊，且邏輯晶片40和每一記憶晶片各自的第一軸線AA’沿第一方向dir1延伸（即第一軸線AA’將所屬晶片劃分為高位傳輸區域和低位傳輸區域）的情況下，邏輯晶片40的低位傳輸區域、第一記憶晶片10A的高位傳輸區域、第二記憶晶片10B的低位傳輸區域、第三記憶晶片10C的低位傳輸區域、第四記憶晶片10D的高位傳輸區域沿第三方向dir3對齊；邏輯晶片40的高位傳輸區域、第一記憶晶片10A的低位傳輸區域、第二記憶晶片10B的高位傳輸區域、第三記憶晶片10C的高位傳輸區域、第四記憶晶片10D的低位傳輸區域沿第三方向dir3對齊。
具體的，各個晶片的通道訊號區域具有以下對稱關係：邏輯晶片40中的第i+1個通道訊號區域與第一記憶晶片10A中的第i+1通道中的通道訊號區域、第二記憶晶片10B中的第i+1通道中的通道訊號區域、第三記憶晶片10C中的第m-i通道中的通道訊號區域和第四記憶晶片10D中的第m-i通道中的通道訊號區域沿第三方向dir3對齊；其中，i為小於m的自然數。
圖11A以m=4為例進行圖示，此時：
（1）邏輯晶片40中的第1個通道訊號區域11、第一記憶晶片10A中的第一通道中的通道訊號區域11、第二記憶晶片10B中的第一通道中的通道訊號區域11、第三記憶晶片10C中的第四通道中的通道訊號區域14、第四記憶晶片10D中的第四通道中的通道訊號區域14沿第三方向dir3對齊；
（2）邏輯晶片40中的第2個通道訊號區域12、第一記憶晶片10A中的第二通道中的通道訊號區域12、第二記憶晶片10B中的第二通道中的通道訊號區域12、第三記憶晶片10C中的第三通道中的通道訊號區域13、第四記憶晶片10D中的第三通道中的通道訊號區域13沿第三方向dir3對齊；
（3）邏輯晶片40中的第3個通道訊號區域13、第一記憶晶片10A中的第三通道中的通道訊號區域13、第二記憶晶片10B中的第三通道中的通道訊號區域13、第三記憶晶片10C中的第二通道中的通道訊號區域12、第四記憶晶片10D中的第二通道中的通道訊號區域12沿第三方向dir3對齊；
（4）邏輯晶片40中的第4個通道訊號區域14、第一記憶晶片10A中的第四通道中的通道訊號區域14、第二記憶晶片10B中的第四通道中的通道訊號區域14、第三記憶晶片10C中的第一通道中的通道訊號區域11、第四記憶晶片10D中的第一通道中的通道訊號區域11沿第三方向dir3對齊。
在又一些實施例中，請參見圖12A（以m=4為例進行圖示），在m=4且邏輯晶片40和第一記憶晶片10A以背對背的方式堆疊，且邏輯晶片40和每一記憶晶片各自的第二軸線BB’ 沿第一方向dir1延伸（即第二軸線BB’將所屬晶片劃分為高位傳輸區域和低位傳輸區域）的情況下，邏輯晶片40的高位傳輸區域、第一記憶晶片10A的高位傳輸區域、第二記憶晶片10B的高位傳輸區域、第三記憶晶片10C的低位傳輸區域、第四記憶晶片10D的低位傳輸區域沿第三方向dir3對齊；邏輯晶片40的低位傳輸區域、第一記憶晶片10A的低位傳輸區域、第二記憶晶片10B的低位傳輸區域、第三記憶晶片10C的高位傳輸區域、第四記憶晶片10D的高位傳輸區域沿第三方向dir3對齊。
具體的，各個晶片的通道訊號區域具有以下對稱關係：邏輯晶片40中的第m-i個通道訊號區域與第一記憶晶片10A中的第i+1通道中的通道訊號區域、第二記憶晶片10B中的第m-i通道中的通道訊號區域、第三記憶晶片10C中的第m-i通道中的通道訊號區域和第四記憶晶片10D中的第i+1通道中的通道訊號區域沿第三方向dir3對齊；其中，i為小於m的自然數。
（1）邏輯晶片40中的第4個通道訊號區域14、第一記憶晶片10A中的第一通道中的通道訊號區域11、第二記憶晶片10B中的第四通道中的通道訊號區域14、第三記憶晶片10C中的第四通道中的通道訊號區域14、第四記憶晶片10D中的第一通道中的通道訊號區域11沿第三方向dir3對齊；
（2）邏輯晶片40中的第3個通道訊號區域13、第一記憶晶片10A中的第二通道中的通道訊號區域12、第二記憶晶片10B中的第三通道中的通道訊號區域13、第三記憶晶片10C中的第三通道中的通道訊號區域13、第四記憶晶片10D中的第二通道中的通道訊號區域12沿第三方向dir3對齊；
（3）邏輯晶片40中的第2個通道訊號區域12、第一記憶晶片10A中的第三通道中的通道訊號區域13、第二記憶晶片10B中的第二通道中的通道訊號區域12、第三記憶晶片10C中的第二通道中的通道訊號區域12、第四記憶晶片10D中的第三通道中的通道訊號區域13沿第三方向dir3對齊；
（4）邏輯晶片40中的第1個通道訊號區域11、第一記憶晶片10A中的第四通道中的通道訊號區域14、第二記憶晶片10B中的第一通道中的通道訊號區域11、第三記憶晶片10C中的第一通道中的通道訊號區域11、第四記憶晶片10D中的第四通道中的通道訊號區域14沿第三方向dir3對齊。
簡單來說，對於圖11A~圖12B，邏輯晶片40與第二記憶晶片10B的擺放方式相同。
在一些實施例中，請參圖11B和圖12B，記憶晶片和邏輯晶片40的每一通道中的通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區。請參見圖11B和圖12B，針對於沿第三方向dir3對齊的多個通道訊號區域：
（1）屬於邏輯晶片40的第二通孔區22、屬於第一記憶晶片10A的第一通孔區21、屬於第二記憶晶片10B的第二通孔區22、屬於第三記憶晶片10C的第三通孔區23、屬於第四記憶晶片10D的第四通孔區24沿第三方向dir3對齊；
（2）屬於邏輯晶片40的第一通孔區21、屬於第一記憶晶片10A的第二通孔區22、屬於第二記憶晶片10B的第一通孔區21、屬於第三記憶晶片10C的第四通孔區24、屬於第四記憶晶片10D的第三通孔區23沿第三方向dir3對齊；
（3）屬於邏輯晶片40的第四通孔區24、屬於第一記憶晶片10A的第三通孔區23、屬於第二記憶晶片10B的第四通孔區24、屬於第三記憶晶片10C的第一通孔區21、屬於第四記憶晶片10D的第二通孔區22沿第三方向dir3對齊；
（4）屬於邏輯晶片40的第三通孔區23、屬於第一記憶晶片10A的第四通孔區24、屬於第二記憶晶片10B的第三通孔區23、屬於第三記憶晶片10C的第二通孔區22、屬於第四記憶晶片10D的第一通孔區21沿第三方向dir3對齊。
請參見圖11B或圖12B，在每一導電通孔組包括呈2×2陣列分佈的第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，請參見圖11B或者圖12B，記憶晶片和邏輯晶片40的每一通孔區均包括分佈位置相同的n個導電通孔組，每一導電通孔組具有第三軸線CC’和第四軸線DD’，第三軸線CC’與第一軸線AA’平行，第四軸線DD’和第三軸線CC’互相垂直且相交於所屬導電通孔組的中心；第一導電通孔D0與第二導電通孔D1關於所屬導電通孔組的第三軸線CC’對稱，第三導電通孔D2和第四導電通孔D3關於所屬導電通孔組的第三軸線CC’對稱，第一導電通孔D0和第四導電通孔D3關於所屬導電通孔組的第四軸線DD’對稱。
針對於沿第三方向dir3對齊的多個通孔區：
（1）屬於邏輯晶片40的第二導電通孔D1、屬於第一記憶晶片10A的第一導電通孔D0、屬於第二記憶晶片10B的第二導電通孔D1、屬於第三記憶晶片10C的第三導電通孔D2、屬於第四記憶晶片10D的第四導電通孔D3沿第三方向dir3對齊；
（2）屬於邏輯晶片40的第一導電通孔D0、屬於第一記憶晶片10A的第二導電通孔D1、屬於第二記憶晶片10B的第一導電通孔D0、屬於第三記憶晶片10C的第四導電通孔D3、屬於第四記憶晶片10D的第三導電通孔D2沿第三方向dir3對齊；
（3）屬於邏輯晶片40的第四導電通孔D3、屬於第一記憶晶片10A的第三導電通孔D2、屬於第二記憶晶片10B的第四導電通孔D3、屬於第三記憶晶片10C的第一導電通孔D0、屬於第四記憶晶片10D的第二導電通孔D1沿第三方向dir3對齊；
（4）屬於邏輯晶片40的第三導電通孔D2、屬於第一記憶晶片10A的第四導電通孔D3、屬於第二記憶晶片10B的第三導電通孔D2、屬於第三記憶晶片10C的第二導電通孔D1、屬於第四記憶晶片10D的第一導電通孔D0沿第三方向dir3對齊；
其中，沿第三方向dir3對齊的多個導電通孔耦接以形成一條導電通道。
從以上可以看出，對於圖9A~圖12B示出的各個實施例，在第三方向dir3上對齊的多個導電通孔分別有第一導電通孔D0、第二導電通孔D1、第三導電通孔D2和第四導電通孔D3，從而在利用類似圖2A中的直連構型實現了圖2B中的旋轉連接，所形成的晶片堆疊結構不僅寄生電阻較低且寄生電容也較低，還能夠實現面對面堆疊。
僅以圖9A和圖9B所示的堆疊方式為例說明訊號傳輸原理，其他情況請適應性理解。
如圖9A 和圖9B所示，以m=4為例進行說明，每一記憶晶片包括4個通道，每個堆疊單元U1包括16個通道，對應有16個通道訊號區。請參見圖13，其示出了晶片堆疊結構中每一晶片的訊號傳輸示意圖，特別的，圖13示出的是每一晶片的頂表面T1。如圖13所示，邏輯晶片40中的第四通道訊號區域~第一通道訊號區域依次稱為：S0、S1、S2和S3。第一記憶晶片10A中的第四通道~第一通道依次對應的4個通道訊號區稱為：CH0、CH1、CH2和CH3；第二記憶晶片10B中的第四通道~第一通道依次對應的4個通道訊號區稱為：通道CH4、通道CH5、通道CH6和通道CH7；第三記憶晶片10C中的第一通道~第四通道依次對應的4個通道訊號區稱為：通道CH8、通道CH9、通道CH10和通道CH11；第四記憶晶片10D中的第一通道~第四通道依次對應的4個通道訊號區稱為：通道CH12、通道CH13、通道CH14和通道CH15。這16個通道具有各自的控制訊號，圖13其示出了四類控制訊號的傳輸示意： 片選訊號（CS_0~CS _15）、虛擬通道訊號（PC_0~PC _15）、寫使能訊號（WE_0~WE _15）、存儲體地址訊號（BA_0~ BA _15），當然控制訊號還有很多，例如命令地址訊號CA、存儲體組訊號BG、讀使能訊號等等。以下僅以片選訊號CS_0~片選訊號CS _15為例進行具體說明。
請參見圖14及圖15，邏輯晶片40中每一通道中關於第一軸線對稱且關於第二軸線對稱的4個導電通孔用於傳輸片選訊號，以邏輯晶片40中通道訊號區域S0為例，其中（第四通孔區中的）第四導電通孔D3用於傳輸片選訊號CS_0，其中（第三通孔區中的）第三導電通孔D2用於傳輸片選訊號CS_4，其中（第二通孔區中的）第二導電通孔D1用於傳輸片選訊號CS_8，其中（第一通孔區中的）第一導電通孔D0用於傳輸片選訊號CS_12。
對於片選訊號CS_0，其依次經由邏輯晶片40的（通道訊號區域S0的第四通孔區24）的第四導電通孔D3、第一記憶晶片10A的（通道CH0的第一通孔區21）的第一導電通孔D0、第二記憶晶片10B的（通道CH4的第二通孔區22）的第二導電通孔D1、第三記憶晶片10C的（通道CH8的第三通孔區23）的第三導電通孔D2、第四記憶晶片10D的（通道CH12的第四通孔區24）的第四導電通孔D3……向上進行傳輸；在該傳輸路線上，片選訊號CS_0經由其中的第一導電通孔D0進入每一堆疊單元U1中的第一記憶晶片10A的通道CH0，從而對相應部分發揮控制作用；但是，由於第二導電通孔D1、第三導電通孔D2和第四導電通孔D3均未設置驅動電路，從而與所屬晶片的內部電路電隔離，因此片選訊號CS_0並不會進入第二記憶晶片10B、第三記憶晶片10C、第四記憶晶片10D；
類似的，對於片選訊號CS_4，其依次經由邏輯晶片40的（通道訊號區域S0的第三通孔區）的第三導電通孔D2、第一記憶晶片10A的（通道CH0的第二通孔區）的第二導電通孔D1、第二記憶晶片10B的（通道CH4的第一通孔區）的第一導電通孔D0、第三記憶晶片10C的（通道CH8的第四通孔區）的第四導電通孔D3、第四記憶晶片10D的（通道CH12的第三通孔區）的第三導電通孔D2……向上進行傳輸；在該傳輸路線上，片選訊號CS_4經由相應的第一導電通孔D0進入每一堆疊單元U1中的第二記憶晶片10B的通道CH4，從而對相應部分發揮控制作用；但是，由於第二導電通孔D1、第三導電通孔D2和第四導電通孔D3均未設置驅動電路，從而與所屬晶片的內部電路電隔離，因此CS_0並不會進入第一記憶晶片10A、第三記憶晶片10C、第四記憶晶片10D；……其餘請參照理解。
這樣，對於晶片堆疊結構70，從物理角度來說，其中的導電通孔依然為直連構型，但是從導電通孔在有源面上的絕對位置來說，其中的導電通孔又可以視為功能上的旋轉構型，即通過物理上的直連構型實現了類似圖2B的訊號傳輸效果（即導電通孔D0-導電通孔D1-導電通孔D2-導電通孔D3……這樣的旋轉傳輸效果）。簡單來說，圖2B中的晶片堆疊結構70需要物理上的螺旋結構，其中必然存在橫向的互連結構，而圖14中的晶片堆疊結構70在物理上是直連結構，無需橫向的互連結構，寄生電阻大幅度減小，傳輸速度和傳輸性能得到大幅提升。
在本公開的再一實施例中，參見圖15，其示出了本公開實施例提供的一種記憶體80組成結構示意圖。如圖15所示，記憶體80至少包括前述的晶片堆疊結構70。記憶體80可以是諸如靜態隨機存取記憶體（Static Random Access Memory，SRAM）、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory，SDRAM）、雙倍數據速率同步動態隨機存取記憶體（Double Data Rate SDRAM，DDR SDRAM）等等，這裡對此並不作具體限定。
以上，僅為本公開的較佳實施例而已，並非用於限定本公開的保護範圍。需要說明的是，在本公開中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。上述本公開實施例序號僅僅為了描述，不代表實施例的優劣。本公開所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。本公開所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。本公開所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。以上，僅為本公開的具體實施方式，但本公開的保護範圍並不局限於此，任何熟悉本技術領域的具有通常知識者在本公開揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本公開的保護範圍之內。因此，本公開的保護範圍應以申請專利範圍的保護範圍為準。
M1~M4:金屬層 0~7、10:記憶晶片 10A:第一記憶晶片 10B:第二記憶晶片 10C:第三記憶晶片 10D:第四記憶晶片 40:邏輯晶片 D、D0、D1、D2、D3:導電通孔 mux0~mux7:數據選擇器 CH0、CH1、CH4、CH5、CH6、CH7、CH8、CH9、CH10、CH11、CH12、CH13、CH14、CH15:通道 Signal_CH0、Signal_CH1、Signal_CH4、Signal_CH5:訊號 SEL_C0、SEL_C1、SEL_C4、SEL_C5:選擇訊號 11~14、S0、S1、S2、S3:通道訊號區域 YY’:晶片軸線 AA’:第一軸線 BB’:第二軸線 CC’:第三軸線 DD’:第四軸線 21:第一通孔區 22:第二通孔區 23:第三通孔區 24:第四通孔區 V A、V C、V D、V B、H A、H C、H D、H B:距離 30:第一驅動電路 50:第二驅動電路 70:晶片堆疊結構 80:記憶體 CS_0~CS _15:片選訊號 PC_0~PC _15:虛擬通道訊號 WE_0~WE _15:寫使能訊號 BA_0~BA _15:存儲體地址訊號 E:晶片 T1:頂表面 T2:底表面 dir1:第一方向 dir2:第二方向 dir3:第三方向 E1:基板 E2:器件 T3:有源面 SC:接觸結構 Type1:類型1 Type2:類型2 U1:堆疊單元 R1:第一存儲陣列區域 R2:第二存儲陣列區域
圖1為一種晶片的結構示意圖； 圖2A為一種晶片堆疊結構的訊號傳輸示意圖； 圖2B為一種晶片堆疊結構的訊號傳輸示意圖； 圖3為本公開實施例提供的一種記憶晶片的結構示意圖； 圖4為本公開實施例提供的一種記憶晶片的局部結構示意圖一； 圖5為本公開實施例提供的一種記憶晶片的局部結構示意圖二； 圖6為本公開實施例提供的一種邏輯晶片的結構示意圖； 圖7A為本公開實施例提供的一種邏輯晶片的局部結構示意圖一； 圖7B為本公開實施例提供的一種邏輯晶片的局部結構示意圖二； 圖8為本公開實施例提供的一種晶片堆疊結構的示意圖； 圖9A為本公開實施例提供的一種晶片堆疊結構的具體示意圖一； 圖9B為本公開實施例提供的一種晶片堆疊結構的具體示意圖二； 圖10A為本公開實施例提供的另一種晶片堆疊結構的具體示意圖一； 圖10B為本公開實施例提供的另一種晶片堆疊結構的具體示意圖二； 圖11A為本公開實施例提供的又一種晶片堆疊結構的具體示意圖一； 圖11B為本公開實施例提供的又一種晶片堆疊結構的具體示意圖二； 圖12A為本公開實施例提供的再一種晶片堆疊結構的具體示意圖一； 圖12B為本公開實施例提供的再一種晶片堆疊結構的具體示意圖二； 圖13為本公開實施例提供的一種晶片堆疊結構的訊號傳輸示意圖一； 圖14為本公開實施例提供的一種晶片堆疊結構的訊號傳輸示意圖二； 圖15為本公開實施例提供的一種記憶體的結構示意圖。
10:記憶晶片
11~14:通道訊號區域
21:第一通孔區
22:第二通孔區
23:第三通孔區
24:第四通孔區
30:第一驅動電路
D0、D1、D2、D3:導電通孔
AA’:第一軸線
BB’:第二軸線
VA、VC、VD、VB、HA、HC、HD、HB:距離

Claims (20)

  1. 一種記憶晶片，包括：m個通道，m個所述通道沿第一方向依次排列，所述記憶晶片具有沿第二方向延伸的且穿過所述記憶晶片的中心的晶片軸線，m個所述通道關於所述晶片軸線對稱；每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、通道訊號區域和第二存儲陣列區域，且每一所述通道訊號區域的中心與所屬通道的中心重合，m為正整數；所述第一方向垂直於所述第二方向； 每一所述通道訊號區域具有第一軸線和第二軸線，所述第一軸線沿所述第一方向或者所述第二方向延伸，所述第二軸線和所述第一軸線互相垂直且相交於所屬通道訊號區域的中心；每一所述通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，第一通孔區和第二通孔區沿所屬通道訊號區域的第一軸線對稱，第三通孔區和第四通孔區沿所屬通道訊號區域的第一軸線對稱，所述第一通孔區和所述第四通孔區沿所屬通道訊號區域的第二軸線對稱； 每一所述通孔區均包括n個導電通孔組，n個所述導電通孔組沿垂直於所述記憶晶片的有源面的方向貫穿所述記憶晶片的基板，n為自然數；m個所述通道訊號區域的面積相同，且m個所述通道訊號區域中所述導電通孔組的分佈位置均相同； 在同一所述通道訊號區域中，所述第一通孔區的n個導電通孔組和所述第二通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，所述第三通孔區的n個導電通孔組和所述第四通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，所述第一通孔區的n個導電通孔組和所述第四通孔區的n個導電通孔組關於所屬通道訊號區域的第二軸線對稱。
  2. 如請求項1所述的記憶晶片，其中， 每一所述導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心； 在每一所述導電通孔組包括呈2×2陣列分佈的第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱； 在每一所述通道訊號區域中，所述第一通孔區中的n個所述第一導電通孔和所述第二通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第三導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的所述第二軸線對稱； 所述第一通孔區中的n個所述第二導電通孔和所述第二通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第二軸線對稱； 所述第一通孔區中的n個所述第三導電通孔和所述第二通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第三導電通孔和n個所述第四通孔區中的所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱； 所述第一通孔區中的n個所述第四導電通孔和所述第二通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第二軸線對稱。
  3. 如請求項2所述的記憶晶片，其中，所述記憶晶片還包括（4×m×n）個第一驅動電路；（4×m×n）個所述第一驅動電路與（4×m×n）個所述第一導電通孔一一對應耦接，且所述第一驅動電路與所述第一導電通孔位於所述有源面的部分耦接； 所述第一驅動電路，用於將對應連接的所述第一導電通孔傳輸的訊號發送至所述記憶晶片的內部電路；或者，將所述記憶晶片的內部電路產生的訊號發送至對應連接的所述第一導電通孔。
  4. 如請求項1至3中任一項所述的記憶晶片，其中， 基於所屬通孔訊號區域的中心確定每一導電通孔的座標位置，座標位置相同的4所述個導電通孔所傳輸的訊號種類相同。
  5. 如請求項4所述的記憶晶片，其中， 所述導電通孔通過先通孔工藝via-first、中間通孔工藝via-middle、後通孔工藝via-last、背後通孔工藝back side via-last的任意一種工藝或多種工藝進行製備；同一記憶晶片中的不同所述導電通孔電隔離。
  6. 一種邏輯晶片，包括：m個通道訊號區域，m個所述通道訊號區域沿第一方向依次排列，所述邏輯晶片具有沿第二方向延伸的且穿過所述邏輯晶片的中心的晶片軸線，m個所述通道訊號區域關於所述晶片軸線對稱； m為正整數； 每一所述通道訊號區域具有第一軸線和第二軸線，所述第一軸線沿所述第一方向或者所述第二方向延伸，所述第二軸線和所述第一軸線互相垂直且相交於所屬通道訊號區域的中心；每一所述通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區，第一通孔區和第二通孔區沿所屬通道訊號區域的第一軸線對稱，第三通孔區和第四通孔區沿所屬通道訊號區域的第一軸線對稱，所述第一通孔區和所述第四通孔區沿所屬通道訊號區域的第二軸線對稱；所述第二方向垂直於所述第一方向； 每一所述通孔區均包括n個導電通孔組，n個所述導電通孔組沿垂直於所述邏輯晶片的有源面的方向貫穿所述邏輯晶片的基板，n為自然數；m個所述通道訊號區域的面積相同，且m個所述通道訊號區域中所述導電通孔組的分佈位置均相同； 在同一所述通道訊號區域中，所述第一通孔區的n個導電通孔組和所述第二通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，第三通孔區的n個導電通孔組和第四通孔區的n個導電通孔組關於所屬通道訊號區域的第一軸線對稱，所述第一通孔區的n個導電通孔組和所述第四通孔區的n個導電通孔組關於所屬通道訊號區域的第二軸線對稱。
  7. 如請求項6所述的邏輯晶片，其中， 每一所述導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心； 在每一所述導電通孔組包括呈2×2陣列分佈的第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱；在每一所述通道訊號區域中，所述第一通孔區中的n個所述第一導電通孔和所述第二通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第三導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的所述第二軸線對稱； 所述第一通孔區中的n個所述第二導電通孔和所述第二通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第二軸線對稱； 所述第一通孔區中的n個所述第三導電通孔和所述第二通孔區中的n個所述第四導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第一導電通孔和所述第四通孔區中的n個所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第三導電通孔和n個所述第四通孔區中的所述第二導電通孔關於所屬通道訊號區域的第一軸線對稱； 所述第一通孔區中的n個所述第四導電通孔和所述第二通孔區中的n個所述第三導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第三通孔區中的n個所述第二導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第一軸線對稱；所述第一通孔區中的n個所述第四導電通孔和所述第四通孔區中的n個所述第一導電通孔關於所屬通道訊號區域的第二軸線對稱。
  8. 如請求項7所述的邏輯晶片，其中， 所述邏輯晶片還包括（16×m×n）個第二驅動電路，（16×m×n）個所述第二驅動電路與（16×m×n）個所述導電通孔一一對應耦接，且所述第二驅動電路與所述導電通孔位於所述有源面的部分耦接； 所述第二驅動電路，用於將對應的所述導電通孔傳輸的訊號發送至所述邏輯晶片的內部電路；或者，將所述邏輯晶片的內部電路產生的訊號發送至對應的所述導電通孔。
  9. 如請求項6至8任一項所述的邏輯晶片，其中， 基於所屬通孔訊號區域的中心確定每一導電通孔的座標位置，座標位置相同的4所述個導電通孔所傳輸的訊號種類相同； 所述導電通孔通過先通孔工藝、中間通孔工藝、後通孔工藝、背後通孔工藝的任意一種工藝或多種工藝進行製備，且同一所述邏輯晶片中不同的所述導電通孔之間均相互電隔離。
  10. 一種晶片堆疊結構，包括：如請求項6至9中任一項所述的邏輯晶片和至少一個堆疊單元，所述邏輯晶片和至少一個所述堆疊單元沿第三方向依次堆疊，每一所述堆疊單元包括沿第三方向依次堆疊的第一記憶晶片、第二記憶晶片、第三記憶晶片和第四記憶晶片，所述第三方向與每一所述記憶晶片的有源面垂直，第一記憶晶片、第二記憶晶片、第三記憶晶片、第四記憶晶片均為如請求項1至5中任一項所述的記憶晶片； 所述邏輯晶片和所述第一記憶晶片以面對背或者背對背的方式堆疊； 所述第一記憶晶片和所述第二記憶晶片以面對面的方式堆疊； 所述第二記憶晶片和所述第三記憶晶片以背對背的方式堆疊； 所述第三記憶晶片和所述第四記憶晶片以面對面的方式堆疊。
  11. 如請求項10所述的晶片堆疊結構，其中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、所述通道訊號區域和第二存儲陣列區域； 在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的第一軸線均沿第一方向延伸的情況下， 所述邏輯晶片中的第m-i個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第i+1通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第m-i通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
  12. 如請求項10所述的晶片堆疊結構，其中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、所述通道訊號區域和第二存儲陣列區域； 在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的所述第二軸線沿第一方向延伸的情況下， 所述邏輯晶片中的第i+1個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第m-i通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第i+1通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
  13. 如請求項11或12所述的晶片堆疊結構，其中，每一所述通道中的所述通道訊號區域均被劃分為呈陣列分佈的2×2個通孔區； 僅針對於沿第三方向對齊的多個所述通道訊號區域： 屬於所述邏輯晶片的所述第四通孔區、屬於所述第一記憶晶片中的所述第一通孔區、屬於所述第二記憶晶片的所述第二通孔區、屬於所述第三記憶晶片的所述第三通孔區、屬於所述第四記憶晶片的所述第四通孔區沿第三方向對齊； 屬於所述邏輯晶片的所述第三通孔區、屬於所述第一記憶晶片中的所述第二通孔區、屬於所述第二記憶晶片的所述第一通孔區、屬於所述第三記憶晶片的所述第四通孔區、屬於所述第四記憶晶片的所述第三通孔區沿第三方向對齊； 屬於所述邏輯晶片的所述第二通孔區、屬於所述第一記憶晶片中的所述第三通孔區、屬於所述第二記憶晶片的所述第四通孔區、屬於所述第三記憶晶片的所述第一通孔區、屬於所述第四記憶晶片的所述第二通孔區沿第三方向對齊； 屬於所述邏輯晶片的所述第一通孔區、屬於所述第一記憶晶片中的所述第四通孔區、屬於所述第二記憶晶片的所述第三通孔區、屬於所述第三記憶晶片的所述第二通孔區、屬於所述第四記憶晶片的所述第一通孔區沿第三方向對齊。
  14. 如請求項13所述的晶片堆疊結構，其中，每一所述通孔區均包括分佈位置相同的n個導電通孔組，每一導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心；在每一所述導電通孔組包括呈2×2陣列分佈的2×2個第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱； 僅針對於沿第三方向對齊的多個所述通孔區： 屬於所述邏輯晶片的所述第四導電通孔、屬於所述第一記憶晶片的所述第一導電通孔、屬於所述第二記憶晶片的所述第二導電通孔、屬於所述第三記憶晶片的所述第三導電通孔、屬於所述第四記憶晶片的所述第四導電通孔沿第三方向對齊； 屬於所述邏輯晶片的所述第三導電通孔、屬於所述第一記憶晶片的所述第二導電通孔、屬於所述第二記憶晶片的所述第一導電通孔、屬於所述第三記憶晶片的所述第四導電通孔、屬於所述第四記憶晶片的所述第三導電通孔沿第三方向對齊； 屬於所述邏輯晶片的所述第二導電通孔、屬於所述第一記憶晶片的所述第三導電通孔、屬於所述第二記憶晶片的所述第四導電通孔、屬於所述第三記憶晶片的所述第一導電通孔、屬於所述第四記憶晶片的所述第二導電通孔沿第三方向對齊； 屬於所述邏輯晶片的所述第一導電通孔、屬於所述第一記憶晶片的所述第四導電通孔、屬於所述第二記憶晶片的所述第三導電通孔、屬於所述第三記憶晶片的所述第二導電通孔、屬於所述第四記憶晶片的所述第一導電通孔沿第三方向對齊； 其中，沿第三方向對齊的多個導電通孔耦接以形成一條導電通道。
  15. 如請求項10所述的晶片堆疊結構，其中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、所述通道訊號區域和第二存儲陣列區域； 在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的所述第一軸線沿第一方向延伸的情況下， 所述邏輯晶片中的第i+1個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第i+1通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第m-i通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
  16. 如請求項15所述的晶片堆疊結構，其中，所述邏輯晶片包括沿第一方向排列的m個通道訊號區域，每一所述記憶晶片均具有沿第一方向排列的m個通道，且每一所述通道均包括沿第二方向依次分佈的第一存儲陣列區域、所述通道訊號區域和第二存儲陣列區域； 在所述邏輯晶片和所述第一記憶晶片以背對背的方式堆疊，且所述邏輯晶片和每一所述記憶晶片各自的所述第二軸線沿第一方向延伸的情況下， 所述邏輯晶片中的第m-i個所述通道訊號區域與所述第一記憶晶片中的第i+1通道中的所述通道訊號區域、所述第二記憶晶片中的第m-i通道中的所述通道訊號區域、所述第三記憶晶片中的第m-i通道中的所述通道訊號區域和所述第四記憶晶片中的第i+1通道中的所述通道訊號區域沿第三方向對齊；其中，i為小於m的自然數。
  17. 如請求項15或16所述的晶片堆疊結構，其中， 僅針對於沿第三方向對齊的多個所述通道訊號區域： 屬於所述邏輯晶片的所述第二通孔區、屬於所述第一記憶晶片中的所述第一通孔區、屬於所述第二記憶晶片的所述第二通孔區、屬於所述第三記憶晶片的所述第三通孔區、屬於所述第四記憶晶片的所述第四通孔區沿第三方向對齊； 屬於所述邏輯晶片的所述第一通孔區、屬於所述第一記憶晶片的所述第二通孔區、屬於所述第二記憶晶片的所述第一通孔區、屬於所述第三記憶晶片的所述第四通孔區、屬於所述第四記憶晶片的所述第三通孔區沿第三方向對齊； 屬於所述邏輯晶片的所述第四通孔區、屬於所述第一記憶晶片的所述第三通孔區、屬於所述第二記憶晶片的所述第四通孔區、屬於所述第三記憶晶片的所述第一通孔區、屬於所述第四記憶晶片的所述第二通孔區沿第三方向對齊； 屬於所述邏輯晶片的所述第三通孔區、屬於所述第一記憶晶片的所述第四通孔區、屬於所述第二記憶晶片的所述第三通孔區、屬於所述第三記憶晶片的所述第二通孔區、屬於所述第四記憶晶片的所述第一通孔區沿第三方向對齊。
  18. 如請求項17所述的晶片堆疊結構，其中，每一所述通孔區均包括分佈位置相同的n個導電通孔組，每一導電通孔組具有第三軸線和第四軸線，所述第三軸線與所述第一軸線平行，所述第四軸線和所述第三軸線互相垂直且相交於所屬導電通孔組的中心； 在每一所述導電通孔組包括呈2×2陣列分佈的2×2個第一導電通孔、第二導電通孔、第三導電通孔和第四導電通孔的情況下，所述第一導電通孔與所述第二導電通孔關於所屬導電通孔組的第三軸線對稱，所述第三導電通孔和所述第四導電通孔關於所屬導電通孔組的第三軸線對稱，所述第一導電通孔和所述第四導電通孔關於所屬導電通孔組的第四軸線對稱； 針對於沿第三方向對齊的多個所述通孔區： 屬於所述邏輯晶片的所述第二導電通孔、屬於所述第一記憶晶片的所述第一導電通孔、屬於所述第二記憶晶片的所述第二導電通孔、屬於所述第三記憶晶片的所述第三導電通孔、屬於所述第四記憶晶片的所述第四導電通孔沿第三方向對齊； 屬於所述邏輯晶片的所述第一導電通孔、屬於所述第一記憶晶片的所述第二導電通孔、屬於所述第二記憶晶片的所述第一導電通孔、屬於所述第三記憶晶片的所述第四導電通孔、屬於所述第四記憶晶片的所述第三導電通孔沿第三方向對齊； 屬於所述邏輯晶片的所述第四導電通孔、屬於所述第一記憶晶片的所述第三導電通孔、屬於所述第二記憶晶片的所述第四導電通孔、屬於所述第三記憶晶片的所述第一導電通孔、屬於所述第四記憶晶片的所述第二導電通孔沿第三方向對齊； 屬於所述邏輯晶片的所述第三導電通孔、屬於所述第一記憶晶片的所述第四導電通孔、屬於所述第二記憶晶片的所述第三導電通孔、屬於所述第三記憶晶片的所述第二導電通孔、屬於所述第四記憶晶片的所述第一導電通孔沿第三方向對齊； 其中，沿第三方向對齊的多個導電通孔耦接以形成一條導電通道。
  19. 如請求項10所述的晶片堆疊結構，其中， 對於面對面連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的位置通過混合鍵合工藝實現電連接；對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的位置通過導電凸塊接合工藝實現電連接；或者， 對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的通孔均通過混合鍵合工藝實現電連接；或者， 對於面對面連接的2個晶片或者對於背對背連接的2個晶片或者對於面對背連接的2個晶片，兩者中所述導電通孔沿第三方向對齊的通孔均通過導電凸塊接合工藝實現電連接。
  20. 一種記憶體，其中，包括如請求項10至19 任一項所述的晶片堆疊結構。
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