TWI899552B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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Abstract

本揭露提供一種半導體裝置及其製造方法。所述製造方法包括提供由基板延伸的複數個鰭片。在一些實施例中，複數個鰭片中的每一個鰭片包括複數個半導體通道層。在各種範例中，製造方法更包括對複數個鰭片中的第一鰭片執行離子佈植製程，以將摻雜物引入第一鰭片的複數個半導體通道層中的最頂部半導體通道層中。在一些實施例中，離子佈植製程使第一鰭片的複數個半導體通道層的最頂部半導體通道層去活化。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體技術，且特別是關於半導體裝置及其製造方法。
電子產業經歷了對更小及更快的電子裝置的持續增長的需求，且這些電子裝置同時要能支持更大量的日益複雜及精密的功能。因此，在半導體產業中存在著製造低成本、高性能及低耗能的積體電路(integrated circuit，IC)的持續趨勢。截至今日，已藉由使半導體IC的尺寸(例如，最小部件尺寸)微縮化(scaling down)並因此提高生產效率及降低相關成本，而很大程度地實現了這些目標。然而，此微縮化增加了半導體製造製程的複雜性。因此，要實現半導體IC及裝置的持續進步，需要在半導體製造製程及技術上的類似進步。
近期，已導入了多閘極裝置(multi-gate device)，其旨在藉由增加閘極通道耦合(gate-channel coupling)、降低截止狀態電流(OFF-state current)及降低短通道效應(short-channel effect，SCE)來改善閘極控制。已導入的一種此類多閘極裝置是鰭式場效電晶體(fin field-effect transistor，FinFET)。FinFET的命名源自於鰭片狀的結構，所述結構由形成其的基板延伸出，且所述結構用於形成FET通道。另一種多閘極裝置是全繞式閘極(gate-all-around，GAA)電晶體，而導入其的一部分原因是為了解決與FinFET有關的性能挑戰。GAA電晶體的命名源自於完全圍繞通道延伸的閘極結構，且GAA電晶體提供比FinFET更佳的靜電控制(electrostatic control)。FinFET及GAA電晶體與常規(conventional)的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程兼容，且其之三維結構允許其在維持閘極控制及降低SCE的同時進行急速微縮(aggressively scaled)。
一般而言，例如，在FinFET不再滿足性能要求的情況下，可實施GAA電晶體。然而，半導體IC通常可包括具有不同性能要求的多種不同裝置類型。因此，提供能夠滿足這種多樣化的裝置性能要求的多閘極裝置(例如，GAA電晶體)仍然是一種挑戰。因此，現有技術尚未在各方面皆符合要求。
在一些實施例中，提供一種半導體結構的製造方法。所述半導體裝置的製造方法包括：提供複數個鰭片，其中複數個鰭片由基板延伸，且複數個鰭片中的每一個鰭片包括複數個半導體通道層；以及對複數個鰭片中的第一鰭片執行離子佈植製程，以將摻雜物(dopant species)引入第一鰭片的複數個半導體通道層中的最頂部半導體通道層中。其中，離子佈植製程使第一鰭片的複數個半導體通道層的最頂部半導體通道層去活化(deactivate)。
在一些實施例中，提供一種半導體裝置的製造方法。所述半導體裝置的製造方法包括：提供第一鰭片及相鄰於第一鰭片的第二鰭片，其中第一鰭片包括被複數個第一矽鍺(SiGe)層插入的複數個第一通道層，且第二鰭片包括被複數個第二矽鍺(SiGe)層插入的複數個第二通道層；對第一鰭片執行第一離子佈植製程，以將第一反型植入物(anti-type implant species)引入第一鰭片的複數個第一通道層的最頂部通道層中；以及對第二鰭片執行第二離子佈植製程，以將第二反型植入物引入第二鰭片的複數個第二通道層的兩個最頂部通道層中。其中，第一離子佈植製程使複數個第一通道層的最頂部通道層去活化，且其中第二離子佈植製程使複數個第二通道層的兩個最頂部通道層去活化。
在一些實施例中，提供一種半導體裝置。所述半導體裝置包括第一鰭片及第二鰭片。第一鰭片由基板延伸並包括第一電晶體，其中第一鰭片包括第一閘極結構及相鄰於第一閘極結構的第一源極/汲極部件。第二鰭片由基板延伸並包括第二電晶體，其中第二鰭片包括第二閘極結構及相鄰於第二閘極結構的第二源極/汲極部件。其中，第一鰭片具有橫向接觸於第一源極/汲極部件的第一數量的多個半導體通道層，其中第二鰭片具有橫向接觸於第二源極/汲極部件的第二數量的多個半導體通道層，且其中第一鰭片或第二鰭片的多個半導體通道層中的至少一個為電惰性(electrically inert)。
以下揭露提供了不同的實施例或範例，用於實施所提供的標的物之不同部件。各組件及其配置的具體範例描述如下，以簡化本揭露之說明。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含第一及第二部件直接接觸的實施例，也可能包含額外的部件形成於第一及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露可能於各種範例中重複元件符號及/或字母。此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，本文可能用到與空間相對術語，例如「下面的(beneath)」、「下方(below)」、「較低的(lower)」、「上方(above)」、「較高的(upper)」等類似用詞，是為了便於描述圖式中一個(些)元件或部件與另一個(些)元件或部件之間的關係。空間相對術語用以包括使用中或操作中的裝置之不同方位，及圖式中所描述的方位。當設備被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對描述也將依轉向後的方位來解釋。此外，當使用「約(about)」、「近似(approximate)」等類似用詞描述一個數字或數字範圍時，此術語意圖涵蓋包括所述數字在內的合理範圍，例如所述數字的+/-10%以內或所屬技術領域中具有通常知識者所理解的其他數值。舉例而言，術語「約5 nm」涵蓋4.5 nm至5.5 nm的尺寸範圍。
還要注意的是，本揭露呈現多閘極電晶體形式的實施例。多閘極電晶體包括其之閘極結構形成於通道區的至少兩側上的那些電晶體。這些多閘極裝置可包括P型金屬氧化物半導體裝置或N型金屬氧化物半導體多閘極裝置。由於其之鰭式結構，具體的範例在本文中可用FinFET來呈現及稱之。本文還呈現了一種稱為全繞式閘極(GAA)電晶體的多閘極電晶體的實施例。GAA電晶體包括其之閘極結構或閘極結構的一部分形成於通道區的四側上(例如，環繞通道區的一部分)的任何裝置。本文中呈現的裝置亦包括具有設置於半導體通道層中的通道區的實施例。在各種實施例中，半導體通道層可包括(多個)奈米片(nanosheet)通道、(多個)奈米線(nanowire)通道、(多個)條形(bar-shaped)通道及/或其他合適的通道配置。本文呈現的是可具有一個或多個通道區(例如，半導體通道層)的裝置的實施例，且所述的一個或多個通道區有關於單一的連續閘極結構(single, contiguous gate structure)。然而，所屬技術領域中具有通常知識者將認知到所述教示可應用於單一通道(例如，單一半導體通道層)或任何數量的通道。所屬技術領域中具有通常知識者可認知到可受益於本揭露的各種態樣的半導體裝置的其他範例。
本揭露的實施例提供了優於現有技術的有利功效，儘管可理解到其他實施例可提供不同的有利功效，但並非所有有利功效都必須在本文中討論，且所有的實施例都不需要有特定的有利功效。舉例而言，本文討論的實施例包括用於在同一製程設計框架(design framework)內提供具有不同數量的半導體通道層的多閘極裝置(例如，諸如GAA電晶體)的方法及結構。在一些範例中，可基於多閘極裝置所實現的裝置類型，或基於所期望的閾值電壓(Vt)及電流/電壓(I/V)特性(例如，在給定的多閘極裝置與相鄰的多閘極裝置相比的情況下)，來選擇給定的多閘極裝置中的每一個的半導體通道層的數量。舉例而言，GAA電晶體可用於多種裝置類型，諸如核心(core)(邏輯(logic))裝置、靜態隨機存取記憶體(static random-access memory，SRAM)裝置或其他類型的裝置。在一些實施例中，可使用較少數量的半導體通道層(例如，與SRAM裝置相比)來實現核心(邏輯)裝置，以減少總裝置電容並提供增加的裝置速度(device speed)(例如，包括提升的AC性能)。在一些情況下，可使用較多數量的半導體通道層來實現SRAM裝置，以提供增高的單元電流(cell current)，並減少電晶體閾值電壓及電晶體電流的變化。可類似地使用GAA電晶體來實現其他裝置類型，其中半導體通道層的數量是基於特定設計及/或性能要求(例如，諸如期望的Vt及I/V特性)來選擇。
相較於可藉由移除(例如，藉由蝕刻)其中不必要的半導體通道層的方式來實現不同數量的半導體通道層的至少一些現有實施方式，本揭露的實施例提供對半導體通道層進行摻雜(例如，藉由離子佈植)以有效地使經佈值的半導體通道層去活化(例如，藉由使經佈值的半導體通道層的閾值電壓增加)，從而因此調整(modulate)裝置中的半導體通道層的數量。為避免歧異(doubt)，應注意的是，由於實際上並未藉由蝕刻移除「去活化(deactivated)」的半導體通道層，因此可能仍然存在有定義為去活化的半導體通道層的物理結構；然而，去活化的半導體通道層為電惰性(例如，在正常裝置操作(normal device operation)期間沒有電流流動)。因此，在下文的討論中，對於給定鰭片的「半導體通道層的數量」的引用指的是電活性(electrically active)的半導體通道層的數量(例如，尚未藉由離子佈植製程而變得惰性的半導體通道層)。此外，藉由例如蝕刻來移除半導體通道層，可能會對下面的(underlying)磊晶層及具有相鄰源極/汲極部件的橫向側壁接面(junction)造成損壞，且可能還會不利地增加接觸金屬及源極/汲極部件之間的電阻。一般而言，相較於在物理上移除半導體通道層的蝕刻製程，由於離子佈植所提供的良好垂直控制(good vertical control)和橫向限制(lateral confinement)、以及離子佈植製程的直接(straightforward)能量和劑量調整(tuning)，控制離子佈植製程以使半導體通道層去活化是更容易及更可靠的製程。所揭露的實施例還避免了與現有的蝕刻製程有關的裝置損壞及寄生電阻(parasitic resistance)增加，其中所述蝕刻製程是用於移除不需要的半導體通道層。此外，藉由提供具有複數個半導體通道層的多閘極裝置，本揭露的實施例提供了能夠同時滿足多種不同裝置類型的不同性能需求的方法及裝置結構，且其中可基於正在實施的裝置類型或基於特定設計及/或性能要求(例如，諸如期望的Vt及I/V特性)來選擇這些半導體通道層的數量。此外，如下文中的詳細描述，本文所揭露且包括具有不同數量的半導體通道層的多閘極裝置的各種實施例可使用單一或連續製程流程來製造。在閱讀本揭露後，對於所屬技術領域中具有通常知識者而言，其他實施例及有利功效將是顯而易見的。
為了下文的討論，第1圖提供了多閘極裝置100的簡化俯視圖。在各種實施例中，多閘極裝置100可包括FinFET裝置、GAA電晶體或其他類型的多閘極裝置。多閘極裝置100可包括由基板延伸的複數個鰭片104、設置於鰭片104之上及周圍的閘極結構108、以及源極/汲極區105、107，其中源極/汲極區105、107形成於鰭片104中、鰭片104上及/或環繞鰭片104。在一些實施例中，術語「源極/汲極區」可單獨指源極或汲極，或可共同指源極及汲極，其取決於上下文。沿著一平面設置多閘極裝置100的通道區於在閘極結構108的下面(underlying)的多個鰭片104內，其中所述平面實質上平行於第1圖的線段AA’所定義的平面，且所述通道區可包括複數個半導體通道層(例如，當多閘極裝置100包括GAA電晶體時)。在一些實施例中，也可形成側壁間隔件於閘極結構108的側壁上。多閘極裝置100的各種其他部件將在下文中參考第2圖的方法來更詳細地討論。
參照第2圖，根據各種實施例，其中所示出的半導體的製造方法200包括製造具有不同數量的半導體通道層的半導體裝置300(例如，其包括多閘極裝置)於單一基板上，其中可基於正在實施的裝置類型來選擇給定的多閘極裝置的半導體通道層的數量。應當理解的是，在不脫離本揭露的範圍的情況下，方法200的態樣可應用於多種裝置類型，例如核心(邏輯)裝置、SRAM裝置或其他類型的多閘極裝置。在一些實施例中，方法200可用於製造參照了第1圖的上文所討論的多閘極裝置100。因此，參照了多閘極裝置100的上文所討論的一個或多個態樣也可應用於方法200。應理解的是，方法200包括具有互補式金屬氧化物半導體(CMOS)技術製程流程的特徵的步驟，因此本文僅作簡單描述。此外，可在方法200之前、之後及/或期間執行額外的步驟。
要注意的是，方法200的某些態樣可被描述為在包括特定裝置類型的半導體裝置300的區域中來執行。然而，如果沒有被描述為在包括特定裝置類型的區域中來執行，則方法200中所描述的步驟可假定為跨過包括複數個裝置類型的複數個區域中來執行(例如，跨過複數個裝置類型區域)。此外，半導體裝置300可包括各種其他裝置及部件，諸如其他類型的裝置，諸如額外電晶體、雙極性接面電晶體(bipolar junction transistor)、電阻器(resistor)、電容器(capacitor)、電感器(inductor)、二極體(diode)、保險絲(fuse)及/或其他邏輯電路等，但為了更好地理解本揭露的發明概念而進行了簡化。在一些實施例中，半導體裝置300包括可互連(may be interconnected)的複數個半導體裝置(例如，電晶體)，包括PFET、NFET等。此外，要注意的是，方法200的製程步驟，包括參照圖式所給出的任何描述，僅僅是範例性的，其並不旨在對超出所附請求項中所具體敘述的內容進行限制。
方法200開始於方框202，其中提供經部分製造(partially fabricated)的半導體裝置300。參照第3A圖/第3B圖的範例，在方框202的實施例中，提供基板，且所述基板包括由其延伸的鰭片304。第3A圖提供沿著一平面的半導體裝置300的實施例的剖面圖，其中所述平面實質上平行於由第1圖的線段AA’所定義的平面。第3B圖提供沿著一平面的半導體裝置300的實施例的剖面圖，其中所述平面實質上平行於由第1圖的線段BB’所定義的平面。在一些實施例中，基板可為諸如矽基板的半導體基板。基板可包括各種膜層，包括形成於半導體基板上的導電層或絕緣層。根據所屬技術領域已知的設計要求，基板可包括各種摻雜配置。基板還可包括其他半導體，諸如鍺、碳化矽(silicon carbide，SiC)、矽鍺(SiGe)或鑽石(diamond)。替代地，基板可包括化合物半導體及/或合金半導體。此外，基板可以可選地包括磊晶層，其可經過應變(be strained)以強化性能，基板可包括絕緣體上覆矽(silicon-on-insulator，SOI)結構及/或具有其他合適的強化部件(enhancement feature)。
如第3A圖/第3B圖所示，裝置300包括具有基板部分302(由下面的基板形成)的鰭片304、第一組成(composition)的磊晶層308及插入(interpose)第一組成的磊晶層308的第二組成的磊晶層310。在一些情況下，可形成淺溝槽隔離(shallow trench isolation，STI)部件307以將鰭片304中的每一個與相鄰鰭片隔開。在一實施例中，第一組成的磊晶層308包括矽(Si)且第二組成的磊晶層310包括矽鍺(SiGe)。還應注意的是，雖然磊晶層308及磊晶層310被示為在鰭片304內具有特定的堆疊順序，其中磊晶層308是磊晶層308與磊晶層310的堆疊物的最頂層，但其他種配置是可行的。舉例而言，在一些情況下，替代地，磊晶層310可為磊晶層308與磊晶層310的堆疊物的最頂層。換句話說，磊晶層308及磊晶層310的生長順序以及其堆疊順序可互換，或在其他方面與圖中所示的不同，但仍在本揭露的範圍內。
在各種實施例中，磊晶層308(例如，包括第一組成)或其部分可形成裝置300的GAA電晶體的通道區。舉例而言，磊晶層308可稱為半導體通道層，其用於形成GAA電晶體的通道區。在各種實施例中，半導體通道層(例如，磊晶層308或其部分)可包括奈米片通道、奈米線通道、條形通道及/或其他合適的通道配置。半導體通道層也可用於形成裝置300的部分源極/汲極部件。
應注意的是，雖然鰭片304被繪示為包括三(3)層磊晶層308及三(3)層磊晶層310，但這僅用於說明目的，並不旨在對超出請求項中所具體記載的範圍進行限制。可理解的是，可形成任何數量的磊晶層。舉例而言，磊晶層的數量取決於GAA電晶體所需的半導體通道層的數量。在一些實施例中，磊晶層308的數量及據此的半導體通道層的數量在2及10之間。
在一些實施例中，每個磊晶層308具有約4~8奈米(nm)的厚度，且每個磊晶層310具有約4~8 nm的厚度。如上所述，磊晶層308可用作隨後形成的多閘極裝置(例如，GAA電晶體)的通道區，且其之厚度可至少部分基於裝置性能考量來選擇。磊晶層310可用於定義隨後形成的多閘極裝置的相鄰通道區之間的間隙距離(gap distance)，且其之厚度可至少部分基於裝置性能考量來選擇。
在一些實施例中，且如第3B圖所示，裝置300可包括形成於鰭片304之上的虛設層311。在一些實施例中，虛設層311包括諸如氧化矽層或氮氧化矽層的虛設氧化物層，儘管可同樣地使用其他氧化物層。在一些情況下，虛設層311可包括SiGe覆層(cladding layer)。可共形地沉積虛設層311於鰭片304中的每一個之上。舉例而言，可藉由化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、分子束磊晶(molecular beam epitaxy，MBE)製程及/或其他合適的製程來沉積虛設層311。在各種實施例中，虛設層311是在後續製程階段被移除的犧牲層。在一些情況下，虛設層311可用於增加形成於半導體裝置300上的GAA電晶體的閘極面積密度(gate area density)。舉例而言，在裝置300的閘極區中，隨後可由閘極結構(例如，包括介電層及金屬閘極層)替換虛設層311所佔據的區域。在一些情況下，虛設層311的厚度約4~16 nm。在各種實施例中，可選擇虛設層311的厚度，以給隨後形成的閘極結構(例如，以提供較低的閘極電阻)提供期望的面積密度，同時還給半導體裝置300的製造提供足夠的製程窗口(process window)。
裝置300更包括形成於裝置300的鰭片304之上的閘極堆疊物316。在一實施例中，閘極堆疊物316是虛設(犧牲)閘極堆疊物，其在隨後的製程階段被隨即移除並被最終閘極堆疊物替換。舉例而言，可在稍後的製程階段由高介電常數(high dielectric constant，high K，高K)介電層(HK)及金屬閘極電極(MG)來替換閘極堆疊物316。雖然當前的討論涉及替換閘極(後閘極(gate-last))製程，亦即形成虛設閘極結構並隨後將其替換，但是其他配置也是可行的(例如，諸如先閘極(gate-first)製程)。位於閘極堆疊物316下面的鰭片304的部分可稱為裝置300的通道區。閘極堆疊物316還可定義鰭片304的源極/汲極區，舉例而言，其包括相鄰於通道區且位於通道區的兩側上(opposing sides)的鰭片304的區域。
在一些實施例中，閘極堆疊物316包括介電層及形成於介電層之上的電極層321。在一些實施例中，介電層包括氧化矽(silicon oxide)。替代地或額外地，介電層可包括氮化矽(silicon nitride)、高K介電材料或其他合適的材料。在一些實施例中，電極層321可包括多晶矽(polycrystalline silicon，polysilicon)。在一些範例中，可直接形成可選的犧牲層於介電層下面。可選的犧牲層可包括SiGe、Ge或其他合適的材料，並且可在一些情況下用於防止在前面的製程步驟期間損失奈米片(例如，諸如磊晶層308及磊晶層310的材料損失)。
在一些實施例中，可形成一個或多個間隔層328於閘極堆疊物316的側壁上。在一些情況下，一個或多個間隔層328可包括介電材料，諸如氧化矽、氮化矽、碳化矽(silicon carbide)、氮氧化矽(silicon oxynitride)、SiCN、碳氧化矽(silicon oxycarbide)、SiOCN、低介電常數(low dielectric constant，low k，低k)材料(例如，介電常數「k」＜7)及/或其組合。在一些實施例中，一個或多個間隔層328包括多個膜層，諸如主間隔層(main spacer layer)、襯層(liner layer)或其類似物。
如第3A圖所示，裝置300可更包括內間隔物315。在一些實施例中，內間隔物315的形成可首先包括源極/汲極刻蝕製程以形成溝槽於源極/汲極區中，其中所述源極/汲極區與閘極堆疊件316相鄰且位於其任一側上。溝槽暴露了基板的下面部分以及磊晶層308、磊晶層310的側表面。接著，對磊晶層310(SiGe層)進行橫向蝕刻，隨後是沉積介電材料並使介電材料回蝕(etch-back)，以形成內間隔物315。在一些實施例中，內間隔物315包括非晶矽(amorphous silicon)。在一些範例中，內間隔物315可包括氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低K材料(例如，介電常數「k」＜7)及/或其組合。在各種範例中，內間隔物315(亦稱「內間隔層」)可在一個或多個間隔層328(形成於閘極堆疊物316的側壁上)下面延伸，且鄰接(abutting)於隨後形成的源極/汲極部件，如下所述。
繼續參照第3A圖，裝置300更包括源極/汲極部件317。在一些實施例中，形成源極/汲極部件317於源極/汲極區中，其中所述源極/汲極區與閘極堆疊件316相鄰且位於其任一側上。舉例而言，可形成源極/汲極部件317於溝槽內，且所述溝槽剛好在形成內間隔物315之前形成，如上所述，且源極/汲極部件317位於暴露的基板部分之上並接觸於相鄰的內間隔物315及半導體通道層(磊晶層308)。在一些實施例中，藉由磊晶生長半導體材料層於源極/汲極區中來形成源極/汲極部件317。在各種實施例中，生長以形成源極/汲極部件317的半導體材料層可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。可藉由一個或多個磊晶(epitaxial，epi)製程形成源極/汲極部件317。在一些實施例中，可在磊晶製程期間使源極/汲極部件317原位摻雜(in-situ doped)。舉例而言，在一些實施例中，可對源極/汲極部件317摻雜N型摻雜物，諸如磷(phosphorous)、砷(arsenic)、銻(antimony)，或對其摻雜其他合適的摻雜物，諸如碳。在一些實施例中，可對源極/汲極部件317摻雜P型摻雜物，諸如硼(boron)、BF 2，或對其摻雜其他合適的摻雜物，諸如碳。作為範例，源極/汲極部件317可包括磊晶生長SiGe或摻雜硼的Si。在某些情況下，可對磊晶生長的Si磊晶源極/汲極部件摻雜碳以形成Si:C源極/汲極部件，對其摻雜磷以形成Si:P源極/汲極部件，或對其摻雜碳及磷以形成SiCP源極/汲極部件。在一些實施例中，不對源極/汲極部件317進行原位摻雜，而是執行佈植製程以對源極/汲極部件317進行摻雜。在一些實施例中，可單獨執行N型源極/汲極部件及P型源極/汲極部件中的每一個的製程程序(sequences)，以形成源極/汲極部件317。在一些情況下，在形成源極/汲極部件317之後，可執行退火製程(例如，諸如快速熱退火(rapid thermal anneal)、雷射退火(laser anneal)或其他合適的退火製程)。要注意的是，在一些實施例中，可磊晶生長源極/汲極部件317，使其延伸到其各自的鰭片304的頂表面上方，從而被稱為凸起的源極/汲極部件。
亦如第3A圖所示，裝置300更包括層間介電(inter-layer dielectric，ILD)層325。在一些實施例中，可在形成ILD層325之前，形成接觸蝕刻停止層(contact etch stop layer，CESL)於裝置300上方。在一些實施例中，ILD層325包括的材料諸如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃、摻雜的氧化矽及/或其他合適的介電材料，其中摻雜的氧化矽諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽玻璃(boron doped silicon glass，BSG)。可藉由電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或其他合適的沉積技術來沉積ILD層325。在一些實施例中，在形成ILD層325之後，可對裝置300進行高熱預算製程(high thermal budget process)，以對ILD層325進行退火。在一些情況下，在沉積ILD層325之後，可執行平坦化製程以暴露閘極堆疊物316的頂表面。舉例而言，平面化製程包括化學機械研磨(chemical mechanical polishing，CMP)製程，其移除覆蓋閘極堆疊物316的ILD層325(及CESL，如果存在)的部分並平坦化裝置300的頂表面。在一些實施例中，CMP製程可暴露虛設閘極堆疊物316的下面的電極層321，諸如多晶矽電極層。
方法200進行到方框204，其中使虛設閘極電極回蝕。參照第3A圖/第3B圖及第4A圖/第4B圖，在方框204的實施例中，藉由合適的蝕刻製程使閘極堆疊物316的經暴露的電極層321回蝕。舉例而言，可使用濕式蝕刻、乾式蝕刻或其組合來使電極層321回蝕。在一些情況下，經回蝕的電極層321形成開口405於裝置300的鰭片304的閘極區中，其中一個或多個間隔層328沿著開口405的側壁設置。在一些實施例中，作為使電極層321回蝕的結果，可使閘極堆疊物316的下面的介電層至少沿著鰭片304中的每一個的頂表面暴露。替代地，在一些情況下，電極層321的回蝕還可由鰭片304中的每一個的頂表面移除閘極堆疊物316的下面的介電層，以暴露虛設層311。在其他實施例中，電極層321的回蝕也可至少由鰭片304中的每一個的頂表面移除虛設層311，以使鰭片304中的每一個的最頂部半導體通道層(最頂部磊晶層308)暴露。
方法200進行到方框206，其中形成圖案化遮罩層。參照第4A圖/第4B圖及第5A圖/第5B圖，在方框206的實施例中，可沉積遮罩層並使其圖案化，以形成具有開口509的圖案化遮罩層507。所述開口509暴露多個鰭片304中的特定一個(或在一些情況下多於一個)，而其他相鄰的鰭片304仍受到圖案化遮罩層507的保護。此外，鰭片304中的特定一個的閘極區由如上所述形成的開口405暴露，而鰭片304中的特定一個的其他部分(由開口509暴露)持續受到保護(例如，被ILD層325以及一個或多個間隔層328保護)。在一些實施例中，由圖案化遮罩層507中的開口509暴露的鰭片304中的特定一個可對應於將用於形成特定類型的裝置(例如邏輯裝置)的鰭片，而設計出需要的少量(a few number of)半導體通道層(例如，相較於形成於另一個鰭片304上的另一種裝置類型)。一般來說，由開口509暴露的鰭片304中的特定一個可對應於將用於形成特定裝置及/或期望的不同閾值電壓(Vt)及電流/電壓(I/V)特性(例如，相較於形成於相鄰鰭片304上的裝置)的鰭片。在一些情況下，鰭片304中的特定一個可更對應於第一裝置類型區，並且相鄰鰭片304可對應於其他裝置區(例如，第二裝置區、第三裝置區等)。
在各種實施例中，繼續參照方法200的方框206，遮罩層可包括光阻(photoresist，resist)層、抗反射塗層、硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)或其組合。在一範例中，遮罩層可包括形成於裝置300之上的底部抗反射塗層(bottom anti-reflective coating，BARC)及形成於BARC層之上的光阻層，使得圖案化遮罩層507包括圖案化BARC層及形成於圖案化BARC層上的圖案化光阻層。在一些情況下，如果僅使用光阻層，可使沉積的光阻層圖案化(例如，藉由使光阻層曝光及顯影)以形成圖案化遮罩層507。替代地，如果使用BARC層(及/或硬遮罩層)，可首先形成圖案於光阻層中(例如，藉由曝光及顯影)，接著可例如藉由蝕刻將圖案轉移到下面的BARC層(及/或硬遮罩層)，形成圖案化遮罩層507。
方法200進行到方框208，其中執行離子佈植製程。再次參照第5A圖/第5B圖，在形成圖案化遮罩層507之後，在方框208的實施例中，於鰭片304中的特定一個的閘極區中(由開口405及開口509暴露)執行離子佈植製程511，以將摻雜物引入最頂部半導體通道層(最頂部磊晶層308)以形成經佈值的最頂部磊晶層308A。在一些範例中，選擇佈植的摻雜物以增加經佈值的最頂部磊晶層308A的閾值電壓(Vt)。舉例而言，如果由開口509暴露的鰭片304用於形成N型電晶體，則佈植的摻雜物可包括P型摻雜物，諸如硼(B)，從而增加經佈值的最頂部磊晶層308A的Vt。換言之，對於N型電晶體而言，佈植的摻雜物可包括III族元素。替代地，如果由開口509暴露的鰭片304用於形成P型電晶體，則佈植的摻雜物可包括N型摻雜物，諸如磷(P)、砷(As)、銻(antimony，Sb)或其組合，從而增加經佈值的最頂部磊晶層308A的Vt。換言之，對於P型電晶體而言，佈植的摻雜物可包括V族元素。換言之，相較於形成於由開口509暴露的鰭片304中的電晶體的導電類型，佈植摻雜物可具有相反的導電類型(反型摻雜物(anti-type dopant species))。
舉例而言，參照第9圖，曲線圖900定性地(qualitatively)繪示了相反導電類型的佈值摻雜物的劑量(標示為「反型值入物劑量(Anti-type Imp.Species Dose)」)與最頂部磊晶層308A的閾值電壓(Vt)之間的關係，其中最頂部磊晶層308A的閾值電壓(Vt)是針對於N型電晶體(標記為「NFET」)及針對於P型電晶體(標記為「PFET」)進行調整(modulation)。如圖所示，對於N型電晶體而言，相反導電類型的佈植摻雜物劑量的上升，提高了經佈值的最頂部磊晶層308A的Vt(絕對Vt變為更加正值(positive))。類似地，對於P型電晶體而言，相反導電類型的佈植摻雜物劑量的上升，提高了經佈值的最頂部磊晶層308A的Vt(絕對Vt變為更加負值(negative))。在一些實施例中，如果Vt調整(tuning)(Vt提高)足夠大，則將使經佈植的最頂部磊晶層308A有效去活化(例如，在正常操作條件(normal operating condition)下，諸如標稱電源供應電壓(nominal power supply voltage))。舉例而言，在一些實施例中，如果經佈植的最頂部磊晶層308A的Vt是未經佈植磊晶層308的Vt值的約1.5X~3X，則在未經佈植的磊晶層308的正常操作條件期間(例如，處於導通電流的導通狀態)，經佈植的最頂部磊晶層308A將有效地保持在關閉狀態(例如，不導通電流)。在一些情況下，相較於未經佈植的磊晶層308的Vt值，經佈植的最頂部磊晶層308A的Vt可增加約50%~200%。在一些情況下，經佈植的最頂部磊晶層308A的去活化可等效地(equivalently)稱為片阻擋(sheet blocking)。
在各種實施例中，離子佈植製程511是在仔細控制佈植離子投射範圍(implanted ion projected range，Rp)的情況下執行的，Rp定義了佈植離子的平均深度。一般而言，在一些實施例中，將投射範圍定義為使佈植離子的平均深度被涵蓋在最頂部磊晶層308內(例如，在最頂部磊晶層308的頂表面及底表面之間)。如第5A圖所示，經佈植的最頂部磊晶層308A的離子佈植部分515不一定包括經佈植的最頂部磊晶層308A的整體厚度T。然而，如下文的進一步描述，可執行後續退火製程以進一步使來自離子佈植部分515的摻雜物更均勻地分佈於經佈值的最頂部磊晶層308A的厚度T中。
為了進一步說明這一點，參照第10圖，其沿著圖式的頂部在曲線圖1000中示出了(經佈植的最頂部磊晶層308A的)摻雜濃度與佈值深度的關係，以及沿著圖式的底部示出了第5A圖(逆時針旋轉90度)的裝置300的對應部分517，其包括經佈植的最頂部磊晶層308A、未經佈植的磊晶層308及磊晶層310、以及基板部分302。針對兩種不同的範例性佈植能量示出了摻雜濃度與佈值深度的關係，其中較高的佈植能量使用虛線描繪。對於範例性佈植能量中的每一個，藉由每條曲線的峰部(peak)繪製垂直線1002及垂直線1004，其中峰部對應於佈植離子投射範圍Rp。垂直線1002及垂直線1004還向下延伸穿過對應部分517，特別是穿過經佈植的最頂部磊晶層308A，以定性地顯示將於經佈值的最頂部磊晶層308A內的何處來定義投射範圍。正如預期，更高能量的佈植導致了更深的佈植深度(更深的投射範圍，Rp)。然而，兩個範例性佈植能量仍確保了投射範圍保持在被包含於最頂部磊晶層308內。第10圖還示出了經佈植的最頂部磊晶層308A的離子佈植部分515，即使對於兩個不同的範例性佈植能量，也不一定包括經佈植的最頂部磊晶層308A的整體厚度T。
舉例而言，特別重要的是要控制佈植離子投射範圍Rp，包括控制佈植能量及劑量，以避免影響(例如，無意摻雜到)設置於最頂部半導體通道層下面的其他半導體通道層(磊晶層308)。僅作為一個範例，當例如將硼(B)佈植到N型電晶體的最頂部半導體通道層(最頂部磊晶層308)中時，佈植能量可為約0.1~2 KeV，且佈植劑量可為約1E 13~1E 15N/cm 2，以給N型電晶體的經佈植的最頂部磊晶層308A提供約+100~200 mV的Vt調整(tuning)/調節(modulation)。在P型電晶體的範例中，可使用約0.1~5 KeV的佈植能量及約1E 13~1E 15N/cm 2，以給P型電晶體的經佈植的最頂部磊晶層308A提供約100~200mV的Vt調整/調節(對於P型電晶體的負值(negative)的Vt調節，以提高Vt)。還應注意的是，在各種實施例中，最頂部磊晶層308A的正下方磊晶層310(SiGe層)可作為緩衝層，其有助於控制及/或包括佈植的潛在通道效應(potential channeling)/拖尾(tailing)。
一般而言，可用各種傾斜角(tilt angle)執行離子佈植製程511，諸如在約0度(實質上垂直於基板)與20度之間，以避免佈植陰影效應(implant shadowing effect)，儘管其他佈植角也是可行的。在一些實施例中，可在諸如約0.1~5 KeV之間的多種佈植能量下執行離子佈植製程511，儘管其他佈植能量也是可行的。此外，在一些實施例中，可在諸如約1E 13~1E 15N/cm 2之間的多種佈植物劑量下執行離子佈植製程511，儘管其他佈植物劑量也是可行的。在一些實施例中，離子佈植製程511可沿著鰭片304的頂表面執行並穿過閘極堆疊物316的介電層及虛設層311(如果存在)中的一個或兩個。如果不存在，則離子佈植製程511可直接執行於最頂層的半導體通道層中。作為離子佈植製程511的結果，根據各種實施例，相較於使用相鄰鰭片304(未藉由離子佈植製程511來佈植)所形成的裝置中的半導體通道層的數量，調節使用鰭片304中的特定一個(由開口405及開口509暴露並藉由離子佈植製程511佈值)所形成的裝置中的半導體通道層的有效數量，例如藉由使經佈植的最頂部半導體通道層去活化來調節。在執行離子佈植製程511之後，移除圖案化遮罩層507(例如，諸如藉由使用適當的蝕刻劑、溶劑或灰化(ashing)製程)。
在本範例中，經佈植的鰭片304的半導體通道層(磊晶層308)的數量被繪示為藉由最頂部的半導體通道層的去活化而從三(3)個減少到兩(2)個，且相鄰的鄰近鰭片304具有三(3)個半導體通道層(磊晶層308)。應當理解的是，此範例僅是範例性的，其他實施例也是可行的。舉例而言，在一些情況下，經佈植的鰭片304的半導體通道層的數量可藉由最頂部的半導體通道層的去活化而有效地從四(4)個減少到三(3)個，而相鄰的鄰近鰭片304具有四(4)個半導體通道層。更一般地，在各種實施例中，經佈植的鰭片304的半導體通道層的數量可等於N-1個，而相鄰的鄰近鰭片304具有N個半導體通道層。
進一步注意到的是，在至少一些實施例中，可調整離子佈植製程511的參數(例如，能量、劑量)及/或可執行複數個離子佈植製程511(例如，彼此具有不同的能量及/或劑量)，使得複數個半導體通道層(磊晶層308)被佈植有反型植入物且因此去活化。舉例而言，在一些情況下，可使頂部的兩(2)個半導體通道層(例如，最頂部的半導體通道層及第二頂部的半導體通道層)去活化(例如，藉由一個或多個離子佈植製程511)，使得經佈植的鰭片304的半導體通道層(磊晶層308)的數量從三(3)個減少到一(1)個，而相鄰的鄰近鰭片304具有三(3)個半導體通道層。在一些實施例中，經佈植的鰭片304的半導體通道層的數量可藉由最頂部的兩(2)個半導體通道層的去活化而有效地從四(4)個減少到二(2)個，而相鄰的鄰近鰭片304具有四(4)個半導體通道層。更一般地，在各種實施例中，經佈植的鰭片304的半導體通道層的數量可等於N-2個，而相鄰的鄰近鰭片304具有N個半導體通道層。
在其他實施例中，可存在複數個經佈植的鰭片304(例如，其用於形成不同的裝置類型及/或具有不同的Vt及I/V特性要求)，其中對複數個經佈植的鰭片304中的每一個所執行的離子佈植製程511可以不同。在一種情況下，考慮未藉由離子佈植製程511佈植的第一鰭片304、藉由具有第一參數(例如，能量、劑量)的一個或多個離子佈植製程511所佈植的第二鰭片304、以及藉由具有不同於第一參數的第二參數(例如，能量、劑量)的一個或多個離子佈植製程511所佈植的第三鰭片304。舉例而言，第二鰭片304可具有佈值有反型植入物並因此去活化的最頂部半導體通道層，且第三鰭片304可具有佈值有反型植入物並因此去活化的的最頂部兩(2)個半導體通道層。因此，在一些情況下，第一鰭片304(未經佈值)的半導體通道層(磊晶層308)的數量可為三(3)個，第二鰭片304的半導體通道層的數量從三(3)個減少到二(2)個，且第三鰭片304的半導體通道層的數量從三(3)個減少到一(1)個。在其他實施例中，第一鰭片304(未經佈值)的半導體通道層(磊晶層308)的數量可為四(4)個，第二鰭片304的半導體通道層的數量從四(4)個減少到到三(3)個，並且第三鰭片304的半導體通道層的數量從四(4)減少到二(2)個。更一般地，在各種實施例中，第一鰭片304(未經佈值)的半導體通道層的數量可等於N個，第二鰭片304的半導體通道層的數量可等於N-1個，並且第三鰭片304的半導體通道層數可為N-2個。雖然已經給出了使給定鰭片304內或跨越複數個鰭片304的一個或多個半導體通道層去活化的各種範例，但是應當理解，這些範例僅僅是範例性的，且包括去活化的半導體通道層的不同組合的其他實施例是可行的。
方法200進行到方框210，其中移除虛設閘極電極的剩餘部分。參照第5B圖及第6圖，在方框210的實施例中，在移除圖案化遮罩層507之後，使用合適的蝕刻製程移除電極層321的剩餘部分(例如，使電極層321回蝕)。舉例而言，可使用濕式蝕刻、乾式蝕刻或其組合移除經回蝕的電極層321。在一些情況下，移除經回蝕的電極層321的步驟形成開口605於相鄰的鰭片304之間，且可使包括有磊晶層308、磊晶層308A及磊晶層310的鰭片304的側壁暴露。在一些實施例中，作為移除經回蝕的電極層321的結果，可使閘極堆疊物316的下面的介電層沿著每個鰭片304的頂部及側壁表面暴露。替代地，在一些情況下，移除經回蝕的電極層321也可從鰭片304中的每一個的頂部及側壁表面移除閘極堆疊物316的下面的介電層，以暴露虛設層311。在其他實施例中，移除經回蝕的電極層321也可從鰭片304中的每一個的頂面及側壁表面移除虛設層311，以使(未經佈植的鰭片304的)磊晶層308及磊晶層310以及使(經佈值的鰭片304的)磊晶層308、磊晶層308A及磊晶層310完全暴露。
方法200進行到方框212，其中執行半導體通道釋放製程。參照第6圖及第7A圖/第7B圖，在方框212的一個實施例中，如果閘極堆疊物316的介電層及虛設層311仍然存在，可首先藉由合適的蝕刻製程移除介電層及虛設層311，蝕刻製程諸如濕式蝕刻、乾式蝕刻或其組合。在移除閘極堆疊物316的介電層及虛設層311(如果存在的話)之後，在方框212的進一步實施例中，選擇性地移除形成於鰭片304中的每一個的裝置的通道區中的SiGe層(例如，磊晶層310)。在一些實施例中，在藉由移除經回蝕的電極層321、閘極堆疊物316的介電層及虛設層311(如果存在)所提供的開口內，從鰭片304移除SiGe層。在各種範例中，使用選擇性濕式蝕刻製程從暴露的鰭片304移除SiGe層(例如，磊晶層310)。在一些實施例中，選擇性濕式蝕刻包括氨(ammonia)及/或臭氧(ozone)。僅作為一個範例，選擇性濕式蝕刻包括四甲基氫氧化銨(tetra-methyl ammonium hydroxide，TMAH)。在一實施例中，磊晶層310是SiGe，磊晶層308及磊晶層308A是矽，且允許選擇性地移除SiGe層。要注意的是，在選擇性移除SiGe層之後，形成間隙702於裝置的通道區的相鄰半導體通道層之間，其中所述裝置形成於鰭片304中的每一個上。在一些範例中，半導體通道層釋放製程可等效地稱為片形成製程(sheet formation process)。
方法200進行到方框214，其中執行退火製程。參照第7A圖/第7B圖及第8A圖/第8B圖，在方框214的實施例中，執行退火製程。如前所述，可執行退火製程於經佈植的最頂部磊晶層308A，以使來自離子佈植部分515的摻雜物更均勻地分佈於厚度T中。參照第7A圖及第8A圖，其最佳地繪示了這一點。舉例而言，使離子佈植部分515(為退火之前)擴展(spread out)(或擴散(diffuse))到經佈植的最頂部磊晶層308A的厚度T中，以提供離子佈植部分515A(為退火之後)。因此，退火製程有助於確保使整個最頂部半導體通道層去活化，且最頂部半導體通道層的部分不會在正常裝置操作期間無意中開啟。應注意的是，根據各種實施例，在方框212的半導體通道釋放製程之後執行方框214的退火製程。藉由在半導體通道釋放製程之後執行退火製程，潛在擴散路徑(potential diffusion paths)(例如，越過磊晶層310)被間隙702阻擋/移除，從而確保只有使作為去活化目標的半導體通道層實際上去活化，且一般會避免無意中使其他半導體通道層被摻雜(例如，在本範例中的設置於經佈植的最頂部磊晶層308A的下面的磊晶層308)。在一些情況下，退火製程可在約900-1100攝氏度之間的溫度下執行。舉例而言，在一些實施例中，退火製程可在約1000攝氏度的溫度下執行。在各種實施例中，方框214的退火製程包括尖波退火(spike anneal)，諸如雷射尖波退火(laser spike annealing，LSA)製程。更一般地，退火製程可包括毫秒退火(millisecond annealing，MSA)製程、微秒退火(microsecond annealing)製程或其他快速熱處理(rapid thermal process，RTP)。藉由使用此類的退火製程，以更短的製程時間提供對摻雜物擴散範圍的更大控制。
接著，方法200進行到方框216，其中形成閘極結構。繼續參照第7A圖/第7B圖及第8A圖/第8B圖的範例，在方框216的實施例中，為形成於鰭片304中的每一個的裝置形成閘極結構802。本文描述的閘極結構802可包括高K/金屬閘極堆疊物，然而其他組成也是可行的。在一些實施例中，閘極結構802可形成與多通道(multi-channel)有關的閘極，所述多通道是由形成於鰭片304中的每一個的裝置的通道區的暴露的半導體通道層(暴露的磊晶層308及磊晶層308A，且現在其之間具有間隙702)所提供。在一些實施例中，閘極結構802包括閘極介電質，所述閘極介電質首先形成於藉由移除虛設閘極及/或藉由釋放半導體通道層而提供的溝槽內，如上文所述。在各種實施例中，閘極介電質包括界面層(interfacial layer，IL)及形成於界面層之上的高K閘極介電層。在一些實施例中，閘極介電質具有約1~5 nm的總厚度。如本文所使用及描述的高K閘極介電質，其包括具有高介電常數的介電材料，高介電常數例如是大於熱氧化矽(thermal silicon oxide)的介電常數(~3.9)。
在一些實施例中，界面層可包括介電材料，諸如氧化矽(SiO 2)、HfSiO或氮氧化矽(SiON)。可藉由化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成界面層。高K閘極介電層可包括諸如氧化鉿(hafnium oxide，HfO 2)的高K介電層。替代地，高K閘極介質層可包括其他高K介電質，諸如TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化物(SiON)、其組合或其他合適的材料。可藉由ALD、物理氣相沉積(PVD)、CVD、氧化及/或其他合適的方法形成高K閘極介電層。
在方框216的另一實施例中，閘極結構802更包括金屬閘極，所述金屬閘極包括形成於閘極介電質之上的金屬層。金屬層可包括金屬、金屬合金或金屬矽化物。此外，閘極介電質/金屬閘極堆疊物的形成可包括沉積以形成各種閘極材料、一個或多個襯層、以及一個或多個CMP製程以移除多餘的閘極材料並因此使裝置300的頂表面平坦化。在一些實施例中，閘極結構802的金屬層可包括單一膜層或是多層結構，諸如具有經選擇的功函數(selected work function)以增強裝置性能(功函數金屬層)的金屬層、襯層、潤濕層(wetting layer)、黏著層(adhesion layer)、金屬合金或金屬矽化物的各種組合。舉例而言，金屬層可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或其組合。在各種實施例中，可藉由ALD、PVD、CVD、電子束蒸鍍(e-beam evaporation)或其他合適的製程形成金屬層。此外，對於可能使用不同金屬層的N型及P型電晶體，可分別形成金屬層。此外，金屬層可提供N型或P型功函數，可用作電晶體(例如，GAA電晶體)閘極電極，且在至少一些實施例中，金屬層可包括多晶矽層。關於所示出及討論的GAA電晶體，閘極結構包括插入多個磊晶層308及磊晶層308A中的每一個的部分，其中所述多個磊晶層308各自為GAA電晶體提供半導體通道層，而所述磊晶層308A被去活化且不為GAA電晶體提供半導體通道層。
一般而言，半導體裝置300可經過進一步的製程以形成所屬技術領域已知的各種部件及區域。舉例而言，在一些實施例中，可在形成閘極結構802之後執行切割金屬閘極製程(cut metal gate process)以使相鄰閘極結構(例如，形成於相鄰鰭片304上)的金屬層彼此隔離。切割金屬閘極製程可包括移除在切割金屬閘極區中的閘極結構802的一部分以形成溝槽，隨後沉積介電材料(例如，氧化物類型及/或氮化物類型的介電材料)以使相鄰閘極結構的金屬層電性隔離。隨後的製程可進一步形成被配置為連接各種部件以形成功能電路的接觸開口、接觸金屬以及各種接觸/導孔/導線及多層互連部件(例如，金屬層及層間介電質)於基板上，所述功能電路可包括一個或多個多閘極裝置(例如，一個或多個GAA電晶體)。在進一步的範例中，多層互連件可包括諸如導孔或接觸件的垂直互連件，以及包括諸如金屬線的水平互連件。各種互連部件可採用各種導電材料，其包括銅(copper)、鎢(tungsten)及/或矽化物(silicide)。在一個範例中，使用鑲嵌及/或雙鑲嵌製程來形成與銅相關的多層互連結構。此外，可在方法200之前、期間及之後實施額外的製程步驟，並且可根據方法200的各種實施例替換或移除上述的一些製程步驟。此外，雖然已經示出及描述了方法200包括具有GAA電晶體的裝置300，但將理解到其他裝置配置是可行的。
還要注意的是，雖然上文的討論集中於藉由增加經離子佈植的半導體通道層的閾值電壓來使一個或多個半導體通道層去活化，但其他實施例也是可行的。舉例而言，在一些情況下，用於離子佈植製程511的佈植摻雜物可包括鍺(Ge)、氮(N)或其組合的轟擊，以物理上損壞(damage)/破壞(destroy)目標半導體通道層(例如，諸如最頂部的半導體通道層或其他層，如上文所述)，從而有效地使目標半導體通道層去活化。在其他實施例中，不是藉由充分地(sufficiently)增加經離子佈植的半導體通道層的閾值電壓來使一個或多個半導體通道層去活化，而是可將一個或多個目標半導體通道層的閾值電壓降低到只需修改目標半導體通道層的Vt及I/V特性，從而不必使目標半導體通道層去活化。在此些範例中，相較於形成於鰭片304中的電晶體的導電類型，離子佈植製程511的佈植摻雜物可具有相同的導電類型。舉例而言，可佈植N型摻雜物於N型電晶體中，且可佈植P型摻雜物於P型電晶體中。在一些情況下，可用鍺(Ge)對P型電晶體進行佈植。在一些情況下，閾值電壓的降低可能導致目標半導體通道層處於常開狀態(normally-ON state)。還應注意的是，如上所述，藉由離子佈植製程511使半導體通道層(例如，最頂部半導體通道層)去活化，可避免及/或顯著減緩(mitigate)台面洩漏損失(mesa-leakage penalty)。例如，在一些現有的實施方式(implementation)中，其可能是最底部(或「台面」)的基板部分302的寄生洩漏路徑。藉由使用離子佈值製程511來仔細控制對一個或多個目標半導體通道層的摻雜，可實質上阻斷及/或控制所述寄生洩漏路徑。
關於本文提供的描述，其揭露了用於在同一製程設計框架內提供具有不同數目的半導體通道層的多閘極裝置(例如，諸如GAA電晶體)的方法及結構。在一些範例中，可基於多閘極裝置所實現的裝置類型，或基於期望的閾值電壓(Vt)及電流/電壓(I/V)特性(例如，給定的多閘極裝置與相鄰的多閘極裝置相比)，而可選擇給定的多閘極裝置中的每一個的半導體通道層的數量。相較於可藉由移除(例如，藉由蝕刻)不必要的半導體通道層的方式來實現不同數量的半導體通道層的至少一些現有實施方式相比，本揭露的實施例提供對半導體通道層進行摻雜(例如，藉由離子佈植)以有效地使經佈植的半導體通道層(例如，藉由增加經佈值的半導體通道層的閾值電壓)去活化，並因此調節裝置中的半導體通道層的數量。一般而言，由於離子佈植所提供的良好垂直控制及橫向限制、以及離子佈植製程的直接能量及劑量調整，控制離子佈植製程以使半導體通道層去活化是相較於在物理上移除半導體通道層的蝕刻製程更容易且更可靠的製程。所揭露的實施例還避免了與用於移除不需要的半導體通道層的現有蝕刻製程有關的裝置損壞及提高的寄生電阻。此外，藉由提供具有複數個半導體通道層的多閘極裝置，可基於正在實施的裝置類型或基於特定設計及/或性能要求(例如，諸如期望的Vt及I/V特性)來選擇此些半導體通道層，本揭露的實施例提供了能夠同時滿足多種不同裝置類型的不同性能需求的方法及裝置結構。所屬技術領域中具有通常知識者將容易理解的是，在不脫離本揭露的範圍的情況下，本文描述的方法及結構可應用於各種其他半導體裝置，以有利地從此類其他裝置獲得類似的有利功效。
因此，本揭露實施例中的一個描述了一種半導體結構的製造方法。所述半導體裝置的製造方法包括：提供複數個鰭片，其中複數個鰭片由基板延伸。在一些實施例中，複數個鰭片中的每一個鰭片包括複數個半導體通道層。在各種實施例中，製造方法更包括對複數個鰭片中的第一鰭片執行離子佈植製程，以將摻雜物(dopant species)引入第一鰭片的複數個半導體通道層中的最頂部半導體通道層中。在一些實施例中，離子佈植製程使第一鰭片的複數個半導體通道層的最頂部半導體通道層去活化(deactivate)。
在一些實施例中，摻雜物提高最頂部半導體通道層的第一閾值電壓(threshold voltage，Vt)。在一些實施例中，最頂部半導體通道層的第一閾值電壓大於複數個半導體通道層的其他半導體通道層的第二閾值電壓。在一些實施例中，第一鰭片用於形成N型電晶體，且其中摻雜物包括P型摻雜物。在一些實施例中，第一鰭片用於形成P型電晶體，且其中摻雜物包括N型摻雜物。在一些實施例中，在半導體裝置的正常操作條件(normal operating conditions)下，去活化的最頂部半導體通道層不傳導電流。在一些實施例中，離子佈植製程在最頂部半導體通道層內形成離子佈植部分，且其中離子佈植部分包括小於最頂部半導體通道層的整體厚度(entire thickness)的厚度。在一些實施例中，複數個鰭片中的第二鰭片具有N個半導體通道層，且其中第一鰭片有效地(effectively)具有N-1個半導體通道層。在一些實施例中，所述製造方法更包括：在執行離子佈植製程之前，形成圖案化遮罩層，圖案化遮罩層暴露第一鰭片，而複數個鰭片中的其他鰭片仍受到圖案化遮罩層的保護；以及執行離子佈植製程。在一些實施例中，所述製造方法更包括：在執行離子佈植製程之後，執行半導體通道釋放製程(semiconductor channel release process)，其中半導體通道釋放製程選擇性地移除多個矽鍺(silicon germanium，SiGe)層，多個矽鍺(SiGe)層插入(interpose)複數個鰭片中的每一個的相鄰半導體通道層內，以形成多個間隙於複數個鰭片中的每一個的相鄰半導體通道層之間。在一些實施例中，所述製造方法更包括：在執行半導體通道釋放製程之後，執行退火製程，其中退火製程使摻雜物擴散到最頂部半導體通道層的整體厚度(entire thickness)。在一些實施例中，離子佈植製程包括用鍺(germanium，Ge)或氮(nitrogen，N)進行轟擊(bombardment)，以物理上破壞(physically destroy)最頂部半導體通道層。
在其他一些實施例中，討論了一種半導體裝置的製造方法。所述半導體裝置的製造方法包括：提供第一鰭片及相鄰於第一鰭片的第二鰭片，其中第一鰭片包括被複數個第一矽鍺(SiGe)層插入的複數個第一通道層，且第二鰭片包括被複數個第二矽鍺(SiGe)層插入的複數個第二通道層。在一複數個實施例中，所述製造方法更包括對第一鰭片執行第一離子佈植製程，以將第一反型植入物(anti-type implant species)引入第一鰭片的複數個第一通道層的最頂部通道層中。在一複數個範例中，所述方法更包括對第二鰭片執行第二離子佈植製程，以將第二反型植入物引入第二鰭片的複數個第二通道層的兩個最頂部通道層中。在一些實施例中，第一離子佈植製程使複數個第一通道層的最頂部通道層去活化，且其中第二離子佈植製程使複數個第二通道層的兩個最頂部通道層去活化。
在一些實施例中，第三鰭片相鄰於第一鰭片及第二鰭片中的至少一個，其中第三鰭片包括N個通道層，其中第一鰭片包括N-1個通道層，且其中第二鰭片包括N-2個通道層。在一些實施例中，第一鰭片及第二鰭片用於形成不同的裝置類型。在一些實施例中，第一離子佈植製程使用不同於第二離子佈植製程的能量或劑量(dose)來實施。在一些實施例中，第一反型植入物提高複數個第一通道層的最頂部通道層的第一閾值電壓(Vt)，且其中第二反型植入物提高複數個第二通道層的兩個最頂部通道層的第二閾值電壓。在一些實施例中，所述製造方法更包括：在執行離子佈植製程之後，選擇性地蝕刻來自於第一鰭片的複數個第一矽鍺層及來自於第二鰭片的複數個第二矽鍺層；以及在選擇性地蝕刻複數個第一矽鍺層及複數個第二矽鍺層之後，執行退火製程。
在又一些實施例中，討論了一種半導體裝置。所述半導體裝置具有第一鰭片。第一鰭片由基板延伸並包括第一電晶體，其中第一鰭片包括第一閘極結構及相鄰於第一閘極結構的第一源極/汲極部件。在一些實施例中，所述半導體裝置更包括第二鰭片。第二鰭片由基板延伸並包括第二電晶體，其中第二鰭片包括第二閘極結構及相鄰於第二閘極結構的第二源極/汲極部件。在一些範例中，第一鰭片具有橫向接觸於第一源極/汲極部件的第一數量的多個半導體通道層，第二鰭片具有橫向接觸於第二源極/汲極部件的第二數量的多個半導體通道層，且第一鰭片或第二鰭片的多個半導體通道層中的至少一個為電惰性(electrically inert)。
在一些實施例中，複數個半導體通道層中的為電惰性的至少一個具有第一閾值電壓(Vt)，且第一閾值電壓(Vt)大於第一鰭片及第二鰭片的其他半導體通道層的第二閾值電壓。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。
100:多閘極裝置 1002, 1004:垂直線 104, 304:鰭片 105, 107:源極/汲極區 108, 802:閘極結構 200:方法 202, 204, 206, 208, 210, 212, 214, 216:方框 300:裝置 302:基板部分 307:淺溝槽隔離部件 308, 308A, 310:磊晶層 311:虛設層 315:內間隔物 316:閘極堆疊件 317:源極/汲極部件 321:電極層 325:層間介電層 328:間隔層 405, 509, 605:開口 507:圖案化遮罩層 511:離子佈植製程 515, 515A:離子佈植部分 517:對應部分 702:間隙 900, 1000:曲線圖 AA', BB':線段 T:厚度T
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖為根據一些實施例，提供多閘極裝置的簡化(simplified)的俯視(top-down)佈局圖； 第2圖為根據本揭露的一個或多個態樣，顯示半導體裝置300的製造方法的流程圖； 第3A圖/第4A圖/第5A圖/第7A圖/第8A圖為根據一些實施例，提供沿著一平面的半導體裝置300的實施例的剖面圖，其中所述平面實質上平行於由第1圖的線段AA’所定義的平面； 第3B圖/第4B圖/第5B圖/第6圖/第7B圖/第8B圖為根據一些實施例，提供沿著一平面的半導體裝置300的實施例的剖面圖，其中所述平面實質上平行於由第1圖的線段BB’所定義的平面； 第9圖為根據一些實施例，提供定性地(qualitatively)繪示閾值電壓與摻雜物劑量之間的關係的曲線圖；以及 第10圖為根據一些實施例，提供繪示摻雜濃度對於佈植深度及第5A圖的裝置的相應部分的曲線圖，所述曲線圖定性地示出的是，在經佈值的最頂部磊晶層內將被定義的佈值摻雜物的投射範圍。
200:方法 202, 204, 206, 208, 210, 212, 214, 216:方框

Claims (8)

  1. 一種半導體裝置的製造方法，包括：提供複數個鰭片，其中該些鰭片由一基板延伸，且該些鰭片中的每一個鰭片包括複數個半導體通道層；以及對該些鰭片中的一第一鰭片執行一離子佈植製程，以將一摻雜物(dopant species)引入該第一鰭片的該些半導體通道層中的一最頂部半導體通道層中，其中，該離子佈植製程使該第一鰭片的該些半導體通道層的該最頂部半導體通道層去活化(deactivate)，其中該摻雜物提高該最頂部半導體通道層的一第一閾值電壓(threshold voltage，Vt)，且該最頂部半導體通道層的該第一閾值電壓大於該些半導體通道層的其他半導體通道層的一第二閾值電壓。
  2. 如請求項1所述之半導體裝置的製造方法，其中該離子佈植製程在該最頂部半導體通道層內形成一離子佈植部分，且其中該離子佈植部分包括小於該最頂部半導體通道層的整體厚度(entire thickness)的厚度。
  3. 如請求項1所述之半導體裝置的製造方法，其中該些鰭片中的一第二鰭片具有N個半導體通道層，且其中該第一鰭片有效地(effectively)具有N-1個半導體通道層。
  4. 如請求項1所述之半導體裝置的製造方法，其中該離子佈植製程包括用鍺(germanium，Ge)或氮(nitrogen，N)進行轟擊(bombardment)，以物理上破壞(physically destroy)該最頂部半導體通道層。
  5. 一種半導體裝置的製造方法，包括：提供一第一鰭片及相鄰於該第一鰭片的一第二鰭片，其中該第一鰭片包括被複數個第一矽鍺(SiGe)層插入的複數個第一通道層，且該第二鰭片包括被複數個第二矽鍺(SiGe)層插入的複數個第二通道層；對該第一鰭片執行一第一離子佈植製程，以將一第一反型植入物(anti-type implant species)引入該第一鰭片的該些第一通道層的一最頂部通道層中；以及對該第二鰭片執行一第二離子佈植製程，以將一第二反型植入物引入該第二鰭片的該些第二通道層的兩個最頂部通道層中，其中，該第一離子佈植製程使該些第一通道層的該最頂部通道層去活化，且其中該第二離子佈植製程使該些第二通道層的該兩個最頂部通道層去活化。
  6. 如請求項5所述之半導體裝置的製造方法，其中一第三鰭片相鄰於該第一鰭片及該第二鰭片中的至少一個，其中該第三鰭片包括N個通道層，其中該第一鰭片包括N-1個通道層，且其中該第二鰭片包括N-2個通道層。
  7. 一種半導體裝置，包括：一第一鰭片，由一基板延伸並包括一第一電晶體，其中該第一鰭片包括一第一閘極結構及相鄰於該第一閘極結構的一第一源極/汲極部件；以及一第二鰭片，由該基板延伸並包括一第二電晶體，其中該第二鰭片包括一第二閘極結構及相鄰於該第二閘極結構的一第二源極/汲極部件，其中，該第一鰭片具有橫向接觸於該第一源極/汲極部件的一第一數量的多個半導體通道層，其中該第二鰭片具有橫向接觸於該第二源極/汲極部件的一第二數量的多個半導體通道層，且其中該第一鰭片或該第二鰭片的該些半導體通道層中的至少一個為電惰性(electrically inert)。
  8. 如請求項7所述之半導體裝置，其中該些半導體通道層中的為電惰性的該至少一個具有一第一閾值電壓(Vt)，且該第一閾值電壓(Vt)大於該第一鰭片及該第二鰭片的其他半導體通道層的一第二閾值電壓。
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